CN109817698A - 形成用于氮化镓沟道器件的半导体结构的方法 - Google Patents

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Abstract

根据本发明构思的一个方面，提供了一种形成用于III‑N半导体沟道器件的半导体结构的方法，该方法包括：在Si基材上形成缓冲结构，其中形成缓冲结构包括：形成包括至少一个超晶格块的超晶格，每个超晶格块包括超晶格单元的重复序列，每个超晶格单元包括第一层和形成在该第一层上的第二层，其中所述第一层是碳掺杂的AlxGa1‑xN层，第二层是碳掺杂的AlyGa1‑yN层，其中x和y彼此不同，并且0≤x≤1，0≤y≤1，其中所述至少第一和第二层在980℃或更低的温度下外延生长，和在缓冲结构上形成III‑N半导体沟道层，其中沟道层在1040℃或更低的温度下外延生长并生长至1μm或更小的厚度。

Description

形成用于氮化镓沟道器件的半导体结构的方法
技术领域
本发明构思涉及一种形成用于III-N半导体沟道器件的半导体结构的方法。
背景技术
III-N半导体，例如氮化镓(GaN)，是制造高级半导体器件的有希望的备选材料。由于其相对宽的带隙，III-N半导体器件特别适用于高功率和高频应用，例如具有高功率密度的射频(RF)电路。III-N半导体结构通常在碳化硅(SiC)基材上外延生长。SiC基材允许形成具有高导热率和低RF损耗的结构。然而，SiC基材相对昂贵并且还难以扩展到更大的晶片尺寸。6英寸SiC晶片可商购获得，但成本相对较高。为了能够大规模地成本有效地制造III-N半导体器件，已经尝试用高电阻Si基材代替SiC基材，目前可提供直径最高达12英寸的高电阻Si基材。
尽管在用于硅上III-N(III-N-on-Si)技术的外延技术方面已经取得了相当大的进步，但是提供满足例如高功率和RF电子器件的许多要求的III-N半导体结构仍然是具有挑战性的。因此，相对于形成III-N半导体结构的现有技术工艺，存在改进的空间。
发明内容
本发明构思的目的是提供对用于形成适用于高功率和/或RF应用的III-N半导体结构的现有技术的改进。通过以下所述可以理解其它和替代性的目的。
根据本发明构思的一个方面，提供了一种形成用于III-N半导体沟道器件的半导体结构的方法，该方法包括：
在Si基材上形成缓冲结构，其中形成缓冲结构包括：
形成包括至少一个超晶格块的超晶格，每个超晶格块包括超晶格单元的重复序列，每个超晶格单元包括第一层和形成在该第一层上的第二层，其中第一层是碳掺杂的AlxGa1-xN层，第二层是碳掺杂的AlyGa1-yN层，其中x和y彼此不同，并且0≤x≤1，0≤y≤1，其中所述至少第一和第二层在980℃或更低的温度下外延生长，和
在缓冲结构上方形成III-N半导体沟道层，其中沟道层在1040℃或更低的温度下外延生长并生长至1μm或更小的厚度。
本发明构思使得能够形成具有改进特性的用于III-N半导体沟道器件的半导体结构，即用于具有包括一个或多个III-N族半导体的有源沟道的器件的半导体结构。
已经认识到，在目前硅上III-N器件中可观量的高频(例如，在千兆赫及更高的数量级上的开关频率)传输损耗是由于在寄生导电沟道中产生涡电流(Eddy current)，该寄生导电沟道形成在III-N半导体和Si基材之间的界面附近的Si基材中。寄生沟道可归因于在该III-N半导体的外延生长期间，铝(Al)、镓(Ga)和/或其他第III族元素大量内扩散到Si基材中，该III-N半导体的外延生长通常在超过1050℃的高温下进行长达数小时的时间。这转化为高热预算生产过程，其将驱动第III族半导体的内扩散，因而往往产生p型掺杂寄生层。本发明构思允许在有限的总热预算内形成用于III-N半导体沟道器件的半导体结构。
如所声称的，结合缓冲结构能够减少第III族半导体扩散到Si基材中。缓冲结构还允许在1040℃或更低的相对低温下外延生长高品质III-N半导体沟道层。同时，由于一个或多个超晶格块中的每一个超晶格块的层在980℃或更低的温度下生长，所以半导体结构的总热预算受到限制。以这种方式控制总热预算可以进一步减少第III族半导体扩散到Si基材中。
此外，每个超晶格块的超晶格单元的层的生长温度为980℃或更低，使得碳(C)原子能够结合到超晶格的层中。换句话说，调整第一层的外延生长过程和第二层的外延生长过程，使得第一层和第二层形成为碳掺杂层。该过程(可称为“自动C掺杂”)可导致超晶格的电阻增加，从而改善缓冲泄漏阻挡能力。换句话说，超晶格层的超晶格单元的层的较低温度生长过程提供了双重功能，即能够减少扩散(并因此降低RF开关损耗)并改善缓冲泄漏阻挡能力。
缓冲结构的另一个优点是其能够减少缓冲分散。控制缓冲结构中的C掺杂浓度允许在带隙内引入高密度的深能级，其中可能导致费米能级在深能级的牢固钉扎。这可以减轻电荷俘获和去俘获效应，并因此减少缓冲分散。
缓冲结构还通过改变一个或多个超晶格块的超晶格单元的层的组成和厚度，以受控的方式将拉伸和压缩应变交替地引入结构中。这允许“顺应缓冲”，使得可以管理由III-N半导体与Si之间的晶格失配和热失配引入的应变。由此可以使层破裂和晶片翘曲处于控制之下。
在本公开中，当指示温度或温度范围时，温度是指Si基材或其他已形成的半导体结构的层的表面温度。可以例如使用红外高温计监测温度。
每个超晶格块的每个超晶格单元的至少第一和第二层可以在980℃或更低的温度下外延生长。较低的生长温度可以进一步降低该方法的总热预算，同时增加缓冲结构的自动C掺杂。
所述至少一个超晶格块的每个超晶格单元还可以包括至少一个形成在第二层上的第三层，其中第三层是AlzGa1-zN层，其中z不同于x和y且0≤z≤1。因此，每个超晶格单元可以沿着自底向上的方向上包括第一层，第二层和第三层。增加超晶格单元的层数增加了调节缓冲结构特性的自由度，尤其是为了控制晶片翘曲等目的。
所述超晶格单元的每个层可以通过金属有机化学气相沉积(MOCVD)生长，金属有机化学气相沉积(MOCVD)也称为金属有机气相外延生长(MOVPE)。MOCVD可实现高品质的层生长。MOCVD中使用的金属有机前体允许自动C掺杂而无需任何单独的碳源。
每个超晶格块的每个超晶格单元的每层中的C掺杂浓度优选为1019cm-3或更高，并且优选为不高于1020cm-3。这样可以实现强大的缓冲泄漏阻挡功能，同时限制材料品质的下降。
此外，C掺杂浓度为1019cm-3或更高可能会在带隙内引入高密度的深能级，其中导致费米能级在深能级的固定钉扎(例如，比GaN中的价带高约0.9eV)。可以预料，由于费米能级钉扎，可以抑制电荷俘获和去俘获效应，因此也可以抑制缓冲分散效应。
超晶格单元可以包括至少两个超晶格块，其中每个超晶格块的平均Al浓度沿着堆叠方向逐渐减小。这样可以逐渐引入压缩应变以补偿由III-N半导体和Si基材之间的热失配引起的拉伸应变。
缓冲结构可以进一步形成为使得在所述至少一个或所述至少两个超晶格块中的至少一个超晶格块的至少一对相邻层之间发生至少部分应变松弛。应变松弛可以在部分到完全应变松弛的范围内的任何程度。因此，应变松弛意味着面内应变的松弛。在两个相互邻接的层之间具有至少部分应变松弛使得缓冲结构能够形成更大的厚度。在缓冲结构的生长期间，压缩应变可能累积并且Si基材的原位曲率可能增加。如果原位曲率增加超过临界量(精确值是针对基底基材特定的)，则可能发生基底基材的塑性变形。通过在至少一个超晶格块中具有至少部分应变松弛，可以减小原位曲率的增加率，使得可以形成更厚的缓冲层结构而不会达到塑性变形的极限。
除了所述相邻的至少部分应变松弛的层对之外，一个或多个超晶格块的相邻层对可以是假晶层。在这里，假晶层对是指一对下层和上层，其中上层的(面内)晶格常数与下层的(面内)晶格常数匹配。
可以形成具有压缩应力开始松弛的厚度的超晶格块，该厚度对应于基材或晶片原位曲率的斜率明显减小的厚度。特别地，所述一个或多个超晶格块中的至少一个超晶格块的生长可以持续，至少直到晶片原位曲率的斜率下降到低于0.015km-1/s。
每个超晶格单元的每个层可以形成为具有小于100nm厚的厚度。由此可以在整个缓冲结构中保持晶格失配引入的应变。
沟道层可以包括一种或多种第III族半导体物质和N的组合。沟道层可以由BxInyAlzGawN(0≤x≤1,0≤y≤1；0≤z≤1,0≤w≤1,且x+y+z+w＝1)形成。
沟道层可以形成为0.1至1μm范围内的厚度。通常，减小的沟道层厚度将导致沟道层品质较差。然而，已经认识到，借助于缓冲结构，可以生长厚度减小的沟道层(1μm或更小)，同时保持足够的材料品质。厚度减小的沟道层进一步降低了用于形成半导体结构的总热预算，因此能够进一步减少第III族扩散到Si基材中。
沟道层可以有利地在1010℃至1040℃范围内的温度下外延生长。该范围内的生长温度促进了高品质III-N半导体沟道层的形成，同时保持热预算得到控制。
沟道层可以以0.6nm/s或更大的生长速率生长。通过调整沟道层的外延生长以产生沟道层的这种生长速率，可以进一步降低总热预算。
可以通过MOCVD使沟道层生长。MOCVD可实现高品质的层生长。与超晶格层的生长温度相比，沟道层的升高的生长温度可以降低沟道层中的背景杂质，包括C掺杂，并提高结晶质量。这使得可以在沟道层内获得高电子迁移率。
形成缓冲结构还可以包括形成(Al)GaN的下过渡层，其中超晶格形成在下过渡层上。下过渡层可以在晶片翘曲控制中提供额外的灵活性，并且还为在顶部上的超晶格的更高材料品质生长提供基础。
表述(Al)GaN在此应理解为AliGa1-iN，其中0≤i≤1。如果(Al)GaN表述用于不同的层，则应该理解，不同的层可以呈现不同的组成，即不同的i值。
下过渡层可以是具有均匀组成的单层或者是包括两个或更多个具有不同组成的(Al)GaN的子层的复合层。在任何情况下，下过渡层的总厚度可以有利地为200nm或更小。下过渡层可以有利地在1010℃或更低的温度下生长。
形成缓冲结构还可以包括在超晶格上形成(Al)GaN上过渡层。上过渡层可以在晶片翘曲控制中提供额外的灵活性，并且还为在顶部上的沟道层的更高材料品质生长提供基础。
上过渡层可以是具有均匀组成的单层或者是包括两个或更多个具有不同组成的(Al)GaN子层的复合层。在任何情况下，上过渡层的总厚度可以有利地为1500nm或更小。
上过渡层可以有利地在980℃或更低的温度下生长，优选在950℃或更低的温度下生长。这使得总热预算受到限制。而且，如上所述，降低的生长温度可促进生长层的C掺杂。
与上述超晶格层的自动C掺杂的讨论相对应，上过渡层的外延生长过程也可以相应地调整，使得上过渡层形成为C掺杂层。这可以进一步改善缓冲结构的整体缓冲泄漏阻挡能力。
上过渡层的C掺杂浓度可以优选为1019cm-3或更高，且优选不高于1020cm-3。这样可以实现强大的缓冲泄漏阻挡功能，并且没有材料品质的大幅下降。
可以通过MOCVD使上过渡层生长。MOCVD中使用的金属有机前体允许自动C掺杂而无需任何单独的碳源。较低的生长温度可以进一步降低该方法的总热预算，同时增加缓冲结构的自动C掺杂。
形成缓冲结构还可以包括在Si基材上形成AlN成核层。成核层可以形成缓冲结构的底层。AlN成核层可以防止Si和Ga之间的共晶反应，这可能导致所谓的“熔化回蚀”效应。AlN成核层还可以促进缓冲结构的其他材料层的外延生长。成核层可以形成为250nm或更小的厚度。成核层可以在1010℃或更低的温度下外延生长，以促进该层的材料品质。
Si基材可以呈现500ohm-cm或更大的电阻率。这使得器件呈现出低的RF损耗或至少是降低的RF损耗。
可以在沟道层上形成电子供给层。电子供给层可以由BaInbAlcGadN层形成，其中0≤a≤1，0≤b≤1，0≤c≤1，0≤d≤1且a+b+c+d＝1。有利地，电子供给层的至少两种第III族元素可以呈现与缓冲层不同的浓度。电子供给层可以形成为具有50nm或更小的厚度。
附图说明
参考附图，通过以下说明和非限制性详述可以更好地理解本发明的上述以及其它目的、特征和优点。除非另有说明，在附图中，相同的附图标记用于表示相同的元件。
图1示意性地示出了III-N半导体沟道器件的半导体结构。
图2是一种形成用于III-N半导体沟道器件的半导体结构的方法的流程图。
图3-10示出了示例结构和测量结果。
发明详述
现在将参照图1和图2描述形成用于III-N半导体沟道器件的半导体结构的方法。图1以横截面示出了包括层堆叠的半导体结构100。层的堆叠方向由“Z”表示，并且在下文中可以称为垂直方向。应注意，为清楚起见，所示的元件的相对尺寸，特别是各层的相对厚度，仅仅是示意性的，可能与物理结构不同。半导体结构100沿着自底向上的方向包括Si基材102，缓冲结构103和沟道层112。
Si基材102可以是至少具有上Si层部分的任何基材。基材102可以例如是绝缘体上硅(SOI)基材或AlN上硅基材。基材102(即至少其上部)可以由单晶Si形成。基材102可以形成有(111)平面作为上主表面。基材102可以呈现500ohm-cm或更大的电阻率。
根据方法200，提供基材102(步骤202)。在形成沟道层112之前，在基材102上形成缓冲结构103(步骤204-210)。缓冲结构103形成在基材102的上主表面上。缓冲结构103沿着自底而上的方向包括AlN成核层104，(Al)GaN下过渡层106，超晶格108和(Al)GaN上过渡层110。
AlN成核层104形成在Si基材102的上表面上并与之接触(步骤204)。AlN成核层104可以通过气相沉积在1010℃或更低的温度下外延生长。成核层104可以通过MOCVD形成，或者使用适合于AlN成核层的外延生长的一些其他常规类型的气相沉积工艺形成。成核层104可以形成为250nm或更小，优选至少50nm的厚度。更一般地，形成的成核层104的厚度可以足以抵消Ga扩散与Si基材反应，并且足以使得后续层的生长达到足够的结晶品质。成核层104可以形成为呈现C面作为上主表面。
(Al)GaN下过渡层106形成在成核层104的上主表面上并与之接触。下过渡层106可以形成为具有均匀组成的单层。例如，下过渡层106可以是Al含量在20％至90％范围内的(Al)GaN层。或者，下过渡层106可以形成为包括两个或更多个具有不同组成的(Al)GaN子层的复合层。例如，下过渡层106可以形成为沿生长方向堆叠的Al0.9GaN层(例如20nm厚)和Al0.8GaN层(例如20nm厚)的双层。
(Al)GaN下过渡层106可以通过气相沉积在1010℃或更低的温度下外延生长。下过渡层106可以通过MOCVD形成，然而，可以使用适合于(Al)GaN生长的其他工艺，例如分子束外延生长(MBE)或物理气相沉积(PVD)。下过渡层106可以形成为具有200nm或更小的(总)厚度。下过渡层106可以形成为呈现C面作为上主表面。取决于将在下面进一步描述的超晶格108的结构，可以省略下过渡层106。
超晶格108形成在下过渡层106的上主表面上并与之接触。超晶格108包括m个超晶格块108-1至108-m或由其组成。m个超晶格块中的每一个包括X个重复超晶格单元(即超晶格单元的重复序列)或由其组成。对于不同的超晶格块108-1至108-m，重复个数X可以不同。对于每个超晶格块108-1到108-m，重复个数X可以是两个或更多个。超晶格块108-1至108-m的每个超晶格单元包括至少两层。不同超晶格块的超晶格单元的组成可以是不同的。
参考超晶格单元108-1举例说明，超晶格单元108-1可以至少包括第一层108-1-1和形成在第一层108-1-1的上主表面上并与之接触的第二层108-1-2。第一层108-1-1是碳掺杂的AlxGa1-xN层，第二层108-1-2是碳掺杂的AlyGa1-yN层，其中x和y彼此不同，且0≤x≤1，0≤y≤1。第一层108-1-1和第二层108-1-2的碳含量可以是1019cm-3或更高，优选不高于1020cm-3。超晶格单元108-1还可以包括形成在第二层108-1-2的上主表面上并与之接触的第三层108-1-3，其中第三层108-1-3是AlzGa1-zN层，其中z与x和y不同，且0≤z≤1。如图1所示，超晶格单元108-1可以更一般地包括第一层至第n层，每层是碳掺杂的(Al)GaN层，其Al含量和Ga含量不同于相邻的下层和上层。超晶格单元108-1的各层108-1-1，108-1-2优选地形成为具有小于100nm厚的厚度。超晶格单元108-1的上述描述相应地适用于其他超晶格单元108-2至108-m。
可以根据对半导体结构的特定要求来定制每个超晶格单元的层数，超晶格块的每个超晶格单元的重复次数以及超晶格块的数量。
对于包括多于一个超晶格块的超晶格108，每个超晶格块的平均Al浓度可以沿垂直方向逐渐减小。每个超晶格块108-1至108-m的每个超晶格单元的各层可以通过MOCVD在980℃或更低的温度下外延生长。通过MOCVD在该范围内的温度下生长(Al)GaN层可以使这些层被碳自动掺杂。可通过控制环境压力、V/III比(即含N前体和包括第III族元素的前体的通量比)、生长速率和/或H2和N2流量来改变碳掺杂浓度。第III族元素的合适前体的实例包括三甲基镓(TMGa)，三乙基镓(TEGa)和三甲基铝(TMAl)。碳掺杂也可以通过向生长室中添加碳源来实现，所述碳源包括例如甲烷(CH4)、乙烯(C2H4)、乙炔(C2H2)、丙烷(C3H8)或异丁烷(i-C4H10)。
(Al)GaN上过渡层110形成在超晶格108的上主表面上并与之接触。上过渡层110可以形成为具有均匀组成的单层。例如，上过渡层110可以是Al含量在0％至20％范围内的(Al)GaN层。或者，上过渡层110可以形成为包括两个或更多个具有不同组成的(Al)GaN子层的复合层。例如，上过渡层110可以由Al含量在5％至20％的范围内的AlGaN层和GaN层的双层形成。在任何情况下，上过渡层106可以形成为碳掺杂层，其碳含量在1019cm-3至1020cm-3的范围内。
上过渡层110可以通过MOCVD在980℃或更低的温度下外延生长。通过MOCVD在该范围内的温度下生长上过渡层110使得上过渡层110可以被碳自动掺杂。如上所述，第III族元素的合适前体的实例包括TMGa，TEGa和TMAl。如上所述，碳掺杂也可以通过向生长室中添加单独的碳源来实现。
上过渡层110可以形成为具有1500nm或更小的(总)厚度。上过渡层110可以形成为呈现C面作为上主表面。取决于超晶格108的结构，可以省略上过渡层110。
III-N半导体沟道层112形成在缓冲结构108的上主表面(上过渡层110的上主表面或超晶格108的上主表面)上并与之接触。
沟道层可以由BxInyAlzGawN(0≤x≤1,0≤y≤1；0≤z≤1,0≤w≤1,且x+y+z+w＝1)形成。可以使用第III族元素的前体三甲基铟(TMIn)、三乙基硼(TEB)、TMGa、TEGa或TMAl，通过MOCVD来使沟道层112外延生长。沟道层112可以在1040℃或更低的温度下生长，优选地在1010℃至1040℃范围内的温度下生长。为了进一步抑制C掺杂(如果使用MOCVD)，可以控制环境压力、V/III比、生长速率和/或H2和N2流量。还可以使用允许III-N材料的外延生长的其他类型的沉积工艺。沟道层可以以0.6nm/s或更大的生长速率生长至0.1至1μm范围内的总厚度。
在形成沟道层112之后，可以在半导体结构100上形成另外的层和结构，以便形成完整的器件。例如，可以在沟道层112上形成电子供给层(图1中未示出)。电子供给层可以由BaInbAlcGadN层形成(0≤a≤1，0≤b≤1，0≤c≤1，0≤d≤1且a+b+c+d＝1)，其与沟道层112的组成不同。电子供给层可以形成为具有50nm或更小的厚度。可以在沟道层112和电子供给层之间形成间隔层(例如AlN)。可以在电子供给层的顶部上形成诸如GaN层或Si3N4层的盖层。可以使用与用于沟道层112相同的沉积技术来形成间隔层、电子供给层和盖层。可以以常规方式在电子供给层上(或者如果存在盖层，则在盖层上)形成源极、漏极和栅极。
图3a示出了示例半导体结构300，其包括具有(111)上表面平面且电阻率为500-2000Ω-cm的200mm Si基材102。缓冲结构包括200nm厚的AlN成核层104和100nm的AlGaN过渡层，该AlGaN过渡层沿生长方向包括10nm Al0.9GaN，10nm Al0.8GaN，10nm Al0.7GaN，10nmAl0.6GaN，10nm Al0.5GaN，10nm Al0.4GaN和40nm Al0.3GaN。缓冲结构包括超晶格108，其包括重复的100个[5nm AlN/28nm Al0.1GaN]的超晶格单元，其碳浓度为约2E19cm-3，并且通过MOCVD在940℃下生长。缓冲结构包括1.5μmC-GaN(C-GaN表示“碳掺杂的GaN”)的上过渡层110，其碳浓度为约2E19cm-3，并且通过MOCVD在950℃下生长。最后，通过MOCVD在缓冲结构上在1040℃下生长300nm的GaN沟道层112。
外延生长后的晶片翘曲小至70μm，并且外延生长层基本上没有裂纹。使用在外延叠层(epi stack)上制造的共面波导结构上的S参数测量来表征该结构的RF传输损耗。如图3b所示，在20GHz下的损耗小于约-0.25dB/mm。图中的每条曲线是从在样品基材102上形成的具有类似构造的不同半导体结构获得的。降低的RF损耗可以通过有限的Al和Ga内扩散到Si基材102中来解释，如图3c所示的二次离子质谱(SIMS)结果所示，其中Si/AlN界面附近绘制Al和Ga化学浓度分布图。可以看出，在从Si/AlN界面的方向上进入Si基材102约43.8nm之后，Al和Ge的浓度都突然下降并接近SIMS检测限。
图3d示出了半导体结构300在室温(即25℃)下的I-V特性，电压施加在沟道层的顶表面处，Si基材102接地。利用漏电流为1μA/mm2时的电压评估缓冲泄漏阻挡能力Vbd。对于本结构，正向偏压下的Vbd约为795V，反向偏压下的Vbd约为697V。对于典型的RF器件，这些值足以满足～50V的典型要求。
在图3e中，使用所谓的“背栅(back-gating)”测量在包括半导体结构300的全晶体管堆叠上评估缓冲分散率。图中的每条曲线是从在样品基材上形成的具有类似构造的不同半导体结构获得的。在GaN沟道层的顶部上，形成MOCVD沉积的0.5nm AlN间隔层，10nmAl0.25GaN电子供给层和5nm Si3N4盖层。在背栅测量中，通过向基材102施加-200V偏压来对结构施加应力。在施加应力之前和之后监测晶体管的导电沟道(即2D电子气，2DEG)的电阻。按照停止施加应力后的电阻Rtlm与开始施加应力之前的电阻Rinit的比值来评估缓冲分散率。从图3e中可以看出，缓冲分散率在25℃和150℃时均小于5％。
图4a示出了半导体结构400，其包括具有(111)上表面平面且电阻率为500-2000Ω-cm的200mm Si基材102。缓冲结构包括200nm厚的AlN成核层104和40nm的Al0.3GaN过渡层。缓冲结构包括超晶格108，其包括30个C-[5nm AlN/28nm Al0.1GaN]的超晶格单元，该超晶格单元的碳浓度为约2E19cm-3，并且通过MOCVD在940℃下生长。缓冲结构包括1μmC-GaN的上过渡层110，其碳浓度为约2E19cm-3，并且通过MOCVD在950℃下生长。最后，通过MOCVD在缓冲结构上在1040℃下生长300nm的GaN沟道层112。
对于半导体结构400，外延后晶片翘曲约为15μm，外延层也基本上没有裂纹和凹坑。如图4b所示(其中每条曲线是从形成在样品基材上的具有类似构造的不同半导体结构获得的)，RF损耗在20GHz时低至～0.25dB/mm。在正向和反向偏压条件下，在室温下Vbd约为350V(见图4c)。测得缓冲分散率小于约5％。
图5a和5b示出了根据采用阶梯分级缓冲方案的比较例的半导体结构的测量结果。图5a中的每条曲线是从在样品基材上形成的具有类似构造的不同半导体结构获得的。该结构包括具有(111)上表面平面且电阻率为500-2000Ω-cm的200mm Si基材102。包括200nmAlN成核层、500nm Al0.75GaN层、500nm Al0.44GaN层和1.2μm Al0.08GaN层的堆叠体在基材上生长。通过MOCVD在1040℃下生长1.2μm的Al0.08GaN层。在顶部上，通过MOCVD在1060℃的温度下生长300nm的GaN层。
虽然外延后晶片翘曲约为70μm且外延层没有裂纹和凹坑，但RF传输损耗高达-1.25dB/mm(见图5a)。这可能归因于用于Al0.08GaN层和顶部GaN层的较高的生长温度而导致的不利的高热预算。SIMS测量证实了这一点，如图5b所示。可以看出，在浓度降至1E15cm-3的SIMS检测限之前，Al扩散到Si基材中约55nm。此外，有一个强而长的Ga尾深深地延伸到Si基材中超过360nm，并且Ga浓度大于1E16cm-3。如图3c所示，Al和Ga的基材内扩散明显比堆叠体300中更显著。
图6示出了根据另一比较例的半导体结构的RF损耗，该结构包括200nm AlN成核层、359nm Al0.4GaN层和1μmGaN层的堆叠体，该堆叠体生长在电阻率>5000ohm-cm的4”Si(111)基材上。GaN层在约1100℃的温度下生长。同样，较高的生长温度可能是20GHz下约-0.5dB/mm的高RF损耗的原因。
图7示出了根据另一比较例的半导体结构的RF损耗，该结构包括200nm AlN成核层、359nm Al0.4GaN层、0.75μmGaN层和150nm GaN层的堆叠体，该堆叠体生长在电阻率>5000ohm-cm的4”Si(111)基材上。通过MOCVD在足够低以允许自动C掺杂的温度下生长0.75μm GaN层。顶部0.15μm的GaN层在约1100℃的温度下生长。由于C掺杂，RF损耗在20GHz下(约-0.4dB/mm)明显低于之前图6所示的例子。但是，缓冲分散率在25℃时约为60％且在150℃时达到1000％。
图8示出了根据另一比较例的半导体结构的RF损耗，该结构包括200nm AlN成核层、40nm Al0.3GaN层、0.99μm超晶格、在1040℃下生长的1300nm GaN层的堆叠体，所述超晶格包括30个C-[5nm AlN/28nm Al0.1GaN]单元，通过MOCVD在940℃的温度下生长，且碳浓度约为2E19cm-3，该堆叠体生长在电阻率为500-2000Ω-cm的Si(111)基材上。
图9示出了根据上述方法形成的示例半导体结构的RF损耗，该结构包括200nm AlN成核层、40nm Al0.3GaN层、0.99μm超晶格、在950℃下生长且碳浓度约为2E19cm-3的0.5μm C-GaN层和在1040℃下生长的800nm GaN层的堆叠体，所述超晶格包括30个C-[5nm AlN/28nmAl0.1GaN]单元，通过MOCVD在940℃的温度下生长，且碳浓度约为2E19cm-3，该堆叠体生长在电阻率为500-2000Ω-cm的Si(111)基材上。
图6-9的每幅图中，各图中每条曲线是从在样品基材上形成的具有类似构造的不同半导体结构获得的。
比较图8和图9中的RF损耗，可以看出控制总缓冲热预算对RF传输损耗的影响。对于图8中表示的结构，顶部GaN沟道层在1040℃的温度下生长至1300nm的厚度。同时，对于图9中所示的结构，在950℃的较低温度下生长500nm的C-GaN层，并且在1040℃的温度下生长800nm的顶部GaN层。因此，结构中GaN层的总厚度是相等的。然而，由于500nm C-GaN层和800nm GaN层的生长的总热预算较低，导致较低的RF损耗。
图10示出了结合图4a-c讨论的缓冲结构400的晶片原位曲率的图。曲线的尖峰和短程高频振荡是测量系统的假象。箭头表示晶片原位曲率的斜率明显减小的时间点。从图10中可以看出，超晶格单元的增加至少持续到晶片原位曲率的斜率下降到低于0.015km-1/s。发生这种情况的精确厚度取决于所述超晶格层压件的平均铝含量以及层结构。
应当注意，图10仅仅表示一个示例，可以进行缓冲结构的生长，使得在第一或第二超晶格块的下部、中间或顶部部分内的一对相邻的层之间发生至少部分地面内应变松弛。所述层对可以包括下层和形成在下层上的上层，其中在缓冲结构的生长期间，上层变得相对于下层至少部分地应变松弛，或者上层形成为相对于下层至少部分地应变松弛。例如，通过将上层生长到超过临界层厚度的厚度，可以实现应变松弛。或者，上层可以生长为假晶层(即，比临界厚度薄)，随后，在顶部上生长其他层之后，该上层变得部分应变松弛。应变松弛可发生在一个或多个超晶格块内的一个或多个位置处。超晶格块的所有其他层可以形成假晶层。
在完成和冷却结构之后，在缓冲结构中(至少)在所述下层和相邻上层之间可以存在至少部分的应变松弛。对于相邻的下层和上层，晶格失配引起的面内应变f可以定义为f＝(cL-cU)/cU，其中cL是下层的面内晶格常数，cU是上层的松弛面内晶格常数。对于假晶上层，上层的面内晶格常数与下层的面内晶格常数匹配。
在上文中，已经参考有限的几个实施例主要描述了本发明概念。但是，如同本领域技术人员容易理解的，上述实施例以外的其它实施例也同样可以落在所附权利要求限定的本发明范围内。

Claims (15)

1.一种形成用于III-N半导体沟道器件的半导体结构的方法，所述方法包括：
在Si基材上形成缓冲结构，其中形成缓冲结构包括：
形成包括至少一个超晶格块的超晶格，每个超晶格块包括超晶格单元的重复序列，每个超晶格单元包括第一层和形成在所述第一层上的第二层，其中第一层是碳掺杂的AlxGa1-xN层，第二层是碳掺杂的AlyGa1-yN层，其中x和y彼此不同，并且0≤x≤1，0≤y≤1，其中所述至少第一和第二层在980℃或更低的温度下外延生长，和
在缓冲结构上方形成III-N半导体沟道层，其中沟道层在1040℃或更低的温度下外延生长并生长至1μm或更小的厚度。
2.如权利要求1所述的方法，其特征在于，所述至少第一和第二层在950℃或更低的温度下外延生长。
3.如前述权利要求中任一项所述的方法，其特征在于，所述至少一个超晶格块的每个超晶格单元还包括形成在所述第二层上的第三层，其中第三层是AlzGa1-zN层，其中z不同于x和y且0≤z≤1。
4.如前述权利要求中任一项所述的方法，其特征在于，所述超晶格单元的所述层中的每一层都是通过MOCVD生长的。
5.如前述权利要求中任一项所述的方法，其特征在于，所述超晶格单元的所述层中的每一层都形成为具有1019cm-3或更高的碳掺杂浓度。
6.如前述权利要求中任一项所述的方法，其特征在于，形成的沟道层的厚度在0.1-1μm的范围内。
7.如前述权利要求中任一项所述的方法，其特征在于，所述沟道层在1010℃至1040℃范围内的温度下外延生长。
8.如前述权利要求中任一项所述的方法，其特征在于，形成缓冲结构还包括形成(Al)GaN下过渡层，其中超晶格形成在下过渡层上。
9.如前述权利要求中任一项所述的方法，其特征在于，形成缓冲结构还包括在超晶格上形成(Al)GaN上过渡层。
10.如权利要求9所述的方法，其特征在于，所述上过渡层在980℃或更低的温度下外延生长。
11.如权利要求9-10中任一项所述的方法，其特征在于，所述上过渡层通过MOCVD生长。
12.如权利要求9-11中任一项所述的方法，其特征在于，所述上过渡层形成为具有1019cm-3或更高的碳掺杂浓度。
13.如前述权利要求中任一项所述的方法，其特征在于，形成缓冲结构还包括在Si基材上形成AlN成核层。
14.如前述权利要求中任一项所述的方法，其特征在于，Si基材的电阻率为500ohm-cm或更大。
15.如前述权利要求中任一项所述的方法，其特征在于，沟道层由BxInyAlzGawN形成，其中0≤x≤1，0≤y≤1，0≤z≤1，0≤w≤1,且x+y+z+w＝1。
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