CN109964306B - 化合物半导体基板的制造方法以及化合物半导体基板 - Google Patents

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Abstract

化合物半导体基板的制造方法具备：在Si(硅)基板上形成SiC(碳化硅)层的工序；在SiC层上，在700℃以上且1000℃以下形成具有12nm以上且100nm以下的厚度的LT(Low Temperature)‑AlN(氮化铝)层的工序；以比形成LT‑AlN层时的温度高的温度，在LT‑AlN层上形成HT(High Temperature)‑AlN层的工序；在HT‑AlN层上形成Al(铝)氮化物半导体层的工序；在Al氮化物半导体层上形成GaN(氮化镓)层的工序；和在GaN层上形成Al氮化物半导体层的工序。

Description

化合物半导体基板的制造方法以及化合物半导体基板
技术领域
本发明涉及化合物半导体基板的制造方法以及化合物半导体基板，更加特定地，涉及具备SiC(碳化硅)层的化合物半导体基板。
背景技术
GaN(氮化镓)被已知为带隙比Si(硅)大、绝缘破坏电场强度比Si(硅)高的宽能带隙半导体材料。由于GaN相比于其他宽能带隙半导体材料也具有较高的耐绝缘破坏性，因此期待应用于下一代的低损耗的功率设备。
在使用GaN的半导体设备的原材料基板(基底基板)使用Si基板的情况下，由于GaN与Si之间的晶格常数以及热膨胀系数的较大的差，导致容易产生在基板产生翘曲、在GaN层内产生裂缝的现象。
在下述专利文献1～5等中，作为基板的翘曲、向GaN层内的裂缝的产生的对策，提出了使用SiC(碳化硅)层、AlN(氮化铝)层来作为用于形成GaN层的缓冲层的方法。
在下述专利文献1中，公开了一种半导体基板，具备：Si基板；形成在Si基板上的3C-SiC层；和交替形成的多个AlN层以及GaN层。第1工序中的AlN层的成膜温度比GaN层的成膜温度(900～1200℃)高，为1000～1300℃。第2工序中的AlN层的形成温度比GaN层的成膜温度低，为800～1200℃。
在下述专利文献2中，公开了在包含SiC的半导体基板的主面以1090℃的温度形成包含AlN的缓冲层、在缓冲层的上方以800℃的温度形成包含AlGaInN(氮化铝镓铟)的单晶层的技术。
在下述专利文献3中，公开了在Si基板上形成SiC层、在SiC层上以600℃的基板温度形成AlN缓冲层、在AlN缓冲层上以1040℃的基板温度形成GaN层的技术。
在下述专利文献4中，公开了在包含Si、SiC等的基板上，依次形成缓冲层、中间层、电子渡越层、电子供给层的技术。缓冲层包含AlN层和AlzGal-zN(0≤z≤1)层被依次层叠的初始缓冲层、和形成在初始缓冲层上的周期堆积层。
进一步地，在下述专利文献5中，公开了在硅基板上形成包含AlN的第1以及第2核生成层、在第2核生成层上形成包含AlGaN的缓冲层、在缓冲层上形成GaN层、在GaN层上形成AlGaN层的技术。第1以及第2核生成层分别以相同的成膜温度，以相互不同的原料气体之比率形成。
在先技术文献
专利文献
专利文献1：JP特开2013-179121号公报
专利文献2：JP特开平10-75018号公报(专利第2999435号公报)
专利文献3：JP特公平08-31419号公报
专利文献4：JP特开2013-08938号公报(专利第5788296号公报)
专利文献5：JP特开2013-201398号公报
发明内容
-发明要解决的课题-
在将GaN层用作为HEMT(High Electron Mobility Transistor)等功率设备的情况下，对GaN层需要纵向(与GaN层的主面垂直的方向)的高耐电压，并且需要电流崩塌的减少。电流崩塌是在向设备的电极施加高电压时电子在沟道附近的缺陷被捕获从而导致导通电阻增加的现象。
提高GaN层的纵向的耐电压的方法之一，是在GaN层中掺杂C(碳)等的方法。但是，若向GaN掺杂C等，则GaN层中缺陷增加。由此，电子被捕获的位置增加，电流崩塌恶化。这样，在现有的技术中，不能兼顾GaN的纵向的耐电压的提高和电流崩塌的减少，不能得到所希望的品质。
本发明为了解决上述课题，其目的在于，提供一种具有所希望的质量的化合物半导体基板的制造方法以及化合物半导体基板。
-解决课题的手段-
按照本发明的一个方面的化合物半导体基板的制造方法具备：在Si基板上形成SiC层的工序；在SiC层上在700℃以上且1000℃以下形成具有12nm以上且100nm以下的厚度的第1AlN层的工序；以比形成第1AlN层时的温度高的温度，在第1AlN层上形成第2AlN层的工序；在第2AlN层上形成包含Al的第1氮化物半导体层的工序；在第1氮化物半导体层上形成GaN层的工序；和在GaN层上形成包含Al的第2氮化物半导体层的工序。
在上述制造方法中，优选地，在形成第1AlN层的工序中，以800℃以上且900℃以下的温度形成第1AlN层。
在上述制造方法中，优选地，在形成第2AlN层的工序中，以1000℃以上且1500℃以下的温度形成第2AlN层。
在上述制造方法中，优选地，在形成第2AlN层的工序中，以50nm以上且1000nm以下的厚度形成第2AlN层。
按照本发明的另一方面的化合物半导体基板具备：Si基板；形成在Si基板上的SiC层；形成在SiC层上的AlN层；形成在AlN层上的包含Al的第1氮化物半导体层；形成在第1氮化物半导体层上的GaN层；和形成在GaN层上的包含Al的第2氮化物半导体层，在向第1电极与第2电极之间施加60秒的-30V的电压之后，停止电压的施加的情况下，从停止电压的施加起，到电压的施加后的静电电容相对于电压的施加前的静电电容的比率恢复到0.9以上的时间为施加电压的时间以内，第1电极在第2氮化物半导体层上与第2氮化物半导体层接触设置，第2电极在第2氮化物半导体层上与第2氮化物半导体层接触设置，且被设置为包围第1电极。
-发明效果-
根据本发明，能够提供具有所希望的质量的化合物半导体基板的制造方法以及化合物半导体基板。
附图说明
图1是表示本发明的一实施方式中的化合物半导体基板CS的结构的剖视图。
图2是对本发明的一实施方式中得到的效果进行说明的图。
图3是表示本发明的第1实施例中的试样1～试样6中共用的结构即化合物半导体基板CS1的结构的剖视图。
图4是表示本发明的第1实施例中的试样1～试样6的各自的制作条件与测量的纵向的耐电压的关系的表。
图5是表示本发明的第1实施例中的纵向的耐电压的测量方法的剖视图。
图6是表示本发明的第2实施例中的试样11～试样15的各自的制作条件与测量的纵向的耐电压的关系的表。
图7是表示本发明的第3实施例中的试样21～试样25的各自的制作条件的表。
图8是表示本发明的第3实施例中的静电电容的测量方法的剖视图。
图9是表示本发明的第3实施例中的电压施加后的静电电容相对于电压施加前的静电电容的比率与经过时间的关系的图表。
具体实施方式
[化合物半导体基板的结构以及制造方法]
图1是表示本发明的一实施方式中的化合物半导体基板CS的结构的剖视图。
参照图1，本实施方式中的化合物半导体基板CS包含HEMT的一部分。化合物半导体基板CS具备：Si基板1、SiC层2、LT(Low Temperature)-AlN层3(第1AlN层的一个例子)、HT(High Temperature)-AlN层4(第2AlN层的一个例子)、Al(铝)氮化物半导体层5(第1氮化物半导体层的一个例子)、GaN层6、Al氮化物半导体层7(第2氮化物半导体层的一个例子)。
Si基板1例如包含p型的Si。(111)面在Si基板1的表面露出。另外，Si基板1也可以具有n型的导电型，也可以是半绝缘性。也可以(100)面、(110)面在Si基板1的表面露出。Si基板1具有例如2～8英寸的直径，具有250μm～1000μm的厚度。
SiC层2与Si基板1接触，形成在Si基板1上。SiC层2包含3C-SiC、4H-SiC或者6H-SiC等。特别地，在SiC层2在Si基板1上外延生长的情况下，一般地，SiC层2包含3C-SiC。
SiC层2也可以在包含通过使Si基板1的表面碳化而得到的SiC的基底层上，使用MBE(Molecular Beam Epitaxy)法、CVD(Chemical Vapor Deposition)法或者LPE(LiquidPhase Epitaxy)法等，通过使SiC同质外延生长而形成。SiC层2也可以仅通过将Si基板1的表面碳化而形成。进一步地，SiC层2也可以通过在Si基板1的表面(或者夹着缓冲层)异质外延生长而形成。SiC层2被掺杂例如N(氮气)等，具有n型的导电型。SiC层2具有例如0.1μm以上且3.5μm以下的厚度。另外，SiC层2也可以具有p型的导电型，也可以是半绝缘性。
LT-AlN层3与SiC层2接触，形成在SiC层2上。HT-AlN层4与LT-AlN层3接触，形成在LT-AlN层3上。LT-AlN层3以及HT-AlN层4例如包含AlN的单晶，实现作为对SiC层2与Al氮化物半导体层5的晶格常数之差进行缓和的缓冲层的功能。LT-AlN层3以及HT-AlN层4可使用例如MOCVD(Metal Organic Chemical Vapor Deposition)法而形成。此时，作为Al源气体，例如使用TMA(Tri Methyl Aluminium)、TEA(Tri Ethyl Aluminium)等。作为N源气体，例如使用NH3(氨气)。LT-AlN层3具有12nm以上且100nm以下的厚度。通过将LT-AlN层3的厚度设为12nm以上，能够确保较高的纵向的耐电压，通过将LT-AlN层3的厚度设为100nm以下，能够抑制翘曲的产生。LT-AlN层3优选具有15nm以上且60nm以下的厚度，更加优选具有20nm以上且50nm以下的厚度。HT-AlN层4具有例如50nm以上且1000nm以下的厚度。
Al氮化物半导体层5与HT-AlN层4接触，形成在HT-AlN层4上。Al氮化物半导体层5包含含有Al的氮化物半导体，例如包含表示为AlxGa1-xN(0＜x≤1)的材料。此外，Al氮化物半导体层5也可以包含表示为AlxInyGa1-x-yN(0＜x≤1，0≤y＜1)的材料。Al氮化物半导体层5实现作为对HT-AlN层4与GaN层6的晶格常数之差进行缓和的缓冲层的功能。Al氮化物半导体层5具有例如500nm以上且3μm以下的厚度。Al氮化物半导体层5可使用例如MOCVD法而形成。另外，Al的浓度也可以在Al氮化物半导体层5的深度方向变化。
GaN层6与Al氮化物半导体层5接触，形成在Al氮化物半导体层5上。GaN层6具有例如500nm以上且3μm以下的厚度。GaN层6为HEMT的电子渡越层。GaN层6可使用例如MOCVD法而形成。此时，作为Ga源气体，例如使用TMG(Tri Methyl Gallium)、TEG(Tri Ethyl Gallium)等。作为N源气体，例如使用NH3等。
也可以在GaN层6的一部分，掺杂C等使导电性降低的杂质。在掺杂有C的情况下，GaN层6包含掺杂有C的C-GaN层61和未掺杂有C的u(不掺杂)-GaN层62。C-GaN层61形成于比u-GaN层62更靠下侧(接近于Al氮化物半导体层5的一侧)。掺杂有C的情况下的C-GaN层61中的C的平均浓度例如为5×1018atom/cm3以上且5×1019atom/cm3以下。
通过在GaN层6中掺杂使绝缘性提高的杂质，从而化合物半导体基板CS的纵向(与GaN层6的表面垂直的方向，图1中为纵向)的耐压提高。此外，通过将掺杂杂质的部分设为GaN层6中的接近于Al氮化物半导体层5的部分，能够抑制在GaN层6中的形成有沟道的部分(接近于Al氮化物半导体层7的部分)增加缺陷的情况，能够抑制杂质的掺杂所导致的电流崩塌的恶化。
Al氮化物半导体层7与GaN层6接触，形成在GaN层6上。Al氮化物半导体层7包含含有Al的氮化物半导体，例如包含表示为AlvGa1-vN(0＜v≤1)的材料。此外，Al氮化物半导体层7也可以包含表示为AlvInwGa1-v-wN(0＜v≤1，0≤w＜1)的材料。Al氮化物半导体层7为HEMT的势垒层。Al氮化物半导体层7例如具有10nm以上且50nm以下的厚度。另外，Al的浓度也可以在Al氮化物半导体层7的深度方向变化。
化合物半导体基板CS可通过如下方法而制造。在Si基板1上形成SiC层2。在SiC层2上形成LT-AlN层3。在LT-AlN层3上形成HT-AlN层4。在HT-AlN层4上形成Al氮化物半导体层5。在Al氮化物半导体层5上形成GaN层6。在GaN层6上形成Al氮化物半导体层7。HT-AlN层4以比形成LT-AlN层3时的温度(成膜温度)高的温度而形成。形成LT-AlN层3时的温度为700℃以上且1000℃以下，优选为800℃以上且900℃以下。形成HT-AlN层4时的温度例如为1000℃以上且1500℃以下。
[实施方式的效果]
图2是对本发明的一实施方式中得到的效果进行说明的图。
参照图2的(a)，LT-AlN层3以比HT-AlN层4低的成膜温度而形成。由此，在形成LT-AlN层3时能够增加在SiC层2上生成的AlN的核3a的数量(初始AlN层的核密度)。AlN的核3a分别如箭头所示，在与SiC层2的表面平行的方向(图2的(a)中为横向)生长，核3a彼此连结。其结果，如图2的(b)所示，在SiC层2上形成LT-AlN层3。
一般地，在SiC层上形成AlN层时，通过将AlN层的成膜温度设为比1000℃更高温，能够使AlN层的结晶性良好。由于LT-AlN层3的成膜温度比一般的AlN层的成膜温度低，因此LT-AlN层3较多包含缺陷，LT-AlN层3的结晶性不良。
参照图2的(c)，HT-AlN层4以比LT-AlN层3高的成膜温度而形成。由于HT-AlN层4将LT-AlN层3作为基底而成膜，因此相比于LT-AlN层3，缺陷减少，结晶性改善。此外，由于HT-AlN层4的结晶性改善，因此在HT-AlN层4的上方形成的Al氮化物半导体层5、GaN层6以及Al氮化物半导体层7的缺陷也减少，结晶性改善。
此外，化合物半导体基板CS将SiC层2包含为GaN层6的基底层。由于SiC的晶格常数相比于Si的晶格常数，接近于GaN的晶格常数，因此通过在SiC层2上形成GaN层6，能够改善GaN层6的结晶性。
由于GaN层6的结晶性改善，因此即使提高绝缘性的杂质被掺杂于GaN层6，GaN层6中的电子被捕获的位置也比现有的GaN层少。其结果，能够提高纵向的耐电压，减少电流崩塌。
进一步地，由于HT-AlN层4的结晶性被改善，因此即使将在HT-AlN层4的上方形成的Al氮化物半导体层5、GaN层6以及Al氮化物半导体层7分别厚膜化，也能够将结晶性保持良好。其结果，结晶性改善。
[第1实施例]
本申请发明人在不同条件下分别制作试样1～试样6，并测量了试样1～试样6的各自的纵向的耐电压。
图3是表示本发明的第1实施例中的试样1～试样6所共用的结构即化合物半导体基板CS1的结构的剖视图。图4是表示本发明的第1实施例中的试样1～试样6的各自的制作条件与测量出的纵向的耐电压的关系的表。
参照图3以及图4，化合物半导体基板CS1具备：基板SB、AlN层AL、Al氮化物半导体层5、GaN层6、Al氮化物半导体层7。在基板SB上，AlN层AL、Al氮化物半导体层5、GaN层6以及Al氮化物半导体层7分别被依次层叠而形成。
试样1～试样6的各自的制作条件如下。
试样1(比较例)：在化合物半导体基板CS1中，使用Si基板来作为基板SB，不形成SiC层。在基板SB上，作为AlN层AL，以1100℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样2(比较例)：在化合物半导体基板CS1中，作为基板SB，使用在Si基板上形成SiC层的基板。在基板SB上，作为AlN层AL，以1100℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样3(比较例)：在化合物半导体基板CS1中，使用Si基板来作为基板SB，不形成SiC层。在基板SB上，作为AlN层AL，以1000℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样4(本发明例)：在化合物半导体基板CS1中，作为基板SB，使用在Si基板上形成SiC层的基板。在基板SB上，作为AlN层AL，以1000℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样5(比较例)：在化合物半导体基板CS1中，使用Si基板来作为基板SB，不形成SiC层。在基板SB上，作为AlN层AL，以800℃的成膜温度形成LT-AlN层，若温度过低则LT-AlN层不生长。因此，不能制作化合物半导体基板CS1。
试样6(本发明例)：在化合物半导体基板CS1中，作为基板SB，使用在Si基板上形成SiC层的基板。在基板SB上，作为AlN层AL，以800℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
本申请发明人通过以下方法来测量所制作的试样1～试样4以及试样6的各自的纵向的耐电压。
图5是表示本发明的第1实施例中的纵向的耐电压的测量方法的剖视图。
参照图4以及图5，将设为测量对象的试样(化合物半导体基板CS1)到贴付于玻璃板21上的铜板22上，固定。在已固定的试样的Al氮化物半导体层7上，设置包含Al的电极23以使得与Al氮化物半导体层7接触。将波形记录器24的一个端子与铜板22连接，将另一个端子与电极23连接。使用波形记录器24来对铜板22与电极23之间施加电压，对流过铜板22与电极23之间的电流(纵向流过试样的电流)进行测量。在测量出的电流达到1A/cm2时视为试样绝缘破坏，将此时的铜板22与电极23之间的电压测量为耐电压。
其结果，以一定温度形成AlN层AL的试样2的纵向的耐电压是501V。与此相对地，以二阶段的温度形成AlN层AL的试样4以及试样6的耐电压分别为709V以及763V，比试样2的耐电压高。此外，仅将Si基板用作为基板SB的试样1以及3的耐电压分别为642V以及650V。试样4以及试样6的耐电压比试样1以及3的耐电压高。
[第2实施例]
本申请发明人在不同的条件下分别制作试样11～试样15，对试样11～试样15的各自的纵向的耐电压进行了测量。
图6是表示本发明的第2实施例中的试样11～试样15的各自的制作条件与测量的纵向的耐电压的关系的表。
参照图6，试样11～试样15的各自的制作条件如下。
试样11(本发明例)：在图1所示的化合物半导体基板CS中，以900℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样12(本发明例)：在图1所示的化合物半导体基板CS中，以850℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样13(本发明例)：在图1所示的化合物半导体基板CS中，以800℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样14(本发明例)：在图1所示的化合物半导体基板CS中，以750℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样15(本发明例)：在图1所示的化合物半导体基板CS中，以700℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
本申请发明人使用与图5所示的测量方法类似的方法，对制作的试样11～试样15的各自的纵向的耐电压进行了测量。具体而言，对流过铜板22与电极23之间的电流(纵向流过试样的电流)进行测量，测量出的电流达到1×10-4A/cm2时视为流过漏电流，将此时的铜板22与电极23之间的电压测量为耐电压。
其结果，LT-AlN层的成膜温度小于800℃的试样14以及试样15的耐电压分别为317V以及24V。与此相对地，LT-AlN层的成膜温度为800℃以上900℃以下的试样11～试样13的耐电压分别为371V、399V以及450V，比试样14以及试样15的耐电压高。
[第3实施例]
本申请发明人在不同的条件下分别制作试样21～试样25，对试样11～试样15的各自的电容恢复特性进行测量。
图7是表示本发明的第3实施例中的试样21～试样25的各自的制作条件的表。
参照图7，试样21～25的各自的制作条件如下。
试样21(本发明例)：在图3所示的化合物半导体基板CS1中，作为基板SB，使用在Si基板上形成SiC层的基板。在基板SB上，作为AlN层AL，以800℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。在GaN层6的下部形成具有1×1019atom/cm3这样C的平均浓度的C-GaN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样22(比较例)：在图3所示的化合物半导体基板CS1中，作为基板SB，使用在Si基板上形成SiC层的基板。在基板SB上，作为AlN层AL，以1100℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。在GaN层6的下部形成具有1×1019atom/cm3这样C的平均浓度的C-GaN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样23(比较例)：在图3所示的化合物半导体基板CS1中，使用Si基板来作为基板SB，不形成SiC层。在基板SB上，作为AlN层AL，以1100℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。在GaN层6的下部形成具有1×1019atom/cm3这样C的平均浓度的C-GaN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样24(比较例)：在图3所示的化合物半导体基板CS1中，作为基板SB，使用在Si基板上形成SiC层的基板。在基板SB上，作为AlN层AL，以1100℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。在GaN层6的下部形成具有1×1018atom/cm3这样C的平均浓度的C-GaN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
试样25(比较例)：在图3所示的化合物半导体基板CS1中，使用Si基板来作为基板SB，不形成SiC层。在基板SB上，作为AlN层AL，以1100℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。在GaN层6的下部形成具有1×1018atom/cm3这样C的平均浓度的C-GaN层。关于这些以外的层，通过上述的实施方式所述的方法来形成。
本申请发明人通过如下方法来对制作的试样21～试样24的各自的电容恢复特性进行测量。
图8是表示本发明的第3实施例中的静电电容的测量方法的剖视图。
参照图8，在作为测量对象的试样(化合物半导体基板CS1)的Al氮化物半导体层7上，相互隔开间隔地分别设置电极12以及电极13以使得与Al氮化物半导体层7接触，从而制作HEMT。图8中从上侧观察的情况下，电极12形成为圆环状以使得包围电极13。接下来，将测量装置25的正端子与电极13连接，将负端子与电极12连接，将电极12以及Si基板1的背面(图8中下侧的面)接地。接下来，使用测量装置25来对电极13与电极12之间的静电电容(相当于电压施加前的静电电容)进行测量。接下来，使用测量装置25，向电极13与电极12之间施加60秒的-30V的电压(以电极12的电位为基准的电压)之后，停止电压的施加。从停止电压的施加的时刻起，使用测量装置25来对电极13与电极12之间的静电电容(相当于电压施加后的静电电容)的时间变化进行测量。
图9是表示本发明的第3实施例中的电压施加后的静电电容相对于电压施加前的静电电容的比率与经过时间的关系的图表。另外，在图9的图表中，表示从停止电压的施加的时刻起的经过时间。
参照图9，若向电极13与电极12之间施加负的电压，则GaN层6中的电子从电极13远离。此时，若GaN层6中存在捕获电子的位置(缺陷的一种)，则电子的一部分在该位置被捕获。被捕获的电子在负的电压的施加停止后也继续在该位置被捕获，不能自由移动。因此，在电流崩塌较大的设备中，由于在GaN层较多包含捕获电子的位置，因此通过负的电压的施加导致较多的电子在该位置被捕获，负的电压的施加停止之后的电极13与电极12的静电电容的恢复需要时间。该静电电容的恢复的测定为电流崩塌特性的指标，可以说越短时间恢复越好。
电压施加后的静电电容相对于电压施加前的静电电容的比率恢复到0.9以上的时间在试样21中约为5秒。到该恢复为止的时间为施加电压的时间以内，为施加电压的时间的85％以内。另一方面，在试样24中约为100秒，在试样25中约为150秒，在试样22以及试样23中为300秒以上，均比施加电压的时间大。因此，可知在试样21中减少了电流崩塌。
[第4实施例]
本申请发明人分别制作具有不同厚度的LT-AlN层的试样31～33(均为本发明品)，进行纵向的耐电压以及翘曲的测量、及裂缝的产生的有无的确认。关于纵向的耐电压，通过图5所示的方法来测量。
试样31～33的各自的制作条件如下。在图1所示的化合物半导体基板CS中，以800℃的成膜温度形成LT-AlN层，在LT-AlN层上以1200℃的成膜温度形成HT-AlN层。将试样31的LT-AlN层的厚度设为15nm，将试样32的LT-AlN层的厚度设为30nm，将试样33的LT-AlN层的厚度设为60nm。关于这些以外的层，通过上述的实施方式所述的方法来形成。
对试样31～33的纵向的耐电压进行测量的结果，分别得到708V、780V、688V的纵耐电压。此外，在试样31～33中，翘曲也均较小，随着LT-AlN层的厚度变小，翘曲也变小。进一步地，在试样31以及32中未看到裂缝的产生，但在试样33中稍微看到裂缝的产生。
[其他]
应当认为上述的实施方式以及实施例在全部方面为示例，并不是限制性的。本发明的范围并不通过上述说明来表示而通过权利要求书来表示，意图包含与权利要求书均等的意思以及范围内的全部变更。
-符号说明-
1 Si(硅)基板
2 SiC(碳化硅)层
3 LT(LowTemperature)-AlN(氮化铝)层
3a AlN的核
4 HT(High Temperature)-AlN层
5、7 Al(铝)氮化物半导体层
6 GaN(氮化镓)层
12、13、23 电极
21 玻璃板
22 铜板
24 波形记录器
25 测量装置
61 C(碳)-GaN层
62 u(不掺杂)-GaN层
AL AlN层
CS、CS1 化合物半导体基板
SB 基板。

Claims (4)

1.一种化合物半导体基板的制造方法，具备：
在Si基板上形成SiC层的工序；
在所述SiC层上，在800℃以上且850℃以下形成具有12nm以上且100nm以下的厚度的单晶的第1AlN层的工序；
以比形成所述第1AlN层时的温度高的温度，在所述第1AlN层上形成单晶的第2AlN层的工序；
在所述第2AlN层上形成包含Al的第1氮化物半导体层的工序；
在所述第1氮化物半导体层上形成GaN层的工序；
在所述GaN层上形成包含Al的第2氮化物半导体层的工序；以及
通过在所述GaN层的一部分掺杂C，从而将所述GaN层分为掺杂有C的C-GaN层及与所述C-GaN层接触且形成在所述C-GaN层上的并未掺杂C的u-GaN层的工序。
2.根据权利要求1所述的化合物半导体基板的制造方法，其中，
在形成所述第2AlN层的工序中，以1000℃以上且1500℃以下的温度形成所述第2AlN层。
3.根据权利要求1所述的化合物半导体基板的制造方法，其中，
在形成所述第2AlN层的工序中，以50nm以上且1000nm以下的厚度形成所述第2AlN层。
4.一种化合物半导体基板，是通过权利要求1所述的化合物半导体基板的制造方法制造的，
所述化合物半导体基板具备：
Si基板；
形成在所述Si基板上的SiC层；
形成在所述SiC层上的AlN层；
形成在所述AlN层上的包含Al的第1氮化物半导体层；
形成在所述第1氮化物半导体层上的GaN层；和
形成在所述GaN层上的包含Al的第2氮化物半导体层，
所述GaN层包括：
掺杂有C的C-GaN层；及
与所述C-GaN层接触且形成在所述C-GaN层上的并未掺杂C的u-GaN层，
在向第1电极与第2电极之间施加60秒的-30V的电压之后，停止所述电压的施加的情况下，从停止所述电压的施加起，到所述电压的施加后的所述第1电极与所述第2电极之间的静电电容相对于所述电压的施加前的所述第1电极与所述第2电极之间的静电电容的比率恢复到0.9以上的时间为施加了电压的时间的85％以内，其中所述第1电极在所述第2氮化物半导体层上与所述第2氮化物半导体层接触设置，所述第2电极在所述第2氮化物半导体层上与所述第2氮化物半导体层接触设置，且被设置为包围所述第1电极。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020113693A (ja) * 2019-01-16 2020-07-27 エア・ウォーター株式会社 化合物半導体基板
JP2022018560A (ja) * 2020-07-15 2022-01-27 エア・ウォーター株式会社 化合物半導体基板および化合物半導体基板の製造方法
CN116525671B (zh) * 2023-06-09 2024-01-30 中电科先进材料技术创新有限公司 氮化镓半导体器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201630198A (zh) * 2014-11-04 2016-08-16 Air Water Inc 半導體裝置及其製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831419B2 (ja) 1990-12-25 1996-03-27 名古屋大学長 単結晶珪素基板上への化合物半導体単結晶の作製方法
JPH0831419A (ja) 1994-07-14 1996-02-02 Osaka Gas Co Ltd リチウム二次電池用負極材料およびリチウム二次電池
JP2999435B2 (ja) 1996-06-14 2000-01-17 松下電器産業株式会社 半導体の製造方法及び半導体発光素子
US7226850B2 (en) 2005-05-19 2007-06-05 Raytheon Company Gallium nitride high electron mobility transistor structure
US20100084687A1 (en) 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
JP5788296B2 (ja) 2011-02-22 2015-09-30 コバレントマテリアル株式会社 窒化物半導体基板及びその製造方法
JP5127978B1 (ja) 2011-09-08 2013-01-23 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP6052570B2 (ja) 2012-02-28 2016-12-27 エア・ウォーター株式会社 半導体基板の製造方法
JP6015053B2 (ja) 2012-03-26 2016-10-26 富士通株式会社 半導体装置の製造方法及び窒化物半導体結晶の製造方法
US10546949B2 (en) 2012-12-26 2020-01-28 Agency For Science, Technology And Research Group III nitride based high electron mobility transistors
US9525054B2 (en) 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
KR102098250B1 (ko) 2013-10-21 2020-04-08 삼성전자 주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US9847401B2 (en) * 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US10217641B2 (en) * 2015-01-20 2019-02-26 International Business Machines Corporation Control of current collapse in thin patterned GaN
JP6473017B2 (ja) * 2015-03-09 2019-02-20 エア・ウォーター株式会社 化合物半導体基板
US9530846B2 (en) * 2015-03-31 2016-12-27 Coorstek Kk Nitride semiconductor substrate
JP6239017B2 (ja) * 2015-03-31 2017-11-29 クアーズテック株式会社 窒化物半導体基板
US9620362B2 (en) * 2015-04-29 2017-04-11 Taiwan Semiconductor Manufacutring Co., Ltd. Seed layer structure for growth of III-V materials on silicon
US20170069721A1 (en) * 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Parasitic channel mitigation using silicon carbide diffusion barrier regions
JP6592524B2 (ja) * 2015-10-21 2019-10-16 エア・ウォーター株式会社 ＳｉＣ層を備えた化合物半導体基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201630198A (zh) * 2014-11-04 2016-08-16 Air Water Inc 半導體裝置及其製造方法

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