JP2018082121A - 化合物半導体基板の製造方法および化合物半導体基板 - Google Patents

化合物半導体基板の製造方法および化合物半導体基板 Download PDF

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Abstract

【課題】所望の品質を有する化合物半導体基板の製造方法および化合物半導体基板を提供する。【解決手段】化合物半導体基板ＣＳの製造方法は、Ｓｉ（ケイ素）基板１上にＳｉＣ（炭化ケイ素）層２を形成する工程と、ＳｉＣ層２上に、１２ｎｍ以上１００ｎｍ以下の厚さを有するＬＴ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ（窒化アルミニウム）層３を７００℃以上１０００℃以下で形成する工程と、ＬＴ−ＡｌＮ層３を形成する際の温度よりも高い温度で、ＬＴ−ＡｌＮ層３上にＨＴ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ層４を形成する工程と、ＨＴ−ＡｌＮ層４上にＡｌ（アルミニウム）窒化物半導体層５を形成する工程と、Ａｌ窒化物半導体層５上にＧａＮ（窒化ガリウム）層６を形成する工程と、ＧａＮ層６上にＡｌ窒化物半導体層７を形成する工程とを備える。【選択図】図１

Description

本発明は、化合物半導体基板の製造方法および化合物半導体基板に関し、より特定的には、ＳｉＣ（炭化ケイ素）層を備えた化合物半導体基板に関する。
ＧａＮ（窒化ガリウム）は、Ｓｉ（ケイ素）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いワイドバンドギャップ半導体材料として知られている。ＧａＮは、他のワイドバンドギャップ半導体材料と比べても高い耐絶縁破壊性を有するので、次世代の低損失なパワーデバイスへの適用が期待されている。
ＧａＮを用いた半導体デバイスのスタート基板（下地基板）にＳｉ基板を用いた場合、ＧａＮとＳｉとの間の格子定数および熱膨張係数の大きな差に起因して、基板に反りが発生したり、ＧａＮ層内にクラックが発生したりする現象が起こりやすくなる。
下記特許文献１〜５などには、基板の反りやＧａＮ層内へのクラックの発生の対策として、ＧａＮ層を形成するためのバッファー層としてＳｉＣ（炭化ケイ素）層やＡｌＮ（窒化アルミニウム）層を用いる方法が提案されている。
下記特許文献１には、Ｓｉ基板と、Ｓｉ基板上に形成された３Ｃ−ＳｉＣ層と、交互に形成された複数のＡｌＮ層およびＧａＮ層とを備えた半導体基板が開示されている。第１工程におけるＡｌＮ層の成膜温度は、ＧａＮ層の成膜温度（９００〜１２００℃）よりも高く、１０００〜１３００℃である。第２工程におけるＡｌＮ層の形成温度は、ＧａＮ層の成膜温度よりも低く、８００〜１２００℃である。
下記特許文献２には、ＳｉＣよりなる半導体基板の主面に１０９０℃の温度でＡｌＮよりなるバッファー層を形成し、バッファー層の上に８００℃の温度でＡｌＧａＩｎＮ（窒化アルミニウムガリウムインジウム）よりなる単結晶層を形成する技術が開示されている。
下記特許文献３には、Ｓｉ基板上にＳｉＣ層を形成し、ＳｉＣ層上に６００℃の基板温度でＡｌＮ緩衝層を形成し、ＡｌＮ緩衝層上に１０４０℃の基板温度でＧａＮ層を形成する技術が開示されている。
下記特許文献４には、ＳｉやＳｉＣなどよりなる基板上に、バッファー層と、中間層と、電子走行層と、電子供給層とを順に形成する技術が開示されている。バッファー層は、ＡｌＮ層とＡｌzＧａ1-zＮ（０≦ｚ≦１）層がこの順で積層された初期バッファー層と、初期バッファー層上に形成される周期堆積層からなっている。
さらに下記特許文献５には、シリコン基板上にＡｌＮよりなる第１および第２の核生成層を形成し、第２の核生成層上にＡｌＧａＮよりなるバッファー層を形成し、バッファー層上にＧａＮ層を形成し、ＧａＮ層上にＡｌＧａＮ層を形成する技術が開示されている。第１および第２の核生成層の各々は、同一の成膜温度で、互いに異なる原料ガスの比率で形成される。
特開２０１３−１７９１２１号公報 特開平１０−７５０１８号公報（特許第２９９９４３５号公報） 特公平０８−３１４１９号公報 特開２０１３−０８９３８号公報（特許第５７８８２９６号公報） 特開２０１３−２０１３９８号公報
ＧａＮ層をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスとして使用する場合、ＧａＮ層には縦方向（ＧａＮ層の主面に垂直な方向）の高い耐電圧が求められるとともに、電流コラプスの低減が求められる。電流コラプスは、デバイスの電極に高電圧を印加した時に電子がチャネル近傍の欠陥にトラップされることでオン抵抗が増加する現象である。
ＧａＮ層の縦方向の耐電圧を向上する方法の一つに、ＧａＮ層にＣ（炭素）などをドープする方法がある。しかし、ＧａＮにＣなどがドープされると、ＧａＮ層中に欠陥が増加する。それによって、電子がトラップされるサイトが増加し、電流コラプスが悪化する。このように、従来の技術では、ＧａＮの縦方向の耐電圧の向上と、電流コラプスの低減とを両立することはできず、所望の品質を得ることができなかった。
本発明は、上記課題を解決するためのものであり、その目的は、所望の品質を有する化合物半導体基板の製造方法および化合物半導体基板を提供することである。
本発明の一の局面に従う化合物半導体基板の製造方法は、Ｓｉ基板上にＳｉＣ層を形成する工程と、ＳｉＣ層上に、１２ｎｍ以上１００ｎｍ以下の厚さを有する第１のＡｌＮ層を７００℃以上１０００℃以下で形成する工程と、第１のＡｌＮ層を形成する際の温度よりも高い温度で、第１のＡｌＮ層上に第２のＡｌＮ層を形成する工程と、第２のＡｌＮ層上にＡｌを含む第１の窒化物半導体層を形成する工程と、第１の窒化物半導体層上にＧａＮ層を形成する工程と、ＧａＮ層上にＡｌを含む第２の窒化物半導体層を形成する工程とを備える。
上記製造方法において好ましくは、第１のＡｌＮ層を形成する工程において、８００℃以上９００℃以下の温度で第１のＡｌＮ層を形成する。
上記製造方法において好ましくは、第２のＡｌＮ層を形成する工程において、１０００℃以上１５００℃以下の温度で第２のＡｌＮ層を形成する。
上記製造方法において好ましくは、第２のＡｌＮ層を形成する工程において、５０ｎｍ以上１０００ｎｍ以下の厚さで第２のＡｌＮ層を形成する。
本発明の他の局面に従う化合物半導体基板は、Ｓｉ基板と、Ｓｉ基板上に形成されたＳｉＣ層と、ＳｉＣ層上に形成されたＡｌＮ層と、ＡｌＮ層上に形成されたＡｌを含む第１の窒化物半導体層と、第１の窒化物半導体層上に形成されたＧａＮ層と、ＧａＮ層上に形成されたＡｌを含む第２の窒化物半導体層とを備え、第２の窒化物半導体層上に第２の窒化物半導体層と接触して設けられた第１の電極と、第２の窒化物半導体層上に第２の窒化物半導体層と接触して設けられた第２の電極であって、第１の電極を取り囲むように設けられた第２の電極との間に−３０Ｖの電圧を６０秒間印加した後、電圧の印加を停止する場合に、電圧の印加を停止してから、電圧の印加前の静電容量に対する電圧の印加後の静電容量の比率が０．９以上に回復するまでの時間は、電圧を印加した時間以内である。
本発明によれば、所望の品質を有する化合物半導体基板の製造方法および化合物半導体基板を提供することができる。
本発明の一実施の形態における化合物半導体基板ＣＳの構成を示す断面図である。 本発明の一実施の形態において得られる効果を説明する図である。 本発明の第１の実施例における試料１〜試料６に共通する構成である化合物半導体基板ＣＳ１の構成を示す断面図である。 本発明の第１の実施例における試料１〜試料６の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。 本発明の第１の実施例における縦方向の耐電圧の計測方法を示す断面図である。 本発明の第２の実施例における試料１１〜試料１５の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。 本発明の第３の実施例における試料２１〜試料２５の各々の作製条件を示すテーブルである。 本発明の第３の実施例における静電容量の計測方法を示す断面図である。 本発明の第３の実施例における電圧印加前の静電容量に対する電圧印加後の静電容量の比率と、経過時間との関係を示すグラフである。
［化合物半導体基板の構成および製造方法］
図１は、本発明の一実施の形態における化合物半導体基板ＣＳの構成を示す断面図である。
図１を参照して、本実施の形態における化合物半導体基板ＣＳは、ＨＥＭＴの一部を含んでいる。化合物半導体基板ＣＳは、Ｓｉ基板１と、ＳｉＣ層２と、ＬＴ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ層３（第１のＡｌＮ層の一例）と、ＨＴ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ層４（第２のＡｌＮ層の一例）と、Ａｌ（アルミニウム）窒化物半導体層５（第１の窒化物半導体層の一例）と、ＧａＮ層６と、Ａｌ窒化物半導体層７（第２の窒化物半導体層の一例）とを備えている。
Ｓｉ基板１は、たとえばｐ型のＳｉよりなっている。Ｓｉ基板１の表面には（１１１）面が露出している。なお、Ｓｉ基板１は、ｎ型の導電型を有していてもよいし、半絶縁性であってもよい。Ｓｉ基板１の表面には（１００）面や（１１０）面が露出していてもよい。Ｓｉ基板１は、たとえば２〜８インチの直径を有しており、２５０μｍ〜１０００μｍの厚さを有している。
ＳｉＣ層２は、Ｓｉ基板１に接触しており、Ｓｉ基板１上に形成されている。ＳｉＣ層２は、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、または６Ｈ−ＳｉＣなどよりなっている。特に、ＳｉＣ層２がＳｉ基板１上にエピタキシャル成長されたものである場合、一般的に、ＳｉＣ層２は３Ｃ−ＳｉＣよりなっている。
ＳｉＣ層２は、Ｓｉ基板１の表面を炭化することで得られたＳｉＣよりなる下地層上に、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＬＰＥ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法などを用いて、ＳｉＣをホモエピタキシャル成長させることによって形成されてもよい。ＳｉＣ層２は、Ｓｉ基板１の表面を炭化することのみによって形成されてもよい。さらに、ＳｉＣ層２は、Ｓｉ基板１の表面に（またはバッファー層を挟んで）ヘテロエピタキシャル成長させることによって形成されてもよい。ＳｉＣ層２は、たとえばＮ（窒素）などがドープされており、ｎ型の導電型を有している。ＳｉＣ層２は、たとえば０．１μｍ以上３．５μｍ以下の厚さを有している。なお、ＳｉＣ層２はｐ型の導電型を有していてもよいし、半絶縁性であってもよい。
ＬＴ−ＡｌＮ層３は、ＳｉＣ層２に接触しており、ＳｉＣ層２上に形成されている。ＨＴ−ＡｌＮ層４は、ＬＴ−ＡｌＮ層３に接触しており、ＬＴ−ＡｌＮ層３上に形成されている。ＬＴ−ＡｌＮ層３およびＨＴ−ＡｌＮ層４は、たとえばＡｌＮの単結晶よりなっており、ＳｉＣ層２とＡｌ窒化物半導体層５との格子定数の差を緩和するバッファー層としての機能を果たす。ＬＴ−ＡｌＮ層３およびＨＴ−ＡｌＮ層４は、たとえばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。このとき、Ａｌ源ガスとしては、たとえばＴＭＡ（Ｔｒｉ Ｍｅｔｈｙｌ Ａｌｕｍｉｎｉｕｍ）や、ＴＥＡ（Ｔｒｉ Ｅｔｈｙｌ Ａｌｕｍｉｎｉｕｍ）などが用いられる。Ｎ源ガスとしては、たとえばＮＨ3（アンモニア）が用いられる。ＬＴ−ＡｌＮ層３は、１２ｎｍ以上１００ｎｍ以下の厚さを有している。ＬＴ−ＡｌＮ層３の厚さを１２ｎｍ以上とすることにより、高い縦方向の耐電圧を確保することができ、ＬＴ−ＡｌＮ層３の厚さを１００ｎｍ以下とすることにより、反りの発生を抑止することができる。ＬＴ−ＡｌＮ層３は、好ましくは１５ｎｍ以上６０ｎｍ以下の厚さを有しており、より好ましくは２０ｎｍ以上５０ｎｍ以下の厚さを有している。ＨＴ−ＡｌＮ層４は、たとえば５０ｎｍ以上１０００ｎｍ以下の厚さを有している。
Ａｌ窒化物半導体層５は、ＨＴ−ＡｌＮ層４に接触しており、ＨＴ−ＡｌＮ層４上に形成されている。Ａｌ窒化物半導体層５は、Ａｌを含む窒化物半導体よりなっており、たとえばＡｌxＧａ1-xＮ（０＜ｘ≦１）で表される材料よりなっている。またＡｌ窒化物半導体層５は、ＡｌxＩｎyＧａ1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１）で表される材料よりなっていてもよい。Ａｌ窒化物半導体層５は、ＨＴ−ＡｌＮ層４とＧａＮ層６との格子定数の差を緩和するバッファー層としての機能を果たす。Ａｌ窒化物半導体層５は、たとえば５００ｎｍ以上３μｍ以下の厚さを有している。Ａｌ窒化物半導体層５は、たとえばＭＯＣＶＤ法を用いて形成される。なお、Ａｌ窒化物半導体層５の深さ方向でＡｌの濃度が変化していてもよい。
ＧａＮ層６は、Ａｌ窒化物半導体層５に接触しており、Ａｌ窒化物半導体層５上に形成されている。ＧａＮ層６は、たとえば５００ｎｍ以上３μｍ以下の厚さを有している。ＧａＮ層６はＨＥＭＴの電子走行層となる。ＧａＮ層６は、たとえばＭＯＣＶＤ法を用いて形成される。このとき、Ｇａ源ガスとしては、たとえばＴＭＧ（Ｔｒｉ Ｍｅｔｈｙｌ Ｇａｌｌｉｕｍ）や、ＴＥＧ（Ｔｒｉ Ｅｔｈｙｌ Ｇａｌｌｉｕｍ）などが用いられる。Ｎ源ガスとしては、たとえばＮＨ3などが用いられる。
ＧａＮ層６の一部には、Ｃなどの導電性を低下させる不純物がドープされていてもよい。Ｃがドープされた場合、ＧａＮ層６は、ＣがドープされたＣ−ＧａＮ層６１と、Ｃがドープされていないｕ（アンドープ）―ＧａＮ層６２とを含んでいる。Ｃ―ＧａＮ層６１は、ｕ−ＧａＮ層６２よりも下側（Ａｌ窒化物半導体層５に近い側）に形成される。Ｃがドープされた場合のＣ−ＧａＮ層６１におけるＣの平均濃度は、たとえば５×１０18ａｔｏｍ／ｃｍ3以上５×１０19ａｔｏｍ／ｃｍ3以下である。
絶縁性を向上させる不純物をＧａＮ層６にドープすることにより、化合物半導体基板ＣＳの縦方向（ＧａＮ層６の表面に垂直な方向、図１中縦方向）の耐圧が向上する。また、不純物をドープする部分を、ＧａＮ層６におけるＡｌ窒化物半導体層５に近い部分にすることにより、ＧａＮ層６におけるチャネルが形成される部分（Ａｌ窒化物半導体層７に近い部分）に欠陥が増加する事態を抑止することができ、不純物のドープに起因する電流コラプスの悪化を抑止することができる。
Ａｌ窒化物半導体層７は、ＧａＮ層６に接触しており、ＧａＮ層６上に形成されている。Ａｌ窒化物半導体層７は、Ａｌを含む窒化物半導体よりなっており、たとえばＡｌvＧａ1-vＮ（０＜ｖ≦１）で表される材料よりなっている。またＡｌ窒化物半導体層７は、ＡｌvＩｎwＧａ1-v-wＮ（０＜ｖ≦１、０≦ｗ＜１）で表される材料よりなっていてもよい。Ａｌ窒化物半導体層７は、ＨＥＭＴの障壁層となる。Ａｌ窒化物半導体層７は、たとえば１０ｎｍ以上５０ｎｍ以下の厚さを有している。なお、Ａｌ窒化物半導体層７の深さ方向でＡｌの濃度が変化していてもよい。
化合物半導体基板ＣＳは、次の方法で製造される。Ｓｉ基板１上にＳｉＣ層２を形成する。ＳｉＣ層２上にＬＴ−ＡｌＮ層３を形成する。ＬＴ−ＡｌＮ層３上にＨＴ−ＡｌＮ層４を形成する。ＨＴ−ＡｌＮ層４上にＡｌ窒化物半導体層５を形成する。Ａｌ窒化物半導体層５上にＧａＮ層６を形成する。ＧａＮ層６上にＡｌ窒化物半導体層７を形成する。ＨＴ−ＡｌＮ層４は、ＬＴ−ＡｌＮ層３を形成する際の温度（成膜温度）よりも高い温度で形成される。ＬＴ−ＡｌＮ層３を形成する際の温度は、７００℃以上１０００℃以下であり、好ましくは８００℃以上９００℃以下である。ＨＴ−ＡｌＮ層４を形成する際の温度は、たとえば１０００℃以上１５００℃以下である。
［実施の形態の効果］
図２は、本発明の一実施の形態において得られる効果を説明する図である。
図２（ａ）を参照して、ＬＴ−ＡｌＮ層３は、ＨＴ−ＡｌＮ層４よりも低い成膜温度で形成される。これにより、ＬＴ−ＡｌＮ層３を形成する際にＳｉＣ層２上に生成するＡｌＮの核３ａの数（初期ＡｌＮ層の核密度）を増加することができる。ＡｌＮの核３ａの各々は、矢印で示すように、ＳｉＣ層２の表面に平行な方向（図２（ａ）中横方向）に成長し、核３ａ同士が繋がる。その結果、図２（ｂ）に示すように、ＳｉＣ層２上にＬＴ−ＡｌＮ層３が形成される。
一般的に、ＳｉＣ層上にＡｌＮ層を形成する際、ＡｌＮ層の成膜温度を１０００℃よりも高温とすることにより、ＡｌＮ層の結晶性を良好にすることができる。ＬＴ−ＡｌＮ層３の成膜温度は、一般的なＡｌＮ層の成膜温度よりも低いため、ＬＴ−ＡｌＮ層３は欠陥を多く含んでおり、ＬＴ−ＡｌＮ層３の結晶性は悪い。
図２（ｃ）を参照して、ＨＴ−ＡｌＮ層４は、ＬＴ−ＡｌＮ層３よりも高い成膜温度で形成される。ＨＴ−ＡｌＮ層４は、ＬＴ−ＡｌＮ層３を下地として成膜されるので、ＬＴ−ＡｌＮ層３と比較して欠陥が低減され、結晶性が改善される。また、ＨＴ−ＡｌＮ層４の結晶性が改善されるので、ＨＴ−ＡｌＮ層４の上に形成されるＡｌ窒化物半導体層５、ＧａＮ層６、およびＡｌ窒化物半導体層７の欠陥も低減され、結晶性が改善される。
また、化合物半導体基板ＣＳは、ＧａＮ層６の下地層としてＳｉＣ層２を含んでいる。ＳｉＣの格子定数は、Ｓｉの格子定数と比較してＧａＮとの格子定数に近いので、ＳｉＣ層２上にＧａＮ層６が形成されることにより、ＧａＮ層６の結晶性を改善することができる。
ＧａＮ層６の結晶性が改善されているため、絶縁性を向上させる不純物がＧａＮ層６にドープされても、ＧａＮ層６中における電子がトラップされるサイトは、従来のＧａＮ層と比較して少ない。その結果、縦方向の耐電圧を向上しつつ、電流コラプスを低減することができる。
さらに、ＨＴ−ＡｌＮ層４の結晶性が改善されるので、ＨＴ−ＡｌＮ層４の上に形成されるＡｌ窒化物半導体層５、ＧａＮ層６、およびＡｌ窒化物半導体層７の各々を厚膜化しても、結晶性を良好に保つことができる。その結果、結晶性が改善される。
［第１の実施例］
本願発明者らは、異なる条件で試料１〜試料６の各々を作製し、試料１〜試料６の各々の縦方向の耐電圧を計測した。
図３は、本発明の第１の実施例における試料１〜試料６に共通する構成である化合物半導体基板ＣＳ１の構成を示す断面図である。図４は、本発明の第１の実施例における試料１〜試料６の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。
図３および図４を参照して、化合物半導体基板ＣＳ１は、基板ＳＢと、ＡｌＮ層ＡＬと、Ａｌ窒化物半導体層５と、ＧａＮ層６と、Ａｌ窒化物半導体層７とを備えている。基板ＳＢ上にはＡｌＮ層ＡＬ、Ａｌ窒化物半導体層５、ＧａＮ層６、およびＡｌ窒化物半導体層７の各々がこの順序で積層されて形成されている。
試料１〜試料６の各々の作製条件は次の通りである。
試料１（比較例）：化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板を用い、ＳｉＣ層を形成しなかった。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１１００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料２（比較例）：化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板上にＳｉＣ層を形成したものを用いた。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１１００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料３（比較例）：化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板を用い、ＳｉＣ層を形成しなかった。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１０００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料４（本発明例）：化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板上にＳｉＣ層を形成したものを用いた。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１０００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料５（比較例）：化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板を用い、ＳｉＣ層を形成しなかった。基板ＳＢ上に、ＡｌＮ層ＡＬとして８００℃の成膜温度でＬＴ−ＡｌＮ層を形成しようとしたところ、温度が低すぎてＬＴ−ＡｌＮ層が成長しなかった。このため、化合物半導体基板ＣＳ１を作製することができなかった。
試料６（本発明例）：化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板上にＳｉＣ層を形成したものを用いた。基板ＳＢ上には、ＡｌＮ層ＡＬとして、８００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
本願発明者らは、作製した試料１〜試料４および試料６の各々の縦方向の耐電圧を次の方法で計測した。
図５は、本発明の第１の実施例における縦方向の耐電圧の計測方法を示す断面図である。
図４および図５を参照して、ガラス板２１上に貼り付けられた銅板２２上に、計測対象とする試料（化合物半導体基板ＣＳ１）を固定した。固定した試料のＡｌ窒化物半導体層７上に、Ａｌ窒化物半導体層７に接触するようにＡｌよりなる電極２３を設けた。カーブトレーサー２４の一方の端子を銅板２２に接続し、他方の端子を電極２３に接続した。カーブトレーサー２４を用いて銅板２２と電極２３との間に電圧を加え、銅板２２と電極２３との間を流れる電流（試料を縦方向に流れる電流）を計測した。計測された電流が１Ａ／ｃｍ2に達した時に試料が絶縁破壊したものとみなし、この時の銅板２２と電極２３との間の電圧を耐電圧として計測した。
その結果、ＡｌＮ層ＡＬを一定温度で形成した試料２の縦方向の耐電圧は、５０１Ｖであった。これに対して、ＡｌＮ層ＡＬを二段階の温度で形成した試料４および試料６の耐電圧は、それぞれ７０９Ｖおよび７６３Ｖであり、試料２の耐電圧よりも高かった。また、基板ＳＢとしてＳｉ基板のみを用いた試料１および３の耐電圧は、それぞれ６４２Ｖおよび６５０Ｖであった。試料４および試料６の耐電圧は、試料１および３の耐電圧よりも高かった。
［第２の実施例］
本願発明者らは、異なる条件で試料１１〜試料１５の各々を作製し、試料１１〜試料１５の各々の縦方向の耐電圧を計測した。
図６は、本発明の第２の実施例における試料１１〜試料１５の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。
図６を参照して、試料１１〜試料１５の各々の作製条件は次の通りである。
試料１１（本発明例）：図１に示す化合物半導体基板ＣＳにおいて、９００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料１２（本発明例）：図１に示す化合物半導体基板ＣＳにおいて、８５０℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料１３（本発明例）：図１に示す化合物半導体基板ＣＳにおいて、８００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料１４（本発明例）：図１に示す化合物半導体基板ＣＳにおいて、７５０℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料１５（本発明例）：図１に示す化合物半導体基板ＣＳにおいて、７００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
本願発明者らは、作製した試料１１〜試料１５の各々の縦方向の耐電圧を、図５に示す計測方法と類似の方法を用いて計測した。具体的には、銅板２２と電極２３との間を流れる電流（試料を縦方向に流れる電流）を計測し、計測された電流が１×１０-4Ａ／ｃｍ2に達した時にリーク電流が流れたものとみなし、この時の銅板２２と電極２３との間の電圧を耐電圧として計測した。
その結果、ＬＴ−ＡｌＮ層の成膜温度が８００℃未満である試料１４および試料１５の耐電圧は、それぞれ３１７Ｖおよび２４Ｖであった。これに対して、ＬＴ−ＡｌＮ層の成膜温度が８００℃以上９００℃以下である試料１１〜試料１３の耐電圧は、それぞれ３７１Ｖ、３９９Ｖ、および４５０Ｖであり、試料１４および試料１５の耐電圧よりも高かった。
［第３の実施例］
本願発明者らは、異なる条件で試料２１〜試料２５の各々を作製し、試料１１〜試料１５の各々の容量回復特性を計測した。
図７は、本発明の第３の実施例における試料２１〜試料２５の各々の作製条件を示すテーブルである。
図７を参照して、試料２１〜２５の各々の作製条件は次の通りである。
試料２１（本発明例）：図３に示す化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板上にＳｉＣ層を形成したものを用いた。基板ＳＢ上には、ＡｌＮ層ＡＬとして、８００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。ＧａＮ層６の下部に１×１０19ａｔｏｍ／ｃｍ3というＣの平均濃度を有するＣ−ＧａＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料２２（比較例）：図３に示す化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板上にＳｉＣ層を形成したものを用いた。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１１００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。ＧａＮ層６の下部に１×１０19ａｔｏｍ／ｃｍ3というＣの平均濃度を有するＣ−ＧａＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料２３（比較例）：図３に示す化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板を用い、ＳｉＣ層を形成しなかった。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１１００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。ＧａＮ層６の下部に１×１０19ａｔｏｍ／ｃｍ3というＣの平均濃度を有するＣ−ＧａＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料２４（比較例）：図３に示す化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板上にＳｉＣ層を形成したものを用いた。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１１００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。ＧａＮ層６の下部に１×１０18ａｔｏｍ／ｃｍ3というＣの平均濃度を有するＣ−ＧａＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料２５（比較例）：図３に示す化合物半導体基板ＣＳ１において、基板ＳＢとしてＳｉ基板を用い、ＳｉＣ層を形成しなかった。基板ＳＢ上には、ＡｌＮ層ＡＬとして、１１００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。ＧａＮ層６の下部に１×１０18ａｔｏｍ／ｃｍ3というＣの平均濃度を有するＣ−ＧａＮ層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
本願発明者らは、作製した試料２１〜試料２４の各々の容量回復特性を次の方法で計測した。
図８は、本発明の第３の実施例における静電容量の計測方法を示す断面図である。
図８を参照して、計測対象とする試料（化合物半導体基板ＣＳ１）のＡｌ窒化物半導体層７上に、Ａｌ窒化物半導体層７に接触するように電極１２および電極１３の各々を互いに間隔をおいて設けることにより、ＨＥＭＴを作製した。図８中上側から見た場合に、電極１２は、電極１３を取り囲むように円環状に形成された。次に、計測装置２５のプラス端子を電極１３に接続し、マイナス端子を電極１２に接続し、電極１２およびＳｉ基板１の裏面（図８中下側の面）を接地した。次に、計測装置２５を用いて電極１３と電極１２との間の静電容量（電圧印加前の静電容量に相当）を計測した。次に、計測装置２５を用いて電極１３と電極１２との間に−３０Ｖの電圧（電極１２の電位を基準とした電圧）を６０秒間印加した後、電圧の印加を停止した。電圧の印加を停止した時刻から、計測装置２５を用いて電極１３と電極１２との間の静電容量（電圧印加後の静電容量に相当）の時間変化を計測した。
図９は、本発明の第３の実施例における電圧印加前の静電容量に対する電圧印加後の静電容量の比率と、経過時間との関係を示すグラフである。なお、図９のグラフでは、電圧の印加を停止した時刻からの経過時間を示している。
図９を参照して、電極１３と電極１２との間に負の電圧が印加されると、ＧａＮ層６中の電子が電極１３から遠ざけられる。このとき、電子をトラップするサイト（欠陥の一種）がＧａＮ層６中に存在すれば、電子の一部はこのサイトにトラップされる。トラップされた電子は、負の電圧の印加が停止された後もこのサイトにトラップされ続け、自由に動けなくなる。したがって、電流コラプスが大きいデバイスでは、ＧａＮ層には電子をトラップするサイトが多く含まれているため、負の電圧の印加により多くの電子がこのサイトにトラップされ、負の電圧の印加が停止された後の電極１３と電極１２との静電容量の回復に時間を要する。この静電容量の回復の測定は、電流コラプス特性の指標となるもので、短時間で回復するほど良いと言える。
電圧印加前の静電容量に対する電圧印加後の静電容量の比率が０．９以上に回復するまでの時間は、試料２１では約５秒であった。この回復までの時間は、電圧を印加した時間以内であり、電圧を印加した時間の８５％以内である。一方、試料２４では約１００秒、試料２５では約１５０秒、試料２２および試料２３では３００秒以上であり、いずれも電圧を印加した時間より大きかった。したがって、試料２１では電流コラプスが低減されていることが分かった。
［第４の実施例］
本願発明者らは、異なる厚さのＬＴ−ＡｌＮ層を有する試料３１〜３３（いずれも本発明品）の各々を作製し、縦方向の耐電圧および反りの計測、ならびにクラックの発生の有無の確認を行った。縦方向の耐電圧については、図５に示す方法で計測した。
試料３１〜３３の各々の作製条件は次の通りである。図１に示す化合物半導体基板ＣＳにおいて８００℃の成膜温度でＬＴ−ＡｌＮ層を形成し、ＬＴ−ＡｌＮ層上に１２００℃の成膜温度でＨＴ−ＡｌＮ層を形成した。試料３１のＬＴ−ＡｌＮ層の厚さを１５ｎｍとし、試料３２のＬＴ−ＡｌＮ層の厚さを３０ｎｍとし、試料３３のＬＴ−ＡｌＮ層の厚さを６０ｎｍとした。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料３１〜３３の縦方向の耐電圧を計測した結果、それぞれ７０８Ｖ、７８０Ｖ、６８８Ｖの縦耐電圧が得られた。また、試料３１〜３３のいずれにおいても反りが小さく、ＬＴ−ＡｌＮ層の厚さが小さくなるにつれて反りは小さくなった。さらに、試料３１および３２においてはクラックの発生は見られなかったが、試料３３においてクラックの発生がわずかに見られた。
［その他］
上述の実施の形態および実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ Ｓｉ（ケイ素）基板
２ ＳｉＣ（炭化ケイ素）層
３ ＬＴ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ（窒化アルミニウム）層
３ａ ＡｌＮの核
４ ＨＴ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ）−ＡｌＮ層
５，７ Ａｌ（アルミニウム）窒化物半導体層
６ ＧａＮ（窒化ガリウム）層
１２，１３，２３ 電極
２１ ガラス板
２２ 銅板
２４ カーブトレーサー
２５ 計測装置
６１ Ｃ（炭素）−ＧａＮ層
６２ ｕ（アンドープ）―ＧａＮ層
ＡＬ ＡｌＮ層
ＣＳ，ＣＳ１ 化合物半導体基板
ＳＢ 基板

Claims (5)

  1. Ｓｉ基板上にＳｉＣ層を形成する工程と、
    前記ＳｉＣ層上に、１２ｎｍ以上１００ｎｍ以下の厚さを有する第１のＡｌＮ層を７００℃以上１０００℃以下で形成する工程と、
    前記第１のＡｌＮ層を形成する際の温度よりも高い温度で、前記第１のＡｌＮ層上に第２のＡｌＮ層を形成する工程と、
    前記第２のＡｌＮ層上にＡｌを含む第１の窒化物半導体層を形成する工程と、
    前記第１の窒化物半導体層上にＧａＮ層を形成する工程と、
    前記ＧａＮ層上にＡｌを含む第２の窒化物半導体層を形成する工程とを備えた、化合物半導体基板の製造方法。
  2. 前記第１のＡｌＮ層を形成する工程において、８００℃以上９００℃以下の温度で前記第１のＡｌＮ層を形成する、請求項１に記載の化合物半導体基板。
  3. 前記第２のＡｌＮ層を形成する工程において、１０００℃以上１５００℃以下の温度で前記第２のＡｌＮ層を形成する、請求項１または２に記載の化合物半導体基板。
  4. 前記第２のＡｌＮ層を形成する工程において、５０ｎｍ以上１０００ｎｍ以下の厚さで前記第２のＡｌＮ層を形成する、請求項１〜３のいずれかに記載の化合物半導体基板。
  5. Ｓｉ基板と、
    前記Ｓｉ基板上に形成されたＳｉＣ層と、
    前記ＳｉＣ層上に形成されたＡｌＮ層と、
    前記ＡｌＮ層上に形成されたＡｌを含む第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に形成されたＧａＮ層と、
    前記ＧａＮ層上に形成されたＡｌを含む第２の窒化物半導体層とを備え、
    前記第２の窒化物半導体層上に前記第２の窒化物半導体層と接触して設けられた第１の電極と、前記第２の窒化物半導体層上に前記第２の窒化物半導体層と接触して設けられた第２の電極であって、前記第１の電極を取り囲むように設けられた第２の電極との間に−３０Ｖの電圧を６０秒間印加した後、前記電圧の印加を停止する場合に、前記電圧の印加を停止してから、前記電圧の印加前の静電容量に対する前記電圧の印加後の静電容量の比率が０．９以上に回復するまでの時間は、電圧を印加した時間以内である、化合物半導体基板。
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