JP2018082121A - 化合物半導体基板の製造方法および化合物半導体基板 - Google Patents

化合物半導体基板の製造方法および化合物半導体基板 Download PDF

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Abstract

【課題】所望の品質を有する化合物半導体基板の製造方法および化合物半導体基板を提供する。【解決手段】化合物半導体基板CSの製造方法は、Si(ケイ素)基板1上にSiC(炭化ケイ素)層2を形成する工程と、SiC層2上に、12nm以上100nm以下の厚さを有するLT(Low Temperature)−AlN(窒化アルミニウム)層3を700℃以上1000℃以下で形成する工程と、LT−AlN層3を形成する際の温度よりも高い温度で、LT−AlN層3上にHT(High Temperature)−AlN層4を形成する工程と、HT−AlN層4上にAl(アルミニウム)窒化物半導体層5を形成する工程と、Al窒化物半導体層5上にGaN(窒化ガリウム)層6を形成する工程と、GaN層6上にAl窒化物半導体層7を形成する工程とを備える。【選択図】図1

Description

本発明は、化合物半導体基板の製造方法および化合物半導体基板に関し、より特定的には、SiC(炭化ケイ素)層を備えた化合物半導体基板に関する。
GaN(窒化ガリウム)は、Si(ケイ素)に比べてバンドギャップが大きく、絶縁破壊電界強度が高いワイドバンドギャップ半導体材料として知られている。GaNは、他のワイドバンドギャップ半導体材料と比べても高い耐絶縁破壊性を有するので、次世代の低損失なパワーデバイスへの適用が期待されている。
GaNを用いた半導体デバイスのスタート基板(下地基板)にSi基板を用いた場合、GaNとSiとの間の格子定数および熱膨張係数の大きな差に起因して、基板に反りが発生したり、GaN層内にクラックが発生したりする現象が起こりやすくなる。
下記特許文献1〜5などには、基板の反りやGaN層内へのクラックの発生の対策として、GaN層を形成するためのバッファー層としてSiC(炭化ケイ素)層やAlN(窒化アルミニウム)層を用いる方法が提案されている。
下記特許文献1には、Si基板と、Si基板上に形成された3C−SiC層と、交互に形成された複数のAlN層およびGaN層とを備えた半導体基板が開示されている。第1工程におけるAlN層の成膜温度は、GaN層の成膜温度(900〜1200℃)よりも高く、1000〜1300℃である。第2工程におけるAlN層の形成温度は、GaN層の成膜温度よりも低く、800〜1200℃である。
下記特許文献2には、SiCよりなる半導体基板の主面に1090℃の温度でAlNよりなるバッファー層を形成し、バッファー層の上に800℃の温度でAlGaInN(窒化アルミニウムガリウムインジウム)よりなる単結晶層を形成する技術が開示されている。
下記特許文献3には、Si基板上にSiC層を形成し、SiC層上に600℃の基板温度でAlN緩衝層を形成し、AlN緩衝層上に1040℃の基板温度でGaN層を形成する技術が開示されている。
下記特許文献4には、SiやSiCなどよりなる基板上に、バッファー層と、中間層と、電子走行層と、電子供給層とを順に形成する技術が開示されている。バッファー層は、AlN層とAlzGa1-zN(0≦z≦1)層がこの順で積層された初期バッファー層と、初期バッファー層上に形成される周期堆積層からなっている。
さらに下記特許文献5には、シリコン基板上にAlNよりなる第1および第2の核生成層を形成し、第2の核生成層上にAlGaNよりなるバッファー層を形成し、バッファー層上にGaN層を形成し、GaN層上にAlGaN層を形成する技術が開示されている。第1および第2の核生成層の各々は、同一の成膜温度で、互いに異なる原料ガスの比率で形成される。
特開2013−179121号公報 特開平10−75018号公報(特許第2999435号公報) 特公平08−31419号公報 特開2013−08938号公報(特許第5788296号公報) 特開2013−201398号公報
GaN層をHEMT(High Electron Mobility Transistor)などのパワーデバイスとして使用する場合、GaN層には縦方向(GaN層の主面に垂直な方向)の高い耐電圧が求められるとともに、電流コラプスの低減が求められる。電流コラプスは、デバイスの電極に高電圧を印加した時に電子がチャネル近傍の欠陥にトラップされることでオン抵抗が増加する現象である。
GaN層の縦方向の耐電圧を向上する方法の一つに、GaN層にC(炭素)などをドープする方法がある。しかし、GaNにCなどがドープされると、GaN層中に欠陥が増加する。それによって、電子がトラップされるサイトが増加し、電流コラプスが悪化する。このように、従来の技術では、GaNの縦方向の耐電圧の向上と、電流コラプスの低減とを両立することはできず、所望の品質を得ることができなかった。
本発明は、上記課題を解決するためのものであり、その目的は、所望の品質を有する化合物半導体基板の製造方法および化合物半導体基板を提供することである。
本発明の一の局面に従う化合物半導体基板の製造方法は、Si基板上にSiC層を形成する工程と、SiC層上に、12nm以上100nm以下の厚さを有する第1のAlN層を700℃以上1000℃以下で形成する工程と、第1のAlN層を形成する際の温度よりも高い温度で、第1のAlN層上に第2のAlN層を形成する工程と、第2のAlN層上にAlを含む第1の窒化物半導体層を形成する工程と、第1の窒化物半導体層上にGaN層を形成する工程と、GaN層上にAlを含む第2の窒化物半導体層を形成する工程とを備える。
上記製造方法において好ましくは、第1のAlN層を形成する工程において、800℃以上900℃以下の温度で第1のAlN層を形成する。
上記製造方法において好ましくは、第2のAlN層を形成する工程において、1000℃以上1500℃以下の温度で第2のAlN層を形成する。
上記製造方法において好ましくは、第2のAlN層を形成する工程において、50nm以上1000nm以下の厚さで第2のAlN層を形成する。
本発明の他の局面に従う化合物半導体基板は、Si基板と、Si基板上に形成されたSiC層と、SiC層上に形成されたAlN層と、AlN層上に形成されたAlを含む第1の窒化物半導体層と、第1の窒化物半導体層上に形成されたGaN層と、GaN層上に形成されたAlを含む第2の窒化物半導体層とを備え、第2の窒化物半導体層上に第2の窒化物半導体層と接触して設けられた第1の電極と、第2の窒化物半導体層上に第2の窒化物半導体層と接触して設けられた第2の電極であって、第1の電極を取り囲むように設けられた第2の電極との間に−30Vの電圧を60秒間印加した後、電圧の印加を停止する場合に、電圧の印加を停止してから、電圧の印加前の静電容量に対する電圧の印加後の静電容量の比率が0.9以上に回復するまでの時間は、電圧を印加した時間以内である。
本発明によれば、所望の品質を有する化合物半導体基板の製造方法および化合物半導体基板を提供することができる。
本発明の一実施の形態における化合物半導体基板CSの構成を示す断面図である。 本発明の一実施の形態において得られる効果を説明する図である。 本発明の第1の実施例における試料1〜試料6に共通する構成である化合物半導体基板CS1の構成を示す断面図である。 本発明の第1の実施例における試料1〜試料6の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。 本発明の第1の実施例における縦方向の耐電圧の計測方法を示す断面図である。 本発明の第2の実施例における試料11〜試料15の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。 本発明の第3の実施例における試料21〜試料25の各々の作製条件を示すテーブルである。 本発明の第3の実施例における静電容量の計測方法を示す断面図である。 本発明の第3の実施例における電圧印加前の静電容量に対する電圧印加後の静電容量の比率と、経過時間との関係を示すグラフである。
[化合物半導体基板の構成および製造方法]
図1は、本発明の一実施の形態における化合物半導体基板CSの構成を示す断面図である。
図1を参照して、本実施の形態における化合物半導体基板CSは、HEMTの一部を含んでいる。化合物半導体基板CSは、Si基板1と、SiC層2と、LT(Low Temperature)−AlN層3(第1のAlN層の一例)と、HT(High Temperature)−AlN層4(第2のAlN層の一例)と、Al(アルミニウム)窒化物半導体層5(第1の窒化物半導体層の一例)と、GaN層6と、Al窒化物半導体層7(第2の窒化物半導体層の一例)とを備えている。
Si基板1は、たとえばp型のSiよりなっている。Si基板1の表面には(111)面が露出している。なお、Si基板1は、n型の導電型を有していてもよいし、半絶縁性であってもよい。Si基板1の表面には(100)面や(110)面が露出していてもよい。Si基板1は、たとえば2〜8インチの直径を有しており、250μm〜1000μmの厚さを有している。
SiC層2は、Si基板1に接触しており、Si基板1上に形成されている。SiC層2は、3C−SiC、4H−SiC、または6H−SiCなどよりなっている。特に、SiC層2がSi基板1上にエピタキシャル成長されたものである場合、一般的に、SiC層2は3C−SiCよりなっている。
SiC層2は、Si基板1の表面を炭化することで得られたSiCよりなる下地層上に、MBE(Molecular Beam Epitaxy)法、CVD(Chemical Vapor Deposition)法、またはLPE(Liquid Phase Epitaxy)法などを用いて、SiCをホモエピタキシャル成長させることによって形成されてもよい。SiC層2は、Si基板1の表面を炭化することのみによって形成されてもよい。さらに、SiC層2は、Si基板1の表面に(またはバッファー層を挟んで)ヘテロエピタキシャル成長させることによって形成されてもよい。SiC層2は、たとえばN(窒素)などがドープされており、n型の導電型を有している。SiC層2は、たとえば0.1μm以上3.5μm以下の厚さを有している。なお、SiC層2はp型の導電型を有していてもよいし、半絶縁性であってもよい。
LT−AlN層3は、SiC層2に接触しており、SiC層2上に形成されている。HT−AlN層4は、LT−AlN層3に接触しており、LT−AlN層3上に形成されている。LT−AlN層3およびHT−AlN層4は、たとえばAlNの単結晶よりなっており、SiC層2とAl窒化物半導体層5との格子定数の差を緩和するバッファー層としての機能を果たす。LT−AlN層3およびHT−AlN層4は、たとえばMOCVD(Metal Organic Chemical Vapor Deposition)法を用いて形成される。このとき、Al源ガスとしては、たとえばTMA(Tri Methyl Aluminium)や、TEA(Tri Ethyl Aluminium)などが用いられる。N源ガスとしては、たとえばNH3(アンモニア)が用いられる。LT−AlN層3は、12nm以上100nm以下の厚さを有している。LT−AlN層3の厚さを12nm以上とすることにより、高い縦方向の耐電圧を確保することができ、LT−AlN層3の厚さを100nm以下とすることにより、反りの発生を抑止することができる。LT−AlN層3は、好ましくは15nm以上60nm以下の厚さを有しており、より好ましくは20nm以上50nm以下の厚さを有している。HT−AlN層4は、たとえば50nm以上1000nm以下の厚さを有している。
Al窒化物半導体層5は、HT−AlN層4に接触しており、HT−AlN層4上に形成されている。Al窒化物半導体層5は、Alを含む窒化物半導体よりなっており、たとえばAlxGa1-xN(0<x≦1)で表される材料よりなっている。またAl窒化物半導体層5は、AlxInyGa1-x-yN(0<x≦1、0≦y<1)で表される材料よりなっていてもよい。Al窒化物半導体層5は、HT−AlN層4とGaN層6との格子定数の差を緩和するバッファー層としての機能を果たす。Al窒化物半導体層5は、たとえば500nm以上3μm以下の厚さを有している。Al窒化物半導体層5は、たとえばMOCVD法を用いて形成される。なお、Al窒化物半導体層5の深さ方向でAlの濃度が変化していてもよい。
GaN層6は、Al窒化物半導体層5に接触しており、Al窒化物半導体層5上に形成されている。GaN層6は、たとえば500nm以上3μm以下の厚さを有している。GaN層6はHEMTの電子走行層となる。GaN層6は、たとえばMOCVD法を用いて形成される。このとき、Ga源ガスとしては、たとえばTMG(Tri Methyl Gallium)や、TEG(Tri Ethyl Gallium)などが用いられる。N源ガスとしては、たとえばNH3などが用いられる。
GaN層6の一部には、Cなどの導電性を低下させる不純物がドープされていてもよい。Cがドープされた場合、GaN層6は、CがドープされたC−GaN層61と、Cがドープされていないu(アンドープ)―GaN層62とを含んでいる。C―GaN層61は、u−GaN層62よりも下側(Al窒化物半導体層5に近い側)に形成される。Cがドープされた場合のC−GaN層61におけるCの平均濃度は、たとえば5×1018atom/cm3以上5×1019atom/cm3以下である。
絶縁性を向上させる不純物をGaN層6にドープすることにより、化合物半導体基板CSの縦方向(GaN層6の表面に垂直な方向、図1中縦方向)の耐圧が向上する。また、不純物をドープする部分を、GaN層6におけるAl窒化物半導体層5に近い部分にすることにより、GaN層6におけるチャネルが形成される部分(Al窒化物半導体層7に近い部分)に欠陥が増加する事態を抑止することができ、不純物のドープに起因する電流コラプスの悪化を抑止することができる。
Al窒化物半導体層7は、GaN層6に接触しており、GaN層6上に形成されている。Al窒化物半導体層7は、Alを含む窒化物半導体よりなっており、たとえばAlvGa1-vN(0<v≦1)で表される材料よりなっている。またAl窒化物半導体層7は、AlvInwGa1-v-wN(0<v≦1、0≦w<1)で表される材料よりなっていてもよい。Al窒化物半導体層7は、HEMTの障壁層となる。Al窒化物半導体層7は、たとえば10nm以上50nm以下の厚さを有している。なお、Al窒化物半導体層7の深さ方向でAlの濃度が変化していてもよい。
化合物半導体基板CSは、次の方法で製造される。Si基板1上にSiC層2を形成する。SiC層2上にLT−AlN層3を形成する。LT−AlN層3上にHT−AlN層4を形成する。HT−AlN層4上にAl窒化物半導体層5を形成する。Al窒化物半導体層5上にGaN層6を形成する。GaN層6上にAl窒化物半導体層7を形成する。HT−AlN層4は、LT−AlN層3を形成する際の温度(成膜温度)よりも高い温度で形成される。LT−AlN層3を形成する際の温度は、700℃以上1000℃以下であり、好ましくは800℃以上900℃以下である。HT−AlN層4を形成する際の温度は、たとえば1000℃以上1500℃以下である。
[実施の形態の効果]
図2は、本発明の一実施の形態において得られる効果を説明する図である。
図2(a)を参照して、LT−AlN層3は、HT−AlN層4よりも低い成膜温度で形成される。これにより、LT−AlN層3を形成する際にSiC層2上に生成するAlNの核3aの数(初期AlN層の核密度)を増加することができる。AlNの核3aの各々は、矢印で示すように、SiC層2の表面に平行な方向(図2(a)中横方向)に成長し、核3a同士が繋がる。その結果、図2(b)に示すように、SiC層2上にLT−AlN層3が形成される。
一般的に、SiC層上にAlN層を形成する際、AlN層の成膜温度を1000℃よりも高温とすることにより、AlN層の結晶性を良好にすることができる。LT−AlN層3の成膜温度は、一般的なAlN層の成膜温度よりも低いため、LT−AlN層3は欠陥を多く含んでおり、LT−AlN層3の結晶性は悪い。
図2(c)を参照して、HT−AlN層4は、LT−AlN層3よりも高い成膜温度で形成される。HT−AlN層4は、LT−AlN層3を下地として成膜されるので、LT−AlN層3と比較して欠陥が低減され、結晶性が改善される。また、HT−AlN層4の結晶性が改善されるので、HT−AlN層4の上に形成されるAl窒化物半導体層5、GaN層6、およびAl窒化物半導体層7の欠陥も低減され、結晶性が改善される。
また、化合物半導体基板CSは、GaN層6の下地層としてSiC層2を含んでいる。SiCの格子定数は、Siの格子定数と比較してGaNとの格子定数に近いので、SiC層2上にGaN層6が形成されることにより、GaN層6の結晶性を改善することができる。
GaN層6の結晶性が改善されているため、絶縁性を向上させる不純物がGaN層6にドープされても、GaN層6中における電子がトラップされるサイトは、従来のGaN層と比較して少ない。その結果、縦方向の耐電圧を向上しつつ、電流コラプスを低減することができる。
さらに、HT−AlN層4の結晶性が改善されるので、HT−AlN層4の上に形成されるAl窒化物半導体層5、GaN層6、およびAl窒化物半導体層7の各々を厚膜化しても、結晶性を良好に保つことができる。その結果、結晶性が改善される。
[第1の実施例]
本願発明者らは、異なる条件で試料1〜試料6の各々を作製し、試料1〜試料6の各々の縦方向の耐電圧を計測した。
図3は、本発明の第1の実施例における試料1〜試料6に共通する構成である化合物半導体基板CS1の構成を示す断面図である。図4は、本発明の第1の実施例における試料1〜試料6の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。
図3および図4を参照して、化合物半導体基板CS1は、基板SBと、AlN層ALと、Al窒化物半導体層5と、GaN層6と、Al窒化物半導体層7とを備えている。基板SB上にはAlN層AL、Al窒化物半導体層5、GaN層6、およびAl窒化物半導体層7の各々がこの順序で積層されて形成されている。
試料1〜試料6の各々の作製条件は次の通りである。
試料1(比較例):化合物半導体基板CS1において、基板SBとしてSi基板を用い、SiC層を形成しなかった。基板SB上には、AlN層ALとして、1100℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料2(比較例):化合物半導体基板CS1において、基板SBとしてSi基板上にSiC層を形成したものを用いた。基板SB上には、AlN層ALとして、1100℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料3(比較例):化合物半導体基板CS1において、基板SBとしてSi基板を用い、SiC層を形成しなかった。基板SB上には、AlN層ALとして、1000℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料4(本発明例):化合物半導体基板CS1において、基板SBとしてSi基板上にSiC層を形成したものを用いた。基板SB上には、AlN層ALとして、1000℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料5(比較例):化合物半導体基板CS1において、基板SBとしてSi基板を用い、SiC層を形成しなかった。基板SB上に、AlN層ALとして800℃の成膜温度でLT−AlN層を形成しようとしたところ、温度が低すぎてLT−AlN層が成長しなかった。このため、化合物半導体基板CS1を作製することができなかった。
試料6(本発明例):化合物半導体基板CS1において、基板SBとしてSi基板上にSiC層を形成したものを用いた。基板SB上には、AlN層ALとして、800℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
本願発明者らは、作製した試料1〜試料4および試料6の各々の縦方向の耐電圧を次の方法で計測した。
図5は、本発明の第1の実施例における縦方向の耐電圧の計測方法を示す断面図である。
図4および図5を参照して、ガラス板21上に貼り付けられた銅板22上に、計測対象とする試料(化合物半導体基板CS1)を固定した。固定した試料のAl窒化物半導体層7上に、Al窒化物半導体層7に接触するようにAlよりなる電極23を設けた。カーブトレーサー24の一方の端子を銅板22に接続し、他方の端子を電極23に接続した。カーブトレーサー24を用いて銅板22と電極23との間に電圧を加え、銅板22と電極23との間を流れる電流(試料を縦方向に流れる電流)を計測した。計測された電流が1A/cm2に達した時に試料が絶縁破壊したものとみなし、この時の銅板22と電極23との間の電圧を耐電圧として計測した。
その結果、AlN層ALを一定温度で形成した試料2の縦方向の耐電圧は、501Vであった。これに対して、AlN層ALを二段階の温度で形成した試料4および試料6の耐電圧は、それぞれ709Vおよび763Vであり、試料2の耐電圧よりも高かった。また、基板SBとしてSi基板のみを用いた試料1および3の耐電圧は、それぞれ642Vおよび650Vであった。試料4および試料6の耐電圧は、試料1および3の耐電圧よりも高かった。
[第2の実施例]
本願発明者らは、異なる条件で試料11〜試料15の各々を作製し、試料11〜試料15の各々の縦方向の耐電圧を計測した。
図6は、本発明の第2の実施例における試料11〜試料15の各々の作製条件と、計測した縦方向の耐電圧との関係を示すテーブルである。
図6を参照して、試料11〜試料15の各々の作製条件は次の通りである。
試料11(本発明例):図1に示す化合物半導体基板CSにおいて、900℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料12(本発明例):図1に示す化合物半導体基板CSにおいて、850℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料13(本発明例):図1に示す化合物半導体基板CSにおいて、800℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料14(本発明例):図1に示す化合物半導体基板CSにおいて、750℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料15(本発明例):図1に示す化合物半導体基板CSにおいて、700℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
本願発明者らは、作製した試料11〜試料15の各々の縦方向の耐電圧を、図5に示す計測方法と類似の方法を用いて計測した。具体的には、銅板22と電極23との間を流れる電流(試料を縦方向に流れる電流)を計測し、計測された電流が1×10-4A/cm2に達した時にリーク電流が流れたものとみなし、この時の銅板22と電極23との間の電圧を耐電圧として計測した。
その結果、LT−AlN層の成膜温度が800℃未満である試料14および試料15の耐電圧は、それぞれ317Vおよび24Vであった。これに対して、LT−AlN層の成膜温度が800℃以上900℃以下である試料11〜試料13の耐電圧は、それぞれ371V、399V、および450Vであり、試料14および試料15の耐電圧よりも高かった。
[第3の実施例]
本願発明者らは、異なる条件で試料21〜試料25の各々を作製し、試料11〜試料15の各々の容量回復特性を計測した。
図7は、本発明の第3の実施例における試料21〜試料25の各々の作製条件を示すテーブルである。
図7を参照して、試料21〜25の各々の作製条件は次の通りである。
試料21(本発明例):図3に示す化合物半導体基板CS1において、基板SBとしてSi基板上にSiC層を形成したものを用いた。基板SB上には、AlN層ALとして、800℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。GaN層6の下部に1×1019atom/cm3というCの平均濃度を有するC−GaN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料22(比較例):図3に示す化合物半導体基板CS1において、基板SBとしてSi基板上にSiC層を形成したものを用いた。基板SB上には、AlN層ALとして、1100℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。GaN層6の下部に1×1019atom/cm3というCの平均濃度を有するC−GaN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料23(比較例):図3に示す化合物半導体基板CS1において、基板SBとしてSi基板を用い、SiC層を形成しなかった。基板SB上には、AlN層ALとして、1100℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。GaN層6の下部に1×1019atom/cm3というCの平均濃度を有するC−GaN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料24(比較例):図3に示す化合物半導体基板CS1において、基板SBとしてSi基板上にSiC層を形成したものを用いた。基板SB上には、AlN層ALとして、1100℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。GaN層6の下部に1×1018atom/cm3というCの平均濃度を有するC−GaN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料25(比較例):図3に示す化合物半導体基板CS1において、基板SBとしてSi基板を用い、SiC層を形成しなかった。基板SB上には、AlN層ALとして、1100℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。GaN層6の下部に1×1018atom/cm3というCの平均濃度を有するC−GaN層を形成した。これら以外の層については上述の実施の形態に記載の方法で形成した。
本願発明者らは、作製した試料21〜試料24の各々の容量回復特性を次の方法で計測した。
図8は、本発明の第3の実施例における静電容量の計測方法を示す断面図である。
図8を参照して、計測対象とする試料(化合物半導体基板CS1)のAl窒化物半導体層7上に、Al窒化物半導体層7に接触するように電極12および電極13の各々を互いに間隔をおいて設けることにより、HEMTを作製した。図8中上側から見た場合に、電極12は、電極13を取り囲むように円環状に形成された。次に、計測装置25のプラス端子を電極13に接続し、マイナス端子を電極12に接続し、電極12およびSi基板1の裏面(図8中下側の面)を接地した。次に、計測装置25を用いて電極13と電極12との間の静電容量(電圧印加前の静電容量に相当)を計測した。次に、計測装置25を用いて電極13と電極12との間に−30Vの電圧(電極12の電位を基準とした電圧)を60秒間印加した後、電圧の印加を停止した。電圧の印加を停止した時刻から、計測装置25を用いて電極13と電極12との間の静電容量(電圧印加後の静電容量に相当)の時間変化を計測した。
図9は、本発明の第3の実施例における電圧印加前の静電容量に対する電圧印加後の静電容量の比率と、経過時間との関係を示すグラフである。なお、図9のグラフでは、電圧の印加を停止した時刻からの経過時間を示している。
図9を参照して、電極13と電極12との間に負の電圧が印加されると、GaN層6中の電子が電極13から遠ざけられる。このとき、電子をトラップするサイト(欠陥の一種)がGaN層6中に存在すれば、電子の一部はこのサイトにトラップされる。トラップされた電子は、負の電圧の印加が停止された後もこのサイトにトラップされ続け、自由に動けなくなる。したがって、電流コラプスが大きいデバイスでは、GaN層には電子をトラップするサイトが多く含まれているため、負の電圧の印加により多くの電子がこのサイトにトラップされ、負の電圧の印加が停止された後の電極13と電極12との静電容量の回復に時間を要する。この静電容量の回復の測定は、電流コラプス特性の指標となるもので、短時間で回復するほど良いと言える。
電圧印加前の静電容量に対する電圧印加後の静電容量の比率が0.9以上に回復するまでの時間は、試料21では約5秒であった。この回復までの時間は、電圧を印加した時間以内であり、電圧を印加した時間の85%以内である。一方、試料24では約100秒、試料25では約150秒、試料22および試料23では300秒以上であり、いずれも電圧を印加した時間より大きかった。したがって、試料21では電流コラプスが低減されていることが分かった。
[第4の実施例]
本願発明者らは、異なる厚さのLT−AlN層を有する試料31〜33(いずれも本発明品)の各々を作製し、縦方向の耐電圧および反りの計測、ならびにクラックの発生の有無の確認を行った。縦方向の耐電圧については、図5に示す方法で計測した。
試料31〜33の各々の作製条件は次の通りである。図1に示す化合物半導体基板CSにおいて800℃の成膜温度でLT−AlN層を形成し、LT−AlN層上に1200℃の成膜温度でHT−AlN層を形成した。試料31のLT−AlN層の厚さを15nmとし、試料32のLT−AlN層の厚さを30nmとし、試料33のLT−AlN層の厚さを60nmとした。これら以外の層については上述の実施の形態に記載の方法で形成した。
試料31〜33の縦方向の耐電圧を計測した結果、それぞれ708V、780V、688Vの縦耐電圧が得られた。また、試料31〜33のいずれにおいても反りが小さく、LT−AlN層の厚さが小さくなるにつれて反りは小さくなった。さらに、試料31および32においてはクラックの発生は見られなかったが、試料33においてクラックの発生がわずかに見られた。
[その他]
上述の実施の形態および実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 Si(ケイ素)基板
2 SiC(炭化ケイ素)層
3 LT(Low Temperature)−AlN(窒化アルミニウム)層
3a AlNの核
4 HT(High Temperature)−AlN層
5,7 Al(アルミニウム)窒化物半導体層
6 GaN(窒化ガリウム)層
12,13,23 電極
21 ガラス板
22 銅板
24 カーブトレーサー
25 計測装置
61 C(炭素)−GaN層
62 u(アンドープ)―GaN層
AL AlN層
CS,CS1 化合物半導体基板
SB 基板

Claims (5)

  1. Si基板上にSiC層を形成する工程と、
    前記SiC層上に、12nm以上100nm以下の厚さを有する第1のAlN層を700℃以上1000℃以下で形成する工程と、
    前記第1のAlN層を形成する際の温度よりも高い温度で、前記第1のAlN層上に第2のAlN層を形成する工程と、
    前記第2のAlN層上にAlを含む第1の窒化物半導体層を形成する工程と、
    前記第1の窒化物半導体層上にGaN層を形成する工程と、
    前記GaN層上にAlを含む第2の窒化物半導体層を形成する工程とを備えた、化合物半導体基板の製造方法。
  2. 前記第1のAlN層を形成する工程において、800℃以上900℃以下の温度で前記第1のAlN層を形成する、請求項1に記載の化合物半導体基板。
  3. 前記第2のAlN層を形成する工程において、1000℃以上1500℃以下の温度で前記第2のAlN層を形成する、請求項1または2に記載の化合物半導体基板。
  4. 前記第2のAlN層を形成する工程において、50nm以上1000nm以下の厚さで前記第2のAlN層を形成する、請求項1〜3のいずれかに記載の化合物半導体基板。
  5. Si基板と、
    前記Si基板上に形成されたSiC層と、
    前記SiC層上に形成されたAlN層と、
    前記AlN層上に形成されたAlを含む第1の窒化物半導体層と、
    前記第1の窒化物半導体層上に形成されたGaN層と、
    前記GaN層上に形成されたAlを含む第2の窒化物半導体層とを備え、
    前記第2の窒化物半導体層上に前記第2の窒化物半導体層と接触して設けられた第1の電極と、前記第2の窒化物半導体層上に前記第2の窒化物半導体層と接触して設けられた第2の電極であって、前記第1の電極を取り囲むように設けられた第2の電極との間に−30Vの電圧を60秒間印加した後、前記電圧の印加を停止する場合に、前記電圧の印加を停止してから、前記電圧の印加前の静電容量に対する前記電圧の印加後の静電容量の比率が0.9以上に回復するまでの時間は、電圧を印加した時間以内である、化合物半導体基板。
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