TW201937663A - 半導體晶圓及半導體晶圓的製造方法 - Google Patents

半導體晶圓及半導體晶圓的製造方法 Download PDF

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Abstract

本發明提供一種半導體晶圓及半導體晶圓的製造方法，該半導體晶圓係在Si基板上具備氮化物半導體層者，該半導體晶圓具有可在特定的用途中確保足夠的耐壓並薄型化的結構。
就一實施形態而言，提供半導體晶圓1，係具備將Si作為主成分的基板10、在基板10上所形成的將AlN層11a作為最下層之由氮化物半導體構成的緩衝層11、以及在緩衝層11上所形成之含Ga的氮化物半導體層12，其中，基板10的電阻率為5×10-4Ωcm以上且100Ωcm以下之範圍內，緩衝層11的厚度為1,800nm以上且未達4,400nm的範圍內。

Description

半導體晶圓及半導體晶圓的製造方法
本發明係有關半導體晶圓及半導體晶圓的製造方法。
以往，就HEMT(高電子移動率電晶體，High Electron Mobility Transistor)等半導體元件用而言，已知有形成使氮化物半導體結晶在Si基板上成長而成的半導體晶圓之技術(例如，參照非專利文獻1)。
非專利文獻1的半導體晶圓，係在電阻率約0.02Ωcm的直徑4吋之Si基板上形成有厚度2.4μm的含Al之過度層、厚度1.6μm的GaN緩衝層、以及厚度30nm之未進行蓄意性摻雜的Al0.25Ga0.75N阻擋層者。
[先前技術文獻] [非專利文獻]
[非專利文獻1] Chunhua Zhou及另外3人，「Vertical Leakage/Breakdown Mechanisms in AlGaN/GaN-on-Si Devices」, IEEE ELECTRON DEVICE LETTERS，2012年8月，第33卷，第8號，1132至1134頁
不過，上述非專利文獻1的半導體晶圓由於縱向的耐壓(1×10-6A/mm2的電流流動時之電壓)不能達到100V，故難以應用於要求高耐壓的功率元件(power device)。
雖然已知通常藉由增加緩衝層(非專利文獻1的結構體中之過度層)的厚度，而增加此種半導體晶圓的縱向之耐壓，但會有因此使半導體晶圓的尺寸變大之問題。
又，緩衝層的厚度越增加，越容易產生因與Si基板之熱膨脹係數差而引起的翹曲。例如，使用直徑4吋的Si基板時，當緩衝層的厚度變成約3.5μm以上時，會產生不可忽視的程度之翹曲。即，若在不使用用以抑制此種翹曲之特別的方式的情況下為了增加耐壓而增加緩衝層的厚度，則會得到產生翹曲的不可實用之結構體。
本發明的目的是提供一種半導體晶圓及半導體晶圓的製造方法，該半導體晶圓係在Si基板上具備氮化物半導體層者，該半導體晶圓具有可在特定的用途中確保足夠的耐壓並薄型化的結構。
為了達成上述目的，本發明的一形態係提供以下的〔1〕至〔4〕項之半導體晶圓及〔5〕至〔9〕項的半導體晶圓之製造方法。
〔1〕一種半導體晶圓，係具備將Si作為主成分的基板、在前述基板上所形成的將AlN層作為最下層之由氮化物半導體構成的緩衝層、以及在前述緩衝層上所形成的含Ga之氮化物半導體層，其中，前述基板的電阻率為5×10-4Ωcm以上且100Ωcm以下的範圍內，前述緩衝層的厚度為1,800nm以上且未達4,400nm之範圍內。
〔2〕如上述〔1〕項所述之半導體晶圓，其中，前述基板的電阻率為0.1Ωcm以下，前述緩衝層的厚度為2,400nm以上。
〔3〕如上述〔1〕項所述之半導體晶圓，其中，前述基板的電阻率為1Ωcm以上，前述緩衝層的厚度未達3,800nm。
〔4〕如上述〔1〕至〔3〕項中任一項所述之半導體晶圓，其中，縱向的耐壓為600V以上。
〔5〕一種半導體晶圓的製造方法，係具有預定的縱向之耐壓的半導體晶圓之製造方法，該製造方法包含在將Si作為主成分的基板上形成將AlN層作為最下層之由氮化物半導體構成的緩衝層之步驟、以及在前述緩衝層上形成含Ga的氮化物半導體層之步驟，其中，在形成前述緩衝層的步驟中，形成用以獲得前述預定的縱向之耐壓之因應前述基板的電阻率之厚度的前述緩衝層。
〔6〕如上述〔5〕項所述之半導體晶圓的製造方法，其中，前述基板的電阻率為5×10-4Ωcm以上且100Ωcm以下的範圍內，在形成前述緩衝層的步驟中，形成厚度在1,800nm以上且未達4,400nm的範圍內之前述緩衝層。
〔7〕如上述〔6〕項所述之半導體晶圓的製造方法，其中，前述基板的電阻率為0.1Ωcm以下，在形成前述緩衝層的步驟中，形成厚度2,400nm以上的前述緩衝層。
〔8〕如上述〔6〕項所述之半導體晶圓的製造方法，其中，前述基板的電阻率為1Ωcm以上，在形成前述緩衝層的步驟中，形成厚度未達3,800nm的前述緩衝層。
〔9〕如上述〔5〕至〔8〕項中任一項所述之半導體晶圓的製造方法，其中，前述預定的縱向之耐壓係600V以上。
依據本發明，可提供一種半導體晶圓及半導體晶圓的製造方法，該半導體晶圓係在Si基板上具備氮化物半導體層者，該半導體晶圓具有可在特定的用途中確保足夠的耐壓並薄型化的結構。
1‧‧‧半導體晶圓
10‧‧‧基板
11‧‧‧緩衝層
11a‧‧‧AlN層
11b‧‧‧上層
12‧‧‧氮化物半導體層
12a‧‧‧下層
12b‧‧‧上層
第1圖係實施形態的半導體晶圓之垂直剖面圖。
第2圖係表示實施形態的半導體晶圓之一例的縱向之電流-電壓特性的圖表。
第3A圖係表示實施形態的半導體晶圓之製造步驟的垂直剖面圖。
第3B圖係表示實施形態的半導體晶圓之製造步驟的垂直剖面圖。
第3C圖係表示實施形態的半導體晶圓之製造步驟的垂直剖面圖。
第4A圖係表示實施例的試料A之縱向的電流-電壓特性之圖表。
第4B圖係表示實施例的試料B之縱向的電流-電壓特性之圖表。
第4C圖係表示實施例的試料C之縱向的電流-電壓特性之圖表。
第5A圖係表示實施例的試料D之縱向的電流-電壓特性之圖表。
第5B圖係表示實施例的試料E之縱向的電流-電壓特性之圖表。
〔實施形態〕 (半導體晶圓的構成)
第1圖係實施形態的半導體晶圓1之垂直剖面圖。半導體晶圓1具備將Si作為主成分的基板10、在基板10上所形成的緩衝層11、以及在緩衝層11上所形成的含Ga之氮化物半導體層12。緩衝層11包含AlN層11a、及在AlN層11a上所形成之上層11b。
基板10係將Si作為主成分的p型基板，就典型而言是Si基板。Si基板，可用低成本準備大口徑者。
基板10的電阻率係5×10-4Ωcm以上且100Ωcm以下的範圍。基板10的電阻率可由硼等受體(acceptor)之濃度來控制。
緩衝層11的最下層之AlN層11a，係覆蓋基板10的表面之不含Ga的氮化物半導體膜，且會防止基板10中所含有的Si與在基板10的上方所形成之層中所含有的Ga反應。另外，因由AlN膜所構成的AlN層11a被包含在緩衝層11中，故半導體晶圓1的耐壓提高。AlN層 11a，可具有由在低溫(例如1,000至1,150℃)中形成的低溫層、及在較其高溫(例如1,100至1,300℃)中形成的高溫層所構成之2層結構。
緩衝層11的上層11b係由氮化物半導體(含有III族元素與N的1至3元系之化合物半導體)所構成，例如當氮化物半導體層12是由GaN而成時，該上層11b係由AlxGa1-xN(0≦x≦1)所構成。上層11b可具有超晶格結構、傾斜組成結構等多層結構。另外，欲更加提高半導體晶圓1的耐壓時，則以使上層11b的Al組成比x之範圍在0.05≦x≦1.00為佳。
超晶格結構係例如Al組成x為1或大(晶格常數大)的AlxGa1-xN膜與Al組成x為0或小(晶格常數小)的AlxGa1-xN膜為交互積層之結構。傾斜組成緩衝結構係例如以由下層往上層Al組成x逐漸變小的方式積層有Al組成x不同之複數個AlxGa1-xN膜的結構。超晶格結構也可隔著AlGaN膜而形成在AlN層11a上。
採用超晶格緩衝結構時，可抑制因以Si作為主成分的基板10與氮化物半導體層12之熱膨脹係數差而產生的在半導體晶圓1之下側(基板10側)凸出的翹曲。
以下側會凸出之方式翹曲的半導體晶圓1中，在氮化物半導體層12中產生拉伸應力，且氮化物半導體層12呈非常容易產生破裂的狀態。藉由使用超晶格緩衝結構，可消除氮化物半導體層12中的拉伸應力，故可抑制半導體晶圓1的翹曲。
為了提高半導體晶圓1的耐壓，緩衝層11的平均Al組成比係設定在15%以上。例如，AlN層11a的厚度為5nm且上層11b為厚 度25nm的Al0.10Ga0.9N膜時，從計算式(5×1.00+25×0.10)/(25+5)=0.25，緩衝層11的平均Al組成比是25%。
緩衝層11的厚度係以使半導體晶圓1具有可應用於600V級的半導體元件的縱向之耐壓之方式因應基板10的電阻率而設定。
例如，基板10的電阻率為5×10-4Ωcm以上且100Ωcm以下的範圍內時，緩衝層11的厚度是設定在1,800nm以上且未達4,400nm的範圍內，並以設定在2,700nm以上且未達4,400nm的範圍內為佳。
另外，基板10的電阻率為5×10-4Ωcm以上且0.1Ωcm以下的範圍內時，緩衝層11的厚度是設定在2,400nm以上且未達4,400nm的範圍內，並以設定在3,200nm以上且未達4,400nm的範圍內為佳。
另外，基板10的電阻率為1Ωcm以上且100Ωcm以下的範圍內時，緩衝層11的厚度是設定在1,800nm以上且未達3,800nm的範圍內，並以設定在2,700nm以上且未達3,800nm的範圍內為佳。
另外，為了更提高半導體晶圓1的耐壓，而以上層11b中也含有AlN層為佳。尤其為了能形成電子會流動的障壁，而以上層11b中含有9層以上的AlN層為佳。又，由於可抑制此時的AlN層破裂的產生之最大膜厚大約是7nm，故上層11b中所含有的各AlN層之厚度是以未達7nm為佳。另外，上層11b中所含有的複數個AlN層之間隔例如為15nm。
又，為了使緩衝層11及其上之各層的基板面內之結晶品質均勻，也可隔著氮化矽膜而在基板10上形成緩衝層11。作為此基板10與緩衝層11之間的界面層之氮化矽膜，可藉由在基板10的表面施予氨處 理而形成。藉由在基板10與緩衝層11之間形成氮化矽膜，AlN層11a與基底的晶格匹配性提升，故可使AlN層11a在不發生破裂的狀態下高溫成長。AlN層11a的結晶品質因高溫成長而提升，因此在其上成長的各層之結晶品質也提升。氮化矽膜係形成為例如0.5nm以上3nm以下的厚度，典型上是形成為大約1nm的厚度。
氮化物半導體層12，係由氮化物半導體所構成，且可具有多層結構。在第1圖所表示的例中，氮化物半導體層12係由形成異質接面的下層12a與上層12b所構成，半導體晶圓1可應用於HEMT(High Electron Mobility Transistor)。此時，下層12a的上面(下層12a與上層12b的界面)附近所產生的二維電子氣體成為通道。典型上，下層12a是由GaN所構成，上層12b是由AlGaN所構成。
氮化物半導體，即使在蓄意不摻雜不純物時，仍會由於缺乏氮或屬於爐內殘留不純物的氧、矽表現作為n型摻雜物，而絶緣性低。因此，為了確保半導體晶圓1之足夠的耐壓，氮化物半導體層12的下層12a係以至少部分的層中含有C、Fe、Mn、Cr、Mg、Co、Ni等載體補償用之不純物為佳。為了充分補償因缺乏氮或爐內殘留不純物而產生的載體(電子)並抑制半導體晶圓1的耐壓降低，此氮化物半導體層12a中所含有的載體補償用之不純物的濃度係以1×1018cm-3以上為佳。
下層12a例如係由厚度為0nm以上且3,000nm以下的範圍之添加有載體補償用的C(碳)之GaN膜、以及其上的厚度100nm以上且3,000nm以下的範圍之無摻雜(蓄意不添加摻雜物)之GaN所構成。 上層12b例如係由厚度為1nm以上且100nm以下的範圍之AlGaN膜所構成。
第2圖係表示半導體晶圓1之一例的縱向之電流-電壓特性的圖表。第2圖中表示基板10的電阻率小時(基板電阻小)的特性與大時(基板電阻大)的特性。
如第2圖所示，基板10的電阻率大時，若持續增加對半導體晶圓1之縱向的外加電壓，則在電壓Vc2中電流的增加率降低，在電壓Vc1中恢復。此係起因於電子在緩衝層11或氮化半導體層12的陷阱能階被捕獲。由於被捕獲的電子會形成空間電荷，且對電流無貢獻，故此時的電流受到限制(空間電荷限制電流)。
Vc2係以被捕獲的電子填捕完緩衝層11或氮化物半導體層12的費米能階(Fermi level)下側(電子的能階低)的陷阱能階而電子開始被費米能階上側(電子的能階高)的陷阱能階捕獲之電壓，當電壓超過Vc2時，電流因電子陷阱而受到限制。
另外，Vc1係以被捕獲的電子填捕完緩衝層11或氮化物半導體層12的費米能階上側的陷阱能階之電壓，當電壓超過Vc1時，電子陷阱的影響消失，恢復電流的增加率。
如此，可用上述的空間電荷限制電壓來說明在電壓Vc2、Vc1中的電流增加率之變化。不過，無法說明在基板10的電阻率小時與大時在電壓Vc2、Vc1中的電流增加率之變化的不同。此係因基板10的電阻率與緩衝層11或氮化物半導體層12的陷阱能階無關。
本申請案發明人認為，從基板10側注入緩衝層11及氮化物半導體層12側的載體之量係因基板10與緩衝層11的界面之能量障壁的高度而變化。即，認為由於基板10的電阻率(受體濃度)改變而使基板10側的空乏層寬度改變、通道距離改變，故通道電流的大小改變。而且，深入研究的結果，發現基板10的電阻率會影響半導體晶圓1的縱向之耐壓。
因此，本實施形態中，除了進行以往的一般方式之調整緩衝層11之厚度以外，還調整基板10的電阻率，藉此獲得半導體晶圓1的所期望的縱向之耐壓。
如上所述，緩衝層11的厚度係以使半導體晶圓1具有可應用於600V級的半導體元件之程度的縱向之耐壓之方式因應基板10的電阻率而設定。若藉由此方法，例如藉由使基板10的電阻率大(使受體濃度低)、使緩衝層11薄，可確保作為目的之預定耐壓並將半導體晶圓1薄型化。
又，可將半導體晶圓1應用於600V級的半導體元件之程度的半導體晶圓1之耐壓係指例如600至1,000V左右的耐壓。
(半導體晶圓的製造方法)
以下，表示半導體晶圓1的製造方法之一例。
第3A圖至第3C圖係表示實施形態的半導體晶圓1之製造步驟的垂直剖面圖。
首先，如第3A圖所示，藉由MOCVD等，使AlN在基板10上成長，形成AlN層11a。
如上述，使AlN最初在低溫(例如1,000至1,150℃)成長，然後將成長溫度轉換成高溫(例如1,100至1,300℃)並使AlN成長，形成具有低溫層與在低溫層上的高溫層之AlN層11a。
其次，如第3B圖所示，藉由MOCVD等，在AlN層11a上形成由氮化物半導體所構成之上層11b，獲得緩衝層11。緩衝層11的厚度係以可得到預定的半導體晶圓1之縱向的耐壓(例如，可將半導體晶圓1應用於600V級的半導體元件之程度的耐壓)之方式因應基板10的電阻率而設定。
其次，如第3C圖所示，藉由MOCVD等，在緩衝層11上形成含Ga的氮化物半導體層12，獲得半導體晶圓1。
(實施形態的效果)
依據上述實施形態，則會以使半導體晶圓1具有可應用於600V級的半導體元件之程度的縱向之耐壓之方式因應基板10的電阻率來設定緩衝層11的厚度。因此，例如藉由使基板10的電阻率大(使受體濃度低)、使緩衝層11薄，可確保目的之耐壓並將半導體晶圓1薄型化。
[實施例]
針對上述實施形態的半導體晶圓1，調查基板10的電阻率及緩衝層11的厚度對縱向的耐壓(1×10-6A/mm2的電流流動時之電壓)之影響。以下，詳細說明。
本實施例中，製造具有下列的表1所示之構成的半導體晶圓之試料A至E，並進行評估。
試料A至E各別之緩衝層11的厚度及整體厚度(緩衝層11的厚度與氮化物半導體層12的厚度之合計)不同。另外，試料A至E係分別含有基板10的電阻率為0.02Ωcm以下之試料(低電阻基板試料)與基板10的電阻率為3至40Ωcm之試料(高電阻基板試料)。
下列的表2係表示試料A至E之各別的緩衝層11之厚度、整體厚度、低電阻基板試料的縱向之耐壓α及高電阻基板試料的縱向之耐壓β。試料A至G的縱向之耐壓係在氮化物半導體層12之上層12b上所形成的金屬電極與基板10之間外加電壓而測定。
第4A圖至第4C圖係表示試料A至C的縱向之電流-電壓特性的圖表。第5A圖、第5B圖係表示試料D、E的縱向之電流-電壓特性的圖表。
表2所示之試料A至E的耐壓α及耐壓β係由第4A圖至第4C圖、第5A圖、第5B圖所示之電流-電壓特性而求得。
表2、第4A圖至第4C圖、第5A圖、第5B圖係表示緩衝層11的厚度及整體厚度越大時半導體晶圓1的耐壓越大，以及基板10的電阻率越大時半導體晶圓1的耐壓越大。此表示藉由因應基板10的電阻率而適當地設定緩衝層11的厚度，可賦與半導體晶圓1目的之預定之縱向的耐壓。
以上，雖然說明本發明的實施形態及實施例，但本發明並不侷限於上述實施形態及實施例的範圍，在不脫離發明的主旨之範圍內，可進行各種的變形實施。
另外，上述所記載之實施形態及實施例並非限制申請專利範圍之發明者。另外，應留意實施形態及實施例中所說明的特徵之組合在用以解決發明的課題之手段中不一定皆為必須。

Claims (9)

  1. 一種半導體晶圓，係具備將Si作為主成分的基板、在前述基板上所形成的將AlN層作為最下層之由氮化物半導體構成之緩衝層、以及在前述緩衝層上所形成的含Ga之氮化物半導體層，其中，前述基板的電阻率為5×10 -4Ωcm以上且100Ωcm以下的範圍內，前述緩衝層的厚度為1,800nm以上且未達4,400nm的範圍內。
  2. 如申請專利範圍第1項所述之半導體晶圓，其中，前述基板的電阻率為0.1Ωcm以下，前述緩衝層的厚度為2,400nm以上。
  3. 如申請專利範圍第1項所述之半導體晶圓，其中，前述基板的電阻率為1Ωcm以上，前述緩衝層的厚度未達3,800nm。
  4. 如申請專利範圍第1至3項中任一項所述之半導體晶圓，其中，縱向的耐壓為600V以上。
  5. 一種半導體晶圓的製造方法，係具有預定的縱向之耐壓的半導體晶圓之製造方法，該製造方法包含：在將Si作為主成分的基板上形成將AlN層作為最下層之由氮化物半導體構成的緩衝層之步驟、以及在前述緩衝層上形成含Ga的氮化物半導體層之步驟，其中，在形成前述緩衝層的步驟中，形成用以獲得前述預定的縱向之耐壓之因應前述基板的電阻率之厚度的前述緩衝層。
  6. 如申請專利範圍第5項所述之半導體晶圓的製造方法，其中，前述基板的電阻率為5×10 -4Ωcm以上且100Ωcm以下的範圍內，在形成前述緩衝層的步驟中，形成厚度在1,800nm以上且未達4,400nm的範圍內之前述緩衝層。
  7. 如申請專利範圍第6項所述之半導體晶圓的製造方法，其中，前述基板的電阻率為0.1Ωcm以下，在形成前述緩衝層的步驟中，形成厚度2,400nm以上的前述緩衝層。
  8. 如申請專利範圍第6項所述之半導體晶圓的製造方法，其中，前述基板的電阻率為1Ωcm以上，在形成前述緩衝層的步驟中，形成厚度未達3,800nm的前述緩衝層。
  9. 如申請專利範圍第5至8項中任一項所述之半導體晶圓的製造方法，其中，前述預定的縱向之耐壓係600V以上。
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