JP2009289826A - へテロ接合を有する半導体装置とその製造方法 - Google Patents

Abstract

【課題】 ノーマリオフ動作を実現するとともに、電流コラプス現象が抑制されたヘテロ接合を有する半導体装置を提供すること。
【解決手段】 半導体装置１０は、窒化ガリウムの半導体下層３０と、半導体下層３０の表面に設けられている窒化ガリウムアルミニウムの半導体上層４０と、半導体上層４０の表面に設けられている絶縁ゲート部５５を備えている。半導体下層３０と半導体上層４０は、ヘテロ接合７２を構成している。半導体上層４０は、中間領域にマグネシウムを含むδドープ層４４を有する。
【選択図】 図１

Description

本発明は、ヘテロ接合を有する半導体装置とその製造方法に関する。

非特許文献１には、窒化ガリウム（GaN）と窒化ガリウムアルミニウム（AlGaN）で構成されたヘテロ接合を有する半導体装置が開示されている。非特許文献１の半導体装置では、ノーマリオフ動作を実現するために、マグネシウム（ｐ型不純物の一例）を含む窒化ガリウムアルミニウムで形成されたバリア層がヘテロ接合に対向して設けられている。

IEDM Technical Digests Session 35.2 2006

非特許文献１の半導体装置では、ノーマリオフ動作を実現するために、バリア層に含まれるマグネシウムの濃度を増加させるのが望ましい。しかしながら、非特許文献１の半導体装置では、マグネシウムがバリア層全体に亘って均一に含まれており、マグネシウムの濃度を増加させると、バリア層内の結晶欠陥が増加してしまう。結晶欠陥は、電子キャリアをトラップする。このため、バリア層の結晶欠陥が増加すると、オン動作時の電流低下（電流コラプス現象という）が発生してしまう。

本発明は、ノーマリオフ動作を実現するとともに、電流コラプス現象が抑制されたヘテロ接合を有する半導体装置を提供することを目的としている。

本明細書で開示される半導体装置は、半導体下層と半導体上層で構成されたヘテロ接合を有している。半導体下層は、窒化物半導体で形成されている。半導体上層も窒化物半導体で形成されているとともに、バンドギャップの幅が半導体下層と異なる。半導体上層は、半導体下層の表面に接しており、中間領域にｐ型不純物を含むδドープ層を有する。δドープ層の位置は、半導体装置に要求される特性に応じて適宜調整される。例えば、δドープ層の位置は、半導体上層内のうち半導体下層に近い側に配置されてもよく、半導体上層内のうち半導体下層から遠い側に配置されてもよい。半導体装置はさらに、半導体上層の表面に設けられているゲート部を備えている。ゲート部は、絶縁ゲート構造であってもよく、ショットキーゲート構造であってもよい。

上記の半導体装置は、半導体上層内にδドープ層が設けられていることを特徴としている。δドープ層は、ｐ型不純物を含んでいるので、δドープ層から伸びる空乏層によってフェルミ準位をヘテロ接合の井戸の伝導帯より下側に位置させることができる。このため、上記の半導体装置は、ノーマリオフ動作を実現することができる。さらに、δドープ層は、半導体上層の中間領域に設けられているので、半導体下層に直接接していない。このため、δドープ層に含まれるｐ型不純物による不純物散乱によって、ヘテロ接合界面を流れる電子の移動度が低下することが抑制される。また、δドープ層は、結晶欠陥の少ない状態でｐ型不純物を含むことができる。このため、半導体上層の結晶状態が良好であり、オン動作時の電流コラプス現象を抑制することができる。

本明細書で開示される半導体装置の製造方法は、結晶成長工程とゲート部形成工程を備えている。結晶成長工程では、窒化物半導体の半導体下層の表面に、バンドギャップの幅が半導体下層と異なる窒化物半導体の半導体上層を結晶成長する。結晶成長工程ではさらに、結晶成長途中で結晶成長を一時停止し、ｐ型不純物を供給してδドープ層を形成した後に、再度結晶成長を行うことを特徴とする。ゲート部形成工程では、半導体上層の表面にゲート部を形成する。
この製造方法によれば、半導体上層を結晶成長させる工程を工夫するだけで、ノーマリオフ動作を実現するとともに電流コラプス現象が抑制された半導体装置を製造することができる。

ヘテロ接合を構成する半導体上層にｐ型不純物を含むδドープ層を設けることによって、ノーマリオフ動作を実現するとともに電流コラプス現象が抑制された半導体装置を実現することができる。

本明細書で開示される半導体装置の好ましい形態を列記する。
（第１形態） 窒化物半導体の一般式は、Al_XGa_YIn_1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）で表される。
（第２形態） ヘテロ接合とδドープ層の間の距離は、５〜１５nmが好ましい。
（第３形態） δドープ層のｐ型不純物の面密度は、８×１０¹²〜１．３×１０¹³cm^-2が好ましい。

（第１実施例）
図１に、ヘテロ接合を有する半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、基板２０と半導体下層３０と半導体上層４０を備えている。基板２０には、例えばサファイア（Al_２O_３）の基板が用いられている。後述するように、基板２０は、半導体下層３０及び半導体上層４０を結晶成長する際の下地層として利用される。したがって、基板２０には、サファイア以外の材料が用いられてもよい。例えば、基板２０には、シリコンカーバイト（SiC），窒化ガリウム（GaN），シリコン（Si）を用いることができる。

半導体下層３０は、基板２０の表面に設けられており、アンドープの窒化ガリウムで形成されている。半導体下層３０の厚みには特に制限はない。

半導体上層４０は、半導体下層３０の表面に設けられており、積層構造を備えている。半導体上層４０は、アンドープの窒化ガリウムアルミニウムの第１層４２と、マグネシウム（ｐ型不純物の一例）を含む窒化ガリウムアルミニウムのδドープ層４４と、アンドープの窒化ガリウムアルミニウムの第２層４６を備えている。半導体上層４０のアルミニウムの含有比は、例えばX＝０．２５に調整されている。このため、半導体上層４０のバンドギャップの幅は、半導体下層３０のバンドギャップの幅よりも広い。したがって、半導体下層３０と半導体上層４０はヘテロ接合７２を形成する。このため、半導体装置１０がオン動作時には、図示７４に示すように、ヘテロ接合７２の界面に２次元電子ガス層が発生する。
なお、δドープ層４４は、局所的にマグネシウムが高濃度に含まれた領域であり、図示するような縮尺の「層」として存在していない。本実施例に示される形態は、便宜の上で各構造の縮尺を変更している点に留意されたい。

後述の製造方法で説明するように、図１の破線で囲まれた領域６２，６４は、ｎ型不純物としてシリコンを含む領域である。符号６２はドレイン領域であり、符号６４はソース領域である。シリコンは極めて高濃度に導入されるので、ドレイン領域６２及びソース領域６４内のδドープ層４４の導電型はｎ型に変化している。

半導体装置１０はさらに、半導体上層４０の表面に設けられているドレイン電極５２、絶縁ゲート部５５及びソース電極５８を備えている。ドレイン電極５２は、ドレイン領域６２に電気的に接続されている。ドレイン電極５２には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。絶縁ゲート部５５は、ゲート絶縁膜５４とゲート電極５６を備えている。ゲート絶縁膜５４の材料には酸化シリコンが用いられており、ゲート電極５６の材料にはアルミニウムが用いられている。ゲート電極５６は、ドレイン領域６２とソース領域６４の間の半導体上層４０の表面にゲート絶縁膜５４を介して対向している。ソース電極５８は、ソース領域６４に電気的に接続されている。ソース電極５８には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。

次に、半導体装置１０の動作を説明する。
ゲート電極５６に電圧が印加されていない状態では、δドープ層４４から伸びる空乏層によって、フェルミ準位がヘテロ接合７２の井戸の伝導帯よりも下側に位置する。このため、ゲート電極５６に電圧が印加されていない状態では、ヘテロ接合７２に２次元電子ガス層７４が発生しない。半導体装置１０は、ノーマリオフ動作を実現する。

ゲート電極５６に正の電圧が印加されると、フェルミ準位がヘテロ接合７２の井戸の伝導帯よりも上側に位置し、ヘテロ接合７２に２次元電子ガス層７４が発生する。２次元電子ガス層７４は、ドレイン領域６２とソース領域６４の間に亘って形成される。これにより、電流がドレイン領域６２とソース領域６４の間を流れ、半導体装置１０がオンする。

半導体装置１０は、半導体上層４０にδドープ層４４が設けられていることを特徴としている。これにより、半導体装置１０は、以下の効果を奏することができる。
（１）δドープ層４４は、半導体上層４０の中間領域に設けられており、半導体下層３０に直接接していない。このため、δドープ層４４に含まれるマグネシウムによる不純物散乱によって、ヘテロ接合７２の界面を流れる電子の移動度が低下することが抑制されている。
（２）δドープ層４４は、結晶欠陥の少ない状態でマグネシウムを含むことができる。このため、半導体上層４０の結晶状態は良好であり、結晶欠陥が少ない。したがって、半導体装置１０では、オン動作時の電流コラプス現象が抑制されている。
（３）δドープ層４４は、ヘテロ接合７２とゲート電極５６の間に配置されている。したがって、δドープ層４４に含まれるマグネシウムの濃度を調整することによって、ゲート閾値電圧を調整することができる。また、δドープ層４４の位置（半導体上層４０内における厚み方向の位置）を調整することによっても、ゲート閾値電圧を調整することができる。

（半導体装置１０の製造方法）
図２〜図７を参照して、半導体装置１０の製造方法を説明する。
まず、図２に示すように、サファイアの基板２０を用意する。次に、図３に示すように、MOCVD（Metal Organic Chemical Vapor Deposition：有機金属気相成長）技術を利用して、基板２０の表面に半導体下層３０を結晶成長する。原料ガスには、トリメチルガリウム（TMGａ）、アンモニアガス（ＮＨ₃）が用いられる。

次に、図４〜６に示すように、MOCVD技術を利用して、半導体下層３０の表面に半導体上層４０を結晶成長する。この結晶成長工程は、以下に説明する段階に分けられる。

まず、図４に示すように、半導体下層３０の表面に第１層４２が結晶成長される。第１層４２の厚みは、約１０nmに調整される。原料ガスには、トリメチルガリウム（TMGａ）、トリメチルアルミニウム（TMAl）、アンモニアガス（ＮＨ₃）が用いられる。

次に、図５に示すように、アンモニアガス（ＮＨ₃）を供給した状態で、原料ガスのトリメチルガリウム（TMGａ）の供給を一時停止し、結晶成長を止める。この状態で、ｐ型ドーパントガスのビスシクロペンタジエニルマグネシウム（Cp₂Mg）を供給し、δドープ層４４を形成する。δドープ層４４は、第１層４２の表層部のうち、マグネシウムが取り込まれた領域である。δドープ層４４のマグネシウムの面密度は、約１×１０¹³cm^-2である。

次に、図６に示すように、原料ガスの供給を再開することによって、第２層４６が結晶成長される。第２層４６の厚みは、約１０nmである。原料ガスには、トリメチルガリウム（TMGａ）、トリメチルアルミニウム（TMAl）、アンモニアガス（ＮＨ₃）が用いられる。

次に、図７に示すように、イオン注入技術を利用して、半導体上層４０の表面からドレイン領域６２及びソース領域６４に向けてシリコンを導入する。シリコンのイオン注入条件は、例えばドーズ量が３×１０¹⁵cm^-2であり、打ち込みエネルギーが３０keVである。その後に、活性化アニール処理を実施する。活性化アニール条件は、例えば窒素（N₂）中で１０００℃である。

次に、半導体上層４０の表面にゲート絶縁膜５４を形成した後に、ドレイン領域６２及びソース領域６４の表面を被覆するゲート絶縁膜５４の一部を除去する。次に、除去した部分にドレイン電極５２及びソース電極５８を形成する。最後に、ゲート絶縁膜５４の表面にゲート電極５６を形成する。これらの工程を経て、図１に示す半導体装置１０を製造することができる。

（第２実施例）
図８に、半導体装置１００の要部断面図を模式的に示す。図１に示す半導体装置１０と共通する構成要素に関しては同一符号を付し、その説明を省略する。半導体装置１００は、縦型素子であると点で図１に示す半導体装置１０と相違する。本明細書で開示される技術は、縦型素子にも適用可能である。

半導体装置１００は、低抵抗なｎ型の窒化ガリウムの基板１２０Ａと、その基板１２０Ａ上に成長した窒化ガリウム結晶層１２０Ｂと、基板１２０Ａの裏面に設けられているドレイン電極１５２を備えていることを特徴としている。窒化ガリウム結晶層１２０Bは、シリコンを含むｎ型領域１２１とマグネシウムを含むｐ型領域１２２で構成されている。ｎ型領域１２１のシリコン濃度は、約１×１０¹⁶cm^-3である。ｐ型領域１２２は、ｎ型領域１２１上に分散して設けられている。隣接するｐ型領域１２２の間には、ｎ型領域１２１の一部が形成されている。ｐ型領域１２２は、ｎ型の窒化ガリウム結晶層１２０Bの表層部にマグネシウムをイオン注入することで形成することができる。ドレイン電極１５２には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。

半導体装置１００では、隣接するｐ型領域１２２の間のｎ型領域１２１を電流が流れることによって、ドレイン電極１５２とソース電極５８の間を縦方向に導通する。半導体装置１００がオフすると、ｐ型領域１２２から伸びる空乏層によって、ｎ型領域１２１及び半導体下層３０の広い範囲が空乏化される。このため、半導体装置１００は、高い耐圧を実現することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施例の半導体装置の要部断面図を模式的に示す。 第１実施例の半導体装置の第１の製造過程を示す。 第１実施例の半導体装置の第２の製造過程を示す。 第１実施例の半導体装置の第３の製造過程を示す。 第１実施例の半導体装置の第４の製造過程を示す。 第１実施例の半導体装置の第５の製造過程を示す。 第１実施例の半導体装置の第６の製造過程を示す。 第２実施例の半導体装置の要部断面図を模式的に示す。

符号の説明

３０：半導体下層
４０：半導体上層
４２：第１層
４４：δドープ層
４６：第２層
５４：ゲート絶縁膜
５５：絶縁ゲート部
５６：ゲート電極
７２：ヘテロ接合

Claims (2)

1. ヘテロ接合を有する半導体装置であって、
   窒化物半導体の半導体下層と、
   半導体下層の表面に接しており、中間領域にｐ型不純物を含むδドープ層を有するとともに、バンドギャップの幅が半導体下層と異なる窒化物半導体の半導体上層と、
   半導体上層の表面に設けられているゲート部と、を備える半導体装置。
2. ヘテロ接合を有する半導体装置を製造する方法であって、
   窒化物半導体の半導体下層の表面に、バンドギャップの幅が半導体下層と異なる窒化物半導体の半導体上層を結晶成長する工程と、
   半導体上層の表面にゲート部を形成する工程と、を備えており、
   その結晶成長工程では、結晶成長途中で結晶成長を一時停止し、ｐ型不純物を供給してδドープ層を形成した後に、再度結晶成長を行うことを特徴とする製造方法。

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