JP2015082662A - 半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法 - Google Patents

半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法 Download PDF

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Abstract

【課題】半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法を提供する。【解決手段】シリコン基板；シリコン基板上に形成された核生成層；及び核生成層上に形成されたものであり、組成比が一定のＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≰ｘ＜１、０＜ｙ＜１、０≰ｚ＜１、０≰ｘ＋ｙ＋ｚ＜１）からなる第１層と、第１層上に、核生成層と同一の材質から形成された第２層と、第２層上に、第１層と同一の材質及び組成比によってなる第３層と、を含むバッファ層；を含む。【選択図】図１

Description

本発明は、半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法に関する。
窒化物系半導体素子を形成するための基板として、サファイア基板が多用されている。しかし、サファイア基板は、高価であり、硬度が高く、チップ製作に困難が伴い、電気伝導性が低い。そして、サファイア基板を大口径にしてエピタキシャル成長させるとき、低い熱伝導性によって、高温で基板自体の反り現象が生じ、大面積に製作し難い。かような限界を克服するために、サファイア基板の代わりに、シリコン基板を活用した窒化物系半導体素子の開発が行われている。シリコン基板は、サファイア基板に比べ、熱伝導度が高いために、高温で成長する窒化物薄膜成長温度でも、基板の反り程度が大きくなく、大口径の薄膜成長が可能である。
しかし、シリコン基板に窒化物薄膜を成長させると、基板と薄膜との格子定数の不一致によって、転位密度（dislocation density）が大きくなり、熱膨脹係数の差によって生ずる引張応力によって、クラックが生じる。それにより、シリコン基板上に高い結晶性を有し、クラックが生じない窒化物薄膜層を成長させるための多様なバッファ層構造が提示されている。
バッファ層は、シリコン基板と、その上に形成するターゲット層、例えば、窒化物半導体薄膜との格子定数及び熱膨脹係数の差を緩衝する役割を行う。シリコン基板の上に、ＧａＮのような窒化物半導体薄膜を成長させようとするとき、まず、ＡｌＮからなる核生成層（nucleation layer）をシリコン基板上に成長させ、それを疑似基板（pseudo-substrate）にして、ＧａＮ薄膜を成長させる。そのとき、ＧａＮ薄膜の転位及びクラックを緩和するために、バッファ層を核生成層上に形成する。
ＧａＮ薄膜が発光ダイオード（ＬＥＤ）やパワー素子などに適用されるとき、性能を向上させるために、転位が少ない形態に成長されなければならず、またクラックを防止するために、圧縮応力（compressive stress）が印加されるように成長されなければならない。しかし、ＧａＮ薄膜が成長されながら、転位折れ（dislocation bending）によって、応力は、引張応力（tensile stress）側に展開（evolution）され、欠陥が多い場合、成長なされながらクラックが生じる。従って、バッファ層の重要な役割は、ストレス制御だけではなく、バッファ層内において、転位を多く除去しなければならない。そのために、一般的に、ＡｌＮ核生成層とＧａＮ薄膜との間に、ＡｌＮ核生成層からＧａＮ薄膜までの間の格子定数を有し、その値がステップグレード（step grade）形態や連続グレード（continuous grade）形態に変わるバッファ層構造が提示されていた。
本発明が解決しようとする課題は、窒化物系半導体薄膜内のクラック発生を低減させることができる半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用する半導体素子の製造方法を提示することである。
一類型による半導体バッファ構造体は、シリコン基板；前記シリコン基板上に形成された核生成層；及び前記核生成層上に形成されたものであり、組成比が一定の窒化物半導体物質からなる第１層と、前記第１層上に、前記核生成層と同一の材質から形成された第２層と、前記第２層上に、前記第１層と同一の材質及び組成比によってなる第３層を含むバッファ層；を含む。
前記核生成層は、ＡｌＮからなってもよい。
前記バッファ層は、第３層上に、前記核生成層と同一の材質からなる第４層と、前記第４層上に、前記第１層と同一の材質及び組成比によってなる第５層と、をさらに含んでもよい。
前記第１層の厚みは、１０ｎｍから１，０００ｎｍまでの範囲でもある。
前記第１層は、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からもなる。
前記第２層の厚みは、１ｎｍから２００ｎｍまでの範囲でもある。
前記バッファ層には、圧縮応力が形成されもする。
また、一類型による半導体素子は、シリコン基板；前記シリコン基板上に形成された核生成層；前記核生成層上に形成されたものであり、組成比が一定の窒化物半導体物質からなる第１層と、前記第１層上に形成されたものであり、前記核生成層と同一の材質からなる第２層と、前記第２層上に形成されたものであり、前記第１層と同一の材質及び組成比によってなる第３層を含むバッファ層；及び前記バッファ層上に形成された窒化物半導体層；を含む。
前記核生成層は、ＡｌＮからなる。
前記バッファ層は、前記第３層上に、前記核生成層と同一の材質からなる第４層と、前記第４層上に、前記第１層と同一の材質及び組成比によってなる第５層と、をさらに含んでもよい。
前記第１層は、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなる。
前記第２層の厚みは、１ｎｍから２００ｎｍまでの範囲でもある。
前記バッファ層は、前記窒化物半導体層に圧縮応力を印加することができる。
前記半導体素子は、前記窒化物半導体層上に形成された素子層をさらに含み、前記素子層は、ＬＥＤ（light emitting diode）、ＬＤ（laser diode）、ＦＥＴ（field effect transistor）、ＨＥＭＴ（high electron mobility transistor）またはショットキーダイオード（Schottky diode）を含んでもよい。
また、一類型による半導体素子の製造方法は、シリコン基板を準備する段階と、前記シリコン基板上に核生成層を形成する段階と、前記核生成層上に、組成比が一定の窒化物半導体物質からなる第１層と、前記第１層上に、前記核生成層と同一の材質から形成された第２層と、前記第２層上に、前記第１層と同一の材質及び組成比によってなる第３層と、を含むバッファ層を形成する段階と、前記バッファ層上に、窒化物半導体層を形成する段階と、を含む。
前記半導体素子の製造方法は、前記窒化物半導体層上に素子層を形成する段階をさらに含んでもよい。
前記核生成層をＡｌＮでもって形成することができる。
前記バッファ層を形成する段階は、前記第３層上に、前記核生成層と同一の材質からなる第４層を形成する段階と、前記第４層上に、前記第１層と同一の材質及び組成比によってなる第５層を形成する段階と、をさらに含んでもよい。
前記第１層の厚みを１０ｎｍから１，０００ｎｍまでの範囲で形成することができる。
前記第１層は、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなる。
前記第２層の厚みを１ｎｍから２００ｎｍまでの範囲で形成することができる。
前記半導体素子の製造方法は、前記シリコン基板を除去する段階をさらに含んでもよい。
前記シリコン基板を除去するとき、前記核生成層と前記バッファ層との少なくとも一部が共に除去されもする。
前記シリコン基板が除去されながら露出された面に、凹凸パターンを形成する段階をさらに含んでもよい。
一実施形態による半導体バッファ構造体の概略的な構造を示す断面図である。 図１の半導体バッファ構造体に含まれたバッファ層のＧａ組成を示す図面である。 比較例１によるバッファ層のＧａ組成を示す図面である。 比較例２によるバッファ層のＧａ組成を示す図面である。 比較例１、比較例２及び実施例のバッファ層上に形成されたＧａＮ薄膜の（００２）方向、（１０２）方向の結晶性を示したグラフである。 比較例１、比較例２及び実施例によるバッファ層が、ターゲット層に印加するストレスを示したグラフである。 実施例によるバッファ層の表面形状を示すＡＦＭ（atomic force microscope）イメージである。 比較例１によるバッファ層の表面形状を示すＡＦＭイメージである。 他の実施形態による半導体バッファ構造体の概略的な構造を示す断面図である。 図８の半導体バッファ構造体のバッファ層のＧａ組成を示したグラフである。 一実施形態による半導体素子の概略的な構造を示す断面図である。 他の実施形態による半導体素子の概略的な構造を示す断面図である。 さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。 さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。 さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 図１４の半導体素子を製造する方法について説明する図面である。 一実施形態による半導体素子の製造方法について説明するフローチャートである。
以下、添付された図面を参照し、本発明の実施形態による半導体バッファ構造体、及びそれを含む半導体素子について詳細に説明する。以下の図面において、同一の参照符号は、同一の構成要素を指し、図面上において、各構成要素の大きさは、説明の明瞭性及び便宜性のために誇張されてもいる。一方、以下で説明する実施形態は、ただ例示的なものに過ぎず、かような実施形態から多様な変形が可能である。以下において、「上部」であったり、あるいは「上」と記載されたところは、接触して真上にあるものだけではなく、非接触で上にあるものを含んでもよい。
図１は、一実施形態による半導体バッファ構造体１００の概略的な構造を示す断面図である。
半導体バッファ構造体１００は、シリコン基板１１０、シリコン基板１１０上に形成された核生成層１２０、及び核生成層１２０上に形成されたバッファ層１３０を含む。
シリコン基板１１０としては、Ｓｉ（１１１）結晶面を有する基板が使用される。
核生成層１２０は、結晶成長の核を形成するための層であり、シリコン基板１１０とバッファ層１３０とが反応して生ずるメルトバック（melt-back）現象を防止する。メルトバック現象は、バッファ層１３０に含有されたＧａが、シリコン基板１１０と接触して反応する現象をいい、メルトバック現象が生じれば、半導体素子の結晶性が崩れる。また、核生成層１２０は、上部に成長されるバッファ層１３０が良好に塗れる（wetting）ようにする役割を行うこともできる。核生成層１２０は、ＡｌＮからなる。
バッファ層１３０は、組成比が一定の窒化物半導体物質、例えば、ＡｌＩｎＧａＮまたはＢＡｌＩｎＧａＮのような単一組成物質からなる層内に、核生成層１２０の材質と同一の少なくとも１層が挿入された構造を有する。バッファ層１３０は、組成比が一定のＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなる第１層１３１と、第１層１３１上に、核生成層１２０と同一の材質から形成された第２層１３２と、第２層１３２上に、第１層１３１と同一の材質及び組成比によってなる第３層１３３と、を含む。
第２層１３２は、ＡｌＮからなる。また、１〜２００ｎｍの厚みに形成され、例えば、５〜１００ｎｍの厚み範囲に、または１０〜５０ｎｍの厚み範囲に形成されもする。
第１層１３１と第３層１３３は、１０〜１，０００ｎｍ範囲の厚みに形成され、例えば、５０〜５００ｎｍ厚に形成されもする。
第１層１３１、第２層１３２、第３層１３３の厚みは、上述した範囲で、バッファ層１３０に圧縮応力を全体的に形成し、また欠陥を低減させることができるように多様な範囲で選択される。
バッファ層１３０は、シリコン基板１１０と、その上に形成するターゲット層、例えば、窒化物半導体薄膜との格子定数及び熱膨脹係数の差を緩衝する役割を行うだけではなく、バッファ層１３０をなす層間の界面で、転位（dislocation）をベンディング（bending）させて欠陥を減らす役割を行う。
欠陥低減は、格子定数差が大きい界面で転位がベンディングされたり、半ループ（half loop）を形成したりする形態で行われる。かような性質を利用して、本実施形態では、バッファ層１３０内で、格子定数の差を大きく維持することを、欠陥を減らす方法として使用しており、すなわち、バッファ構造内部に、格子定数差が大きいステップを挿入する形態を提案したのである。
図２は、図１の半導体バッファ構造体に含まれたバッファ層１２０のガリウム（Ｇａ）組成を示している。
図２を参照すれば、第１層１３１、第３層１３３は、０より大きくて１より小さい比率でガリウム（Ｇａ）を含んでおり、例えば、ガリウム（Ｇａ）の比率は、０．２から０．７までの値を有することができる。第１層１３１と第３層１３３との間の第２層１３２は、ガリウム（Ｇａ）が含有されていない形態であるＡｌＮから形成される。第２層１３２は、ガリウム（Ｇａ）が所定の比率で含有されたバッファ構造内で、格子定数差を最大化する物質に挿入され、界面での転位ベンディングを誘導し、さらにストレス制御を図る。
第１層１３１、第３層１３３は、単一組成によりなり、すなわち、組成比の変化が一定であり、層内で同一の格子定数を形成する。また、ターゲット層であるＧａＮよりは小さい格子定数を形成し、ターゲット層に圧縮応力を印加することができる。
図３Ａ及び図３Ｂは、それぞれ比較例１、比較例２によるバッファ層のガリウム（Ｇａ）組成を示している。
比較例１は、ＡｌＮとＧａＮと間に、段階的な（graded）ＡｌＧａＮ形態でバッファ層が形成された構造であり、比較例２は、ＧａＮ層の内部に、ＡｌＮ層が挿入された構造である。
図４は、比較例１、比較例２及び実施例による、バッファ層上に形成されたＧａＮ薄膜の（００２）方向、（１０２）方向の結晶性を示したグラフである。
ＧａＮ薄膜は、３０ｎｍのＡｌＮ層上に、順次に１μｍ厚のＧａＮ層、３０ｎｍ厚のＡｌ０．６Ｇａ０．４Ｎ層、３０ｎｍ厚のＧａＮ層、０．２５μｍ厚のＧａＮ層、３μｍ厚であって、ドーピング濃度５×１０１８ｃｍ−３のｎ−ＧａＮ層が積層された構造である。
図４を参照すれば、実施例の場合、Ｘ線回折（Ｘ−ray diffraction）測定において、（００２）方向、（１０２）方向の半値幅（ＦＷＨＭ：full width at half maximum）が、いずれも比較例１、比較例２に比べて小さくなっていることが分かる。具体的には、比較例１に比べ、（００２）／（１０２）方向の半値幅が、３５１”／５１２”から３２７”／４４２”に改善され、比較例２に比べ、（００２）／（１０２）方向の半値幅が、４８０”／６８０”から３２７”／４４２”に改善された。そのように、半値幅の低減は、すなわり、結晶性が改善されているということを意味し、５×１０１８ｃｍ−２以下ほどの転位密度に対応する。
図５は、比較例１、比較例２及び実施例によるバッファ層が、ターゲット層に印加するストレスを示したグラフである。
バッファ層面が形成する曲率を分析したものであり、曲率が正（＋）である場合、圧縮（compressive）応力、曲率が負（−）である場合、引張（tensile）応力に該当する。
図５を参照すれば、実施例の場合、比較例に比べ、圧縮応力がすぐれているということが分かる。具体的には、８インチ、１．５Ｔのウェーハにおいて、比較例１対比の曲率差が２０ｋｍ−１ほど、比較例２対比の曲率差が２３ｋｍ−１ほどと圧縮応力がさらにかかる。かような圧縮応力は、バッファ層上に成長させようとするターゲット層に形成される引張応力を補償する役割を行うことができる。
図４及び図５を介して、一実施形態によるバッファ層内で転位が相対的に多く除去され、その上に積層される層での応力展開（stress evolution）が少なくなり、結晶性及び圧縮応力がいずれも向上しているということが分かる。
かような現象が示される理由は、図６及び図７のバッファ層表面形態（morphology）を介して確認することができる。
図６及び図７は、それぞれ実施形態によるバッファ層の表面形態、比較例１によるバッファ層の表面形態を示すＡＦＭ（atomic force microscope）イメージである。
図６及び図７を参照すれば、実施例の場合、比較例１に比べ、大きい柱（column）形態に成長している。かような場合、その上に成長されるＧａＮ薄膜の蒸着過程において、互いに異なる柱が合わさる（merge）ことによるエッジ型転位（edge type dislocation）が、小サイズ柱上で、ＧａＮ薄膜が成長される場合より少なく生成されるのである。それは、図４のグラフにおいて、スクリュー転位（screw dislocation）と関連する（００２）方向の値よりは、混合及びエッジ型転位（mixed ＆ edge type dislocation）を意味する（１０２）方向の値がさらに改善されているということからも明確に示されている。
図８は、他の実施形態による半導体バッファ構造体１００’の概略的な構造を示す断面図であり、図９は、図８の半導体バッファ構造体１００’のバッファ層のガリウム（Ｇａ）組成を示したグラフである。
半導体バッファ構造体１００’は、シリコン基板１１０、核生成層１２０、バッファ層１３０を含み、バッファ層１３０は、一定組成比の、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなる第１層１３１と、第１層１３１上に、核生成層１２０と同一の材質から形成された第２層１３２と、第２層１３２上に、第１層１３１と同一の材質及び組成比の物質から形成された第３層１３３と、を含む。また、バッファ層１３０は、第３層１３３上に、核生成層１２０と同一の材質から形成された第４層１３４と、第４層１３４上に、第１層１３１と同一の材質及び組成比によって形成された第５層１３５と、をさらに含む。
すなわち、第１層１３１、第３層１３３、第５層１３５は、一定組成比の、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなり、第２層１３２、第４層１３４は、ＡｌＮからなる。
本実施形態の半導体バッファ構造体１００’は、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ層（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）の内部に、複数のＡｌＮ層が挿入された形態を例示したものであり、またＡｌＮ層が異なる個数でさらに挿入される形態も可能である。
前述の半導体バッファ構造体は、シリコン基板上に、欠陥密度が低い窒化物半導体薄膜を成長させることができるバッファ層構造を提示する。
前述の半導体バッファ構造体上に、窒化物系半導体薄膜を成長させるとき、窒化物系半導体薄膜内のクラックが低減されるので、シリコン基板を使用して、大面積の半導体素子を製作することができる。
図１０は、一実施形態による半導体素子１０００の概略的な構造を示す断面図である。
半導体素子１０００は、シリコン基板１１０；シリコン基板１１０上に形成された核生成層１２０；核生成層１２０上に形成されたものであり、組成比が一定のＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなる第１層１３１と、第１層１３１上に、核生成層１２０と同一の材質からなる第２層１３２と、第２層１３２上に、第１層１３１と同一の材質及び組成比によって形成された第３層１３３と、を含むバッファ層１３０；及びバッファ層１３０上に形成された窒化物半導体層１４０；を含む。
バッファ層１３０は、シリコン基板１１０に、窒化物半導体層１４０を成長させるとき、クラック、転位などの欠陥が少ない成長のために具備されるものであり、図１のバッファ層１３０構造以外に、図８のバッファ層１３０’構造に変形されもする。
窒化物半導体層１４０は、単層構造または複層構造からなり、ガリウムを含む窒化物、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０≦ｘ１、ｙ１≦１、ｘ１＋ｙ１＜１）を含み、例えば、ＧａＮ、ＩｎＧａＮまたはＡｌＩｎＧａＮのうちいずれか一つを含んでもよい。窒化物半導体層１４０は、アンドーピングまたはドーピングを選択的に行うことができる。例えば、窒化物半導体層１４０は、複数の互いに異なるタイプのドーピング層を含んでなり、例えば、発光ダイオードのＰＮ接合構造を形成することができる。
一実施形態による半導体バッファ構造体１００は、多種の半導体素子を形成するためのテンプレートとして使用されもする。例えば、窒化物半導体層１４０は、発光素子（ＬＥＤ：light emitting diode）、ショットキーダイオード（Schottky diode）、レーザダイオード（ＬＤ：laser diode）、電界効果トランジスタ（ＦＥＴ：field effect transistor）または高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）のような素子層をなすことができる。または、窒化物半導体層１４０上に、窒化物半導体基盤の、上記素子層が形成されもする。
一方、シリコン基板１１０は、半導体素子の製作中または製作後に除去されもする。
図１１は、他の実施形態による半導体素子１００１の概略的な構造を示す断面図である。
本実施形態による半導体素子１００１は、発光素子として、シリコン基板１１０、シリコン基板１１０上に形成された核生成層１２０、核生成層１２０上に形成されたバッファ層１３０上に形成された窒化物半導体層１４０を含み、窒化物半導体層１４０は、第１型半導体層１５０、活性層１６０、第２型半導体層１７０から構成されている。バッファ層１３０と、第１型半導体層１５０との間に、ドーピングされていない窒化物半導体層がさらに具備されもする。
第１型半導体層１５０は、第１型にドーピングされた半導体層であり、ＩＩＩ−Ｖ族窒化物半導体物質から形成され、例えば、ｎ型不純物がドーピングされたＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる半導体物質から形成されもする。ｎ型不純物として、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅなどが使用されもする。
第２型半導体層１７０は、第２型にドーピングされた半導体層であり、ＩＩＩ−Ｖ族窒化物半導体物質から形成され、例えば、ｐ型不純物がドーピングされたＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる半導体物質から形成されもする。ｐ型不純物としては、Ｍｇ、Ｚｎ、Ｂｅ、Ｃｄ、Ｂａ、Ｃａなどが使用されもする。
活性層１６０は、電子−正孔結合によって光を発光する層であり、活性層１６０のエネルギーバンドギャップ（band gap）に該当するほどのエネルギーが光の形態で放出される。活性層１６０は、ＡｌｘＧａｙＩｎｚＮであり、ｘ，ｙ，ｚ値を周期的に変化させ、帯間隔を調節して作った単一量子井戸（single quantum well）構造または多重量子井戸（multi quantum well）構造によってなる。例えば、量子井戸層と障壁層とが、ＩｎＧａＮ／ＧａＮ、ＩｎＧａＮ／ＩｎＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、またはＩｎＧａＮ／ＩｎＡｌＧａＮの形態で対をなし、量子井戸構造を形成することができ、ＩｎＧａＮ層でのＩｎモル分率により、バンドギャップエネルギーが制御され、発光波長帯域が調節されもする。一般的に、Ｉｎのモル分率が１％変化するとき、発光波長は、５ｎｍほどシフトされる。
第１型半導体層１５０と、第２型半導体層１７０は、単層構造に図示されているが、複層によってなりもする。
図１１の半導体素子は、活性層１６０から、電子、正孔が再結合されるように電流を注入する多様な形態の電極構造を含み、図１２ないし図１４は、かような例を示している。
図１２はさらに他の実施形態による半導体素子１００２の概略的な構造を示す断面図である。
第２型半導体層１７０、活性層１６０、第１型半導体層１５０の所定領域をエッチングして現れた第１型半導体層１５０上に形成された第１電極１９１が形成されており、第２型半導体層１７０上に、第２電極１９２が形成されている。第２型半導体層１７０と、第２電極１９２との間には、透明電極層１８０がさらに形成される。
かような形態のチップ構造を、エピアップ（ｅｐｉ−up）構造という。
第１電極１９１、第２電極１９２は、Ａｇ、Ａｌ、Ｎｉ、Ｃｒ、Ｐｄ、Ｃｕ、Ｐｔ、Ｓｎ、Ｗ、Ａｕ、Ｒｈ、Ｉｒ、Ｒｕ、Ｍｇ、Ｚｎなどの金属の単一物質、またはそれらの合金からなる。または、Ｎｉ／Ａｇ、Ｚｎ／Ａｇ、Ｎｉ／Ａｌ、Ｚｎ／Ａｌ、Ｐｄ／Ａｇ、Ｐｄ／Ａｌ、Ｉｒ／Ａｇ、Ｉｒ／Ａｕ、Ｐｔ／Ａｇ、Ｐｔ／Ａｌ、Ｎｉ／Ａｇ／Ｐｔのように、２層以上の構造によってもなる。
透明電極層１８０は、透明伝導性酸化物（ＴＣＯ：transparent conductive oxide）からもなり、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ＡＺＯ（aluminum zinc oxide）、ＺｎＯ、ＧＺＯ（ＺｎＯ：Ｇａ）、Ｉｎ２Ｏ３、ＳｎＯ２、ＣｄＯ、ＣｄＳｎＯ４、Ｇａ２Ｏ３などからなる。
図１３は、さらに他の実施形態による半導体素子１００３の概略的な構造を示す断面図である。
半導体素子１００３は、垂直構造の発光素子として、エピタキシャル成長に使用されたシリコン基板１１０、核生成層１２０、バッファ層１３０が除去された形態であり、支持基板２０７が第２型半導体層１７０側に接合されている。
シリコン基板１１０、核生成層１２０、バッファ層１３０が除去されて現れた第１型半導体層１５０の上面は、光抽出効率を高めるために、テクスチャリング（texturing）されて凹凸パターンを有する凹凸面１５０ａをなしている。凹凸パターンは、図示された形態に限定されるものではなく、多様な周期、高さ、形状を有することができ、また不規則なパターンに形成されもする。
図面では、シリコン基板１１０、核生成層１２０、バッファ層１３０がいずれも除去された形態に図示されているが、バッファ層１３０の少なくとも一部は、第１型半導体層１５０上に残留することができ、第１型半導体層１５０と共にテクスチャリングされ、凹凸面１５０ａを形成することができる。
第１型半導体層１５０上に、第１電極２０１が形成され、第２型半導体層１７０の下面に、第２電極２０３が形成され、第２電極２０３と支持基板２０７との間には、ボンディングメタル層２０５が形成されている。ボンディングメタル層２０５は、例えば、Ａｕ／Ｓｎからなる。支持基板２０７は、Ｓｉ基板やＳｉＡｌ基板が使用されもする。支持基板２０７の下面には、バックメタル層２０９が形成されている。
図１４は、さらに他の実施形態による半導体素子１００４の概略的な構造を示す断面図である。
半導体素子１００４は、垂直−水平構造の発光素子であり、エピタキシャル成長に使用されたシリコン基板１１０、核生成層１２０、バッファ層１３０が除去された形態であり、支持基板２２５が第２型半導体層１７０側に接合されている。
シリコン基板１１０、核生成層１２０、バッファ層１３０が除去されて現れた第１型半導体層１５０の上面は、光抽出効率を高めるために、テクスチャリングされ、凹凸面１５０ａを形成している。また、図面では、シリコン基板１１０、核生成層１２０、バッファ層１３０がいずれも除去された形態に図示されているが、バッファ層１３０の少なくとも一部は、第１型半導体層１５０上に残留することができ、第１型半導体層１５０と共に、テクスチャリングされもする。
第１型半導体層１５０に接する第１電極２１５を形成するために、第１型半導体層１５０、活性層１６０を貫通する複数のビアホールが形成されており、第２型半導体層１７０上に、第２電極２１３が形成されている。第２電極２１３上には、電極パッド２２９との連結のための金属層２１７が形成されている。第１パッシベーション層２１０が、複数のビアホールの側面と、第２型半導体層１７０の上面一部を覆う形態に形成され、第２パッシベーション層２１９が、金属層２１７を覆う形態に形成されている。バリアメタル層２２１が、第１電極２１５と連結され、複数のビアホールビアホールを充填する形態に形成されている。
支持基板２２５の上面には、ボンディングメタル層２２３が、支持基板２２５の下面には、バックメタル層２２７が形成されている。
図１５Ａないし図１５Ｊは、図１４の半導体素子１００４を製造する方法について説明する図面である。
図１５Ａを参照すれば、まず、シリコン基板１１０、核生成層１２０、バッファ層１３０、第１型半導体層１５０、活性層１６０、第２型半導体層１７０を順次形成する。そのとき、バッファ層１３０と、第１型半導体層１５０との間に、ドーピングされていない窒化物半導体層をさらに形成することもできる。次に、第１型半導体層１５０、活性層１６０を貫通し、第２型半導体層１７０の一部を現す複数のビアホールＶＨを形成する。
シリコン基板１１０上に、核生成層１２０、バッファ層１３０、第１型半導体層１５０、活性層１６０、第２型半導体層１７０を形成する工程は、有機金属気相成長法（ＭＯＣＶＤ）、分子線成長法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）のような周知の半導体成長法によって形成することができる。
第１型半導体層１５０、第２型半導体層１７０の形成時には、不純物ガスを共に供給し、ｎ型またはｐ型にドーピングする。ｎ型不純物としては、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅが、ｐ型不純物としては、Ｚｎ、Ｃｄ、Ｂｅ、Ｍｇ、Ｃａ、Ｂａなどが使用される。
次に、図１５Ｂを参照すれば、第２型半導体層１７０の上面及びビアホールＶＨの内面に沿って、第１パッシベーション層２１０を形成する。第１パッシベーション層２１０は、絶縁物質、例えば、ＳｉＯ２、Ａｌ２Ｏ３を蒸着して形成することができる。
次に、図１５Ｃを参照すれば、第２型半導体層１７０上の第１パッシベーション層２１０の一部をエッチングして現れた第２型半導体層１７０上に、第２電極２１３を形成する。
次に、図１５Ｄを参照すれば、第１型半導体層１５０上の第１パッシベーション層２１０一部をエッチングして現れた第１型半導体層１５０上に、第１電極２１５を形成し、そのとき、金属物質に対して、蒸着、スパッタリング、メッキを施す方法などを使用することができる。
次に、図１５Ｅを参照すれば、第２電極２１３上に、金属層２１７をさらに形成する。金属層２１７は、その後、第２電極２１３に電極パッドを連結するためのものである。
次に、図１５Ｆを参照すれば、絶縁物質を使用して、金属層２１７を覆う第２パッシベーション層２１９を形成する。
次に、図１５Ｇを参照すれば、第１電極２１５と連結され、複数のビアホールＶＨを全体的に充填し、また第２パッシベーション層２１９を覆う形態で、バリアメタル層２２１を形成する。第１パッシベーション層２１０、第２パッシベーション層２１９によって、バリアメタル層２２１は、第２電極２１３、活性層１６０、第２型半導体層１７０とは絶縁され、第１電極２１５と電気的に連結される。
次に、図１５Ｈを参照すれば、バリアメタル層２２１上に、支持基板２２５を付着させる。支持基板２２５としては、Ｓｉ基板、ＳｉＡｌ基板が使用される。支持基板２２５の上面には、バックメタル層２２７が形成され、支持基板２２５とバリアメタル層２２１との間には、ボンディングメタル層２２３が形成される。
次に、図１５Ｉのように、シリコン基板１１０、核型成層１２０、バッファ層１３０を除去する。シリコン基板１１０の除去には、エッチング、研磨などの方法が使用される。図面では、核生成層１２０とバッファ層１３０とが完全に除去されているように図示されているが、核生成層１２０、バッファ層１３０が完全に除去されず、第１型半導体層１５０上に一部残留することもある。
次に、図１５Ｊのように、第１型半導体層１５０の上部をテクスチャリングし、凹凸面１５０ａを形成する。そのとき、バッファ層の一部が、第１型半導体層１５０上に一部残留する場合、共にテクスチャリングされて凹凸面１５０ａをなす。
次に、金属層２１７を現すために、第１型半導体層１５０、活性層１６０、第２型半導体層１７０の一部をエッチングし、現れた金属層２１７上に、電極パッド２２９を形成する。
図１６は、一実施形態による半導体素子の製造方法について説明するフローチャートである。
図１６を参照すれば、まずシリコン基板を準備する（Ｓ１００）。次に、シリコン基板上に核生成層を形成する（Ｓ１１０）。次に、核生成層上に、均一な組成の窒化物半導体からなる第１バッファ層を形成する（Ｓ１２０）。次に、第１バッファ層上に、第２バッファ層を形成する（Ｓ１３０）。そして、第２バッファ層上に、第３バッファ層を形成する（Ｓ１４０）。次に、第３バッファ層上に、窒化物半導体層を形成する（Ｓ１５０）。次に、窒化物半導体層上に、素子層を形成する（Ｓ１６０）。次に、窒化物半導体層とバッファ層との一部が露出されるようにシリコン基板を除去する（Ｓ１７０）。次に、窒化物半導体層とバッファ層との露出した面に、凹凸パターンを形成する（Ｓ１８０）。
以上、本発明の理解の一助とするように、半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法に係わる例示的な実施形態について説明し、添付された図面に図示した。しかし、かような実施形態は、ただ本発明を例示するためのものであり、それらを制限するものではないという点が理解されなければならない。そして、本発明は、図示されて説明された説明に限られるものではないという点が理解されなければならない。それは、多様な他の変形が本技術分野で当業者に可能であるためである。
本発明の半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。
１００，１００’ 半導体バッファ構造体
１１０ シリコン基板
１２０ 核生成層
１３０，１３０’ バッファ層
１３１ 第１層
１３２ 第２層
１３３ 第３層
１３４ 第４層
１３５ 第５層
１４０ 窒化物半導体層
１５０ 第１型半導体層
１５０ａ 凸凹面
１６０ 活性層
１７０ 第２型半導体層
１８０ 透明電極層
１９１，２０１，２１５ 第１電極
１９２，２０３，２１３ 第２電極
２０５，２２３ ボンディングメタル層
２０７，２２５ 支持基板
２０９，２２７ バックメタル層
２１０ 第１パッシベーション層
２１７ 金属層
２１９ 第２パッシベーション層
２２１ バリアメタル層
２２９ 電極パッド
１０００，１００１，１００２，１００３，１００４ 半導体素子
ＶＨ ビアホール

Claims (20)

  1. シリコン基板と、
    前記シリコン基板上に形成された核生成層と、
    前記核生成層上に形成されたものであり、組成比が一定の窒化物半導体物質からなる第１層と、前記第１層上に、前記核生成層と同一の材質から形成された第２層と、前記第２層上に、前記第１層と同一の材質及び組成比によって形成された第３層と、を含むバッファ層と、を含む半導体バッファ構造体。
  2. 前記核生成層は、ＡｌＮからなることを特徴とする請求項１に記載の半導体バッファ構造体。
  3. 前記第３層上に、前記核生成層と同一の材質からなる第４層と、
    前記第４層上に、前記第１層と同一の材質及び組成比によってなる第５層と、をさらに含むことを特徴とする請求項１又は２に記載の半導体バッファ構造体。
  4. 前記第１層の厚みは、１０ｎｍから１，０００ｎｍまでの範囲であることを特徴とする請求項１から３の何れか一項に記載の半導体バッファ構造体。
  5. 前記第１層は、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなることを特徴とする請求項１から４の何れか一項に記載の半導体バッファ構造体。
  6. 前記第２層の厚みは、１ｎｍから２００ｎｍまでの範囲であることを特徴とする請求項１から５の何れか一項に記載の半導体バッファ構造体。
  7. 前記バッファ層には、圧縮応力が形成されることを特徴とする請求項１から６の何れか一項に記載の半導体バッファ構造体。
  8. シリコン基板と、
    前記シリコン基板上に形成された核生成層と、
    前記核生成層上に形成されたものであり、組成比が一定の窒化物半導体物質からなる第１層と、前記第１層上に、前記核生成層と同一の材質から形成された第２層と、前記第２層上に、前記第１層と同一の材質及び組成比によって形成された第３層と、を含むバッファ層と、
    前記バッファ層上に形成された窒化物半導体層と、を含む半導体素子。
  9. 前記核生成層は、ＡｌＮからなることを特徴とする請求項８に記載の半導体素子。
  10. 前記第３層上に、前記核生成層と同一の材質からなる第４層と、
    前記第４層上に、前記第１層と同一の材質及び組成比によってなる第５層と、をさらに含むことを特徴とする請求項８又は９に記載の半導体素子。
  11. 前記第１層は、ＢｘＡｌｙＩｎｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、０≦ｘ＋ｙ＋ｚ＜１）からなることを特徴とする請求項８から１０の何れか一項に記載の半導体素子。
  12. 前記第２層の厚みは、１ｎｍから２００ｎｍまでの範囲であることを特徴とする請求項８から１１の何れか一項に記載の半導体素子。
  13. 前記バッファ層は、前記窒化物半導体層に圧縮応力を印加することを特徴とする請求項８から１２の何れか一項に記載の半導体素子。
  14. 前記窒化物半導体層上に形成された素子層をさらに含むことを特徴とする請求項８から１３の何れか一項に記載の半導体素子。
  15. 前記素子層は、ＬＥＤ（light emitting diode）、ＬＤ（laser diode）、ＦＥＴ（field effect transistor）、ＨＥＭＴ（high electron mobility transistor）またはショットキーダイオードを含むことを特徴とする請求項１４に記載の半導体素子。
  16. シリコン基板を準備する段階と、
    前記シリコン基板上に核生成層を形成する段階と、
    前記核生成層上に、組成比が一定の窒化物半導体物質からなる第１層と、前記第１層上に、前記核生成層と同一の材質から形成された第２層と、前記第２層上に、前記第１層と同一の材質及び組成比によってなる第３層と、を含むバッファ層を形成する段階と、
    前記バッファ層上に、窒化物半導体層を形成する段階と、を含む半導体素子の製造方法。
  17. 前記窒化物半導体層上に素子層を形成する段階をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記シリコン基板を除去する段階をさらに含むことを特徴とする請求項１６又は１７に記載の半導体素子の製造方法。
  19. 前記シリコン基板を除去するとき、前記核生成層と前記バッファ層との少なくとも一部が共に除去されることを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記シリコン基板が除去されながら露出された面に、凹凸パターンを形成する段階と、をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
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