JP2008028385A - 低欠陥の半導体基板、半導体発光素子、およびそれらの製造方法 - Google Patents

低欠陥の半導体基板、半導体発光素子、およびそれらの製造方法 Download PDF

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Abstract

【課題】低欠陥の半導体基板、半導体発光素子、およびそれらの製造方法を提供する。
【解決手段】上面に非晶質構造を有する非晶質領域１２ｂと結晶構造を有する結晶質領域１２ａとが形成されたIII−Ｖ族半導体またはII−IV族半導体からなる第１半導体層１２と、結晶質領域から結晶成長されることにより第１半導体層上に形成された第２半導体層２０と、を備える。
【選択図】図１

Description

本発明は、半導体基板、半導体発光素子、およびそれらの製造方法に係り、さらに詳細には、低い欠陥密度を有し、表面形状特性に優れた半導体基板、半導体発光素子、およびそれらの製造方法に関する。
ＧａＮは、３.３９ｅＶの直接遷移型のバンドギャップを有する広バンドギャップ半導体であって、１９７０年代初頭から青色発光素子をはじめとする多様な光電素子および保護薄膜などへの応用を目的として研究されてきた物質である。ＧａＮは、ＩｎＮまたはＡｌＮのようなIII−Ｖ系窒化物半導体と連続的な高い固溶度を有するので、ＩｎｘＧａ（１−ｘ）ＮまたはＧａｘＡｌ（１−ｘ）Ｎのような三元系窒化物固溶体を形成しうる。そして、これらの三元系窒化物の組成によって、バンドギャップが組成に対し１次関数的に変化するため、これらIII−Ｖ系窒化物半導体の組成を調節することによって、赤色波長領域から紫外線波長領域までの全可視領域を含む発光素子および受光素子を製造することができる。
このようなＧａＮ薄膜は、多くの応用分野において使用されうるため、ＧａＮ薄膜の成長およびＧａＮ薄膜を利用した素子の研究開発は、その重要性が昔から認識され、進められてきた。最近では、ＧａＮとは格子不整合度および熱膨張係数の不整合度の大きいサファイア（α−Ａｌ２Ｏ３）のといった異種基板を使用し、格子定数および熱膨張係数の不整合度を緩和させ、良質なＧａＮ薄膜成長を実現するために、ＡｌＮまたはＧａＮのような緩衝層を利用して、ＧａＮエピ層を成長させるという異種接合成長法に関する研究が活発に進められている。
しかし、異種基板上にＧａＮを成長する際、基板との格子定数および熱膨張係数の不整合の緩和のために、５００℃ないし６００℃といった低温でＧａＮやＡｌＮ緩衝層を形成しなければならないため、エピタキシャル成長工程が複雑になるだけでなく、発光素子の製造時に要求されるＩｎＮ、ＧａＮのような多様な化合物の成長が困難になるということがある。特に、サファイア基板上に成長したＧａＮ薄膜は、格子定数と熱膨張係数の差により多くの格子欠陥（〜１０９／cm2）を含んでいるので、製造された発光素子の性能が低下する。ＧａＮ系ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）またはＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ）のような光電素子の場合に、寿命を延ばし、素子の信頼性を向上させるためには、欠陥密度が低くなければならない。これは、受光素子についても同様である。一般的に、低い欠陥密度を有する基板の場合、ＨＶＰＥ（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）成長法を利用して、ＧａＮを厚く成長させた後、これを分離してＧａＮ基板として使用する方法があるが、まだ十分に低い欠陥密度を実現していないだけでなく、基板として使用するために十分なサイズにまで大きく成長させることが難しい。したがって、低欠陥のＧａＮ薄膜を製造するための方法として、側面成長により欠陥密度を下げる方法が注目されている。例としては、ＥＬＯＧ（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）法とＰＥＮＤＥＯ（Ｐｅｎｄｅｏ−Ｅｐｉｔａｘｙ）法がある。ＥＬＯＧ法及びＰＥＮＤＥＯ法を利用したＧａＮ成長については、特許文献１および特許文献２に記載されている。
しかし、ＥＬＯＧ法のように、ＳｉＯ２またはＳｉＮｘなどのマスクを利用する場合に、成長されたＧａＮ薄膜とマスクとの表面張力の差によって結晶のチルト（ｔｉｌｔ）現象が発生し、ＧａＮ薄膜の結合領域で欠陥が発生する。また、この過程において、ＧａＮ薄膜の表面にグルーブが形成されて表面特性が劣化するおそれがある。また、ＳｉＯ２またはＳｉＮｘなどの異種物質を挿入することによって、ＧａＮ薄膜内に不均一なひずみが導入されうる。また、ＧａＮよりもＳｉＯ２などの熱伝導度が小さいので、マスク領域上に形成される素子の熱的信頼性を低下させうる。したがって、これらの問題点を解決するために、低い欠陥密度を有し、表面形状特性に優れた半導体基板の製造のための新たな技術開発が求められている。
米国特許第６,０５１,８４９号明細書 米国特許第６,２６５,２８９ Ｂ１号明細書
本発明は、これらの問題点を解決するためになされたものであって、低い欠陥密度を有し、表面形状特性に優れた半導体基板、半導体発光素子およびそれらの製造方法を提供するものである。
本発明に係る半導体基板は、上面に非晶質構造を有する非晶質領域と結晶構造を有する結晶質領域とが形成されたIII−Ｖ族半導体またはII−IV族半導体からなる第１半導体層と、結晶質領域から結晶成長されることにより前記第１半導体層上に形成された第２半導体層と、を備える。
本発明に係る半導体基板の製造方法は、III−Ｖ族半導体またはII−VI族半導体からなる第１半導体層を成長基板上に結晶成長させる工程と、第１半導体層の表面上に非晶質構造を有する非晶質領域と結晶構造を有する結晶質領域とを形成する工程と、非晶質領域をマスクとして利用し、結晶質領域をシードとして利用して、結晶質領域を結晶成長させることにより、第１半導体層上に第１半導体層より低い欠陥密度を有する第２半導体層を形成する工程と、を含む。
ここで、第１半導体層の表面上に非晶質領域と結晶質領域とを形成する工程は、第１半導体層上に第１半導体層の上面を局部的に露出させるポストパターン、ドットパターン、またはストライプパターンのマスク層を形成する工程と、マスク層のパターン上から第１半導体層の露出された上面にイオン衝撃を加え、イオン衝撃による損傷によって非晶質領域を形成する工程と、マスク層を除去し、非衝撃によって形成された結晶質領域を露出させる工程と、を含む。
望ましくは、非晶質領域を形成する工程は、さらに、イオン衝撃を加えて前記第１半導体層の露出された上面から０.１μmないし４μmの深さをエッチングする工程を含み、そのエッチングされた面上に非晶質領域を形成する。
本発明によれば、簡易な工程により、低い欠陥密度を有し、表面形状特性に優れた半導体基板を製造できる。製造された半導体基板は、ＧａＮ系ＬＥＤまたはＬＤといった光電素子を含む半導体素子を製造するための基板として利用され、半導体素子の寿命および信頼度を向上させることができる。
以下、本発明に係る半導体基板およびその製造方法の実施形態を、添付された図面を参照して詳細に説明する。図面に示した層や領域の厚さは、発明内容の理解を容易にするため誇張している。
図１は、本発明の第１実施形態に係る半導体基板の概略的な断面図を示すものある。
図１に示す通り、本発明に係る半導体基板は、成長基板１０上に順次に形成された第１半導体層１２と第２半導体層２０とを備える。
第１半導体層１２は、II−VI族半導体またはIII−Ｖ族半導体により形成され、その上面にイオン衝撃による損傷によって形成された非晶質領域１２ｂと非衝撃によって形成された結晶質領域１２ａとを備える。ここで、非晶質領域とは非晶質構造を有する領域をいい、結晶質領域とは結晶構造を有する領域をいう。非晶質領域１２ｂと結晶質領域１２ａは、反復して交互に形成されうる。第２半導体層２０は、結晶質領域１２ａから垂直に結晶成長した垂直成長部２０ａと、垂直成長部２０ａから側面に結晶成長した側面成長部２０ｂとを備える。
成長基板１０は、サファイア、６Ｈ−ＳｉＣ、ＭｇＡｌ２Ｏ３、Ｓｉ（１１１）（すなわち、（１１１）面を表面とするＳｉ基板）およびＺｎＯからなる群から選択されたいずれか一つにより形成されたものであるため、一般的に、異種の物質からなる成長基板１０上に形成される第１半導体層１２は、１μｍ〜５μｍの厚さに形成され、１０８〜１０１０／cm2程度の欠陥密度を有する。しかし、本発明に係る半導体基板の構造における、第１半導体層１２上にエピタキシャル成長した第２半導体層２０は、１０４〜１０７／cm2程度の欠陥密度を有しうる。具体的には、非晶質領域１２ｂを、結晶成長を抑制するマスクとして利用し、結晶質領域１２ａを結晶成長のためのシードとして利用して、結晶質領域１２ａをＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって垂直／側面に結晶成長させて、第１半導体層１２上に第１半導体層１２より低い欠陥密度を有する第２半導体層２０を形成することができる。ここで、垂直成長部２０ａは、１０８〜１０１０／cm2程度の欠陥密度を有し、側面成長部２０ｂは、１０４〜１０７／cm2程度の欠陥密度を有する。
第２半導体層２０は、格子定数および熱膨張係数が第１半導体層１２を形成する物質と同じ物質、またはエピタキシャル成長を容易とするため、第１半導体層１２の形成物質と格子定数および熱膨張係数の不整合の度合いが十分に小さな物質で形成されることが望ましい。例えば、第２半導体層２０は、第１半導体層１２を形成する物質と同じII−VI族半導体またはIII−Ｖ族半導体で形成されうる。ここで、II−VI族半導体物質としては、ＺｎＯを含み、III−Ｖ族半導体物質としては、ＧａＮ、ＧａＡｓおよびＩｎＰからなる群から選択されたいずれか一つを含みうる。
非晶質領域１２ｂの幅は、２μm〜３０μmに形成されることが望ましい。この数値は、シードを利用した側面成長の効率性を考慮したものである。この２μm〜３０μmの範囲においては、短時間かつ効率的に第２半導体層２０をエピ成長させることができる。非晶質領域１２ｂの厚さは、１Å〜５０００Åに形成されることが望ましい。非晶質領域１２ｂの厚さは、結晶成長を抑制するマスクの役割を行うのに十分な厚さということが要求されるため、５０００Å以上といった過度に大きな厚さは必要ない。逆に、非晶質領域１２ｂの厚さが１Å以下と過度に薄い場合は、マスクの役割を正しく担えないため、１Å以上であることを要する。
結晶質領域１２ａの幅は、１μm〜２０μmに形成されることが望ましい。この数値は、結晶成長のためのシードの役割を担うために適当なサイズを考慮したものである。ここで、非晶質領域１２ｂと結晶質領域１２ａとは、相互に反復して交互に形成されるため、その配置および配列が相互連関性を有するが、その他は、これらの形態またはパターンに対して特に制限はない。例えば、結晶質領域１２ａは、ドットパターンまたは小さな円パターンで形成されうる。また、非晶質領域１２ｂおよび結晶質領域１２ａは、ストライプパターンで形成されうる。ストライプパターンは、＜１−１００＞方向に形成されることが望ましく、これにより、側面成長は、＜１１−２０＞方向に進められうる。側面成長の結果、非晶質領域１２ｂ上に第２半導体層２０の結合領域が形成され、この結合領域においては優秀な表面形状特性が得られる。図１に表示したサウンド領域は、側面成長によって形成される低欠陥密度の領域を表す。
本発明によれば、従来のＥＬＯＧ法及びＰＥＮＤＥＯ法を利用したＧａＮ成長のように、ＳｉＯ２またはＳｉＮｘといった異種物質のマスクを利用せず、イオン衝撃損傷によって形成された非晶質領域１２ｂをマスクとして利用するために、ＧａＮ薄膜、すなわち、第２半導体層２０内のひずみ分布が均一になりうる。また、非晶質ＧａＮ領域１２ｂは、ＳｉＯ２より熱伝導度が高いので、非晶質領域１２ｂ上に形成されるＬＥＤまたはＬＤのような光電素子の熱的信頼性を向上させうる。
図２Ａ〜図２Ｇは、本発明の第１実施形態に係る半導体基板の製造方法を示す工程図である。ここで、それぞれの物質層は、ＨＶＰＥ（Ｈａｌｉｄｅ ｏｒ Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、ＭＯＣＶＤ、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、スパッタリングまたは蒸発法といった気相蒸着法で形成されうる。
図２Ａに示す通り、まず、II−VI族半導体層またはIII−Ｖ族半導体層の成長に適した、格子定数の整合性を有する成長基板１０を準備する。例えば、成長基板１０は、サファイア、６Ｈ−ＳｉＣ、ＭｇＡｌ２Ｏ３、Ｓｉ（１１１）およびＺｎＯからなる群から選択されたいずれか一つで形成されうる。次に、成長基板１０上にII−VI族半導体またはIII−Ｖ族半導体により第１半導体層１２を結晶成長させる。ここで、II−VI族半導体としては、ＺｎＯ物質を含み、III−Ｖ族半導体としては、ＧａＮ、ＧａＡｓおよびＩｎＰからなる群から選択されたいずれか一つを含みうる。第１半導体層１２の厚さは、１μm〜５μmに形成されることが望ましい。このように異種物質からなる成長基板１０上に成長された第１半導体層１２は、１０８〜１０１０／cm2の欠陥密度を含むのが一般的である。
図２Ｂ〜図２Ｄに示す通り、第１半導体層１２の表面上に局部的にイオン衝撃を加えて、衝撃による損傷によって形成される非晶質領域１２ｂと非衝撃によって形成される結晶質領域１２ａとを反復して交互に形成する。
具体的には、図２Ｂに示す通り、第１半導体層１２上に第１半導体層１２の上面を局部的に露出させるポストパターン、ドットパターン、またはストライプパターンのマスク層１００を形成する。このようなマスク層１００は、フォトレジストまたは金属物質で形成されうる。
次に、図２Ｃに示す通り、マスク層１００のパターンによって第１半導体層１２の露出された上面にイオン衝撃を加えて、衝撃による損傷によって非晶質領域１２ｂを形成する。イオン衝撃のためのイオンソースは、Ｂ、Ｐ、Ａｓ、Ｓｂ、ＢＦ２、Ｉｎ、Ａｒ、Ｎ、およびＺｎからなる群から選択された少なくともいずれか一つのイオンを含みうる。イオン衝撃は、１０−５Ｔｏｒｒ以下の真空圧力下で行いうる。具体的には、イオンソースは、ＲＦイオンソース、放電タイプイオンソース、表面イオンソースまたは熱電子ソースにより供給されうる。
非晶質領域１２ｂの厚さは、１Åないし５０００Åに形成されることが望ましく、その幅は、２μm〜３０μmに形成されることが望ましい。非晶質領域１２ｂの厚さは、結晶成長を抑制するマスクの役割を担うために十分な厚さであればよいため、５０００Å以上といった、過度の厚さにする必要はない。一方、晶質領域１２ｂの厚さは、１Å以下というように過度に薄くするとマスクの役割を正しく担うことができない。すなわち、晶質領域１２ｂの厚さは１Å以上であることが要求される。
次に、図２Ｄに示す通り、マスク層１００を除去して非衝撃によって形成した結晶質領域１２ａを露出させる。結晶質領域１２ａの幅は、１μm〜２０μmに形成することが望ましい。このような幅の大きさは、結晶成長のためのシードとして、最も適した大きさでありうる。
図２Ｅ〜図２Ｇに示す通り、非晶質領域１２ｂを結晶成長を抑制するマスクとして利用し、結晶質領域１２ａを結晶成長のためのシードとして利用し、結晶質領域１２ａをＭＯＣＶＤによって垂直／側面に結晶成長させ、第１半導体層１２上に第１半導体層１２より低い欠陥密度を有する第２半導体層２０を形成する。第２半導体層２０は、結晶質領域１２ａから垂直に結晶成長した垂直成長部２０ａと、垂直成長部２０ａから側面に結晶成長した側面成長部２０ｂからなる。第２半導体層２０は、１０４〜１０７／cm2の欠陥密度を有するように形成される。詳細には、垂直成長部２０ａは、１０８〜１０１０／cm2の欠陥密度を有し、側面成長部２０ｂは、１０４〜１０７／cm2の欠陥密度を有する。第２半導体層２０は、格子定数および熱膨張係数が第１半導体層１２を形成する物質と同じ物質、または、エピタキシャル成長を容易にするため、第１半導体層１２の形成物質との格子定数および熱膨張係数の不整合度が十分に低い物質で形成されることが望ましい。例えば、第２半導体層２０は、第１半導体層１２を形成する物質と同じII−VI族半導体またはIII−Ｖ族半導体により形成されうる。
本発明に係る実施形態においては、非晶質領域１２ｂおよび結晶質領域１２ａは＜１−１００＞方向のストライプパターンで形成されうる。その結果、結晶質領域１２ａの側面成長は、＜１１−２０＞方向に進められうる。特に、ＧａＮの場合は、＜１１−２０＞方向への優秀な成長特性を示しうる。
図３Ａ〜図３Ｆは、本発明の第２実施形態に係る半導体基板の製造方法を示す工程図である。第２実施形態は、前述した第１実施形態とほとんどの工程が重複するので、重複する工程についての説明は省略し、工程の差異点を中心に説明する。
図３Ａ及び図３Ｂに示す通り、成長基板４０上にII−VI族半導体またはIII−Ｖ族半導体により第１半導体層４２を結晶成長させる。次に、第１半導体層４２上に第１半導体層４２の上面を局部的に露出させるポストパターン、ドットパターン、またはストライプパターンのマスク層１００を形成する。これらの工程は、前述した第１実施形態における工程と同様である。
図３Ｃに示す通り、マスク層１００のパターンによって第１半導体層４２の露出された上面にイオン衝撃を加えて、衝撃による損傷によって非晶質領域４２ｂを形成する。このとき、イオン衝撃を加えて第１半導体層４２の露出された上面から０.１μm〜４μmの深さまでエッチングし、そのエッチング面上に非晶質領域４２ｂを形成するという点が、前述した第１実施形態と異なる。
第１実施形態と同様に、イオン衝撃に用いるイオンソースは、Ｂ、Ｐ、Ａｓ、Ｓｂ、ＢＦ２、Ｉｎ、Ａｒ、Ｎ、およびＺｎからなる群から選択された少なくともいずれか一つのイオンを含みうる。イオン衝撃は、１０−５Ｔｏｒｒ以下の真空圧力下で行われうる。具体的には、イオンソースは、ＲＦイオンソース、放電タイプイオンソース、表面イオンソースまたは熱電子ソースにより供給されうる。非晶質領域４２ｂの厚さは、１Å〜５０００Åに形成されることが望ましく、その幅は、２μm〜３０μmに形成されることが望ましい。
図３Ｄに示す通り、マスク層１００を除去して非衝撃により形成された結晶質領域４２ａを露出させる。結晶質領域４２ａの幅は、１μm〜２０μmに形成されることが望ましい。エッチングの結果、結晶質領域４２ａは、３次元（３Ｄ）形状、すなわち、突出した形状を有し、このような突出した形状は、側面への結晶成長にさらに有利にしうる。図３Ｄにおいて、エッチングによってパターニングされた第１半導体層４２の表面のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真を併せて示した。
図３Ｅおよび図３Ｆに示す通り、非晶質領域４２ｂを結晶成長を抑制するマスクとして利用し、結晶質領域４２ａを結晶成長のためのシードとして利用し、結晶質領域４２ａをＭＯＣＶＤによって垂直／側面に結晶成長させ、第１半導体層４２上に第１半導体層４２より低い欠陥密度を有する第２半導体層５０を形成する。第２半導体層５０は、結晶質領域４２ａから垂直に結晶成長した垂直成長部５０ａと、結晶質領域４２ａから側面に結晶成長した側面成長部５０ｂを備える。第２半導体層５０は、１０４〜１０７／cm2の欠陥密度となるように形成されうる。詳細には、垂直成長部５０ａは、１０８〜１０１０／cm2の欠陥密度を有し、側面成長部５０ｂは、１０４〜１０７／cm2の欠陥密度を有しうる。
図４は、本発明に係る半導体発光素子の概略的な断面図を示したものである。
図４に示す通り、本発明に係る半導体発光素子は、本発明に係る第１実施形態によって製造された半導体基板と半導体基板上に形成された半導体チップとを備えることを特徴とする。
半導体基板は、成長基板１０上に順次形成された第１半導体層１２と、第２半導体層２０を備える。第１半導体層１２は、II−VI族半導体またはIII−Ｖ族半導体により形成され、その上面にイオン衝撃による損傷によって形成された非晶質領域１２ｂと、非衝撃によって形成された結晶質領域１２ａとを備える。非晶質領域１２ｂと結晶質領域１２ａとは、反復して交互に形成されうる。第２半導体層２０は、結晶質領域１２ａから垂直に結晶成長した垂直成長部２０ａと、垂直成長部２０ａから側面に結晶成長された側面成長部２０ｂとからなる。ここで、本発明に係る第１実施形態による半導体基板の構造およびその製造方法については既に説明したので、半導体基板についての説明は重複するため省略し、半導体チップの構造を中心に説明する。
半導体チップは、ｎ−電極１２０、ｐ−電極１４０、そして、これらの電極間に配置されたｎ型半導体層１１０、活性層１１２およびｐ型半導体層１１４を備える。具体的には、第２半導体層２０上に順次にｎ型半導体層１１０、活性層１１２およびｐ型半導体層１１４が積層され、ｐ型半導体層１１４の最上面のうち、その一部領域からｎ型半導体層１１０の所定深さまでエッチングし、ｎ型半導体層１１０の一部領域を露出する。そして、ｎ型半導体層１１０の露出した面上にｎ−電極１２０が形成され、ｐ−電極１４０は、ｐ型半導体層１１４の最上面上に形成される。このような構造のＧａＮ系半導体発光素子において、ｎ−電極１２０とｐ−電極１４０との間に所定の電圧が印加されることにより、ｎ型半導体層１１０とｐ型半導体層１１４とからそれぞれ電子と正孔とが活性層１１２に注入され、電子と正孔が活性層１１２内において結合することによって、活性層１１２から光を出力する。
本発明に係る半導体発光素子によれば、第２半導体層２０が１０４〜１０７／cm2程度の低い欠陥密度を有し、かつ、表面形状特性に優れるため、第２半導体層上に形成される発光素子の光出力特性が向上するだけでなく、熱的信頼性が改善され、素子の寿命が長くなりうる。
ｎ型半導体層１１０は、ＡｌＩｎＧａＮ系III−Ｖ族窒化物半導体により形成しうるが、特にｎ−ＧａＮにより形成することが望ましい。活性層１１２は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、そして０≦ｘ＋ｙ≦１）のＧａＮ系のIII−Ｖ族窒化物半導体により形成しうるが、特に、ＩｎＧａＮまたはＡｌＧａＮにより形成することが望ましい。ここで、活性層１１２は、多重量子ウェル（Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ、以下「ＭＱＷ」という）、または、単一量子ウェルのうちいずれか一つの構造に形成されうる。しかし、このような活性層の構造により、本発明の技術的な範囲は制限されない。例として、活性層１１２は、ＧａＮ／ＩｎＧａＮ／ＧａＮ構造のＭＱＷまたはＧａＮ／ＡｌＧａＮ／ＧａＮ構造のＭＱＷで形成されることが特に望ましい。また、ｐ型半導体層１１４は、ｐ−ＧａＮ系のIII−Ｖ族窒化物半導体層で形成するが、ｐ−ＧａＮまたはｐ−ＧａＮ／ＡｌＧａＮ構造で形成することが特に望ましい。
ｎ−電極１２０およびｐ−電極１４０は、導電性物質、例えば、Ａｕ、Ａｌ、Ａｇのような金属物質または透明な導電性酸化物で形成されうる。透明な導電性酸化物は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＺＩＴＯ（Ｚｉｎｃ−ｄｏｐｅｄ Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＺＩＯ（Ｚｉｎｃ Ｉｎｄｉｕｍ Ｏｘｉｄｅ）、ＧＩＯ（Ｇａｌｌｉｕｍ Ｉｎｄｉｕｍ Ｏｘｉｄｅ）、ＺＴＯ（Ｚｉｎｃ Ｔｉｎ Ｏｘｉｄｅ）、ＦＴＯ（Ｆｌｕｏｒｉｎｅ−ｄｏｐｅｄ Ｔｉｎ Ｏｘｉｄｅ）、ＡＺＯ（Ａｌｕｍｉｎｉｕｍ−ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ−ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、Ｉｎ４Ｓｎ３Ｏ１２またはＺｎ１−ｘＭｇｘＯ（Ｚｉｎｃ Ｍａｇｎｅｓｉｕｍ Ｏｘｉｄｅ、０≦ｘ≦１）からなる群から選択されたいずれか一つでありうる。具体的には、Ｚｎ２Ｉｎ２Ｏ５、ＧａＩｎＯ３、ＺｎＳｎＯ３、Ｆ−ｄｏｐｅｄ ＳｎＯ２、Ａｌ−ｄｏｐｅｄ ＺｎＯ、Ｇａ−ｄｏｐｅｄ ＺｎＯ、ＭｇＯ、ＺｎＯでありうる。
図５Ａ〜図５Ｃは、本発明に係る半導体発光素子の製造方法を示す工程図である。本発明の第１実施形態に係る半導体基板の製造方法については前述したので、半導体基板についての工程の説明は重複するため省略し、半導体チップの製造方法を中心に説明する。ここで、それぞれの物質層は、ＨＶＰＥ、ＭＯＣＶＤ、ＭＢＥ、ＰＥＣＶＤ、スパッタリングまたは蒸発法といった気相蒸着法で形成されうる。これらの方法は、周知のものであるので、説明は省略する。
図５Ａに示す通り、まず、本発明に係る第１実施形態によって半導体基板を製造した後、半導体基板上に順次にｎ型半導体層１１０、活性層１１２およびｐ型半導体層１１４を形成する。
具体的には、II−VI族半導体またはIII−Ｖ族半導体の成長に適する、格子定数が整合した成長基板１０を用い、成長基板１０上にII−VI族半導体またはIII−Ｖ族半導体により第１半導体層１２を結晶成長させる。次に、第１半導体層１２の表面上に局部的にイオン衝撃を加えて、衝撃による損傷によって非晶質領域１２ｂと非衝撃による結晶質領域１２ａとを反復して交互に形成する。次に、非晶質領域１２ｂを、結晶成長を抑制するマスクとして利用し、結晶質領域１２ａを結晶成長のためのシードとして利用し、結晶質領域１２ａをＭＯＣＶＤによって垂直／側面に結晶成長させ、第１半導体層１２上に第１半導体層１２より低い欠陥密度を有する第２半導体層２０を形成する。
次に、第２半導体層２０上に順次にｎ型半導体層１１０、活性層１１２およびｐ型半導体層１１４を形成する。ｎ型半導体層１１０は、ＡｌＩｎＧａＮ系のIII−Ｖ族窒化物半導体で形成しうる。ｎ型半導体層１１０は、特に、ｎ−ＧａＮ層で形成することが望ましい。活性層１１２は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、そして０≦ｘ＋ｙ≦１）であるＧａＮ系のIII−Ｖ族窒化物半導体で形成しうる。活性層１１２は、特にＩｎＧａＮ層またはＡｌＧａＮ層で形成することが望ましい。ここで、活性層１１２は、ＭＱＷまたは単一量子ウェルのうちいずれか一つの構造に形成されうる。しかし、このような活性層の構造は、本発明の技術的な範囲を限定するものではない。活性層１１２は、ＧａＮ／ＩｎＧａＮ／ＧａＮの構造によるＭＱＷまたはＧａＮ／ＡｌＧａＮ／ＧａＮの構造によるＭＱＷ構造で形成されることが特に望ましい。ｐ型半導体層１１４は、ｐ−ＧａＮ系のIII−Ｖ族窒化物半導体で形成しうる。ｐ型半導体層１１４は、ｐ−ＧａＮ層またはｐ−ＧａＮ／ＡｌＧａＮ層で形成することが特に望ましい。
図５Ｂおよび図５Ｃに示す通り、ｐ型半導体層１１４の上面の所定領域からｎ型半導体層１１０の所定深さまでエッチングし、ｎ型半導体層１１０にエッチングされた表面を形成する。次に、ｎ型半導体層１１０のエッチングされた表面およびｐ型半導体層１１４上に導電性物質、すなわち、Ａｕ、Ａｌ、Ａｇといった金属物質または透明な導電性酸化物によりｎ−電極５０とｐ−電極６０を形成する。
ここで、本発明に係る半導体発光素子は、第１実施形態によって製造された半導体基板と半導体基板上に形成された発光素子とを備えるものであるが、発光素子を受光素子に置き換えることにより半導体受光素子とすることもできる。
以上、このような本願発明について詳細に説明するためにいくつかの望ましい実施形態について、図面を参照して説明したが、本発明の技術的範囲は実施形態のみに限定されるものではない。すなわち、本発明が属する技術分野における通常の知識を有する者により特許請求の範囲に記載された本発明の思想と精神を離れることなく、修正または変更され得る。
本発明は、半導体基板の製造工程に利用されうる。
本発明の第１実施形態による半導体基板の概略的な断面図である。 本発明の第１実施形態による半導体基板の製造方法を示す工程図である。 本発明の第１実施形態による半導体基板の製造方法を示す工程図である。 本発明の第１実施形態による半導体基板の製造方法を示す工程図である。 本発明の第１実施形態による半導体基板の製造方法を示す工程図である。 本発明の第１実施形態による半導体基板の製造方法を示す工程図である。 本発明の第１実施形態による半導体基板の製造方法を示す工程図である。 本発明の第１実施形態による半導体基板の製造方法を示す工程図である。 本発明の第２実施形態による半導体基板の製造方法を示す工程図である。 本発明の第２実施形態による半導体基板の製造方法を示す工程図である。 本発明の第２実施形態による半導体基板の製造方法を示す工程図である。 本発明の第２実施形態による半導体基板の製造方法を示す工程図である。 本発明の第２実施形態による半導体基板の製造方法を示す工程図である。 本発明の第２実施形態による半導体基板の製造方法を示す工程図である。 本発明による半導体発光素子の概略的な断面図である。 本発明による半導体発光素子の製造方法を示す工程図である。 本発明による半導体発光素子の製造方法を示す工程図である。 本発明による半導体発光素子の製造方法を示す工程図である。
符号の説明
１０、４０ 成長基板、
１２、４２ 第１半導体層、
１２ａ、４２ａ 結晶質領域、
１２ｂ、４２ｂ 非晶質領域、
２０、５０ 第２半導体層、
２０ａ、５０ａ 垂直成長部、
２０ｂ、５０ｂ 側面成長部、
１００ マスク層、
１１０ ｎ型半導体層、
１１２ 活性層、
１１４ ｐ型半導体層、
１２０ ｎ−電極、
１４０ ｐ−電極。

Claims (40)

  1. 上面に非晶質構造を有する非晶質領域と結晶構造を有する結晶質領域とが形成されたIII−Ｖ族半導体またはII−IV族半導体からなる第１半導体層と、
    前記結晶質領域から結晶成長されることにより前記第１半導体層上に形成された第２半導体層と、
    を備えることを特徴とする半導体基板。
  2. 前記非晶質領域は、イオン衝撃による損傷によって形成されることを特徴とする請求項１に記載の半導体基板。
  3. 前記第２半導体層は、
    前記結晶質領域から垂直に結晶成長した垂直成長部と、
    前記垂直成長部から側面に結晶成長した側面成長部と、
    を備えることを特徴とする請求項１に記載の半導体基板。
  4. 前記III−Ｖ族半導体物質は、ＧａＮ、ＧａＡｓ、およびＩｎＰから選択されたいずれか一つを含むことを特徴とする請求項１に記載の半導体基板。
  5. 前記第１半導体層の厚さは、１μm〜５μmであることを特徴とする請求項１に記載の半導体基板。
  6. 前記非晶質領域の幅は、２μm〜３０μmであることを特徴とする請求項１に記載の半導体基板。
  7. 前記非晶質領域の厚さは、１Å〜５０００Åであることを特徴とする請求項１に記載の半導体基板。
  8. 前記結晶質領域の幅は、１μm〜２０μmであることを特徴とする請求項１に記載の半導体基板。
  9. 前記非晶質領域および結晶質領域は、反復して交互に形成されることによるストライプパターンにより形成されることを特徴とする請求項１に記載の半導体基板。
  10. 前記ストライプパターンは、＜１−１００＞方向に形成されることを特徴とする請求項９に記載の半導体基板。
  11. 前記側面成長は、＜１１−２０＞方向に進められることを特徴とする請求項１に記載の半導体基板。
  12. 前記第１半導体層は、１０８〜１０１０／cm2の欠陥密度を有することを特徴とする請求項１に記載の半導体基板。
  13. 前記第２半導体層は、１０４〜１０７／cm2の欠陥密度を有することを特徴とする請求項３に記載の半導体基板。
  14. 前記垂直成長部は、１０８〜１０１０／cm2の欠陥密度を有することを特徴とする請求項１３に記載の半導体基板。
  15. 前記側面成長部は、１０４〜１０７／cm2の欠陥密度を含むことを特徴とする請求項１３に記載の半導体基板。
  16. 前記第１半導体層および第２半導体層は、窒化物半導体により形成されることを特徴とする請求項４に記載の半導体基板。
  17. III−Ｖ族半導体またはII−VI族半導体からなる第１半導体層を成長基板上に結晶成長させる工程と、
    前記第１半導体層の表面上に非晶質構造を有する非晶質領域と結晶構造を有する結晶質領域とを形成する工程と、
    前記非晶質領域をマスクとして利用し、前記結晶質領域をシードとして利用して、前記結晶質領域を結晶成長させることにより、前記第１半導体層上に第１半導体層より低い欠陥密度を有する第２半導体層を形成する工程と、
    を含むことを特徴とする半導体基板の製造方法。
  18. 前記非晶質領域は、前記第１半導体層の表面上に局部的にイオン衝撃を加えることにより形成されることを特徴とする請求項１７に記載の半導体基板の製造方法。
  19. 前記第２半導体層は、ＭＯＣＶＤによって前記結晶質領域を結晶成長させることにより形成されることを特徴とする請求項１７に記載の半導体基板の製造方法。
  20. 前記第１半導体層の表面上に非晶質領域と結晶質領域とを形成する工程は、
    前記第１半導体層上に第１半導体層の上面を局部的に露出させるポストパターン、ドットパターン、またはストライプパターンのマスク層を形成する工程と、
    前記マスク層のパターン上から前記第１半導体層の露出された上面にイオン衝撃を加え、前記イオン衝撃による損傷によって非晶質領域を形成する工程と、
    前記マスク層を除去し、非衝撃によって形成された結晶質領域を露出させる工程と、
    を含むことを特徴とする請求項１７に記載の半導体基板の製造方法。
  21. 前記マスク層は、フォトレジストまたは金属物質で形成されることを特徴とする請求項２０に記載の半導体基板の製造方法。
  22. 前記ストライプパターンは、＜１−１００＞方向に形成されることを特徴とする請求項２０に記載の半導体基板の製造方法。
  23. 前記非晶質領域を形成する工程は、さらに、前記イオン衝撃を加えて前記第１半導体層の露出された上面から０.１μmないし４μmの深さをエッチングする工程を含み、そのエッチングされた面上に非晶質領域を形成することを特徴とする請求項２０に記載の半導体基板の製造方法。
  24. 前記成長基板は、サファイア、６Ｈ−ＳｉＣ、ＭｇＡｌ２Ｏ３、Ｓｉ（１１１）およびＺｎＯからなる群から選択されたいずれか一つで形成されたことを特徴とする請求項１７に記載の半導体基板の製造方法。
  25. 前記III−Ｖ族半導体物質は、ＧａＮ、ＧａＡｓおよびＩｎＰから選択されたいずれか一つを含むことを特徴とする請求項１７に記載の半導体基板の製造方法。
  26. 前記イオン衝撃のためのイオンソースは、Ｂ、Ｐ、Ａｓ、Ｓｂ、ＢＦ２、Ｉｎ、Ａｒ、Ｎ、およびＺｎからなる群から選択された少なくともいずれか一つのイオンを含むことを特徴とする請求項１８に記載の半導体基板の製造方法。
  27. 前記イオン衝撃は、１０−５Ｔｏｒｒ以下の真空圧力下で行われることを特徴とする請求項１８に記載の半導体基板の製造方法。
  28. 前記イオン衝撃のためのイオンソースは、ＲＦイオンソース、放電タイプイオンソース、表面イオンソースまたは熱電子ソースであることを特徴とする請求項１８に記載の半導体基板の製造方法。
  29. 前記第１半導体層の厚さは、１μm〜５μmに形成されることを特徴とする請求項１７に記載の半導体基板の製造方法。
  30. 前記非晶質領域の幅は、２μm〜３０μmに形成されることを特徴とする請求項１７に記載の半導体基板の製造方法。
  31. 前記非晶質領域の厚さは、１Å〜５０００Åに形成されることを特徴とする請求項１７に記載の半導体基板の製造方法。
  32. 前記結晶質領域の幅は、１μm〜２０μmに形成されることを特徴とする請求項１７に記載の半導体基板の製造方法。
  33. 前記非晶質領域および前記結晶質領域は、反復して交互に形成されることによるストライプパターンで形成されることを特徴とする請求項１７に記載の半導体基板の製造方法。
  34. 前記ストライプパターンは、＜１−１００＞方向に形成されることを特徴とする請求項３３に記載の半導体基板の製造方法。
  35. 前記結晶質領域を＜１１−２０＞方向に成長させて前記第２半導体層を形成することを特徴とする請求項１７に記載の半導体基板の製造方法。
  36. 前記第１半導体層は、１０８〜１０１０／cm2の欠陥密度を有することを特徴とする請求項１７に記載の半導体基板の製造方法。
  37. 前記第２半導体層は、１０４〜１０７／cm2の欠陥密度を有することを特徴とする請求項１７に記載の半導体基板の製造方法。
  38. 前記第１半導体層および第２半導体層は、窒化物半導体で形成されることを特徴とする請求項２５に記載の半導体基板の製造方法。
  39. 上面にイオン衝撃による損傷によって形成された非晶質構造を有する非晶質領域と、非衝撃によって形成された結晶構造を有する結晶質領域と、が形成されたIII−Ｖ族半導体またはII−IV族半導体からなる第１半導体層と、
    前記結晶質領域から垂直方向に結晶成長した垂直成長部と、前記垂直成長部から側面方向に結晶成長した側面成長部と、を備えることにより前記第１半導体層上に形成された第２半導体層と、
    前記第２半導体層上に順次積層されたｎ型半導体層、活性層およびｐ型半導体層を有する半導体チップと、
    を備えることを特徴とする半導体発光素子。
  40. III−Ｖ族半導体またはII−VI族半導体からなる第１半導体層を成長基板上に結晶成長させる工程と、
    前記第１半導体層の表面上に局部的にイオン衝撃を加え、衝撃による損傷によって非晶質構造を有する非晶質領域を形成するとともに非衝撃によって結晶構造を有する結晶質領域を形成する工程と、
    前記非晶質領域をマスクとして利用し、前記結晶質領域をシードとして利用して、前記結晶質領域をＭＯＣＶＤによって垂直および側面方向に結晶成長させることにより、前記第１半導体層上に第１半導体層より低い欠陥密度を有する第２半導体層を形成する工程と、
    前記第２半導体層上に順次にｎ型半導体層、活性層およびｐ型半導体層を形成する工程と、
    を含むことを特徴とする半導体発光素子の製造方法。
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