KR100425343B1 - 반도체 기판 제조방법 - Google Patents

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Abstract

반도체 기판 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 GaN 기판에 소정의 깊이를 갖는 요철부를 형성하는 제1 단계 및 상기 GaN 기판상에 상기 요철부를 덮는 GaN 박막을 형성하되, 상기 요철부의 요부의 수직 성장 부분이 측면 성장 부분에 의해 덮여질 수 있을 정도로 측면 성장 속도를 빠르게 하여 상기 GaN 박막을 형성하는 제2 단계를 포함한다.

Description

반도체 기판 제조방법{Method for manufacturing semiconductor substrate}
본 발명은 반도체 기판의 제조 방법에 관한 것으로써, 자세하게는 고 품위의 GaN기판 제조 방법에 관한 것이다.
GaN는 마이크로 일렉트로닉스 디바이스 또는 정밀한 전자소자뿐만 아니라 트랜지스터, 필드 에미터(field emitter), 광소자 등에 널리 사용되는 재료로써, 여러 종류의 화합물 반도체 물질, 예를 들면 AlGaN, InGaN, AlInGaN등을 만드는데 사용된다.
GaN층은 사파이어 기판이나 실리콘 카바이드(SiC) 기판 상에 성장되는 것이 일반적인 방법이다. 그런데, 사파이어 기판이나 실리콘 카바이드 기판의 격자 상수가 GaN층의 그것과 달라 사파이어 기판이나 실리콘 카바이드 기판 상에 성장된 GaN층은 작은 육방 정계의 결정립들을 많이 포함하게 된다. 상기 결정립들은 큰 전위밀도와 장범위의 엑스선(X-ray) 록킹 커브(rocking curve)를 일으키는 뒤틀리고 회전된 분포를 갖는다. 이때의 GaN층의 전위 밀도는 108-10/㎠ 정도이다.
GaN층의 전위 밀도가 낮을수록 GaN층의 응용성은 증가된다. 따라서 GaN층의 전위 밀도를 낮추기 위한 다양한 GaN층 제조 방법이 제시되고 있는데, 도 1 내지 도 5는 그 일 예를 단계별로 나타낸 도면들이고, 도 6 및 도 7은 다른 예를 단계별로 나타낸 도면들이다.
도 1을 참조하면, 사파이어 기판(10, 또는 실리콘 카바이드 기판) 상에 GaN층(12)이 성장된다. 이때, GaN층(12)의 전위 밀도는 108/㎠ 이상이다. 참조번호 13은 결정 결함을 상징적으로 나타낸다. 도 2에 도시된 바와 같이, GaN층(12) 상에 실리콘 산화막 마스크층(14)이 일정한 패턴으로 형성된다. 계속해서, GaN층(12)의 성장이 계속된다. 그러나 이때 실리콘 산화막 마스크층(14) 상으로의 수직방향 성장은 일어나지 않고, 상기 실리콘 산화막 마스크층(14)이 덮이지 않은 노출된 부분에서만 수직방향 성장이 일어나다가 수직방향 성장층의 두께가 상기 실리콘 산화막 마스크층(14) 두께보다 충분히 커질 경우 상기 실리콘 산화막 마스크층(14) 상으로 GaN의 측면 성장이 일어나게 된다. GaN층(12)의 성장이 계속되는 경우에, 도 4에 도시된 바와 같이, 실리콘 산화막 마스크층(14)의 양측에서 측면 성장되어 실리콘 산화막 마스크층(14) 상으로 확장된 GaN층(12)의 계면들이 만나게 된다. 이렇게 해서, GaN층(12) 상에 실리콘 산화막 마스크층(14)의 전면을 덮는 표면이 평탄화된 제2의 GaN층(16)이 형성된다. 이때, 제2의 GaN층(16)이 성장되는 과정에 실리콘 산화막 마스크층(14)이 존재함으로 인해, 제2의 GaN층(16)내에 실리콘 산화막 마스크층(14)의 경계로부터 직상방으로 틸트 계면(Btilt )이 형성된다. 또한, 실리콘 산화막 마스크층(14) 양측에서 성장된 제2의 GaN층(16)이 실리콘 산화막 마스크층(14) 상에서 만나는 부분에 합착(合着, coalesced) 계면(Bc)이 형성된다.
상기한 GaN층 성장 방법에 대한 보다 자세한 내용은 USP6,051,849 by Davis et.al에 기재되어 있다.
제2의 GaN층(16)은 다음과 같은 특징을 나타낸다.
구체적으로, 도 4에서 볼 수 있듯이 제2의 GaN층(16)의 실리콘 산화막 마스크층(14) 상에 형성된 제1 부분(16a)과 실리콘 산화막 마스크층(14) 사이의 노출된 GaN층(12) 상에 형성된 제2 부분(16b) 사이에 전위 밀도 차가 발생된다. 곧, 제1 부분(16a)의 전위 밀도는 GaN층(12)의 그것보다 훨씬 낮은 반면, 제2 부분(16b)의 전위밀도는 GaN층(12)의 그것과 거의 동일함을 알 수 있다. 이러한 결과로부터 GaN층(12)이 측면 성장되는 경우, GaN층(12)의 전위가 전파되지 않고, GaN층(12)의 전위보다 낮은 전위 밀도를 갖는 제2의 GaN층(16)이 형성되는 반면, 수직 성장되는 경우, GaN층(12)의 전위도 함께 전파되어 전위 밀도는 개선되지 않음을 알 수 있다.
다음에는 도 5 및 도 6을 참조하여 GaN층 성장 방법에 대한 종래 기술의 다른 예를 설명한다.
도 5를 참조하면, 사파이어 기판(10, 또는 실리콘 카바이드 기판) 상에 GaN층(12)이 성장된다. GaN층(12)의 소정 영역이 식각되고, 이렇게 해서 노출되는 사파이어 기판(10)에 소정의 깊이를 갖는 트랜치(18)가 형성된다. 이후, 도 6에 도시된 바와 같이 트랜치(18)를 제외한 사파이어 기판(10)의 전면에 GaN층(12)이 형성되어 있는 상태에서, 사파이어 기판(10) 및 GaN층(12) 상으로 제3의 GaN층(20)이 성장된다. 이때, 제3 GaN층(20)은 사파이어 기판(10)의 식각된 부분, 곧 트랜치(18) 영역에서 수직 및 수평 어느 방향으로도 성장되지 않는 반면, 사파이어 기판(10)의 식각되지 않은 부분에서 수직 및 수평 방향으로 성장된다. 이 과정에서, 트랜치(18) 영역에는 제3 GaN층(20)이 형성되지 않으므로, 제3 GaN층(20)이 형성된 후, 트랜치(18)는 보이드(void, 22)로 남게 된다.
상술한 바와 같이, 종래 기술에 의한 GaN층 성장 방법은 사파이어 기판(또는 실리콘 카바이드 기판) 상에 GaN층을 먼저 형성하고, 이를 토대로 GaN층의 전위가 전파되는 것을 방지하기 위해, GaN층 상에 마스크층을 형성하거나 사파이어 기판의 소정 영역에 트랜치를 형성하는 방법으로 전위 밀도가 보다 낮은 GaN층을 성장하는 방법이다.
이러한 종래의 GaN층 성장 방법은 다음과 같은 문제점을 내포하고 있다.
첫째, 도 1 내지 도 4에 도시된 첫 번째 종래 기술의 경우, 제2 GaN층(16)과 실리콘 산화막 마스크층(14) 간의 표면 장력 차이로 인해 제2 GaN층(16)의 결정들이 틸트(tilt)되어, 합착(合着)된 경계에 결함이 형성되며, 또한 이 과정에서 표면에 그루브(groove)가 형성된다.
둘째, 실리콘 산화막 마스크층과 같은 이종 물질이 삽입됨으로써 성장되는 GaN층내 스트레인(strain) 분포가 불균일하게 된다.
셋째, GaN층보다 마스크층으로 사용된 실리콘 산화막(SiO2)의 열전도도가 낮으므로, 소자가 마스크층 위에 형성된 GaN층 상에 형성되는 경우에 해당 소자의 열적 신뢰성이 저하될 수 있다.
넷째, 도 6에 도시된 바와 같이, 성장된 제3 GaN층(20)과 사파이어 기판(10) 사이에 보이드(22)가 형성되는 경우에 제3 GaN층(20) 상에 형성된 소자의 저항이 증가하여 신뢰성이 저하된다.
다섯째, 보이드(22)로 인해 소자의 구조가 취약해질 수 있다.
여섯째, 도 5 및 도 6에 도시된 종래 기술의 경우, 트랜치(18)를 형성하기 위해서는 사파이어 기판(10)을 식각해야 하는데, 사파이어 기판(10)의 식각이 용이하지 않다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 마스크층을 사용하지 않고, 마스크층을 사용하더라도 성장된 반도체 기판의 표면까지 결정 결함이 전파되는 것을 방지하여 고 품위의 반도체 기판을 성장시킬 수 있는 고 품위의 반도체 기판 제조 방법을 제공함에 있다.
도 1 내지 도 4는 종래 기술에 의한 고 품위 GaN기판 제조 방법을 단계별로 나타낸 단면도들이다.
도 5 및 도 6은 다른 종래 기술에 의한 고 품위 GaN기판 제조 방법을 단계별로 나타낸 단면도들이다.
도 7 내지 도 10은 본 발명의 제1 실시예에 의한 고 품위 반도체 기판 제조 방법을 단계별로 나타낸 단면도들이다.
도 11 및 도 12는 본 발명의 제2 실시예에 의한 고 품위 반도체 기판 제조 방법을 단계별로 나타낸 단면도들이다.
도 13 내지 도 17은 본 발명의 제3 실시예에 의한 고 품위 반도체 기판 제조 방법을 단계별로 나타낸 단면도들이다.
도 18 내지 도 20은 각각 본 발명의 제1 내지 제3 실시예에 의한 고 품위 반도체 기판 제조 방법으로 제조한 GaN기판의 결정 결함을 마이크로 피엘 맵핑을 이용하여 분석한 결과를 나타낸 사진들이다.
*도면의 주요 부분에 대한 부호설명*
40:제1 반도체 기판 42:트랜치
44:마스크 46, 48, 52:제2 반도체 기판
46a, 48a, 52a:성장 초기의 제2 반도체 기판
50, 51:제1 및 제2 요철부 41:결정 결함
50c:요(凹)부 S1:상부면
S2:경사면 A:트랜치 영역
B:트랜치 둘레의 기판 영역
50a, 50b:제1 및 제2 철부 Bc:합착(合着)계면
Btilt:틸트 계면
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 반도체 기판에 요철부를 형성하는 제1 단계와, 상기 제1 반도체 기판 상에 상기 요철부를 덮는 제2 반도체 기판을 형성하되, 상기 요부의 수직 성장 부분이 측면 성장 부분에 의해 덮여질 수 있을 정도로 측면 성장 속도를 빠르게 하여 상기 제1 반도체 기판을 성장시켜 형성하는 제2 단계를 포함하는 것을 특징으로 하는 고 품위 반도체 기판 제조 방법을 제공한다.
이때, 상기 제1 단계는 상기 제1 반도체 기판 상에 트랜치를 형성하는 단계이고, 상기 제2 단계는 상기 트랜치 둘레의 상기 제1 반도체 기판 상에 마스크를 형성하는 단계를 더 포함한다.
또, 상기 제1 단계는 상기 제1 반도체 기판에 제1 요철부를 형성하는 단계와, 상기 제1 요철부를 제2 요철부로 변형하는 단계이다.
상기 제1 반도체 기판은 III-V족 화합물 반도체 기판으로 형성하되, 바람직하게는 GaN기판으로 형성한다.
상기 제1 요철부는 상부면과 이 면에 접하는 경사면으로 구성된 표면을 갖는 철부와 그 사이의 요부로 구성되도록 형성하고, 상기 제2 요철부는 상기 상부면과 상기 경사면으로 구성된 표면을 갖는 상기 철부를 첨두 부분을 갖는 피라미드 형상의 철부와 그 사이의 요부로 구성되도록 형성한다.
이러한 본 발명을 이용하면, 하부 반도체 기판의 전위밀도가 상부 반도체 기판으로 전파되는 것을 방지할 수 있어 상기 하부 반도체 기판보다 전위밀도가 낮은 상부 반도체 기판을 얻을 수 있고, 상부 반도체 기판에서 전위 밀도가 낮은 영역도 종래에 비해 훨씬 넓어진다.
이하, 본 발명의 실시예에 의한 고 품위 반도체 기판 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층의 두께나 영역들의 형상은 명세서의 명확성을 위해 과장되게 도시된 것이다. 또, 하기 각 실시예에서 반도체 기판의 베이스가 되는 제1 반도체 기판과 제1 반도체 기판 상에 형성되는 제2 반도체 기판은 동일한 반도체 기판이기 때문에 성장 후에 구분되지 않지만, 설명과 도시의 편의 상, 베이스 반도체 기판인 제1 반도체 기판과 이것으로부터 성장된 제2 반도체 기판을 구분하여 설명하고, 도면에도 구분하여 도시한다.
<제1 실시예>
도 7에 도시한 바와 같이, 제1 반도체 기판(40)에 소정의 깊이로 트랜치(42)를 형성한다. 제1 반도체 기판(40)은 III-V족 화합물 반도체 기판으로 형성하되, 질화물 반도체 기판으로 형성하는 것이 바람직하며, 더욱 바람직하게는 전위밀도를 107/㎠ 이하로 낮춘 갈륨 나이트라이드(GaN) 기판으로 형성한다. 참조번호 41은 제1 반도체 기판(40)에 내재된 결정 결함(41)을 상징적으로 나타낸다.
도 8을 참조하면, 트랜치(42) 둘레의 제1 반도체 기판(40) 상에 마스크(44)를 형성한다. 마스크(44)는 산화막 마스크, 예컨대 실리콘 산화막(SiO2)마스크, 또는 질화막(SiNx) 마스크로 형성하는 것이 바람직하다. 이러한 마스크(44)의 사용으로 후속 공정에서 제1 반도체 기판(40)으로부터 그 위에 형성되는 기판으로 전위밀도가 전파되는 것이 방지될 수 있다.
계속해서, 마스크(44)가 형성된 제1 반도체 기판(40)을 성장시키되, 수직 방향의 성장보다 측면 성장률을 빠르게 한 성장 조건으로 성장시키는 것이 바람직하다. 이렇게 해서, 도 9에 도시한 바와 같이, 초기의 제2 반도체 기판(46a)이 마스크(44) 양쪽에 형성된 트랜치(42) 측면에서부터 성장되어 일부가 마스크(44) 상으로 측면 성장된다.
도 9에서 볼 수 있듯이, 측면 성장률이 바닥 성장률보다 빠르므로,트랜치(42) 바닥으로부터 성장되는 부분이 제1 반도체 기판(40)의 표면에 도달되기 전에 트랜치 양 측면에서 성장된 부분이 먼저 만나게 된다. 곧, 트랜치(42) 바닥으로부터 수직 성장된 부분은 트랜치(42)측면으로부터 성장된 부분에 의해 덮여지게 된다. 이렇게 해서, 수직 성장 부분을 따라 결정 결함이 전파되는 것이 차단된다. 또한, 트랜치(42) 사이의 제1 반도체 기판(40)의 결정 결함은 마스크(44)로 인해 차단된다. 이렇게 해서, 제1 반도체 기판(40) 상에 형성된 기판은 제1 반도체 기판(40)과 동일한 반도체 기판이되, 전위 밀도는 그 보다 훨씬 낮은 반도체 기판이 되고, 전위 밀도가 낮은 영역도 제1 반도체 기판(40)보다 훨씬 넓어지게 된다.
제1 반도체 기판(40)의 성장을 계속하면, 도 10에 도시한 바와 같이, 상기한 특성을 갖는 제2 반도체 기판(46)이 형성된다. 그러나, 마스크(44) 가장자리에서 직상방으로 틸트계면(Btilt)이 형성되는데, 이것은 제2 반도체 기판(46)과 마스크의 상호 작용에 기인한 것이다. 또, 초기의 제2 반도체 기판(46a)의 계면이 만나는 부분에도 합착 계면(Bc)이 직상방으로 형성된다.
<제2 실시예>
제1 실시예와 동일한 부재에 대해서는 동일한 참조번호를 사용한다.
도 11 및 도 12에 단계적으로 도시한 바와 같이, 트랜치(42) 둘레의 제1 반도체 기판(40) 상에 마스크(44, 도 8 참조)가 형성되지 않은 것을 제외하고는 제1 실시예에 의한 반도체 기판 성장 조건 및 과정이 동일하다. 곧, 측면 성장률이 수직 성장률보다 훨씬 높은 성장 조건하에서 제1 반도체 기판(40)을 성장시키는 것이 바람직하다. 이에 따라, 트랜치(42)의 측면 성장률이 바닥 성장률에 비해 훨씬 높아져서, 제1 반도체 기판(40)이 트랜치(42)의 측면을 통해서 측면 성장된 부분의 두께가 트랜치(42) 바닥을 통해서 수직 성장된 부분이나 제1 반도체 기판(40)의 트랜치(42)가 형성되지 않은 부분에 성장된 부분의 두께보다 훨씬 두껍다.
도 12에 도시한 바와 같이, 제1 반도체 기판(40) 상으로 성장된 제2 반도체 기판(48)에서 트랜치(42) 영역에 대응하는 제1 부분(A)의 전위밀도는 제1 실시예에서 기술한 바와 같은 이유로 제1 반도체 기판(40)으로부터 결정결함이 전파되지 않기 때문에 제1 반도체 기판(40)보다 훨씬 낮지만, 트랜치(42) 둘레의 제1 반도체 기판(40)에 대응하는 제2 부분(B)의 전위 밀도는 트랜치(42) 둘레의 제1 반도체 기판(40) 상에 마스크가 존재하는 관계로 제1 반도체 기판(40)으로부터 결정 결함이 그대로 전파되어 제1 반도체 기판(40)의 전위 밀도와 같아지게 된다.
그러나, 제1 실시예와 달리 제1 및 제2 반도체 기판(40, 48) 사이에 마스크가 존재하지 않으므로, 제2 반도체 기판(48)과 마스크의 상호 작용에 의한 틸트(tilt)영역이 형성되지 않는 이점이 있고, 틸트 영역이 형성되지 않으므로 합착 계면에 결함이 형성되는 것과 이 과정에서 표면에 그루브(groove)가 형성되는 것이 방지되는 이점도 있다. 또한, 마스크는 제1 및 제2 반도체 기판(40, 48)과 물성이 다른 이종의 물질인데, 이러한 물질이 제1 및 제2 반도체 기판(40, 48) 사이에 형성되지 않기 때문에 제2 반도체 기판(48)내의 스트레인 분포가 균일해지는 이점도 있다.
도 11은 트랜치(42)가 형성된 제1 반도체 기판(40) 상으로 초기의 제2 반도체 기판(48a)이 성장되는 과정의 한 순간을 보여준다. 초기의 제2 반도체기판(48a)이 트랜치(42)의 일부를 채우고 있고, 트랜치(42) 둘레의 제1 반도체 기판(40)을 얇은 두께로 덮고 있음을 볼 수 있다.
<제3 실시예>
베이스가 되는 반도체 기판에 형성되는 요철의 형태가 제1 및 제2 실시예와 전혀 다른 것에 특징이 있다. 제1 및 제2 실시예와 동일한 부재에 대해서는 동일한 참조번호를 사용하고, 그에 대한 자세한 설명은 생략한다.
구체적으로, 도 13에 도시한 바와 같이, 제1 반도체 기판(40)을 준비한 다음, 제1 반도체 기판(40)을 소정의 조건하에서 식각하여 도 14에 도시한 바와 같이 제1 요철부(50)를 형성한다. 제1 요철부(50)에서 제1 철부(50a)의 표면은 상부면(S1)과 이에 접하는 경사면(S2)으로 구성되어 있다.
계속해서, 제1 요철부(50)를 도 15에 도시한 바와 같이 첨두 부분을 갖는 피라미드 형상의 제2 철부(50b)를 갖는 제2 요철부(51)로 변형한다. 이것은 식각 방식 또는 성장 방식으로 가능하다.
곧, 제1 요철부(50)가 형성된 제1 반도체 기판(40)의 전면을 식각하여 제1 요철부(50)를 제2 요철부(51)로 형성한다. 이때, 상기 식각은 제1 요철부(50)의 형태가 피라미드 형태 또는 최대한 이에 가까운 형태가 되는 식각 조건하에서 실시하는 것이 바람직하다.
상기 성장 방식은 제1 반도체 기판(40)의 성장 조건을 조절하여 제1 요철부(50)를 제2 요철부(51)로 변형하는 방식이다.
구체적으로, 제1 요철부(50)가 형성된 제1 반도체 기판(40)을 900℃∼1100℃, 바람직하게는 950℃∼1050℃에서 성장시킴으로써, 제1 요철부(50)를 피라미드 형상의 제2 철부(50b)를 갖는 제2 요철부(51)로 변형할 수 있다.
이와 같이, 표면에 피라미드 형상으로써 첨두 부분을 갖는 제2 철부(50b)와 그 사이의 요부(50c)로 구성된 제2 요철부(51)가 형성된 제1 반도체 기판(40)을 성장시켜 도 17에 도시한 바와 같이 제1 반도체 기판(40) 상에 제2 요철부(51)를 덮는 제2 반도체 기판(52)을 형성한다. 이때, 제2 반도체 기판(52)은 수직 성장률에 비해 측면 성장률이 훨씬 빠른 성장 조건하에서 제1 반도체 기판(40) 상에 소오스 가스를 공급하여 성장시키는 것이 바람직하다. 이렇게 하면, 제2 철부(50b)의 첨두에서만 제1 반도체 기판(40)의 전위가 제2 반도체 기판(52)의 표면까지 전파되고, 나머지 부분의 전위들은 성장면을 따라 옆으로 휘어지게 된다. 이에 따라, 전위밀도가 제1 반도체 기판(40)보다 훨씬 낮은 고 품위의 제2 반도체 기판(52)을 얻을 수 있다. 제2 반도체 기판(52)의 성장 조건은 제1 실시예의 제2 반도체 기판(46, 도 10 참조)의 성장 조건과 동일하다.
도 16은 도 15에 도시한 제1 반도체 기판(40)의 제2 요철부(51) 상으로 초기의 제2 반도체 기판(52a)이 성장되는 과정의 한 순간을 보여준다. 초기의 제2 반도체 기판(52a)이 제2 요철부(51) 전면에 얇게 성장된 것을 볼 수 있다.
한편, 본 발명자는 본 발명의 제1 내지 제3 실시예에 따라 형성한 제2 반도체 기판(46, 48, 52)내의 결정 결함 분포를 분석하기 위해, 마이크로 피엘 맵핑(micro PL mapping)을 실시하였다.
이 결과는 도 18 내지 도 20에 도시하였는데, 도 18은 제1 실시예에 따라 형성한 제2 반도체 기판(46)의 결정 결함 분석 결과를, 도 19 및 도 20은 각각 제2 및 제3 실시예에 의한 제2 반도체 기판(48, 52)의 결정 결함 분석 결과를 나타낸 도면이다.
도 18을 참조하면, 밝은 부분(P1)은 측면 성장이 일어나 결함이 적어진 트랜치 영역이고, 어두운 부분(P2)은 트랜치 사이의 기판에 해당하는 영역이다.
도 19에서도 밝고 어두운 줄무늬(P3, P4)를 볼 수 있는데, 밝은 줄무늬는 또한 트랜치 영역에서 측면 성장으로 인한 결함 감소를 의미한다. 또한, 엑스 선 록킹 커브를 관찰한 결과 약 150sec 정도의 반치폭(FWHM:Full Width at Half Maximum)을 갖는 단일 피크를 관찰할 수 있었는데, 이것은 제2 반도체 기판에 틸트 영역이 없고 결정성이 우수함을 나타낸다.
계속해서, 도 20을 참조하면, 역시 밝고 어두운 줄무늬(P5, P6)를 관찰할 수 있는데, 어두운 부분(P6)에 비해 밝은 부분(P5)의 세기가 높음을 알 수 있다. 또한, 도 18 및 도 19에 비해 밝은 부분(P5)이 훨씬 넓음을 알 수 있다. 이것으로부터, 제3 실시예에 따라 반도체 기판을 성장시키는 것이 보다 고 품위의 반도체 기판을 얻을 수 있음을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 베이스가 되는 제1 반도체 기판(40)의 표면에 제1 및 제2 실시예의 트랜치(42)나 제3 실시예의 요철부(50)와 다른 형태의 패턴을 형성한 후, 제2 반도체 기판을 형성할 수 있을수 있고, 트랜치(42) 형성용 마스크를 사용하여 트랜치(42)를 형성한 후, 상기 마스크를 트랜치(42) 둘레의 기판을 덮는 마스크(44) 대용으로 사용할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 기판으로 결함이 낮은 GaN 기판을 사용하고 이 위에 보다 결함이 낮은 GaN층을 제조하는 것을 특징으로 하는 GaN 기판 제조 방법을 제공하면서, 실리콘 산화막이나 실리콘 질화막과 같은 성장 반도체 기판과 물성이 다른 이종 물질층을 사용하지 않으므로, 이종 물질층 포함에 따른 틸트 문제를 해결할 수 있고, 스트레인 분포를 균일하게 할 수 있으며, 열전도도를 균일하게 하여 성장면의 균일성을 확보함으로써 소자의 저항도 줄일 수 있다. 또, 기판과 그 위에 성장되는 물질층이 동종이므로, 기판에 식각된 부분이 있더라도 이 부분에서 수직 방향으로의 성장이 일어나고, 그 결과 GaN층 내에 보이드가 형성되는 것을 방지할 수 있다. 이 결과, 소자의 크랙 가능성이 낮아져서 소자의 구조적으로 안정화시킬 수 있다. 또, 기판으로써, 사파이어 기판이나 실리콘 카바이드 기판이 아닌 성장할 반도체 기판과 동종의 반도체 기판, 예컨대 GaN기판을 사용하므로 종래의 기판 식각과 관련된 문제를 해소함과 아울러 결함 밀도가 보다 낮은 GaN층을 형성할 수 있다.

Claims (11)

  1. GaN 기판 자체에 소정 깊이를 갖는 요철부를 형성하는 제1 단계; 및
    상기 요철부가 형성된 GaN 기판 상에 상기 요철부를 덮는 GaN 박막을 형성하되,
    상기 요철부의 요부의 수직 성장 부분이 측면 성장 부분에 의해 덮여질 수 있을 정도로 측면 성장 속도를 빠르게 하여 상기 GaN 박막을 형성하는 제2 단계를 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  2. 제 1 항에 있어서, 상기 GaN 기판은 사파이어 기판 또는 실리콘 카바이드 기판 상에 형성하는 것을 특징으로 하는 반도체 기판 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 단계는 상기 GaN 기판 상에 트랜치를 형성하는 단계인 것을 특징으로 하는 반도체 기판 제조 방법.
  4. 제 3 항에 있어서, 상기 제2 단계는 상기 트랜치 둘레의 상기 GaN 기판 상에 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 단계는 상기 GaN 기판에 제1 요철부를 형성하는 단계; 및
    상기 제1 요철부를 제1 요철부의 제1 철부와 다른 제2 철부를 갖는 제2 요철부로 변형하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 제조 방법.
  6. 제 5 항에 있어서, 상기 제1 요철부를 상기 제2 요철부로 변형하는 단계는 상기 제1 요철부가 형성된 상기 GaN기판을 소정의 온도에서 성장시켜 상기 제1 철부를 피라미드 형상으로 변형하는 단계인 것을 특징으로 하는 반도체 기판 제조 방법.
  7. 제 5 항에 있어서, 상기 제1 요철부를 상기 제2 요철부로 변형하는 단계는 상기 제1 철부를 상기 제2 철부로 변형하기 위해 상기 제1 요철부를 식각하는 단계인 것을 특징으로 하는 반도체 기판 제조 방법.
  8. 제 4 항에 있어서, 상기 마스크는 산화막 마스크 또는 질화막 마스크로 형성하는 것을 특징으로 하는 반도체 기판 제조 방법.
  9. 제 5 항에 있어서, 상기 제1 요철부는 상부면과 이 면에 접하는 경사면으로 구성된 표면을 갖는 상기 제1 철부와 그 사이의 요부로 구성되도록 형성하는 것을 특징으로 하는 반도체 기판 제조 방법.
  10. 제 9 항에 있어서, 상기 제2 요철부는 상기 상부면과 상기 경사면으로 구성된 표면을 갖는 상기 철부를 첨두 부분을 갖는 피라미드 형상의 철부와 그 사이의 요부로 구성되도록 형성하는 것을 특징으로 하는 반도체 기판 제조 방법.
  11. 제 6 항에 있어서, 상기 GaN 기판은 900℃∼1100℃의 온도 범위에서 성장시키는 것을 특징으로 하는 반도체 기판 제조 방법.
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