KR20180070781A - 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법 - Google Patents

질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20180070781A
KR20180070781A KR1020160172827A KR20160172827A KR20180070781A KR 20180070781 A KR20180070781 A KR 20180070781A KR 1020160172827 A KR1020160172827 A KR 1020160172827A KR 20160172827 A KR20160172827 A KR 20160172827A KR 20180070781 A KR20180070781 A KR 20180070781A
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
layer
process chamber
semiconductor layer
growth substrate
Prior art date
Application number
KR1020160172827A
Other languages
English (en)
Inventor
탁영조
강삼묵
김미현
김준연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160172827A priority Critical patent/KR20180070781A/ko
Priority to US15/656,305 priority patent/US10229831B2/en
Publication of KR20180070781A publication Critical patent/KR20180070781A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/205—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy using reduction or decomposition of a gaseous compound yielding a solid condensate, i.e. chemical deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10323—Aluminium nitride [AlN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10344—Aluminium gallium nitride [AlGaN]

Abstract

본 발명의 실시예들에 따른 질화물 반도체 기판의 제조 방법은 제 1 공정 챔버에서 성장 기판의 일면 상에 버퍼층을 형성하는 것을 포함하고, 상기 버퍼층은 상기 성장 기판을 상기 일면이 볼록한 형상(convex shape)을 갖도록 변형시킨다. 상기 제 1 공정 챔버에서 상기 버퍼층 상에 제 1 질화물 반도체층을 성장시키고, 제 2 공정 챔버에서 제 1 질화물 반도체층 상에 제 2 질화물 반도체층을 성장시키고, 상기 제 2 공정 챔버에서 상기 성장 기판을 제거한다.

Description

질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법{Method of forming nitride semiconductor substrate and method of forming semiconductor device}
본 발명은 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 질화물 반도체 기판의 형성 시 발생하는 응력을 제어하기 위한 방법에 관한 것이다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어 기판이 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 사파이어 기판을 대구경으로 에피 성장 시, 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, 사파이어 기판 대신 이종 반도체 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. 일 예로, 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대면적의 박막 성장이 가능하다.
그러나, 이종 반도체 기판에 질화물 박막을 성장 시, 기판과 박막 사이의 격자 상수 불일치로 인해 전위 밀도(dislocation density)가 커지고, 열팽창 계수의 차이에 의해 생기는 인장응력으로 인해 크랙(crack)이 발생될 수 있다. 이에 따라, 이종 반도체 기판 상에 높은 결정성을 가지며 크랙이 발생되지 않는 질화물박막층을 성장시키기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 질화물 반도체 기판의 형성시 발생하는 응력을 제어하는 방법을 제공하는 것이다.
본 발명의 개념에 따른 질화물 반도체 기판의 제조 형성 방법은 제 1 공정 챔버에서 성장 기판의 일면 상에 버퍼층을 형성하는 것, 상기 버퍼층은 상기 성장 기판을 상기 일면이 볼록한 형상(convex shape)을 갖도록 변형시키고; 상기 제 1 공정 챔버에서 상기 버퍼층 상에 제 1 질화물 반도체층을 성장시키는 것; 제 2 공정 챔버에서 제 1 질화물 반도체층 상에 제 2 질화물 반도체층을 성장시키는 것; 및 상기 제 2 공정 챔버에서 상기 성장 기판을 제거하는 것을 포함할 수 있다.
본 발명의 개념에 따른 질화물 반도체 기판의 제조 형성 방법은 성장 기판 상에 버퍼층을 형성하는 제 1 단계; 상기 버퍼층 상에 제 1 질화물 반도체층을 형성하는 제 2 단계; 상기 제 1 질화물 반도체층 상에 제 2 질화물 반도체층을 형성하는 제 3 단계; 및 상기 성장 기판을 제거하는 제 4 단계를 포함하고, 상기 제 1 및 제 2 단계들은 제 1 공정 챔버에서 수행되고, 상기 제 3 및 제 4 단계들은 제 2 공정 챔버에서 수행되고, 상기 버퍼층은 상기 성장 기판의 에지에 상기 성장 기판의 중심축과 평행하는 제 1 방향으로 제 1 변형력을 인가하고, 상기 제 1 및 제 2 질화물 반도체층들은 상기 제 1 방향과 반대 방향인 제 2 방향으로 상기 성장 기판의 에지에 제 2 변형력을 인가하고, 상기 제 1 변형력과 상기 제 2 변형력의 크기는 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 질화물 반도체 기판의 성장 시, 격자 상수 및 열 팽창 계수의 차이에 기인하는 기판의 휨을 완화할 수 있다. 보다 상세하게는, 질화갈륨 성장 시 발생되는 응력의 크기에 상응하고 반대 방향인 응력을 버퍼층을 통하여 제공함으로 평평한 표면을 갖는 질화물 반도체 기판을 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 질화물 반도체 기판의 제조 방법의 공정 흐름도이다.
도 2 내지 도 6은 본 발명의 실시예들에 따른 질화물 반도체 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 버퍼층을 설명하기 위한 단면도들이다.
도 8은 질화물 반도체층의 표면 처리 공정을 설명하기 위한 단면도이다.
도 9는 성장 기판의 상면에 형성된 소성 변형을 보여주는 TEM 사진이다.
도 10은 본 발명의 실시예들에 따른 HVPE 장비의 개념도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다.
도 1은 본 발명의 실시예들에 따른 질화물 반도체 기판의 제조 방법의 공정 흐름도이다. 도 2 내지 도 6은 본 발명의 실시예들에 따른 질화물 반도체 기판의 제조 방법을 설명하기 위한 단면도들이다. 도 7a 및 도 7b는 버퍼층을 설명하기 위한 단면도들이다. 도 8은 질화물 반도체층의 표면 처리 공정을 설명하기 위한 단면도이다. 도 9는 성장 기판의 상면에 형성된 소성 변형을 보여주는 TEM 사진이다.
도 1 및 도 2를 참조하여, 제 1 공정 챔버에서 성장 기판(10) 상에 버퍼층(20)이 형성될 수 있다(S1). 상기 성장 기판(10)은 이하 설명될 질화물 반도체층과 다른 반도체 물질로 형성된 기판일 수 있다. 상기 성장 기판(10)의 격자 상수는 상기 질화물 반도체층보다 작을 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 성장 기판(10)은 실리콘 기판, SiC 기판, 및 GaAs 기판 중 하나일 수 있다. 이하, 상기 성장 기판(10)은 실리콘 웨이퍼를 기준으로 설명되나 이에 한정되지 않는다. 상기 성장 기판(10)은 평평한 제 1 면(10a) 및 제 2 면(10b)을 가질 수 있다.
상기 버퍼층(20)은 이하 설명될 질화물 반도체층의 성장 방법과 상이한 형성 방법으로 형성될 수 있다. 일 예로, 상기 버퍼층(20)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), 및 MOVPE(Metal Organic Vapor Phase Epitaxy) 중 하나로 형성될 수 있으며, 상기 제 1 공정 챔버는 이와 같은 공정들을 수행하기 위한 공정 챔버일 수 있다. 상기 버퍼층(20)의 형성은 약 100℃ 내지 1200℃ 에서 수행될 수 있다.
상기 버퍼층(20)은 그 아래의 성장 기판(10)에 응력을 가할 수 있다. 보다 상세하게, 상기 버퍼층(20)에는 압축 응력이 가해지며, 이에 인접한 상기 성장 기판(10)의 상부에는 상대적으로 인장 응력이 가해질 수 있다. 상기 버퍼층(20)은 상기 성장 기판(10)의 제 1 면(10a)이 양의 곡률 (positive curvature)를 갖도록 변형시킬 수 있다. 그 결과, 상기 성장 기판(10)의 중심축(CX)으로부터 가장 먼 상기 성장 기판(10)의 에지부에는 아래 방향(이하, D1 방향), 즉, 상기 버퍼층(20)이 형성된 제 1 면(10a)의 반대면인 제 2 면(10b) 방향으로 제 1 변형력(F1)이 가해진다. 이에 따라, 상기 버퍼층(20)이 형성된 성장 기판(10)은 중심축(CX)이 지나는 중심부에 비하여 에지부가 D1 방향으로 변형될 수 있다. 이와 같은 변형력의 크기는 상기 성장 기판(10)의 에지부와 센터부의 높이 차이(H1)와 비례할 수 있다.
이하, 본 명세서에서 이와 같이 중심부가 에지부에 비하여 상기 버퍼층(20)이 형성된 제 1 면(10a) 방향(이하, D2 방향)으로 돌출된 형상은 볼록한 형상(Convex shape)으로 정의될 수 있다.
도 7a 및 도 7b는 상기 버퍼층(20)을 설명하기 위한 도면들이다. 상기 버퍼층(20)은 BxAlyInzGa1 -x-y- zN (0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)의 조성을 갖는 질화물층일 수 있다. 보다 상세는, 도 7a에 도시된 바와 같이, 상기 버퍼층(20)은 제 1 층(21) 및 제 2 층(22)을 포함할 수 있다. 상기 제 1 층(21)은 결정 성장의 핵을 형성하기 위한 씨드층으로, 상기 성장 기판(10)과 그 위에 형성되는 질화 갈륨(GaN) 층이 직접 접촉 및 반응하여 생기는 멜트 백(melt-back) 현상을 방지할 수 있다. 멜트 백 현상은 반도체 소자의 결정성을 저해할 수 있다. 또한, 상기 제 1 층(21)은 상부에 성장될 제 2 층(22)이 잘 웨팅(wetting)될 수 있게 할 수 있다. 일 예로, 상기 제 1 층(21)은 AlN층일 수 있다. 상기 제 2 층(22)은 상기 제 1 층(21)보다 큰 격자 상수를 갖는 질화물 반도체층일 수 있다. 일 예로, 상기 제 2 층(22)은 AlGaN층일 수 있다. 상기 제 2 층(22) 내에서 알루미늄과 갈륨의 조성 비는 일정하거나, 두께 방향으로 연속적으로 변할 수 있다.
도 7b에 도시된 바와 같이, 상기 버퍼층(20)은 상기 제 1 층(21) 및 상기 제 2 층(22)이 복수 회 반복 적층된 구조일 수 있다. 일 예로, 상기 1 층들(21)은 5 내지 100nm의 두께를 가지고, 상기 제 2 층들(22)은 50 내지 500nm의 두께를 가질 수 있다. 상기 제 1 층(21), 상기 제 2 층(22), 및 상기 버퍼층(20) 전체의 두께의 조절에 의하여 상기 버퍼층(20) 내의 응력이 조절될 수 있다. 복수 회 반복 적층된 버퍼층(20)의 구조에 있어서, 인접한 한 쌍의 1 층(21)과 제 2 층(22)은 그 격자 상수 차이에 의하여 압축 응력을 발생시키고, 복수 회 반복 적층된 상기 1 층(21)과 상기 제 2 층(22)에 의하여 그 아래의 상기 성장 기판(10)에는 인장 응력이 가해질 수 있다. 또한, 상기 압축 / 인장 응력은 격자 상수 차이뿐 아니라, 상기 성장 기판(10)과 상기 버퍼층(20) 사이의 열 팽창 계수의 차이, 및 상기 제 1 층(21)과 상기 제 2 층(22) 사이의 열 팽창 계수의 차이에 의하여 발생될 수 있다.
상기 버퍼층(20)에 의한 응력은 상기 성장 기판(10)에 소성 변형(plastic deformation)을 초래할 수 있다. 일 예로, 상기 버퍼층(20)과 접하는 상기 성장 기판(10)의 상면은 도 9에 도시된 바와 같이 다수의 슬립(slip, SL)이 발생될 수 있다. 이와는 달리, 상기 버퍼층(20)에 의한 응력은 상기 성장 기판(10)에 소성 변형을 발생시키지 않을 수 있다.
도 1 및 도 3을 참조하여, 상기 제 1 공정 챔버 내에서, 상기 버퍼층(20) 상에 제 1 질화물 반도체층(30a)이 형성될 수 있다. 상기 제 1 질화물 반도체층(30a)은 상기 버퍼층(20)과 동일한 챔버에서 동일한 방식으로 성장될 수 있다. 상기 제 1 질화물 반도체층(30a)의 두께는 상기 버퍼층(20)의 두께의 약 80% 내지 200%일 수 있다. 일 예로, 상기 제 1 질화물 반도체층(30a)은 GaN층일 수 있다. 상기 제 1 질화물 반도체층(30a)은 상부와 하부의 결함 밀도 차이 및 관통 전위 꺾임(inclination)에 의하여 내부에 인장 응력이 형성될 수 있다. 그 결과, 상기 제 1 변형력(F1)은 감소되어 제 2 변형력(F2)이 될 수 있다. 상기 제 2 변형력(F2)은 상기 제 1변형력(F1)의 약 80% 내지 95%일 수 있다. 상기 성장 기판(10)의 에지부와 센터부의 높이 차이(H2)는 상기 제 1 질화물 반도체층(30a)의 형성 전의 높이 차이(H1)보다 줄어들 수 있다.
추가적으로, 상기 제 1 질화물 반도체층(30a) 상에 이후 질화물 반도체층의 3차원적 성장 및 결정 결함 감소를 위한 표면 처리 공정을 수행할 수 있다. 도 8을 참조하면, 상기 제 1 질화물 반도체층(30a) 상에 실란 처리(silane treatment)를 수행하여 실리콘 질화막(35)이 형성될 수 있다. 상기 실리콘 질화막(35)은 수 옹스트롱 정도의 얇은 마스킹층으로 상기 제 1 질화물 반도체층(30a)의 상면을 랜덤하게 덮고 국부적으로 노출하며, 이후의 질화물 반도체층의 수직 성장을 유도할 수 있다. 상기 실란 처리는 상기 버퍼층 및 상기 제 1 질화물 반도체층(30a)이 형성된 상기 제 1 공정 챔버 내에서 수행될 수 있다. 상기 실란 처리는 N2 또는 H2 등의 캐리어 가스와 함께 SiH4 및 NH3를 고온에서 상기 제 1 공정 챔버 내에 주입하여 수행될 수 있다. 일 예로, 상기 실란 처리는 약 500 내지 약 1200℃ 에서 수행될 수 있다. 상기 실란 처리 시, 상기 제 1 질화물 반도체층(30a)의 표면에 노출된 관통 전위들에서 우선적으로 에칭이 진행되어 관통 전위들의 추가적인 성장이 억제될 수 있다.
상기 실란 처리 이후, 상기 제 1 공정 챔버 내에서 추가적인 질화물 반도체층이 형성될 수 있다. 이후, 상기 추가적인 질화물 반도체층의 습식 식각이 수행되어 도 8에 도시된 것과 같은 질화물 반도체 패턴들(30c)이 형성될 수 있다. 상기 습식 식각 시, 상기 추가적인 질화물 반도체층의 표면에 노출된 관통 전위들에서 우선적으로 에칭이 진행되어 관통 전위들의 추가적인 성장이 억제될 수 있다. 또한, 상기 질화물 반도체 패턴들(30c)은 이후 제 2 공정 챔버에서 질화물 반도체층이 3차원적으로 성장되도록 유도할 수 있다. 상기 습식 식각은 황산과수(H2SO4 + H2O2), 인산(H3PO4), 및/또는 수산화 칼륨(KOH)을 사용하여 수행될 수 있다. 상기 습식 식각은 상기 제 1 공정 챔버에서 웨이퍼가 배출된 이후 수행될 수 있다. 다른 실시예에서, 상기 실란 처리 또는 상기 습식 식각 중 하나만 수행될 수 있다. 이하, 설명의 간소화를 위하여 상기 표면 처리 공정 없이 이후 공정이 진행되는 것으로 설명한다.
도 1 및 도 4을 참조하면, 상기 제 1 질화물 반도체층(30a)의 형성이 완료된 후, 상기 성장 기판(10)은 상기 제 1 공정 챔버에서 배출되고 제 1 냉각 공정이 수행될 수 있다(S3). 일 예로, 상기 성장 기판(10)은 상온으로 냉각될 수 있다. 냉각이 진행됨에 따라, 상기 성장 기판(10)과 상기 버퍼층(20) 사이 및/또는 상기 버퍼층(20) 내의 제 1 층(21)과 제 2 층(22) 사이의 열 팽창 계수의 차이에 의한 응력은 완화될 수 있다. 그 결과, 상기 에지부는 D1 방향으로 상기 제 2 변형력(F2)보다 작은 제 3 변형력(F3)을 받게 될 수 있다. 다만, 냉각이 완료된 후에도, 상기 성장 기판(10)의 제 1 면(10a)은 평평하지 않을 수 있다. 상기 성장 기판(10)의 에지부와 센터부의 높이 차이는 도 3의 높이(H2)보다 작은 높이(H3)를 유지할 수 있다. 일 예로 H3는 H2의 약 10% 내지 50%일 수 있다.
도 1 및 도 5를 참조하면, 제 2 공정 챔버에서 상기 제 1 질화물 반도체층(30a) 상에 제 2 질화물 반도체층(30b)이 성장될 수 있다(S4). 이하, 상기 제 1 질화물 반도체층(30a) 및 상기 제 2 질화물 반도체층(30b)을 합쳐 질화물 반도체 기판(30)으로 지칭한다. 상기 제 2 질화물 반도체층(30b)의 두께는 상기 제 1 질화물 반도체층(30a) 두께의 약 4배 내지 10배일 수 있다. 일 예로, 상기 제 2 질화물 반도체층(30b)은 약 100㎛ 내지 2000㎛ 두께로 성장될 수 있다. 상기 제 2 질화물 반도체층(30b)은 HVPE(Hybrid Vapor Phase Epitaxy) 방식으로 성장될 수 있다. 상기 제 2 질화물 반도체층(30b)은 상기 제 1 질화물 반도체층(30a)와 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 2 질화물 반도체층(30b)은 GaN층일 수 있다. 이하 상기 제 2 질화물 반도체층(30b)의 형성 공정이 보다 상세히 설명된다.
도 10은 본 발명의 실시예들에 따른 HVPE 장비(1000)의 개념도이다. 본 장비(1000)는 공정 챔버(200), 상기 공정 챔버(200) 상부에 연결된 소스들(210), 상기 공정 챔버(200)의 측벽에 결합된 히터들(201, 202)을 포함할 수 있다. 제 1 히터(201) 및 제 2 히터(202)는 각각 상기 공정 챔버(200)의 상부 및 하부에 결합되며 별개로 제어될 수 있다. 상기 소스들(210)은 제 1 내지 제 3 소스들(211, 212, 213)을 포함할 수 있으며, 이 중 일부는 캐리어 가스 소스이고, 일부는 성막을 위한 소스들일 수 있다. 일 예로, 상기 제 1 소스(211), 제 2 소스(212) 및 재 3 소스(213)는 각각 N2, NH3, 및 GaCl 소스일 수 있다. 상기 제 3 소스(213)는 HCl과 Ga의 반응을 통하여 GaCl을 형성하고, GaCl 가스를 상기 공정 챔버(200) 내부로 공급할 수 있다.
상기 공정 챔버(200) 내의 서셉터(110) 상에 공정의 대상인 웨이퍼(W)가 배치되고, 상기 히터들(201, 202)을 통하여 가열될 수 있다. 상기 서셉터(110)는 서셉터 지지대(105)에 의하여 지지될 수 있다. 일 예로, 상기 공정 챔버(200)는 약 950 내지 약 1200℃로 가열될 수 있다. 가열에 의하여 상기 웨이퍼(W)는 도 4의 상태로부터 도 3의 상태로 다시 재변형될 수 있다.
도 5에 도시된 바와 같이, 상기 제 2 질화물 반도체층(30b)의 성장이 진행됨에 따라, 성장 기판(10), 버퍼층(20) 및 질화물 반도체 기판(30)을 포함하는 웨이퍼는 실질적으로 평평한 상태로 변형될 수 있다. 즉, 상기 제 2 질화물 반도체층(30b)의 성장에 따라 그 상부 및 하부의 결함 밀도 차이 및 관통 전위 꺾임(inclination)에 의하여 인장 응력의 구배가 발생될 수 있다. 이와 같은 인장 응력의 구배에 의하여 웨이퍼 내에는 상기 제 2 변형력(F2)과 반대 방향(D2 방향)의 제 4 변형력(F4)이 가해질 수 있다. 상기 제 4 변형력(F4)은 상기 제 2 질화물 반도체층(30b)의 두께에 비례할 수 있다. 상기 제 2 변형력(F2)이 없는 경우, 상기 웨이퍼의 에지부는 상기 제 4 변형력(F4)의하여 D2 방향으로 변형되고, 그 결과 상기 웨이퍼는 상술한 볼록한 형상(Convex shape)과 반대 방향의 곡률을 갖는 오목한 형상(Concave shape)으로 변형될 수 있다. 이와 같은 오목한 형상은 폴리싱 등 후속 웨이퍼 가공 공정을 어렵게 하고, 질화물 반도체층의 성장 도중 크랙의 발생을 증가시켜 생산성을 저해할 수 있다. 본 발명의 실시예들에 따르면, 성장시키고자 하는 두께의 질화물 반도체 기판(30)의 제 4 변형력(F4)에 상응하는 제 2 변형력(F2)을 상기 버퍼층(20)을 통하여 웨이퍼에 미리 인가함으로써, 질화물 반도체 기판(30)의 형성이 완료된 웨이퍼는 실질적으로 평평한 상태를 유지할 수 있다.
도 1 및 도 6을 참조하여, 상기 제 2 질화물 반도체층(30b)의 성장이 완료된 후, 웨이퍼로부터 상기 성장 기판(10)이 제거될 수 있다(S5). 상기 성장 기판(10)의 제거는 제 2 공정 챔버, 즉 상기 공정 챔버(200) 내에서 인-시츄(in-situ)로 수행될 수 있다.
도 10의 HVPE 장비(1000)는 상기 서셉터(110) 아래에 상기 성장 기판(10)의 화학적 제거를 위한 식각 노즐(101)을 포함할 수 있다. 상기 식각 노즐(101)을 통하여 식각 가스가 상기 서셉터(110) 아래로 공급될 수 있다. 일 예로, 상기 식각 가스는 HCl 가스를 포함하며 캐리어 가스와 함께 공급될 수 있다. 상기 식각 노즐(101)은 장축을 기준으로 회전하며 식각 가스를 공급할 수 있다.
상기 성장 기판(10)의 제거를 상기 공정 챔버(200)에서 제거 한 후, 또는 냉각 후 진행하는 경우 열 팽창 계수의 차이에 의하여 추가적 변형이 발생되어 최종 질화물 반도체 기판의 평탄도가 저하될 수 있다. 본 발명의 실시예들에 따르면, 상기 성장 기판(10)의 제거는 약 700 내지 1300℃ 에서 인-시츄 식각으로 수행될 수 있다. 즉, 상기 성장 기판(10)의 제거는 고온에서 수행될 수 있으며, 상기 질화물 반도체 기판(30)이 평평하게 성막된 상태로 제거될 수 있다. 이에 따라 냉각 후 제거 공정 시 발생할 수 있는 추가적 변형을 방지할 수 있다.
상기 성장 기판(10)의 제거는 상기 제 2 질화물 반도체층(30b)의 성장과 동시에 수행되거나, 상기 제 2 질화물 반도체층(30b)의 성장이 완료된 이후 수행될 수 있다. 상기 성장 기판(10)의 제거가 상기 제2 질화물 반도체층(30b)의 성장이 종료된 후 수행되는 경우, 상기 성장 기판(10)의 제거는 상기 제 2 질화물 반도체층(30b)의 성장 온도로부터 약250℃ 이내에서 수행될 수 있다. 다른 실시예에서, 상기 성장 기판(10)의 제거는 상기 질화물 반도체층(30)의 일부를 형성한 후 수행되고, 상기 성장 기판(10)이 제거된 후, 상기 제 2 질화물 반도체층(30b)의 나머지 부분이 형성될 수 있다.
상기 성장 기판(10)의 제거는 상기 버퍼층(20)의 적어도 일부가 노출될 때까지 수행될 수 있다. 이후, 상기 성장 기판(10)이 제거된 웨이퍼가 상기 공정 챔버(200)로부터 배출되어 제 2 냉각 공정이 수행될 수 있다(S6). 배출된 웨이퍼에 연마 및 후처리 공정이 수행되어 상기 버퍼층(20)이 완전히 제거되고, 상기 질화물 반도체 기판(30)의 형성 공정이 종료될 수 있다.
상기 질화물 반도체 기판(30)은 LED(Light Emitting Diode), LD(Laser Diode), FET(Field Effect Transistor), HEMT(High Electron Mobility Transistor) 또는 쇼트키 다이오드(Schottky Diode) 등을 형성하기 위한 베이스 기판일 수 있다. 즉, 상기 질화물 반도체 기판(30) 상에 반도체 소자를 형성하는 공정이 추가적으로 수행될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제 1 공정 챔버에서 성장 기판의 일면 상에 버퍼층을 형성하는 것, 상기 버퍼층은 상기 성장 기판을 상기 일면이 볼록한 형상(convex shape)을 갖도록 변형시키고;
    상기 제 1 공정 챔버에서 상기 버퍼층 상에 제 1 질화물 반도체층을 성장시키는 것;
    제 2 공정 챔버에서 제 1 질화물 반도체층 상에 제 2 질화물 반도체층을 성장시키는 것; 및
    상기 제 2 공정 챔버에서 상기 성장 기판을 제거하는 것을 포함하는 질화물 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 질화물 반도체층의 성장 후 상기 제 2 질화물 반도체층의 형성 전, 상기 제 1 질화물 반도체층이 형성된 성장 기판을 상온으로 냉각하는 것을 더 포함하는 질화물 반도체 기판의 제조 방법.
  3. 제 2 항에 있어서,
    상기 성장 기판의 볼록한 형상은 상기 냉각 후에 유지되는 질화물 반도체 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 성장 기판은 실리콘 기판인 질화물 반도체 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 버퍼층을 형성하는 것은 AlN층 및 AlGaN층을 1회 이상 교대로 적층하는 것을 포함하는 질화물 반도체 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 버퍼층은 그 내부에 압축 응력이 인가되고,
    상기 제 1 및 제 2 질화물 반도체층들은 그 내부에 인장 응력이 인가되는 질화물 반도체 기판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 공정 챔버는 HVPE(Hybrid Vapor Phase Epitaxy) 공정 챔버이고,
    상기 제 1 공정 챔버는 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), 또는 MOVPE(Metal Organic Vapor Phase Epitaxy) 공정 챔버인 질화물 반도체 기판의 제조 방법.
  8. 제 1 항에 있어서,
    상기 성장 기판의 제거는 상기 제 2 질화물 반도체층의 성장과 동시에 또는 상기 제 2 질화물 반도체층의 성장이 완료된 후 수행되는 질화물 반도체 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 성장 기판의 제거는 HCl을 포함하는 식각 가스로 수행되고,
    상기 식각 가스는 상기 HVPE 공정 챔버의 서셉터 아래 배치된 식각 노즐을 통하여 공급되는 질화물 반도체 기판의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 공정 챔버 내에서, 상기 제 1 질화물 반도체층을 형성한 후 상기 제 1 질화물 반도체층 상에 실란 처리(silane treatment)를 수행하는 것을 더 포함하는 질화물 반도체 기판의 제조 방법.

KR1020160172827A 2016-12-16 2016-12-16 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법 KR20180070781A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160172827A KR20180070781A (ko) 2016-12-16 2016-12-16 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법
US15/656,305 US10229831B2 (en) 2016-12-16 2017-07-21 Method of forming nitride semiconductor substrate and method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160172827A KR20180070781A (ko) 2016-12-16 2016-12-16 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20180070781A true KR20180070781A (ko) 2018-06-27

Family

ID=62561990

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160172827A KR20180070781A (ko) 2016-12-16 2016-12-16 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US10229831B2 (ko)
KR (1) KR20180070781A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021157992A1 (ko) * 2020-02-05 2021-08-12 서울바이오시스주식회사 인-시투 식각층을 갖는 질화물 반도체 소자 및 그것을 제조하는 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023147136A1 (en) * 2022-01-31 2023-08-03 Lam Research Corporation Thin film growth modulation using wafer bow

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6719842B2 (en) * 1998-09-07 2004-04-13 Showa Denko Kabushiki Kaisha Ammonia for use in manufacture of GaN-type compound semiconductor and method for manufacturing GaN-type compound semiconductor
KR101030068B1 (ko) 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US20050284572A1 (en) * 2004-06-29 2005-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Heating system for load-lock chamber
KR100969812B1 (ko) 2007-12-12 2010-07-13 주식회사 실트론 자가 분리를 이용한 질화갈륨 단결정 기판의 제조 방법
KR101137911B1 (ko) 2007-12-18 2012-05-03 삼성코닝정밀소재 주식회사 질화갈륨 기판의 제조 방법
KR101178399B1 (ko) 2010-12-31 2012-08-30 삼성코닝정밀소재 주식회사 질화갈륨 기판 및 그 제조방법
TWI443741B (zh) 2011-01-14 2014-07-01 Univ Nat Chiao Tung 一種平整化氮化物基板的方法
US20120304930A1 (en) * 2011-06-03 2012-12-06 Gregory Scott Verdict Chamber exhaust in-situ cleaning for processing apparatuses
US20130082274A1 (en) 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers
KR20130081956A (ko) 2012-01-10 2013-07-18 삼성전자주식회사 질화물 반도체층 성장 방법
KR102192130B1 (ko) * 2012-03-21 2020-12-17 프라이베르게르 컴파운드 마터리얼스 게엠베하 Iii-n 단결정
US8946773B2 (en) 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
KR101878754B1 (ko) 2012-09-13 2018-07-17 삼성전자주식회사 대면적 갈륨 나이트라이드 기판 제조방법
KR102098250B1 (ko) 2013-10-21 2020-04-08 삼성전자 주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US9337881B2 (en) 2013-11-22 2016-05-10 Motorola Solutions, Inc. Apparatus for providing information on a top section of a portable radio
TWI671787B (zh) * 2015-09-22 2019-09-11 美商應用材料股份有限公司 清洗方法
US9871067B2 (en) * 2015-11-17 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Infrared image sensor component

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021157992A1 (ko) * 2020-02-05 2021-08-12 서울바이오시스주식회사 인-시투 식각층을 갖는 질화물 반도체 소자 및 그것을 제조하는 방법

Also Published As

Publication number Publication date
US10229831B2 (en) 2019-03-12
US20180174822A1 (en) 2018-06-21

Similar Documents

Publication Publication Date Title
US6403451B1 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
JP4741572B2 (ja) 窒化物半導体基板及びその製造方法
US7790489B2 (en) III-V group nitride system semiconductor self-standing substrate, method of making the same and III-V group nitride system semiconductor wafer
US7998272B2 (en) Method of fabricating multi-freestanding GaN wafer
US7723217B2 (en) Method for manufacturing gallium nitride single crystalline substrate using self-split
JP5244487B2 (ja) 窒化ガリウム成長用基板及び窒化ガリウム基板の製造方法
KR100921789B1 (ko) 화합물 반도체 기판 제조 방법
US10796905B2 (en) Manufacture of group IIIA-nitride layers on semiconductor on insulator structures
JP2012142545A (ja) テンプレート、その製造方法及びこれを用いた垂直型窒化物半導体発光素子の製造方法
JP2007070154A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
KR102071034B1 (ko) 질화물 기판 제조 방법
US20120007143A1 (en) Substrate structure and method of manufacturing the same
KR20150007952A (ko) 반도체장치의 제조방법
JP5233894B2 (ja) 窒化物半導体自立基板の製造方法
KR20180070781A (ko) 질화물 반도체 기판의 형성 방법 및 반도체 소자의 제조 방법
US20140151714A1 (en) Gallium nitride substrate and method for fabricating the same
JP6405767B2 (ja) 窒化ガリウム基板
KR20160136581A (ko) 벽개 특성을 이용한 질화물 반도체 기판 제조 방법
KR102608902B1 (ko) 질화물 반도체 기판 제조방법
JP2015097265A (ja) Ｉｉｉ−ｖ族材料の選択エリア成長用のエピ基板およびｉｉｉ−ｖ族材料をシリコン基板上に製造する方法
JP2009084136A (ja) 半導体デバイスの製造方法
KR101173985B1 (ko) 기판 제조 방법
KR101379290B1 (ko) 질화알루미늄 핵생성층을 사용한 질화갈륨 웨이퍼 제조 방법
TWI752256B (zh) 基底及其製備方法
JP2017130539A (ja) 窒化物半導体装置、窒化物半導体装置の作製方法、及び製造装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal