KR102608902B1 - 질화물 반도체 기판 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련하는 단계와, 제1 성장 챔버에서 상기 실리콘 기판의 제1 면에 질화물 템플릿을 성장시키는 단계 - 상기 질화물 템플릿의 성장 과정에서 상기 실리콘 기판의 제2 면에 실리콘 화합물층이 형성됨 - 와, 상기 실리콘 기판의 제2 면으로부터 상기 실리콘 화합물층을 제거하는 단계와, 제2 성장 챔버에서 상기 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시키는 단계와, 상기 제2 성장 챔버에서 상기 실리콘 기판을 제거하는 단계를 포함하는 질화물 반도체 기판 제조방법을 제공한다.

Description

질화물 반도체 기판 제조방법{METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR SUBSTRATE}
본 실시예의 기술적 사상은 질화물 반도체 기판 제조방법에 관한 것이다.
질화물 단결정을 성장하기 위한 기판으로는 사파이어 또는 SiC와 같은 이종 기판이 주로 사용되고 있다. 하지만, 이러한 이종 기판은 가격이 비싸거나 경도가 높아 가공에 어려운 단점이 있으므로, GaN과 같은 질화물 반도체 기판의 요구가 높아지고 있다.
질화물 반도체 기판은 사파이어 기판 상에 GaN과 같은 질화물 단결정을 성장시킨 후에, 사파이어 기판을 제거하는 방식으로 제조될 수 있으나, 사파이어 기판을 이용할 경우에는 대구경(예, 6인치 이상) 기판을 제조하기 어렵다.
이러한 문제를 해결하기 위해, 질화물 반도체 성장에 실리콘 기판을 사용하는 방안이 사용될 수 있으나, 실리콘 기판에 질화물 단결정 박막을 성장시에 그 기판과 박막 사이의 격자 상수 불일치로 인해 전위 밀도(dislocation density)가 커지고, 열팽창 계수의 차이로 인해 플라스틱 변형(plastic deformation)크랙이 발생될 수 있다. 질화물 단결정의 품질을 고려할 경우에 고속성장이 어렵다는 문제점이 있다.
본 발명의 해결하고자 하는 과제들 중 하나는, 고품질 질화물 반도체 기판을 제조하는 방법을 제공하는데 있다.
본 발명의 일 실시예는, 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련하는 단계와, 제1 성장 챔버에서 상기 실리콘 기판의 제1 면에 질화물 템플릿(nitride template)을 성장시키는 단계 - 상기 질화물 템플릿의 성장 과정에서 상기 실리콘 기판의 제2 면에 실리콘 화합물층이 형성됨 - 와, 상기 실리콘 기판의 제2 면으로부터 상기 실리콘 화합물층을 제거하는 단계와, 제2 성장 챔버에서 상기 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시키는 단계와, 상기 제2 성장 챔버에서 상기 실리콘 기판을 제거하는 단계를 포함하는 질화물 반도체 기판 제조방법을 제공한다.
본 발명의 일 실시예는, 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련하는 단계와, 제1 성장 챔버에서 상기 실리콘 기판의 제1 면에 Al 함유 질화물층을 포함한 질화물 템플릿을 성장시키는 단계와, 상기 질화물 템플릿을 성장시킨 후에, 상기 실리콘 기판의 제2 면으로부터 실리콘 기판의 일부를 제거하는 단계와, 제2 성장 챔버에서 상기 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시키는 단계와, 상기 제2 성장 챔버에서 상기 실리콘 기판의 제2 면에 대해 에칭을 적용하여 상기 Al 함유 질화물층까지 제거하는 단계를 포함하는 질화물 반도체 기판 제조방법을 제공한다.
본 발명의 실시예에 따르면, 고품질의 질화물 반도체 기판을 효과적으로 제조할 수 있다. 일 예에서, 질화물 템플릿을 형성하는 1차 공정 후에, 질화물 템플릿 상에 타겟인 Ⅲ족 질화물 반도체층을 성장하기 전에, 실리콘 기판의 표면(특히, 배면)의 실리콘 화합물층을 제거하는 공정을 도입함으로써, 2차 성장과정에서 실리콘 기판을 효과적으로 제거할 수 있어 열팽창 계수 차이로 인한 크랙 등을 효과적으로 방지할 수 있다.
도1 내지 도5는 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법을 설명하기 위한 공정 단면도이다.
도6은 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법에 사용 가능한 HVPE 장치의 단면도이다.
도7은 도6에 도시된 HVPE 장치에 채용된 "A" 부분(서셉터)를 확대하여 본 단면도이며, 도8은 도7에 도시된 서셉터를 나타내는 평면도이다.
도9 내지 도12는 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법을 설명하기 위한 공정 단면도이다.
도13은 도9에 도시된 웨이퍼의 평면도이다.
도14 및 도15는 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법을 설명하기 위한 공정 단면도이다.
도16 및 도17은 실리콘 화합물층이 제거된 다양한 예들을 나타내는 실리콘 기판의 단면도이다.
도18 및 도19는 본 발명의 일 실시예에 채용 가능한 질화물 템플릿의 다양한 예를 나타내는 웨이퍼의 단면도이다.
도20은 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법을 설명하기 위한 공정 흐름도이다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예들을 상세하게 설명한다.
도1 내지 도5는 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법을 설명하기 위한 공정 단면도이다.
도1에 도시된 바와 같이, 서로 대향하는 제1 면(10A)과 제2 면(10B)을 갖는 실리콘 기판(10)을 마련한다.
본 실시예에 채용된 실리콘 기판(10)은 실리콘 물질로만 이루어진 기판뿐만 아니라, 부분적으로 실리콘 물질을 포함한 기판을 포함할 수 있다. 예를 들어, 상기 실리콘 기판(10)으로서 실리콘 온 절연체(silicon on insulator) 기판도 사용될 수 있으며, 이 경우에 상기 절연체는 제2 성장 챔버에서의 실리콘 기판의 제거시에 에칭스톱층으로 사용될 수 있다. 상기 실리콘 기판(10)의 제1 면(10A)은 결정 성장을 위한 면으로 사용될 수 있으며, 예를 들어 Si (111) 면일 수 있다.
이어, 도2에 도시된 바와 같이, 제1 성장 챔버(I)에서 실리콘 기판(10)의 제1 면(10A)에 질화물 템플릿(20)을 성장시킬 수 있다.
상기 제1 성장 챔버(Ⅰ)는 HVPE 외의 다른 공정을 이용하여 질화물 단결정을 성장하기 위한 챔버일 수 있다. HVPE보다는 빠른 속도의 성장은 보장되지 않더라도(일반적으로 더 늦더라도), 고품질 결정의 성장을 보장할 수 있는 공정을 위한 챔버일 수도 있다. 예를 들어, 제1 성장 챔버(Ⅰ)는 MOCVD(metal-organic chemical vapor deposition) 성장, MBE(molecular beam epitaxy) 성장 또는 스퍼터링(sputtering) 성장을 위한 챔버일 수 있다.
상기 질화물 템플릿(20)은 알루미늄(Al)을 함유한 질화물층(22)을 포함할 수 있다. 본 실시예에 채용된 질화물 템플릿(20)은 Al 함유 질화물층(22)과 GaN 응력 완화층(25)을 포함할 수 있다.
Al 함유 질화물층(22)은 격자 정합(lattice matching)을 위한 버퍼층으로 제공할 수 있으며, 예를 들어, AlN/AlGaN을 포함할 수 있으며, 필요에 따라 AlN/AlGaN을 2회 이상 적층할 수 있다. 이러한 Al 함유 질화물층(22)은 실리콘 기판(10)을 제거하기 위한 에칭 공정에서 에칭 스톱층으로 사용될 수 있다. GaN 응력 완화층(25)은 언도프된 GaN층을 포함할 수 있다. 필요에 따라 GaN 응력 완화층(25)은 언도프된 GaN층 외에 다른 응력 완화요소들이 추가로 포함할 수 있다. 상기 버퍼층(22) 및 상기 GaN 응력 완화층(25)은 다양한 구조로 제공될 수 있다(도18 및 도19 참조).
본 질화물 템플릿(20)의 성장 과정에서 상기 실리콘 기판(10)의 제2 면(10B)에 실리콘 화합물층(12)이 형성될 수 있다. 실리콘 화합물층(12)은 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy)일 수 있다. 예를 들어, 고온의 MOCVD 공정을 이용한 질화물 템플릿(20)의 형성과정에서, NH3와 같은 질소 소스 가스와 실리콘 기판(10)이 반응하여 실리콘 기판(10)의 표면에 실리콘 산질화물층이 형성될 수 있다. 도2에는 실리콘 기판(10)의 제2 면(10B)에 한하여 실리콘 화합물층(12)을 도시하였으나, 실제로 실리콘 기판(10)의 측면에도 형성될 수 있다.
다음으로, 도3에 도시된 바와 같이, 실리콘 기판(10)의 제2 면(10B)에 배치된 실리콘 화합물층(12)을 제거할 수 있다.
본 단계는 제1 성장 챔버(Ⅰ)에서 제2 성장 챔버(Ⅱ)로 이동하는 과정에, 즉, 제1 성장공정과 제2 성장 공정 사이에 수행될 수 있다. 후속되는 실리콘 기판(10)을 제거하는 과정에서, 실리콘 산질화물과 같은 실리콘 화합물층(12)은 실리콘 기판(10)의 에칭을 방해할 수 있다. 그 결과, 실리콘 기판(10)이 불균일하게 제거되고, 이러한 불균일한 제거는 질화물 단결정을 성장한 후에는 크랙을 야기할 수 있다.
본 실시예에서, 본 공정은 화학적 에칭 공정으로 구현될 수 있다. 예를 들어, 화학적 에칭에는 NH3F로 완충된(buffered) 불화수소산, 즉 BOE(buffered oxide etch)액을 사용될 수 있다.
본 실시예와 달리, 실리콘 화합물층(12)의 제거공정은 다양한 형태로 변형되어 구현될 수 있다. 그라인딩 공정 또는 패터닝 공정에 의해 구현될 수 있으며, 이러한 공정들은 상술된 화학적 에칭와 결합되어 구현될 수 있다.
이어, 도4에 도시된 바와 같이, 제2 성장 챔버(Ⅱ)에서 상기 질화물 템플릿(20) 상에 Ⅲ족 질화물 단결정(30)을 성장시킬 수 있다.
상기 제2 성장 챔버(Ⅱ)는 HVPE(hydride vapor phase epitaxy) 성장을 위한 챔버일 수 있다. HVPE 공정을 이용하여, 비교적 고속으로 Ⅲ족 질화물 단결정(30)을 기판으로 사용 가능한 충분한 두께로 형성할 수 있다. 예를 들어, 상기 Ⅲ족 질화물 단결정(30)의 두께(t)는 100㎛∼2000㎛ 범위일 수 있다. 상기 Ⅲ족 질화물 단결정(30)은 미리 형성된 질화물 템플릿(20) 상에 형성되므로, 고품질의 결정을 가질 수 있다.
도5에 도시된 바와 같이, 상기 제2 성장 챔버(Ⅱ)에서 상기 실리콘 기판(10)을 제거할 수 있다.
상기 실리콘 기판(10)의 제거는 Ⅲ족 질화물 단결정(30) 성장이 수행된 제2 성장 챔버(Ⅱ)에서 수행되므로, 냉각 과정 등의 후속 과정에서 실리콘과 질화물 단결정의 열팽창 계수 차이로 인한 크랙 발생을 효과적으로 방지할 수 있다.
본 실시예에서는, Ⅲ족 질화물 단결정(30)을 성장한 후에 실리콘 기판(10)으로 제거하는 것으로 도시되어 있으나, 다른 실시예에서는, 실리콘 기판(10)의 제거는 Ⅲ족 질화물 단결정(30)을 성장하는 동안에 수행될 수도 있다. 예를 들어, Ⅲ족 질화물 단결정(30)의 일부를 성장시킨 후에, 실리콘 기판(10)을 제거하기 위한 에칭 공정을 개시할 수 있다.
이와 같이, Ⅲ족 질화물 단결정(30) 성장 중에 실리콘 기판(10)의 두께를 감소시킴으로써 Ⅲ족 질화물 단결정(30)에 미치는 응력을 완화시킬 수 있다.
본 실시예에서 채용된 제2 성장 챔버는 Ⅲ족 질화물 단결정(30)의 성장과 함께 실리콘 기판의 제거공정을 수행하기 위한 구조를 가질 수 있다. 도6은 본 발명의 일 실시예에 채용 가능한 HVPE 장치로서, 기판의 제거공정을 함께 수행할 수 있는 HVPE 장치를 나타내는 단면도이다.
본 실시예에 채용된 HVPE 장치는 수직형 구조로 예시되어 있으나, 이에 한정되지 않으며, 예를 들어 수평형 구조에도 유사하게 적용될 수 있다.
도6을 참조하면, 본 실시예에 따른 HVPE 장치(100)는 성장 챔버(110)와, 상기 성장 챔버(110) 내 배치된 서셉터(140)와, 상기 성장 챔버(110)를 가열하기 위한 히터(H)를 포함한다. 상기 성장 챔버(110)는 제1 가스 공급관(110a), 제2 가스 공급관(110b), 에천트 공급관(120) 및 가스 배출관(150)을 구비할 수 있다.
상기 제1 가스 공급관(110a)은 상기 성장 챔버(110)의 내부로 갈륨 소스를 공급하기 위한 통로를 제공한다. 이와 유사하게, 상기 제2 및 제3 가스 공급관(110b,110c)은 각각 상기 성장 챔버(110) 내부로 NH3 가스와 N2 가스를 공급하기 위한 통로들을 제공할 수 있다.
상기 제1 가스 공급관(110a)은 메탈 갈륨(Ga)이 배치된 수용부(112)와 연결되어 웨이퍼(W)를 향하도록 설치된다. 상기 제1 가스 공급관(110a)을 통해 공급되는 HCl 가스는 갈륨(115)과 반응하여 GaCl 가스를 생성하고, 상기 성장 챔버(110) 내로 GaCl 가스가 공급될 수 있다.
상기 히터(H)는 공급된 가스들이 반응할 수 있도록 상기 성장 챔버(110) 내부의 온도로 상승시키며, NH3와 GaCl이 반응하여 서셉터(140)에 배치된 웨이퍼(W) 상에 GaN 단결정이 성장될 수 있다. GaN 단결정을 성장시키고 잔류한 가스들을 가시 배출관(150)을 통해서 상기 성장 챔버(110) 외부로 배출될 수 있다.
상기 HVPE 장치(100)는 성장 과정에서 또는 성장 후에, 질화물 단결정이 성장된 웨이퍼(W)를 상기 챔버 내에 배치한 채, 실리콘 기판을 에칭하여 제거할 수 있도록 구성될 수 있다. 이에 대해서는, 도7 및 도8을 참조하여 상세히 설명한다.
도7은 도6에 도시된 HVPE 장치에서 "A"로 표시된 서셉터(140)를 확대하여 본 단면도이며, 도8은 도7에 도시된 서셉터를 나타내는 평면도이다. 여기서, 도7은 도8에 도시된 서셉터의 X-X'방향으로 절개한 단면으로 이해될 수 있다.
도7에 도시된 바와 같이, 상기 서셉터(140)는, 웨이퍼(W)를 수용하기 위한 공간을 제공하는 본체(141)와, 웨이퍼(W)를 거치하도록 상기 본체(141)의 내부에 구비된 복수의 걸림턱(145)을 포함할 수 있다.
상기 서셉터(140) 하부에는 내부 공간(S)을 갖는 지지대(130)가 제공되고, 상기 에천트 공급관(120)은 상기 지지대(130)의 내부 공간(S)으로 연결될 수 있다. 복수의 걸림턱(145)을 이용하여 탑재된 웨이퍼(W)는 실리콘 기판(10)의 하면을 지지대(130)의 내부 공간(S)을 향해 노출될 수 있다. 에칭 가스(예, HCl)는 상기 에천트 공급관(120)을 통해서 상기 지지대(130)의 내부 공간(S)으로 유입되고 실리콘 기판(10)이 에칭될 수 있다. 이러한 에칭 공정은 앞서 설명한 질화물 단결정(30) 성장 과정에서 및/또는 성장 후에 수행될 수 있다.
에칭 가스와 함께 부산물은 서셉터 본체(141)에 마련된 배기홀(v)을 통해 배출되고, 최종적으로 챔버(110)에 마련된 가스 배출관(150)을 통해서 외부로 배출될 수 있다.
이와 같이, 본 실시예에 채용된 서셉터(140)는 웨이퍼(W)를 탑재하기 위한 구조를 구비하며, 실리콘 기판(10)의 배면을 에칭할 수 있도록 구성될 수 있다.
본 실시예에서, 다른 3족 질화물 단결정을 형성하기 위해서 다른 3족 금속(예, Al, In)이 수용된 추가적인 보트를 설치하거나, 상기 보트에 2종 이상의 합금을 배치할 수도 있으며, GaN 외에도 다른 질화물 단결정(예, AlGaN, AlGaInN)을 성장시킬 수 있다.
도9 내지 도12는 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법을 설명하기 위한 공정 단면도이며, 도13은 도9에 도시된 실리콘 기판(10)의 평면도이다.
도9 및 도13에 도시된 바와 같이, 상기 실리콘 기판(10)의 모서리, 즉 외주를 따라 비정질층(19)을 형성할 수 있다. 상기 비정질층(19)의 폭(w)은 상기 실리콘 기판(10)의 사이즈에 따라 변경될 수 있으나, 100㎛∼2000㎛ 범위일 수 있다. 상기 비정질층(19)의 두께는 10㎚∼2000㎚ 범위일 수 있다. 예를 들어, 상기 비정질층(19)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 비정질층(19)은 실리콘 기판(10)을 준비하는 과정에서 스퍼터링이나 CVD 공정을 이용하여 형성될 수 있다.
도10에 도시된 바와 같이, 제1 성장 챔버(예, MOCVD 챔버)에서 실리콘 기판(10) 상에 질화물 템플릿(20)을 형성할 수 있다. 이러한 성장 공정은 다른 설명이 없는 한, 도2에서 설명된 질화물 템플릿 공정을 참조하여 이해될 수 있다.
상기 실리콘 기판(10)에서 비정질층(19)이 위치하지 않는 메인 영역에서는 Al 함유 질화물층(22)과 GaN 응력 완화층(25)이 순차적으로 성장되어 원하는 질화물 템플릿(20)을 형성할 수 있다. 반면에, 비정질층(19)이 위치한 외주 영역에서는 평탄한(flat) 에피택셜이 성장되지 않고 러프(rough)한 제1 다결정 질화물층(20')이 형성될 수 있다.
도11에 도시된 바와 같이, 제2 성장 챔버(예, HVPE 챔버)에서 질화물 템플릿(20) 상에 Ⅲ족 질화물 단결정(30)을 형성할 수 있다. 이러한 성장 공정은 다른 설명이 없는 한, 도4에서 설명된 질화물 단결정 공정을 참조하여 이해될 수 있다.
본 공정에서, 질화물 템플릿(20) 상에는 Ⅲ족 질화물 단결정(30)이 형성되지만, 비정질층(19) 상에 위치한 제1 다결정 질화물층(20') 상에는 역시 평탄한 에피택셜 대신에 러프한 제2 다결정 질화물층(30')이 형성될 수 있다. 상기 제2 다결정 질화물층(30')은 제1 다결정 질화물층(20')과 함께 다결정 가이드부(PC)를 구성할 수 있다. 이러한 다결정 가이드(PC)는 Ⅲ족 질화물 단결정(30)의 에지에서 발생될 수 있는 크랙을 방지할 수 있다.
한편, 본 실시예에서는, Ⅲ족 질화물 단결정(30)의 성장 동안에, 실리콘 기판(10)의 하면에 대한 화학적 에칭 공정이 적용되고, 실리콘 기판(10)이 점차 제거될 수 있다. 도11에서 점선은 에칭 공정 적용 전의 실리콘 기판(10)의 형태를 나타낸다.
도12에 도시된 바와 같이, 실리콘 기판(10)이 제거된 후에, 다결정 가이드부(PC)는 상기 Ⅲ족 질화물 단결정(30)으로부터 제거될 수 있다. 이러한 제거 과정은 실리콘 기판(10) 제거와 함께 자발적으로 이루질 수 있다. 예를 들어, 실리콘 기판(10) 제거 후에 냉각과정에서 다결정 가이드부(PC)는 자발적으로 제거될 수 있다. 상기 다결정 가이드부(PC)는 다결정체이므로, 상기 질화물 단결정(30)의 계면을 따라 비교적 깨끗하게 제거될 수 있다. 필요에 따라, 실리콘 기판(10)의 제거 후에 가벼운 충격을 이용하여 다결정 가이드부(PC)를 효과적으로 제거될 수 있다.
비정질층을 이용한 다결정 가이드부는 다양한 형태로 구현될 수 있다. 도14 및 도15는 다른 형태의 가이드부를 이용하는 질화물 반도체 기판 제조방법을 설명하기 위한 공정 단면도이다. 본 실시예에서는, 비정질층(29)을 실리콘 기판(10)의 준비과정이 아닌 질화물 템플릿(20)을 형성한 후에 도입한다.
도14에 도시된 바와 같이, 상기 질화물 템플릿(20)의 외주를 따라 비정질층(29)을 형성할 수 있다. 상기 비정질층(29)은 도13에 도시된 형태와 유사하게 형성될 수 있다. 예를 들어, 본 공정은 MOCVD 챔버에서 질화물 템플릿(20)을 형성한 후에 HVPE 챔버로 이송되기 전에 수행될 수 있다. 상기 비정질층(29)은 앞선 실시예와 유사한 공정을 이용하여 형성될 수 있다. 본 비정질층(29) 형성 공정은 도3에서 설명된 실리콘 화합물층(12)을 제거하는 공정 전 또는 후에 수행될 수 있다.
도15에 도시된 바와 같이, 제2 성장 챔버(예, HVPE 챔버)에서 질화물 템플릿(20) 상에 Ⅲ족 질화물 단결정(30)을 형성할 수 있다. 이러한 성장 공정은 다른 설명이 없는 한, 도4에서 설명된 질화물 단결정 공정을 참조하여 이해될 수 있다.
상기 비정질층(29)이 위치하지 않는 질화물 템플릿(20) 영역에서는 Ⅲ족 질화물 단결정(30)이 형성되는 반면에, 비정질층(29) 상에는 평탄한 에피택셜 대신에 러프한 다결정 질화물층(30')이 형성될 수 있다. 본 실시예에서는, 상기 제2 다결정 질화물층(30')은 다결정 가이드부(PC)로 제공될 수 있다. 이러한 다결정 가이드(PC)는 Ⅲ족 질화물 단결정(30)의 에지에서 발생될 수 있는 크랙을 방지할 수 있다.
본 실시예에서도, 도11에서 설명된 바와 같이, Ⅲ족 질화물 단결정(30)의 성장 동안에, 되고, 실리콘 기판(10)이 제거되도록 실리콘 기판(10)의 하면에 대한 화학적 에칭 공정이 적용될 수 있다.
앞선 실시예와 유사하게, 실리콘 기판(10)이 제거된 후에, 다결정 가이드부(PC)는 상기 Ⅲ족 질화물 단결정(30)으로부터 제거될 수 있다. 이러한 제거 과정은 실리콘 기판(10) 제거와 함께 자발적으로 이루질 수 있다.
본 질화물 템플릿(25)의 성장 과정에서 상기 실리콘 기판(10)의 제2 면(10B)에 형성된 실리콘 화합물층(12)을 제거하는 과정은 다양하게 구현될 수 있다. 도16 및 도17은 실리콘 화합물층이 제거된 다양한 예들을 나타내는 실리콘 기판의 단면도이다.
도16에 도시된 바와 같이, 실리콘 기판(10')의 제2 면(10B)에 대한 그라인딩 공정을 이용하여 실리콘 기판(10')의 두께를 T0에서 T1으로 감소시킬 수 있다. 이러한 그라인딩 공정을 통해서 두께를 감소시킬 뿐만 아니라, 실리콘 기판(10')의 제2 면(10B)으로부터 실리콘 화합물층(12)도 제거될 수 있다. 실리콘 기판(10')은 감소된 두께(T1)를 가지므로, 후속 공정에서 수행되는 기판 제거공정(도5 참조)이 신속하게 수행될 수 있다.
도17에 도시된 바와 같이, 패터닝 공정을 이용하여 실리콘 기판(10")의 제2 면(10B)의 표면적을 증가시킬 수 있다. 본 실시예와 같이, 실리콘 기판(10")의 제2 면(10B)에 반복적인 오목부(C)를 형성함으로써 부분적으로 두께를 감소시킬 뿐만 아니라 전체 표면적을 증가시킬 수 있다. 이러한 패터닝에 의해 얻어진 실리콘 기판(10")은 후속되는 기판의 제거공정에서 더욱 효과적인 에칭 작용을 기대할 수 있다.
본 패터닝 공정은 화학적 에칭 공정과 결합하여 수행될 수 있다. 예를 들어, 패터닝을 위한 에칭 공정 전 또는 후에, BOE액을 이용한 화학적 에칭을 실리콘 기판(10)의 제2 면(10B)에 적용함으로써 실리콘 화합물층(SiOxNy)을 제거할 수 있다.
다양한 실리콘 화합물층 제거 공정은 제1 성장 챔버(예, MOCVD 챔버)에서 질화물 템플릿을 형성한 후에, Ⅲ족 질화물 단결정을 성장하기 위한 제2 성장 챔버(예, HVPE)로 이동하는 전에, 수행될 수 있다. 이러한 공정에서 실리콘 산질화물과 같은 실리콘 화합물층(12)은 제거하여, 제2 성장 챔버 내에서 실리콘 기판의 원활한 에칭공정을 보장할 수 있다.
본 실시예들에 채용가능한 질화물 템플릿은 다양한 구조를 가질 수 있다. 도18 및 도19는 본 발명의 일 실시예에 채용 가능한 질화물 템플릿의 다양한 예를 나타내는 웨이퍼의 단면도이다.
도18에 도시된 바와 같이, 본 실시예에 도입된 질화물 템플릿(20)은 Al 함유 질화물층(22)과 GaN 응력 완화층(25) 외에도 실리콘 기판(10) 상에 형성된 AlN 핵성장층(21)을 더 포함할 수 있다.
상기 AlN 핵성장층(21)은 실리콘 기판(10)의 (111)면에 형성되어 젖음성(wettability)이 개선된 성장면을 제공할 수 있다. 상기 AlN 핵성장층(21)은 실리콘과 질화물 단결정의 갈륨이 반응하여 공융 금속을 형성하는 멜트-백(melt back) 현상을 방지할 수 있다. 이러한 AlN 핵성장층(21) 형성은 초기에 트리메틸 알루미늄과 같은 알루미늄 소스를 주입하는 공정으로 시작될 수 있다. 이러한 알루미늄(Al) 소스의 우선 주입은 상기 실리콘 기판(10)이 암모니아에 먼저 노출되어 질화되는 것을 방지할 수 있다. 예를 들어, 상기 AlN 핵성장층(21)은 수십 내지 수백 ㎚의 크기를 가질 수 있다.
도18에 도시된 바와 같이, Al 함유 질화물층(22)은 복수 회 교대로 적층된 AlN층(22a)과 AlGaN층(22b)을 포함한다. 상기 Al 함유 질화물층(22)은 후속 성장될 질화물 결정과의 계면에서 변위루프(dislocation loop)가 형성되어 결함밀도(dislocation density)가 감소될 수 있다. 상기 Al 함유 질화물층(22)은 GaN 응력 완화층(25)과의 격자 부정합 및 열팽창계수 부정합을 완화시킴으로써 결정 성장시 압축응력(compressive stress)을 효과적으로 발생시킬 수 있으며, 냉각시에 발생되는 인장응력(tensile stress)을 감소시킬 수 있다.
본 실시예와 달리, Al 함유 질화물층(22)은 Alx1Iny1Ga1 -x2- y2N/Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 또는 그레이드(graded) AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1)일 수 있다. 예를 들어, 그레이드 구조인 Al 함유 질화물층은, 알루미늄(Al) 성분이 연속적으로 또는 스텝으로 감소되어 격자 상수가 점차 커지는 AlGaN일 수 있다.
한편, 상기 Al 함유 질화물층(22) 또는 AlN 핵성장층(21)은 실리콘 기판(10)을 HCl과 같은 에칭가스에 의해 제거될 때에 에칭 스톱층으로 활용될 수 있다.
본 실시예에서, GaN 응력 완화층(25)은 2차원 성장을 통해서 평탄(flat)한 표면을 가질 수 있다.
도19에 도시된 바와 같이, 질화물 템플릿(20)은 상기 실리콘 기판(10)의 제1 면 상에 배치된 AlN 핵성장층(21)과, 상기 AlN 핵성장층(21) 상에 배치된 Al 함유 질화물층(22)과, 상기 Al 함유 질화물층(22) 상에 배치된 GaN 응력 완화층(25)을 포함할 수 있다.
상기 GaN 응력 완화층(25)은 Al 함유 질화물층(22) 상에 배치된 제1 GaN층(25a)과, 상기 제1 GaN층(25a) 상에 배치된 마스크 패턴(26)과, 상기 마스크 패턴(26)이 형성된 상기 제1 GaN층(25a) 상에 배치된 제2 GaN층(25b)을 포함할 수 있다.
상기 제2 GaN층(25b)은 질화물 단결정 성장(예, HVPE 공정)시에 결함밀도를 감소시키기 위해 3차원 구조의 표면을 가질 수 있다. 구체적으로, 상기 제2 GaN층(25b)은 상기 제1 GaN(25a)층에 인시튜 SiH4 처리하여 마스크 패턴(26)을 형성한 후에 GaN 재성장을 통해 형성될 수 있다. 본 실시예에서는, 인시튜(in-situ) SiH4 처리에 의해 얻어지는 마스크 패턴(26)은 상기 제1 GaN층(25a) 상에 캐리어 가스(예, N2 또는 H2)와 함께, SiH4와 NH3 플로우(flow)를 고온에서 주입하여 형성될 수 있다. 상기 인시튜 SiH4 처리는 500∼1200℃의 온도에서 수행될 수 있다. 이러한 공정에 의해 얻어지는 마스크 패턴(26)은 SiH4와 NH3의 반응으로 얻어지는 실리콘 질화물일 수 있다. 인시튜 SiH4 처리에 의해 제1 GaN층(25a)의 관통 전위 영역은 우선적으로 에칭되어 결함 밀도를 감소시킬 수 있다. 다른 실시예에서, 화학적 에칭을 이용하여 제2 GaN층(25b)을 3 차원 구조로 형성할 수 있다. 상기 화학적 에칭으로 황산과수(H2SO4 + H2O2), 인산(H3PO4) 및/또는 수산화칼륨(KOH)을 사용할 수 있다.
이러한 에칭 작용을 통해서 후속 HVPE 성장될 질화물 단결정의 결정 품질을 향상시킬 수 있다.
앞서 설명된 여러 실시예들은 서로 반대되는 설명이 없는 한, 서로 결합되어 일련의 질화물 반도체 기판 제조방법으로 구현될 수 있다. 도20은 본 발명의 일 실시예에 따른 질화물 반도체 기판 제조방법을 설명하기 위한 공정 흐름도이다.
도20을 참조하면, 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련한다(S110, 도1 참조).
다음으로, 실리콘 기판의 제1 면에 질화물 템플릿을 성장시킬 수 있다(S120, 도2 참조). 질화물 템플릿 성장은, MOCVD 공정을 사용할 수 있으며, 이 과정에서 실리콘 기판의 제2 면에는 실리콘 산질화물과 같은 실리콘 화합물층이 형성될 수 있다.
이어, 실리콘 기판의 제2 면으로부터 실리콘 화합물층을 제거할 수 있다(S130, 도3 참조). BOE를 이용한 화학적 에칭 공정을 사용하여 제거할 수 있다. 화학적 에칭 공정 외에도 그라인딩 공정(도16 참조) 또는 패터닝 공정(도17 참조)을 대체로 또는 화학적 에칭 공정과 결합하여 구현될 수 있다.
다음으로, 질화물 템플릿의 외주부에 비정질층을 증착할 수 있다(S140). 예를 들어, CVD 및 스퍼터링 공정을 이용하여 형성될 수 있다. 이어, 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시킬 수 있다(S150, 도4 참조). 예를 들어, 본 성장공정은 HVPE 공정을 이용하여 형성될 수 있다. 이러한 Ⅲ족 질화물 단결정 성장과정에서 비정질층 상에는 다결정 질화물이 형성될 수 있다. 본 공정들은 도14 및 도15에 참조하여 설명된 공정을 참조하여 상세히 이해할 수 있다.
물론, 비정질층을 이용한 공정은 본 실시예에 따른 공정을 대신하여 도10 내지 도13을 참조하여 설명된 공정으로 유사하게 구현될 수도 있다.
이어, Ⅲ족 질화물 단결정 성장과정 또는 후에 실리콘 기판을 제거할 수 있다(S160, 도5 참조). Ⅲ족 질화물 단결정을 성장하기 위한 챔버 내에서 실리콘 기판은 HCl을 이용한 에칭공정에 의해 제거될 수 있다. 이러한 실리콘 기판의 제거과정에서 다결정 질화물은 자발적 분리되거나 가벼운 충격으로 깨끗하게 제거될 수 있다.
다음으로, 필요에 따라 Ⅲ족 질화물 단결정으로부터 질화물 템플릿을 제거할 수 있다(S170). 질화물 템플릿 표면에 그라인딩 공정을 적용하여 고품질의 질화물 단결정 부분만을 잔류시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 실리콘 기판
19, 29: 비정질층
20: 질화물 템플릿
21: AlN 핵성장층
22: Al 함유 질화물층
25: GaN 응력완화층
25a, 25b: 제1 및 제2 GaN층
26: 마스크 패턴
30: Ⅲ족 질화물 단결정

Claims (10)

  1. 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련하는 단계;
    제1 성장 챔버에서 상기 실리콘 기판의 제1 면에 질화물 템플릿을 성장시키는 단계 - 상기 질화물 템플릿의 성장 과정에서 상기 실리콘 기판의 제2 면에 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함하는 실리콘 화합물층이 형성됨-;
    제1 에천트를 이용한 제1 화학적 에칭을 적용하여 상기 실리콘 기판의 제2 면으로부터 상기 실리콘 화합물층을 제거하는 단계;
    제2 성장 챔버에서 상기 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시키는 단계; 및
    상기 제2 성장 챔버에서 상기 제1 에천트와 다른 제2 에천트를 이용한 제2 화학적 에칭을 적용하여 상기 실리콘 기판을 제거하는 단계를 포함하는 질화물 반도체 기판 제조방법.
  2. 제1항에 있어서,
    상기 제1 성장 챔버는 MOCVD(metal-organic chemical vapor deposition) 성장 또는 MBE(molecular beam epitaxy) 성장을 위한 챔버이며,
    상기 제2 성장 챔버는 HVPE(hydride vapor phase epitaxy) 성장을 위한 챔버인 질화물 반도체 기판 제조방법.
  3. 제1항에 있어서,
    상기 실리콘 기판을 제거하는 단계는, 상기 실리콘 기판의 제2 면에 에칭을 적용하는 단계를 포함하는 질화물 반도체 기판 제조방법.
  4. 제1항에 있어서,
    상기 실리콘 기판을 제거하는 단계는, 상기 Ⅲ족 질화물 단결정을 성장시키는 단계 동안에 수행되거나 상기 Ⅲ족 질화물 단결정을 성장시키는 단계 후에 수행되는 질화물 반도체 기판 제조방법.
  5. 제1항에 있어서,
    상기 질화물 템플릿은 상기 실리콘 기판의 제1 면에 Al 함유 질화물층을 포함하며,
    상기 실리콘 기판을 제거하는 단계에서, 상기 Al 함유 질화물층은 에칭 스톱층으로 사용되는 질화물 반도체 기판 제조방법.
  6. 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련하는 단계;
    제1 성장 챔버에서 상기 실리콘 기판의 제1 면에 질화물 템플릿을 성장시키는 단계 - 상기 질화물 템플릿의 성장 과정에서 상기 실리콘 기판의 실리콘 화합물층이 형성됨-;
    상기 실리콘 기판의 제2 면으로부터 상기 실리콘 화합물층을 제거하는 단계;
    제2 성장 챔버에서 상기 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시키는 단계; 및
    상기 제2 성장 챔버에서 상기 실리콘 기판을 제거하는 단계;를 포함하며,
    상기 실리콘 화합물층을 제거하는 단계는, 상기 실리콘 기판의 두께가 감소되도록 상기 실리콘 기판의 제2 면에 대해 그라인딩(grinding)하는 단계를 포함하는 질화물 반도체 기판 제조방법.
  7. 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련하는 단계;
    제1 성장 챔버에서 상기 실리콘 기판의 제1 면에 질화물 템플릿을 성장시키는 단계 - 상기 질화물 템플릿의 성장 과정에서 상기 실리콘 기판의 실리콘 화합물층이 형성됨-;
    상기 실리콘 기판의 제2 면으로부터 상기 실리콘 화합물층을 제거하는 단계;
    제2 성장 챔버에서 상기 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시키는 단계; 및
    상기 제2 성장 챔버에서 상기 실리콘 기판을 제거하는 단계;를 포함하며,
    상기 실리콘 화합물층을 제거하는 단계는, 상기 실리콘 기판의 제2 면의 표면적이 증가되도록 상기 실리콘 기판의 제2 면을 패터닝하는 단계를 포함하는 질화물 반도체 기판 제조방법.
  8. 서로 대향하는 제1 면과 제2 면을 갖는 실리콘 기판을 마련하는 단계;
    상기 실리콘 기판의 외주 영역에 비정질층을 형성하는 단계;
    제1 성장 챔버에서 상기 실리콘 기판의 제1 면에 질화물 템플릿을 성장시키는 단계 - 상기 질화물 템플릿의 성장 과정에서 상기 실리콘 기판의 제2 면에 실리콘 화합물층이 형성됨-;
    상기 실리콘 기판의 제2 면으로부터 상기 실리콘 화합물층을 제거하는 단계;
    제2 성장 챔버에서 상기 질화물 템플릿 상에 Ⅲ족 질화물 단결정을 성장시키는 단계; 및
    상기 제2 성장 챔버에서 상기 실리콘 기판을 제거하는 단계;를 포함하고,
    상기 질화물 템플릿을 성장하는 단계와 상기 질화물 단결정을 성장하는 단계에서, 상기 비정질층 상에는 다결정 질화물층이 성장되는 질화물 반도체 기판 제조방법.
  9. 제8항에 있어서,
    상기 실리콘 기판을 제거하는 단계에서 또는 상기 실리콘 기판을 제거하는 단계 후에, 상기 질화물 템플릿의 외주 영역 상에 상기 다결정 질화물층을 제거하는 단계를 더 포함하는 질화물 반도체 기판 제조방법.
  10. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180069403A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 질화 갈륨 기판의 제조 방법
WO2021026751A1 (zh) * 2019-08-13 2021-02-18 苏州晶湛半导体有限公司 氮化物半导体衬底的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100461505B1 (ko) 2002-03-04 2004-12-14 한국전자통신연구원 질화물 반도체 기판의 제조 방법
JP2015005635A (ja) 2013-06-21 2015-01-08 三菱電機株式会社 炭化珪素半導体装置の製造方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0858110B1 (en) 1996-08-27 2006-12-13 Seiko Epson Corporation Separating method, method for transferring thin film device, and liquid crystal display device manufactured by using the transferring method
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP4005701B2 (ja) * 1998-06-24 2007-11-14 シャープ株式会社 窒素化合物半導体膜の形成方法および窒素化合物半導体素子
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
KR100366706B1 (ko) * 2000-04-27 2003-01-09 삼성코닝 주식회사 질화갈륨 단결정 기판의 제조방법
US6652648B2 (en) 2000-04-27 2003-11-25 Samsung Corning Co., Ltd. Method for fabricating GaN single crystal substrate
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
EP1420463A4 (en) 2001-08-22 2008-11-26 Sony Corp NITRID SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
JP2004107114A (ja) 2002-09-17 2004-04-08 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体基板の製造方法
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR100813561B1 (ko) 2006-03-14 2008-03-17 주식회사 이츠웰 반도체 기판 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
KR101137905B1 (ko) 2007-12-28 2012-05-03 삼성코닝정밀소재 주식회사 질화갈륨 웨이퍼의 제조 방법
KR101281684B1 (ko) 2008-01-25 2013-07-05 성균관대학교산학협력단 질화물 반도체 기판의 제조방법
US8343824B2 (en) * 2008-04-29 2013-01-01 International Rectifier Corporation Gallium nitride material processing and related device structures
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
CN102754188B (zh) 2010-02-04 2015-11-25 Lg矽得荣株式会社 用于制造氮化镓晶片的方法
TWI434329B (zh) * 2010-12-23 2014-04-11 Nat Univ Chung Hsing Epitaxial structure with etch stop layer and its manufacturing method
KR101178504B1 (ko) 2011-01-10 2012-09-07 주식회사루미지엔테크 기판 제조 방법
WO2013003420A2 (en) 2011-06-27 2013-01-03 Saint-Gobain Ceramics & Plastics, Inc. A semiconductor substrate and method of manufacturing
KR20130062736A (ko) * 2011-12-05 2013-06-13 삼성전자주식회사 실리콘 기판, 이를 채용한 에피 구조체 및 실리콘 기판의 제조 방법
KR20130078984A (ko) * 2012-01-02 2013-07-10 삼성코닝정밀소재 주식회사 질화갈륨 기판 제조방법
KR20130081956A (ko) * 2012-01-10 2013-07-18 삼성전자주식회사 질화물 반도체층 성장 방법
JP5362085B1 (ja) 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
KR101878754B1 (ko) * 2012-09-13 2018-07-17 삼성전자주식회사 대면적 갈륨 나이트라이드 기판 제조방법
EP2945185A1 (en) * 2013-11-06 2015-11-18 Azzurro Semiconductors AG Epitaxial wafers avoiding edge melt-back-etching and method for fabricating the same
KR102188493B1 (ko) * 2014-04-25 2020-12-09 삼성전자주식회사 질화물 단결정 성장방법 및 질화물 반도체 소자 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100461505B1 (ko) 2002-03-04 2004-12-14 한국전자통신연구원 질화물 반도체 기판의 제조 방법
JP2015005635A (ja) 2013-06-21 2015-01-08 三菱電機株式会社 炭化珪素半導体装置の製造方法

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KR20170141308A (ko) 2017-12-26
US20170358443A1 (en) 2017-12-14
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