KR102188493B1 - 질화물 단결정 성장방법 및 질화물 반도체 소자 제조방법 - Google Patents

질화물 단결정 성장방법 및 질화물 반도체 소자 제조방법 Download PDF

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Abstract

본 발명의 일 측면은, 실리콘 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 Ⅲ족 질화물 결정을 성장하는 단계;를 포함하는 Ⅲ족 질화물 결정 성장방법을 포함한다. 상기 Ⅲ족 질화물 결정 성장방법은 Ⅲ족 금속 소스와 질소 소스 가스를 공급하는 MOCVD 공정으로 실행되며, 여기서, 상기 질소 소스 가스는 암모니아(NH3) 및 질소(N2) 및 수소(H2)를 포함한다. 상기 Ⅲ족 질화물 결정을 성장하는 단계 중 적어도 일부 구간은 상기 질소 소스 가스 중 수소의 부피 분율이 20% ∼ 40%이며, 상기 실리콘 기판의 온도가 950℃ ∼ 1040℃인 조건에서 실행된다.

Description

질화물 단결정 성장방법 및 질화물 반도체 소자 제조방법{METHOD OF GROWING NITRIDE SINGLE CRYSTAL AND METHOD OF MANUFACTURING NITRIDE SEMICONDUCTOR DEVICE}
본 발명은 질화물 단결정 성장방법에 관한 것으로서, 특히 질화물 단결정 성장 방법과 이를 이용한 질화물 반도체 소자 제조방법에 관한 것이다.
질화물 단결정을 성장하기 위한 기판으로는 사파이어와 SiC와 같은 이종 기판이 주로 많이 사용된다. 하지만, 이러한 이종 기판은 가격이 비싸거나 경도가 높아 가공에 어려움이 있다. 특히, 사파이어 기판은 전기 전도성이 낮다.
이러한 한계를 극복하기 위해, 질화물 단결정 성장에 있어서 실리콘 기판을 활용한 방안이 이루어지고 있다. 그러나, 실리콘 기판에 질화물 단결정 박막 성장시에 그 기판과 박막 사이의 격자 상수 불일치로 인해 결함 밀도(dislocation density)가 커지고, 열팽창 계수의 차이로 인해 플라스틱 변형(plastic deformation)크랙이 발생될 수 있다. 이로 인해, 성장되는 박막의 두께가 불균일해질 수 있다. 또한, 실리콘 원소가 확산되어 Ⅲ족의 질화물의 금속(예, 갈륨)과 공융금속을 형성하는 멜트 백 현상이 야기될 수 있다.
따라서, 당 기술 분야에서는 결정 품질을 유지하면서도 변형이나 크랙을 감소시킬 수 있는 질화물 단결정 성장 방법 및 이를 이용한 질화물 반도체 소자 제조방법이 요구되고 있다.
본 발명의 일 측면은, 실리콘 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 Ⅲ족 질화물 결정을 성장하는 단계;를 포함하는 Ⅲ족 질화물 결정 성장방법이고, 상기 Ⅲ족 질화물 결정 성장방법은 Ⅲ족 금속 소스와 질소 소스 가스를 공급하는 MOCVD 공정으로 실행되며, 여기서, 상기 질소 소스 가스는 암모니아(NH3) 및 질소(N2) 및 수소(H2)를 포함하고, 상기 Ⅲ족 질화물 결정을 성장하는 단계 중 적어도 일부 구간은 상기 질소 소스 가스 중 수소의 부피 분율이 20% ∼ 40%이며, 상기 실리콘 기판의 온도가 950℃ ∼ 1040℃인 조건에서 실행되는 Ⅲ족 질화물 결정 성장방법을 제공한다.
상기 Ⅲ족 질화물 결정을 형성하는 단계는, 상기 버퍼층 상에 응력 보상층을 형성하는 단계를 포함하며, 상기 응력 보상층은 상기 버퍼층보다 격자 상수가 큰 질화물 결정을 포함할 수 있다.
상기 적어도 일부 구간은 상기 응력 보상층을 형성하는 단계를 포함할 수 있다.
상기 응력 보상층은, 상기 버퍼층보다 격자상수가 큰 제1 및 제2 질화물 반도체층과, 상기 제1 및 제2 질화물 반도체층 사이에 배치되며 상기 제1 및 제2 질화물 결정보다 격자 상수가 작은 질화물 결정으로 이루어진 중간층을 포함할 수 있다.
이 경우에, 상기 제1 및 제2 질화물 반도체층은 GaN을 포함하며, 상기 중간층은 AlxGa1 -xN(0.4<x<1)을 포함할 수 있다.
상기 적어도 일부 구간은 상기 제1 및 제2 질화물 반도체층을 형성하는 단계를 포함할 수 있다.
상기 응력 보상층은, 상기 제1 질화물 반도체층 상에 배치되며 3차원 구조를 갖는 마스크층과, 상기 마스크층 상에 배치된 합체(coalescenced) 질화물층과, 상기 합체 질화물층 상에 배치된 제2 질화물 반도체층을 포함할 수 있다.
이 경우에, 상기 적어도 일부 구간은 상기 제1 및 제2 질화물 반도체층과 합체 질화물층을 형성하는 단계를 포함할 수 있다.
상기 응력 보상층을 형성하는 단계는, 상기 버퍼층 상에 상기 버퍼층의 표면 조도에 대한 조도 비율이 3 이하인 표면 조도를 갖도록 제1 성장조건으로 제1 질화물 반도체층을 형성하는 단계와, 상기 제1 질화물 반도체층 상에 제2 성장조건으로 제2 질화물 반도체층을 형성하는 단계를 포함하며, 상기 제2 성장 조건은 상기 제1 성장 조건보다 3차원 성장모드가 커지도록 온도, 압력 및 Ⅴ/Ⅲ족 몰비 중 적어도 하나가 상기 제1 성장 조건과 상이할 수 있다.
상기 제1 질화물 반도체층은 1000㎚ 이하의 두께를 가질 수 있다. 상기 제1 질화물 반도체층과 제2 질화물 반도체층은 GaN을 포함할 수 있다. 상기 적어도 일부 구간은 상기 제1 및 제2 질화물 반도체층을 형성하는 단계를 포함할 수 있다.
상기 버퍼층은, 상기 실리콘 기판 상에 형성된 AlN 핵성장층과, 상기 AlN 핵성장층 상에 배치되며 Al을 함유한 질화물 결정으로 이루어진 격자 완충층을 포함할 수 있다.
상기 적어도 일부 구간은 상기 격자 완충층을 형성하는 단계를 포함할 수 있다.
상기 질소 소스 가스 중 수소의 부피 분율은 35% 이하일 수 있다. 상기 질소 소스 가스 중 암모니아의 부피 분율은 65% 이하일 수 있다. 상기 질소 소스 가스 중 질소의 부피 분율은 60% 이하일 수 있다.
상기 버퍼층을 형성하는 단계와 상기 Ⅲ족 질화물 결정을 성장하는 단계는 상기 실리콘 기판의 온도가 1040℃ 이하인 조건에서 실행될 수 잇다.
상기 Ⅲ족 질화물 결정에는 실리콘-갈륨 공융 합금으로 이루어진 다수의 멜트 백 결함(melt-back defect)이 발생되고, 직경이 400㎛이상인 멜트 백 결함의 수는 전체 멜트 백 결함 중 1% 이하일 수 있다.
본 발명의 다른 측면은, 실리콘 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 응력 보상층을 형성하는 단계와, 상기 응력 보상층 상에 제1 도전형 질화물 반도체층을 형성하는 단계와, 상기 제1 도전형 질화물 반도체층 상에 활성층을 형성하는 단계와, 상기 활성층 상에 제2 도전형 질화물 반도체층을 형성하는 단계를 포함하는 질화물 반도체 발광소자 제조방법이고, 상기 질화물 반도체 발광소자 제조방법은, Ⅲ족 금속 소스와 질소 소스 가스를 공급하는 MOCVD 공정으로 실행되며, 여기서, 상기 질소 소스 가스는 암모니아(NH3) 및 질소(N2) 및 수소(H2)를 포함하고, 상기 버퍼층, 상기 응력 보상층 및 상기 제1 도전형 질화물 반도체층을 형성하는 단계 중 적어도 일부 구간은, 상기 질소 소스 가스 중 수소의 부피 분율이 20% ∼ 40%이며, 상기 실리콘 기판의 온도가 950℃ ∼ 1040℃인 조건에서 실행되는 질화물 반도체 발광소자 제조방법을 제공한다.
상기 적어도 일부 구간은, 상기 응력 보상층을 형성하는 단계와 상기 제1 도전형 반도체층을 형성하는 단계를 포함할 수 있다..
상기 활성층을 형성하는 단계 전에, 상기 실리콘 기판의 온도는 1040℃ 이하로 유지될 수 있다.
상기 제1 도전형 질화물 반도체층을 형성하는 단계와 상기 활성층을 형성하는 단계 사이에, 상기 제1 도전형 질화물 반도체층 상에 복수의 V자 피트를 갖는 피트 형성층을 형성하는 단계와, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 피트 형성층 상에 초격자층을 형성하는 단계를 더 포함하며, 상기 활성층을 형성하는 단계는, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 초격자층 상에 상기 활성층을 형성하는 단계를 포함하며, 상기 제2 도전형 질화물 반도체층을 형성하는 단계는, 상기 V자 피트의 굴곡이 충전되도록 상기 활성층 상에 상기 제2 도전형 질화물 반도체층을 형성하는 단계를 포함할 수 있다.
상기 제2 도전형 질화물 반도체층을 형성하는 단계 후에, 상기 실리콘 기판을 제거하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 측면은, 실리콘 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 응력 보상층을 형성하는 단계와, 상기 응력 보상층 상에 질화물 적층체를 형성하는 단계를 포함하는 질화물 반도체 소자 제조방법이고, 상기 질화물 반도체 소자 제조방법은, Ⅲ족 금속 소스와 질소 소스 가스를 공급하는 MOCVD 공정으로 실행되며, 여기서, 상기 질소 소스 가스는 암모니아(NH3) 및 질소(N2) 및 수소(H2)를 포함하고, 상기 버퍼층, 상기 응력 보상층 및 상기 질화물 적층체를 형성하는 단계 중 적어도 일부 구간은, 상기 질소 소스 가스 중 수소의 부피 분율이 40% 이하이며, 상기 실리콘 기판의 온도가 1040℃ 이하인 조건에서 실행되며, 상기 질화물 반도체 소자에는 실리콘-갈륨 공융 합금으로 이루어진 다수의 멜트 백 결함(melt-back defect)이 발생되고, 직경이 400㎛이상인 멜트 백 결함의 수는 전체 멜트 백 결함 중 1% 이하인 것을 특징으로 하는 질화물 반도체 소자 제조방법을 제공한다.
질소 소스 가스 중 수소의 분율을 낮춤으로써 결정 품질을 유지하면서도 성장온도를 낮출 수 있다. 따라서, 기판과 질화물 단결정의 열팽창계수 차이로 인한 변형을 억제할 수 있다. 또한, 보잉(bowing) 발생(또는 곡률의 증가)으로 인한 박막 두께의 편차 문제도 크게 저감시킬 수 있다. 특히, 질화물 반도체 발광소자에서 박막(특히, 활성층)의 두께를 균일하게 구현할 수 있으므로, 방출 파장과 같은 원하는 특성을 전체 면적에서 균일하게 구현할 수 있다. 또한, 질화물 결정 성장시에 실리콘 기판의 문제점 중 하나인 멜트 백(melt-back) 현상을 크게 완화시킬 수 있다.
도1은 본 발명의 일 실시예에 따른 질화물 단결정 성장방법을 설명하기 위한 공정 순서도이다.
도2는 본 발명에 사용될 수 있는 박막 증착장치의 일 예를 나타내는 개략도이다.
도3는 도1에서 설명된 질화물 단결정 성장방법의 구체적인 예를 설명하기 위한 공정 순서도이다.
도4 내지 도7은 각각 본 발명에 채용될 수 있는 버퍼층 및 응력 보상층의 구조의 다양한 예를 나타내는 측단면도이다.
도8a 및 도8b는 개선예1과 비교예1에서 얻어진 질화물 단결정의 표면을 촬영한 AFM 사진이다.
도9는 질소 소스 가스 중 수소 부피 분율에 따른 멜트 백 결함(melt-back defect) 사이즈의 변화를 나타내는 그래프이다.
도10은 개선예1과 비교예1에서 얻어진 질화물 단결정에서 400㎛ 이상의 직경을 갖는 멜트 백 결함의 비율을 나타내는 그래프이다.
도11은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자 제조방법을 설명하기 위한 공정 순서도이다.
도12는 본 발명의 다른 실시예에 따른 질화물 반도체 발광소자 제조방법을 설명하기 위한 공정 순서도이다.
도13은 도12에 따른 제조방법에 따라 얻어지는 질화물 반도체 발광소자의 측단면도이다.
도14a 및 도14b는 개선예2와 비교예2에서 얻어진 다수(다른 런(Run))의 질화물 반도체 발광소자의 n형 GaN층과 활성층의 계면의 곡률 분포를 나타내는 그래프이다.
도15는 개선예2와 비교예2에서 얻어진 질화물 반도체 발광소자에서 성장시간에 따른 n형 GaN층과 활성층의 계면의 곡률 분포를 나타내는 그래프이다.
도16 내지 도22은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자 제조방법을 나타내는 주요 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소로 이해될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명의 일부로 결합될 수 있다.
도1은 본 발명의 일 실시예에 따른 질화물 결정 제조공정을 설명하기 위한 흐름도이다.
도1을 참조하면, 본 실시예에 따른 제조공정은 실리콘 기판에 버퍼층을 형성하는 단계(S10)로 시작될 수 있다.
본 실시예에 채용된 실리콘 기판은 실리콘 물질로만 이루어진 기판뿐만 아니라, 부분적으로 실리콘 물질을 포함한 기판을 포함할 수 있다. 예를 들어, 실리콘 온 절연체(silicon on insulator) 기판도 사용될 수 있다. 상기 실리콘 기판의 (111) 면이 결정 성장을 위한 면으로 사용될 수 있다. 실리콘 기판은 p형 불순물과 같은 특정 도전형 불순물로 도핑될 수 있다. 예를 들어, 상기 p형 불순물은 B, Al, Mg, Ca, Zn, Cd, Hg, Ga 중 선택된 적어도 어느 하나일 수 있다. 특정 예에서, 상기 p형 불순물은 보론(B)으로 이루어질 수 있다.
상기 p형 불순물의 도핑 농도는 실리콘 기판의 비저항이 1Ω㎝ 이하가 되도록 설정될 수 있다. 예를 들어, p형 불순물의 도핑 농도는 대략 5×1017/㎤ 내지 1×1020/㎤, 나아가 1×1018/㎤ 내지 5×1019/㎤일 수 있다.
상기 버퍼층은 상기 실리콘 기판과 후속 공정에 형성될 질화물 단결정 사이의 격자상수의 부정합(mismatchng)으로 인한 변위를 감소시키고, 열팽창 계수 차이로 인한 변형(deformation)을 감소시키고 크랙(crack) 발생을 억제하기 위해서 사용될 수 있다. 상기 버퍼층은 단일 층으로 이루어질 수 있으나, 복수의 층을 갖는 다층 구조일 수도 있다. 예를 들어, 상기 버퍼층은 AlN 핵성장층과, Al이 함유된 질화물 결정으로 이루어진 격자 완충층을 포함할 수 있다.
이어, 상기 버퍼층 상에 Ⅲ족 질화물 결정을 형성할 수 있다(S20).
본 단계에서, 반응 챔버 내에 Ⅲ족 금속 소스와 질소 소스 가스를 공급하여 반응시킴으로써 가열된 실리콘 기판(즉, 버퍼층) 상에 Ⅲ족 질화물 결정이 성장될 수 있다.
상기 Ⅲ족 금속 소스 및 상기 질소 소스 가스는 각각 별도의 공급라인을 통해서 반응챔버에 공급될 수 있다. 상기 Ⅲ족 금속 소스는 유기 금속 소스 가스(예, TMGa, TMAl, TMIn)와 이를 운반하는 캐리어 가스(예, N2,H2)를 포함할 수 있다. 상기 질소 소스 가스는 암모니아(NH3) 및 질소(N2)와 함께, 수소(H2)를 포함할 수 있다.
상기 질소 소스 가스에 혼합된 수소 가스는 고품질 질화물 단결정을 성장하기 위한 필수적인 촉매제로 사용될 수 있다. 본 공정에서, 질소 소스 가스 중 수소의 부피 분율은 20%∼40%일 수 있다. 통상적으로, 필수 촉매제인 수소 가스는 상당히 많은 양(부피분율 50% 이상)으로 사용되어 왔으나, 본 발명자는 상기 질소 소스 가스 중 수소의 부피 분율은 약 40% 이하로, 나아가 35% 이하로 낮게 유지하는 방안을 새롭게 제안하고 있다. 수소의 부피 분율은 필수 촉매제로서 작용을 위해서 적어도 20% 혼합될 수 있다.
본 발명자는 이러한 수소의 낮은 부피 분율의 제어는 고품질의 결정을 유지하면서도 질화물 단결정의 성장 온도를 낮출 수 있다는 사실을 확인하였다(도9a 및 도9b 참조). 질소 소스 가스의 수소 분율은 몰분율 또는 질량분율과 같은 다른 단위로 환산될 수 있다. 또한, 수소(H2)의 부피분율은 질소 소스 가스 라인을 통해서 챔버 내에 공급되는 유량으로 표현될 수도 있다. 상기한 효과를 얻기 위한 위해서 수소의 유량은 20000 sccm ∼ 70000 sccm 범위로 표현될 수 있다.
이와 같이, 질소 소스 가스 중 수소 분율을 낮춤으로써 상대적으로 낮은 성장 온도인 약 1040℃ 이하의 기판의 온도에서도 우수한 질화물 결정을 성장시킬 수 있다. 이와 같이, 질화물 결정 품질을 보장하면서도 성장 온도를 낮춤으로써 기판과 질화물 단결정의 열팽창계수 차이로 인한 변형을 억제할 수 있다. 이러한 방안을 통해서, 대구경 웨이퍼(예, 8인치 이상)에서 더욱 심각하게 문제되는 보잉 발생(또는 곡률의 증가)으로 인한 박막 두께(특히, 활성층 두께)의 편차 문제도 크게 저감시킬 수 있다. 또한, 질화물 결정 성장시에 실리콘 기판의 고질적인 문제점 중 하나인 멜트 백 현상을 크게 완화시킬 수 있다. 한편, 성장 온도의 범위는 우수한 질화물 결정의 성장을 보장하기 위해서 적어도 950℃이 되도록 설정할 수 있다.
본 명세서에서, 성장 온도는 기판의 온도를 말하며, 이는 반응 챔버 내에 배치된 기판(또는 웨이퍼)을 직접 측정한 온도를 의미한다. 성장 온도는 실제 동일한 온도 조건임에도 불구하고, 반응 챔버의 다른 영역을 측정할 경우에 다른 온도를 나타낼 수 있다. 예를 들어, 기판의 온도가 약 1040℃로 제어되더라도, 특정 장비(예, Axitron 장비)에서는 기판이 배치되는 서셉터(또는 메인 디스크)를 측정하므로, 실제 기판의 온도보다 높은 온도(예, 1150℃)로 측정될 수 있다. 따라서, 성장 온도를 대비함에 있어서, 증착 장비 또는 측정 위치를 따라 온도가 달리 표현될 수 있다는 점을 고려할 필요가 있다.
질소 소스 가스 중 수소 분피 분율의 조절에 의한 효과는 다음과 같이 설명될 수 있다: 본 발명자에 의해 제안된 바와 같이, 질화물 결정 성장시에 공급되는 수소 가스의 양을 제한함으로써 수소 가스와 질소 래디컬이 원하지 않는 2차 반응을 일으켜 NH3를 생성하는 확률을 감소시킬 수 있고, 그 결과 상대적으로 낮은 온도에서 확보된 가용 질소의 양으로도 공공(vacancies)의 발생 없이 충분히 우수한 결정의 성장을 보장할 수 있다. 이러한 원리에 근거하여, 새롭게 제안된 수소 가스의 제한적인 공급은 고품질 결정을 유지하면서도 성장 온도를 낮추는 효과를 가져 오는 것으로 이해될 수 있다.
상기 질소 소스 가스는 질소 소스로 직접 사용되는 암모니아(NH3)와 함께, 질소(N2)를 포함할 수 있다. 예를 들어, 암모니아는 상기 질소 소스 가스 전체에서 약 65% 이하의 부피 분율을 가지며, 질소 가스는 약 60% 이하의 부피 분율을 가질 수 있다.
본 발명자가 제안한 수소 가스의 제한적 공급방안은 버퍼층의 일부인 격자 완충층 및 Ⅲ족 질화물 결정 중 적어도 일부 구간 또는 전체 구간에 적용될 수 있다. 특히, GaN의 성장공정에 적용되어 1040℃이하의 온도에서 고품질 결정을 성장시킬 수 있다.
반면에, 해당 층이 본질적으로 저온에서 성장되거나 질소 소스 가스 중 수소를 제공하지 않는 경우에는 상기한 수소 가스의 제한적 공급방안이 적용되지 않을 수 있다. 예를 들어, 버퍼층 중 AlN 핵성장층은 상대적으로 낮은 온도에서 성장되므로, 상기한 수소 가스의 제한적 공급방안이 적용되지 않을 수 있다. 또한, 격자 완충층도 낮은 성장온도로 적용될 경우에 상기한 수소 가스의 제한적 공급방안을 적용하지 않을 수도 있다. 이와 같이, 부분적으로 수소 가스의 부피 분율 조건(40% 이하)이 적용되지 않더라도 그 구간의 성장온도는 1040℃이하로 실시하여 멜트 백 현상을 억제할 수 있다.
본 실시예에 따른 질화물 단결정의 성장공정에 대해서 도2를 참조하여 더 상세히 설명하기로 한다.
도2는 본 발명에 사용될 수 있는 박막 증착장치의 일 예로서 금속유기 화학기상증착(MOCVD)장치를 나타내는 개략도이며, 도3는 도2에 도시된 MOCVD 장치에 채용가능한 서셉터의 일 예를 나타내는 평면도이다.
도2에 도시된 화학 기상 증착 장치(100)는 일정크기의 내부공간을 갖는 공정챔버(120)와, 상기 공정 챔버(120) 내에 회전 가능하도록 장착된 서셉터(susceptor: "디스크"라고도 함)(130)와, 상기 서셉터(130)의 하부에 배치된 가열수단(140) 및 상기 공정 챔버(120)의 상부에 위치하여 반응할 소스 가스를 유입하는 챔버 커버(150)를 포함할 수 있다.
상기 공정 챔버(120)의 내부 공간은 중공형 구조를 가질 수 있다. 상기 내부공간에서 상기 서셉터(130)의 상부에 공급되는 소스가스가 화학적으로 반응할 수 있는 반응공간(135)을 포함할 수 있다. 여기서, 상기 챔버 커버(150)와 상기 서셉터(130) 사이의 공간은 반응공간(135)으로 정의될 수 있다. 예를 들어, 반응공간(135)의 높이는 이에 한정되지는 않으나, 약 10㎜ 내지 약 20㎜일 수 있다.
상기 공정 챔버(120)는 내마모성 및 내열성과 내부식성이 우수한 메탈 재질로 이루어질 수 있다. 예를 들어, 이러한 재질은 스테인레스 스틸(SUS)일 수 있다. 상기 챔버 커버(150)와 상기 서셉터(135)도 상기 공정 챔버(120)와 동일하거나 유사한 재질로 이루어질 수 있다.
상기 서셉터(130)는 상기 공정 챔버(120)의 중심부에 위치할 수 있다. 상기 공정 챔버(120)의 내부 공간의 중심축은 상기 서셉터(130)의 회전축(134)이 실질적으로 일치할 수 있다. 상기 서셉터(130)는 증착 대상물인 실리콘 기판과 같은 웨이퍼(W)가 안착될 수 있도록 원반형으로 함몰된 포켓(132)을 구비할 수 있다. 상기 서셉터(130)는 복수의 포켓(132)을 구비할 수 있다.
상기 서셉터(130)의 하부측에는 상기 가열수단(140)을 구비하여 상기 서셉터(130)에 복사열을 제공할 수 있다. 이러한 복사열은 상기 서셉터(130)에 안착된 상기 웨이퍼(W)을 가열시킬 수 있다. 상기 가열수단(140)은 전원인가시 열을 발생시키는 전열부재의 일종으로 상기 포켓(132)과 대응하는 영역에 배열될 수 있다. 상기 가열수단(140)은 전기히터, 고주파유도, 적외선방사, 레이저에서 선택될 수 있다.
각 포켓(132)은 일정한 곡률을 갖는 볼록한 바닥면일 수 있다. 성장과정에서 실리콘 기판과 같은 웨이퍼(W)가 휘어지더라도, 상기 볼록한 바닥면은 실리콘 기판의 간격을 비교적 일정하게 유지할 수 있으므로, 위치에 따른 실리콘 웨이퍼(W)의 온도 편차를 효과적으로 감소시킬 수 있다.
상기 챔버 커버(150)는 상기 공정 챔버(120)를 밀봉하여 기밀을 유지하며, 상기 공정 챔버(120)에 대해 개폐 가능한 구조로 구비될 수 있다. 상기 챔버 커버(150)는 상기 공정 챔버(120)의 상부에 구비되어 그 아래에서 회전하는 서셉터(130) 위로 소스가스를 수직 분사하도록 구성된 샤워 헤드(shower head)형 분사구조를 구비될 수 있다.
상기 샤워 헤드형 분사구조는 제1 소스 공급부(151)와 제2 소스 공급부(152)를 포함할 수 있다. 상기 제1 소스 공급부(151)는 제1 유입관(161)을 통하여 유입된 제1 소스가스(G1)를 수용하기 위한 제1 저장실(155)을 구비할 수 있다. 상기 제2 소스 공급부(152)는 제2 유입관(162)을 통하여 유입된 제2 소스가스(G2)를 수용하기 위한 제2 저장실(158)을 구비할 수 있다.
상기 제1 저장실(155)과 제2 저장실(158) 사이에는 제1 커버부재(153)가 배치될 수 있다. 상기 제1 커버부재(153)는 상기 제1 저장실(155)에 유입된 제1 소스가스(G1)를 분사하기 위한 복수의 제1 분사관(154)을 구비할 수 있다. 상기 제1 분사관(54)은 상기 제2 저장실(158)을 관통하며, 제1 소스가스(G1)를 서셉터(130) 위로 수직분사하도록 구성될 수 있다.
또한, 상기 제2 저장실(158)과 상기 서셉터(130) 사이에는 제2 커버부재(156)가 배치될 수 있다. 상기 제2 커버부재(156)는 상기 제2 저장실(58)에 유입된 제2 반응가스(G2)를 분사하기 위한 복수의 제2 분사관(157)을 구비할 수 있다. 상기 제2 분사관(157)은 제2 소스가스(G2)를 서셉터(130) 위로 수직 분사하도록 구성될 수 있다.
Ⅲ족 질화물 반도체 박막 증착공정에서, 상기 제1 소스가스(G1)는 질소 소스 가스로서 질소 소스(165)로부터 제공될 수 있으며, 이러한 제1 소스가스(G1)를 위한 공급라인을 "하이드라이드 라인(hydride line)"이라고도 한다. 이러한 라인을 통해서 공급되는 질소 소스 가스는, NH3와 함께, N2 및 H2 가스가 혼합된 가스일 수 있다. 상기 제2 소스가스(G2)는 캐리어 가스와 함께 운반되는 금속 소스로서 Ⅲ족 금속 및/또는 도펀트 소스(166)로부터 제공될 수 있으며, 이러한 제2 소스가스(G2)를 위한 공급라인을 "금속유기물 소스 라인(MO source line)"이라고도 한다. 이러한 라인을 통해서 공급되는 Ⅲ족 금속소스는 트리-메틸 알루미늄(TMAl), 트리메틸 갈륨(TMGa), 트리에틸 갈륨(TEGa) 및 트리메틸 인듐(TMIn) 중 적어도 하나와 필요에 따라 도펀트 소스를 포함할 수 있다. 도펀트 소스는 p형 도펀트를 위한 마그네슘 가스(Cp2Mg 또는 (C5H5)2Mg) 또는 n형 도펀트를 위한 마그네슘 가스(SiH4 또는 Si2H6)일 수 있다. 이러한 Ⅲ족 금속 또는 도펀트 소스(166)를 운반하는 캐리어 가스는, 아르곤, 질소, 수소, 헬륨, 네온, 크세논 및 그 조합으로 구성된 그룹 중 적어도 하나일 수 있다. 증착공정에 필요한 소스의 선택과 공급 유량의 조절은 소스 공급 제어부(170)에 의해 조절될 수 있다.
본 샤워 헤드형 분사구조에서, 상기 제1 소스가스(G1)는 제1 가스 유입관(161)을 통하여 상기 제1 저장실(155) 내부로 유입되고, 유입된 제1 소스가스(G1)는 상기 제1 분사관(54)을 통하여 상기 반응공간(135)으로 유입될 수 있다. 또한, 상기 제2 소스가스(G2)는 제2 가스 유입관(162)을 통하여 상기 제2 저장실(158) 내부로 유입되고, 유입된 제2 반응가스(G2)는 상기 제2 분사관(157)을 통하여 상기 반응공간(135)으로 유입될 수 있다. 이로써, 상기 제1 및 제2 소스가스(G1, G2)는 상기 서셉터(130)의 표면을 따라 형성된 반응공간(135)에서 화학적으로 반응하고 그 반응 결과물인 박막을 웨이퍼(W) 표면 상에 증착시킬 수 있다.
반응 후에 잔류한 제1 및 제2 소스 가스(G1, G2)는 상기 공정 챔버(120)의 중심으로부터 외주측으로 흘러 상기 공정 챔버(120)의 외주측에 구비된 가스배출부(163)를 통해 외부로 배기될 수 있다. 이러한 배출공정은 배출범프(180)를 이용하여 형성될 수 있다. 추가적으로, 진공형성펌프(190)는 상기 가스 배출부(163)와 연결되도록 구성되어, 필요시(예, 증착공정 전) 공정 챔버(130)의 내부를 진공화시킬 수 있다.
상기 챔버 커버(150)는 상기 공정 챔버(120)와 결합시에 긴밀한 밀봉을 유지하기 위해 오링(o-ring)과 같은 밀봉부재를 구비할 수 있다. 상기 제1 커버부재(153) 및 제2 커버부재(156)는 전체적으로 상기 챔버 커버(150)와 대응하는 원형의 형상을 가지며, 상기 챔버 커버(150)와 탈착가능하도록 구성될 수 있다. 상기 제1 커버부재(153) 및 제2 커버부재(156)는 내열성이 우수한 재질을 포함할 수 있다. 예를 들어, 석영(quartz) 또는 실리콘 카바이드(SiC)가 코팅된 흑연(graphite)으로 이루어질 수 있다.
본 발명의 다양한 실시예에 따른 질화물 결정의 제조방법은 상술된 MOCVD 장치를 이용하여 구현될 수 있다. 도1에 도시된 성장공정, 즉 실리콘 기판 상에 버퍼층과 질화물 결정을 형성하는 공정은 다양한 형태로 구현될 수 있다. 도3은 도1에서 도시된 공정의 구체적인 예를 설명하기 위한 공정 순서도이다.
도3에 도시된 바와 같이, 실리콘 기판 상에 버퍼층을 형성하는 단계(S10)는, 핵성장층을 형성하는 과정(S12)과, 상기 핵성장층 상에 배치된 격자 완충층을 형성하는 과정(S14)을 포함할 수 있다.
본 실시예에 따른 버퍼층을 형성하는 단계는 실리콘 기판 상에 핵성장층을 형성하는 단계(S12)로 시작될 수 있다.
상기 핵성장층은 실리콘 기판의 (111)면에 형성될 수 있다. 상기 핵성장층은 젖음성(wettability)이 개선된 성장면을 제공할 수 있다. 예를 들어, 상기 핵성장층은 AlN일 수 있다. 상기 핵성장층은 상기 기판의 실리콘과 질화물 단결정의 갈륨이 반응하여 공융금속을 형성하는 멜트-백(melt back) 현상을 방지할 수 있다. 상기 AlN 핵성장층 형성은 초기에 트리메틸 알루미늄과 같은 알루미늄 소스를 주입하는 공정으로 시작될 수 있다. 이러한 Al 소스의 우선 주입은 상기 실리콘 기판이 암모니아에 먼저 노출되어 질화되는 것을 방지할 수 있다. 예를 들어, 상기 핵성장층은 수십 내지 수백 ㎚의 크기를 가질 수 있다.
이어, 단계(S14)에서, 상기 핵성장층 상에 격자 완충층을 형성할 수 있다. 상기 격자 완충층은 후속 성장될 질화물 결정과의 계면에서 변위루프(dislocation loop)가 형성되어 결함밀도(dislocation density)가 감소될 수 있다. 또한, 상기 격자 완충층은 후속 성장될 질화물 단결정과의 격자 부정합 및 열팽창계수 부정합을 완화시킴으로써 결정 성장시 압축응력(compressive stress)을 효과적으로 발생시킬 수 있으며, 냉각시에 발생되는 인장응력(tensile stress)을 감소시킬 수 있다. 상기 격자 완충층은 Al을 함유한 질화물 결정으로 이루어질 수 있으며, 단일층 또는 복수층일 수 있다. 예를 들어, 격자 완충층은 AlGaN, Al과 같은 일부 성분함량이 선형적으로 또는 스텝으로 증가하거나 감소하는 그레이드(graded) AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1) 또는 Alx1Iny1Ga1 -x1- y1N / Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자층일 수도 있다. 특정 예에서, 격자 완충층은 AlGaN과 AlN이 교대로 적층된 구조일 수 있다. 예를 들어, 격자 완충층은 AlGaN/AlN/AlGaN의 3층 구조일 수 있다.
상기 격자 완충층은 700∼1040℃ 온도범위에서 성장될 수 있다. 다만, 상기 격자 완충층은 실리콘 기판에 인접하므로, 멜트 백에 민감한 영향을 미칠 수 있다. 이러한 점을 고려하여 성장 온도를 더욱 낮게 유지할 수 있다. 예를 들어, 격자 완충층은 약 1010℃ 이하의 온도에서 성장될 수 있다.
상술된 버퍼층의 다양한 예는 도4 내지 도7을 참조하여 보다 상세히 설명하기로 한다.
상기 질화물 단결정을 형성하는 과정(S20)은 상기 격자 완충층 상에 제1 질화물 반도체층, 중간층 및 제2 질화물 반도체층을 순차적으로 형성하는 과정(S21,S23,S25)을 포함할 수 있다.
상기 질화물 단결정을 형성하는 과정(S20)은 상기 격자 완충층 상에 상기 제1 질화물 반도체층을 형성하는 과정(S21)으로 시작될 수 있다.
상기 제1 질화물 반도체층은 상기 격자 완충층보다 격자상수가 큰 질화물 결정일 수 있다. 상기 제1 질화물 반도체층은 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제1 질화물 반도체층은 GaN일 수 있다.
상기 제1 질화물 반도체층은 상기 격자 완충층과의 계면에서 압축응력을 받을 수 있으며, 성장공정 완료 후 상온으로 냉각시킬 때, 기판과 제1 질화물 반도체층의 열팽창 계수의 차이로 인해 인장 응력을 발생할 수 있다. 이러한 응력을 보상하기 위해서 단계(S23)에서는 중간층을 상기 제1 질화물 반도체층 상에 형성할 수 있다. 상기 중간층은 제1 질화물 반도체층보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 중간층은 AlxGa1 -xN(0.4<x<1)일 수 있다.
이어, 단계(S25)에서, 상기 중간층 상에 제2 질화물 반도체층을 형성할 수 있다. 상기 제2 질화물 반도체층은 높은 압축응력을 가질 수 있다. 상기 제2 질화물 반도체층의 압축응력으로 제1 질화물 반도체층이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙을 감소시킬 수 있다. 상기 제2 질화물 반도체층은 상기 제1 질화물 반도체층과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제2 질화물 반도체층은 GaN일 수 있다. 상기 제1 및 제2 질화물 반도체층으로 사용되는 GaN은 언도프 GaN일 수 있다.
특정 실시예에서는, 추가적으로 상기 제2 질화물 반도체층 상에 적어도 하나의 질화물 반도체층을 갖는 질화물 적층체를 형성할 수 있다. 이러한 질화물 반도체층은 AlxInyGa1 -x- yN(0≤x,y≤1, x+y≤1)로 형성될 수 있으며, 언도프된 층이거나 n형 및/또는 p형 불순물로 도프된 층일 수 있다. 예를 들어, 상기 질화물 반도체층은 특정 기능을 수행하기 위한 소자로서 제공되는 복수의 반도체층일 수 있다.
상술된 증착 공정에서 사용되는 질소 소스 가스는 NH3 및 N2과 함께, 수소(H2)를 포함할 수 있다. 상기 질소 소스 가스 중 수소 가스의 부피 분율은 약 40% 이하일 수 있다.
이러한 수소의 낮은 부피 분율 제어에 의한 질화물 성장공정은 질화물 결정의 형성과정(S20) 전반에 걸쳐 적용될 수 있으나, 일부 공정에만 적용될 수 있다.
이와 달리, 수소의 낮은 부피 분율 하의 질화물 결정성장은 질화물 결정의 형성과정(S20) 외에도, 고품질 결정을 얻기 위한 고온의 질화물 결정 성장을 위한 다른 단계의 공정에도 유익하게 적용될 수 있다. 예를 들어, 버퍼층 형성공정 중 격자 완충층을 형성하는 공정(S14) 및/또는 제2 질화물 반도체층 상에 적어도 하나의 질화물 반도체층을 형성하는 공정에도 적용될 수 있다.
이러한 수소의 낮은 부피 분율 제어를 통해서 각 단계의 성장 온도를 소정의 폭(예, 약 20℃ ∼ 약 30℃)으로 낮추면서도 우수한 결정 품질을 유지할 수 있다. 예를 들어, 질화물 결정 성장온도가 약 1040℃ 이하인 조건에서도 고품질의 질화물 결정을 얻을 수 있다.
이와 같이, 질소 소스 가스 중 낮은 수소 분율의 제어를 통해서 얻어지는 성장온도의 감소는 열팽창계수 차이로 인한 변형 문제를 크게 저감시키고, 성장과정 중 보잉 발생으로 인한 박막 두께의 편차 문제를 효과적으로 개선할 수 있다. 특히, 멜트 백 결함의 발생을 크게 저감시킬 수 있는 획기적인 효과를 기대할 수 있다.
도4 내지 도7은 본 발명에 채용될 수 있는 버퍼층 및 응력 보상층의 구조의 다양한 예를 나타내는 단면도이다.
도4에 도시된 바와 같이, 실리콘 기판(201) 상에는 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 순차적으로 배치될 수 있다.
상기 실리콘 기판(201)은 실리콘 물질로만 이루어진 기판뿐만 아니라, 부분적으로 실리콘 물질을 포함한 기판을 포함할 수 있다. 예를 들어, 실리콘 온 절연체(SOI) 기판도 사용될 수 있다. 상기 실리콘 기판(201)의 상면은 (111)면일 수 있다.
상기 버퍼층(210)은 상기 실리콘 기판(201) 상에 배치된 핵성장층(212)과 상기 핵성장층(212) 상에 배치된 격자 완충층(214)을 포함할 수 있다.
상기 핵성장층(212)은 AlN일 수 있다. 상기 핵성장층(212)은 멜트-백(melt back) 현상을 방지하도록 제공될 수 있다. 또한, 상기 핵성장층(212)은 결정 성장에 유리하도록 젖음성이 향상된 성장면을 제공할 수 있다. 예를 들어, 상기 핵성장층(212)은 수십 내지 수백 ㎚의 크기를 가질 수 있다.
상기 격자 완충층(214)은 관통 전위을 벤딩(bending)시켜 결함을 감소시킬 수 있다. 상기 격자 완충층(214)의 두께가 클수록 후속 성장될 제1 질화물 반도체층(221)에서의 압축응력 완화(compressive stree relaxation)가 감소되고 결함도 감소될 수 있다. 상기 격자 완충층(214)의 두께는 수백 ㎚ 내지 수 ㎛ 두께를 가질 수 있다.
상기 격자 완충층(214)은 단일 조성을 가질 수도 있으나, 도4에 도시된 바와 같이, 격자 완충층(214)은 AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1)인 그레이드층일 수 있다. 본 실시예에 채용된 그레이드 구조는 복수의 층(214-1,214-2,...214-n)을 포함하며, 상기 복수의 층(214-1,214-2,...214-n)은 Al 조성이 순차적으로 감소된 스텝 그레이드(step-graded) 구조를 가질 수 있다. 구체적인 예에서, 그레이드 구조인 격자 완충층(214)은 Al 조성을 조절하는 3성분계 AlGaN로 구현될 수 있다. 다른 예에서, 상기 격자 완충층은 스텝 그레이드 구조가 아니라 선형적으로 그레이드된 구조를 취할 수 있다.
이러한 격자 완충층(214)은 상기 AlN 핵성장층(212)과 제1 질화물 반도체층(221) 사이의 격자 부정합을 단계적으로 줄일 수 있다. 특히, 상기 격자 완충층(214)은 결정성장시 압축응력을 효과적으로 발생시킬 수 있으므로 냉각시 발생되는 인장응력을 감소시킬 수 있다.
상기 응력 보상층(220)은 상기 격자 완충층(214) 상에 순차적으로 배치된 제1 질화물 반도체층(221), 중간층(222) 및 제2 질화물 반도체층(223)을 포함할 수 있다.
상기 제1 질화물 반도체층(221)은 상기 격자 완충층(223)보다 격자상수가 큰 질화물 결정일 수 있다. 상기 제1 질화물 반도체층(221)은 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있으며, 예를 들어, GaN일 수 있다. 상기 제1 질화물 반도체층(221)은 상기 격자 완충층(214)과의 계면에서 압축응력을 받을 수 있다.
이러한 압축응력은 제1 질화물 반도체층(221)의 두께가 클수록 완화될 수 있다. 상기 제1 질화물 반도체층(221)의 두께(약 2㎛ 이상)가 커지면, 성장공정 완료 후 상온으로 냉각시킬 때, 상기 기판(201)과 제1 질화물 반도체층(221)의 열팽창 계수의 차이로 인해 발생하는 인장 응력을 제어하기 어려우며, 심지어 크랙이 발생될 수 있다.
상기 중간층(222)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다. 상기 중간층(222)은 제1 질화물 반도체층(221)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 중간층(222)은 AlxGa1 -xN(0.4<x<1)일 수 있다.
제2 질화물 반도체층(223)은 상기 중간층(222) 상에 배치될 수 있다. 상기 제2 질화물 반도체층(223)은 압축응력을 가질 수 있다. 상기 제2 질화물 반도체층(223)의 압축응력은 제1 질화물 반도체층(221)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다. 상기 제2 질화물 반도체층(223)은 상기 제1 질화물 반도체층(221)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제2 질화물 반도체층(223)은 GaN일 수 있다. 상기 제1 및 제2 질화물 반도체층(221,223) 중 적어도 하나는 이에 한정되지는 않으나, 언도프된 질화물층일 수 있다.
질화물 적층체(230)는 상기 제2 질화물 반도체층(223) 상에 추가적으로 배치될 수 있다. 상기 질화물 적층체(230)는 AlxInyGa1 -x- yN(0≤x,y≤1, x+y≤1)로 이루어진 적어도 하나의 질화물 반도체층을 포함할 수 있다. 적어도 하나의 질화물 반도체층은 언도프된 층, n형 또는 p형 불순물로 도프된 질화물층일 수 있다. 예를 들어, 상기 질화물 적층체는 특정 기능을 수행하기 위한 소자(예, 반도체 발광소자)를 위한 복수의 질화물 반도체층일 수 있다.
본 실시예에서도, 고온의 성장이 요구되는 모든 질화물 결정 성장공정에서 상술된 수소 가스의 제한적 공급방안이 채용될 수 있다. 예를 들어, 상기 수소 가스의 제한적 공급방안은 격자 완충층(214)의 성장공정과 함께, 제1 질화물 반도체층(221), 중간층(222) 및 제2 질화물 반도체층(223)을 갖는 응력 보상층(220)의 성장공정에 모두 적용될 수 있으나, 필요에 따라 상기한 성장 공정 중 적어도 일부 구간에만 선택적으로 적용될 수 있다. 예를 들어, GaN 결정과 같은 고온의 성장공정이 요구되는 단결정 성장 공정에 유익하게 채용될 수 있다. 또한, 질화물 적층체(230)의 성장 공정 중 일부 공정에 적용될 수 있다.
도5를 참조하면, 도4와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다.
도4와 대비하여, 동일한 번호로 지시된 구성요소는 특별히 다른 설명이 없는 한 도4에서 설명된 구성 요소와 동일하거나 유사한 구성 요소로 이해될 수 있으며, 도4에서 설명된 사항이 본 실시예의 설명으로 결합될 수 있다.
상기 버퍼층(210)은 도4에 도시된 버퍼층(210)과 유사하게, AlN 핵성장층(212)과 격자 완충층(214')을 포함하되, 본 실시예에 채용된 격자 완충층(214')은 도4에 도시된 격자 완충충(214)과 다른 구조를 취하고 있다.
상기 격자 완충층(214')은 2개 이상의 서로 다른 조성을 갖는 층(214a,214b)을 교대로 적층한 초격자 구조를 가질 수 있다. 예를 들어,상기 격자 완충층(214')은 Alx1Iny1Ga1 -x1- y1N/Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1, x2+y2≤1) 초격자층일 수 있다. 본 실시예와 같이, 초격자 구조를 채택한 격자 완충층(214')도 역시 상기 실리콘 기판(201)과 상기 제1 질화물 반도체층(221) 사이의 응력을 효과적으로 완화시킬 수 있다.
본 실시예에 채용된 응력 보상층(220)은 도4에서 설명된 제1 및 제2 질화물 반도체층(221,223)과, 그 사이에 배치된 제1 중간층(222) 외에, 추가적으로 제2 중간층(224) 및 제3 질화물 반도체층(225)을 포함할 수 있다.
상기 제2 중간층(224)과 상기 제3 질화물 반도체층(225)은 상기 제1 중간층(222)과 상기 제2 질화물 반도체층(223)과 유사한 기능을 수행하는 것으로 이해할 수 있다. 즉, 상기 제2 중간층(224)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제2 질화물 반도체층(223) 상에 배치될 수 있다. 상기 제2 중간층(224)은 제2 질화물 반도체층(224)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 제2 중간층(224)은 상기 제1 중간층(222)과 유사하게 AlxGa1 -xN(0.4<x<1)일 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 중간층(224) 상에 배치될 수 있다. 상기 제3 질화물 반도체층(225)은 압축응력을 가지며, 이러한 제3 질화물 반도체층(225)의 압축응력은 하부에 위치한 제1 및 제2 질화물 반도체층(221,223, 특히 223)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 질화물 반도체층(223)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제3 질화물 반도체층(225)은 GaN일 수 있다.
도6을 참조하면, 도4와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다. 다만, 도4에 도시된 예와 달리, 마스크층(226)과 상기 마스크층(226)에 형성된 합체(coalescenced) 질화물층(227)을 포함한다.
상기 마스크층(226)은 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다.
상기 제1 질화물 반도체층(221)으로부터의 관통전위(threading dislocation)대부분은 상기 마스크층(226)에 의해 차단되고, 나머지 일부의 관통전위도 후속 성장되는 합체 질화물층(227)에 의해 벤딩(bending)될 수 있다. 그 결과, 후속 성장되는 질화물 결정의 결함밀도를 크게 개선할 수 있다. 상기 합체 질화물층(227)의 두께 및 결함 밀도는 성장조건, 예를 들어 온도, 압력, Ⅴ/Ⅲ 소스의 몰 조성비와 같은 변수에 의해 달라질 수 있다.
상기 마스크층(226)은 실리콘 질화물(SiNx) 또는 티타늄질화물(TiN)로 형성될 수 있다. 예를 들어, 실란(SiH4)과 암모니아 가스를 이용하여 SiNx 마스크층(226)을 형성할 수 있다. 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)의 표면을 완전히 덮는 형태가 아닐 수 있다. 따라서, 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)을 덮는 정도에 따라 상기 제1 질화물 반도체층(221)의 노출영역이 결정되고, 그 위에서 성장되는 질화물 결정의 초기 아일랜드 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스크 영역을 증가시켜 노출되는 상기 질화물 반도체층의 면적을 감소시킬 경우, 상기 마스크층(226) 상에 성장될 질화물층(227)의 초기 아일랜드의 밀도는 감소하는 반면에, 상대적으로 합체되는 아일랜드의 크기는 커질 수 있다. 따라서, 합체(coalescenced) 질화물층(227)의 두께 또한 증가될 수 있다.
상기 마스크층(226)이 추가되는 경우에, 상기 마스크층에 의해 질화물 반도체층 사이의 응력이 디커플(decouple) 되어 합체 질화물층(227)에 전달되는 압축 응력이 부분적으로 차단될 수 있다. 또한, 상기 합체 질화물층(227)은 성장되는 아일랜드들이 합체(coalescence)되는 과정에서 상대적인 인장응력이 발생될 수 있다. 그 결과, 상기 제1 질화물 반도체층(221)이 버퍼층(210)에 의해 강한 압축응력을 받는 반면에, 상기 마스크층(226) 상의 합체 질화물층(227)은 응력 디커플과 아일랜드 합체(coalescence)에 의해 보다 약한 압축응력 내지는 인장응력을 받을 수 있다. 이러한 상대적으로 적은 압축응력을 가지는 층의 두께가 임계점을 넘어서게 되면 냉각시 박막에 크랙이 발생하게 되므로 상기 합체 질화물층(227)의 두께는 크랙이 발생되지 않으면서 결함밀도도 감소시킬 수 있는 조건에서 선택될 수 있다.
도7을 참조하면, 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다.
본 실시예에 채용된 응력 보상층(220)은, 서로 다른 성장조건으로 형성되는 제1 및 제2 질화물 반도체층(220a.220b)을 포함할 수 있다. 상기 제1 질화물 반도체층(220a)은 표면조도의 증가율이 제어되도록 2차원 모드로 성장됨으로써 상기 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리(twist grain boundary)의 발생을 감소시킬 수 있다
상기 제1 질화물 반도체층(220a)은 상기 버퍼층(210)의 표면 조도에 대한 조도 비율이 3 이하인 표면 조도를 갖도록 제1 성장조건으로 형성되며, 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 제2 성장조건으로 형성될 수 있다. 여기서, 상기 제2 성장 조건은 상기 제1 성장 조건보다 3차원 성장모드가 증가되도록 온도, 압력 및 Ⅴ/Ⅲ족 몰비 중 적어도 하나가 상기 제1 성장 조건과 상이할 수 있다.
온도의 경우에, 상기 제1 질화물 반도체층(220a)의 성장온도는 상기 제2 질화물 반도체층의 성장온도보다 낮게 설정될 수 있다. 예를 들어, 상기 제1 질화물 반도체층(220a)의 성장온도는 900℃보다 크고 1040℃ 보다 작은 범위에서, 나아가 930℃∼1030℃ 범위에서 성장될 수 있다. 이러한 성장 온도 조건에서, 상기 제1 질화물 반도체층(220a)은 결정성을 높이고, 효과적으로 트위스트 그레인 바운더리의 발생을 감소시킬 수 있다.
이어, 상기 제2 질화물 반도체층(220b)은 3차원 성장모드가 강화되도록 상기 제1 성장 조건과 다른 제2 성장 조건에서 성장될 수 있다. 예를 들어, 상기 제2 성장 조건의 온도범위는 제2 질화물 반도체층(220b)의 성장온도보다 높게 설정될 수 있다. 상기 제2 질화물 반도체층(220b)은, 앞서 설명한 바와 같이, 질소 소스 가스 중 수소의 부피 분율을 40%이하로 제어함으로써 1040℃이하의 온도에서 성장될 수 있다. 상기 제1 질화물 반도체층(220a)도 유사한 조건으로 수소 부피 분율을 제어함으로써 1040℃보다 더 낮은 온도에서 성장될 수 있다.
한편, 상기 제1 질화물 반도체층(220a)의 제1 성장조건은 압력이나 Ⅴ/Ⅲ족 소스 몰비로도 조절하여 설정될 수 있다. 대체로, 압력이 낮을수록 결정성 및 압축 응력이 향상되고, V/III 조성비가 커질수록 결정성 및 압축 응력이 향상될 수 있다. 예를 들어,제1 성장조건의 압력범위는 20~500torr일 수 있다. 상기 제2 성장조건의 압력범위는 50~300torr 범위일 수 있다.
상기 제1 질화물 반도체층(220a)은 2~1000nm 범위의 두께를 가질 수 있다. 상기 제1 질화물 반도체층(220a)의 두께를 크게 할수록 제1 질화물 반도체층(220a)과 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리의 발생이 감소될 수 있다. 하지만, 제1 질화물 반도체층(220a)의 두께를 크게 하면 전체 박막의 결정성이 나빠질 수 있는데 이는 제1 질화물 반도체층이 질화물층에 비해 상대적으로 낮은 온도에서 성장되기 때문에 오히려 결함이 증가할 수 있기 때문이다. 그러므로, 제1 질화물 반도체층(220a)의 두께를 얇게 하면서 트위스트 그레인 바운더리 발생이 감소되도록 하는 것이 좋다.
트위스트 그레인 바운더리가 감소되면 제1 질화물 반도체층(220a) 위에 적층되는 제2 질화물 반도체층(220b)의 결함이 감소될 수 있다. 즉, 상기 제1 질화물 반도체층(120)은 2~1000㎚ 범위의 두께를 가지면서 버퍼층의 조도 대비 비율로서 3 이하 범위의 조도를 가짐으로써 그 위에 적층되는 제2 질화물 반도체층(220b)의 결함을 감소시킬 수 있다. 따라서, 동등한 결정성을 낮은 두께에서 얻을 수 있어 전체구조의 박막화가 가능하며, 예를 들어, 마스크층을 사용하지 않더라도 버퍼층(210) 및 응력 보상층(220)의 전체 두께를 6㎛ 이하로 제조할 수 있다. 따라서, 결정 성장 단계의 공정 시간과 원가를 감소시킬 수 있다.
상기 제2 질화물 반도체층(220b)는 AlxInyGa1 -x-yN(0≤x,y≤1, x+y<1)로 형성될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 다른 조성의 층 추가 성장 없이 연속적으로 성장될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a)과 동일한 조성일 수 있다. 예를 들어, 상기 제1 및 제2 질화물 반도체층(220a,220b)은 GaN일 수 있다. 특정 예에서, 상기 제1 질화물 반도체층(220a)은 언도프 GaN이며, 상기 제2 질화물 반도체층(220b)은 n형 GaN일 수 있다.
앞선 실시예에서도, 고온의 성장이 요구되는 모든 질화물 결정 성장공정에서 상술된 수소 가스의 제한적 공급방안이 채용될 수 있다. 이와 같이, 질소 소스 가스 중 수소 분율을 낮춤으로써 상대적으로 낮은 성장온도에서도 결정 품질이 우수한 질화물 결정을 성장시킬 수 있다. 그 결과, 기판과 질화물 단결정의 열팽창계수 차이로 인한 변형을 억제할 수 있으며, 보잉 발생(또는 곡률의 증가)으로 인한 박막 두께의 편차 문제도 크게 저감시킬 수 있다.
특히, 질화물 결정 성장시에 실리콘 기판의 고질적인 문제점 중 하나인 멜트 백 현상을 크게 완화시킬 수 있다.
이하, 본 발명의 다양한 효과에 대해서 구체적인 실시예를 참조하여 더 상세하게 설명하기로 한다.
실험 1: 질화물 결정 성장
실리콘 기판의 (111)면에 MOCVD 장비를 이용하여 버퍼층, 응력 보상층 및 n형 질화물 반도체층을 형성하였다.
우선, 실리콘 기판의 (111)면에 AlN 핵성장층(약 100㎚)과 상기 AlN 핵성장층에 격자 완충층으로서 Al0 .3Ga0 .7N(약 410㎚)/AlN(약 40㎚)/Al0 .3Ga0 .7N(약 410㎚)을 형성하였다. 이어, 응력 보상층으로서 언도프 GaN층(약 0.6㎛)/Al0 .5Ga0 .5N 중간층(약 100㎚)/언도프 GaN층(약 0.6㎛)을 형성하였다. 이어, 추가로 N형 GaN층을 약 3.5㎛로 형성하였다.
본 실험에서는 동일한 조건의 MOCVD 공정을 이용하여 실리콘 기판 상에 질화물 적층체를 형성하였다. 다만, 질소 소스 가스를 NH3 + N2 + H2의 혼합 가스로 사용하되, 수소 가스의 부피 분율을 각각 35%(개선예1), 50%(비교예1), 60%, 80%로 달리하여 실시하였다. 또한, 개선예1에서 질화물 성장은 약 1030℃로 비교예1의 성장온도(약 1050℃)보다 20℃ 낮은 온도에서 실시하였다.
우선, 개선예1에서 얻어진 n형 질화물 반도체층의 표면과 비교예1에서 얻어진 n형 질화물 반도체층의 표면을 AFM으로 촬영하였다. 그 결과, 도8a 및 도8b에 나타난 바와 같이, 개선예1에서 얻어진 질화물 반도체층의 표면은 비교예1과 유사하게 나타났다. 즉, 개선예1에서는 수소 분율을 낮추는 동시에 성장온도를 약 1030℃로 비교예1에 비해 약 20℃로 낮추었으나, 이러한 상대적으로 낮은 성장온도에도 불구하고 우수한 결정성을 유지한 것으로 확인되었다. 일반적으로 낮은 성장 온도의 경우에는 질화물 결정에 가용가능한 질소가 충분히 확보되지 못할 수 있으며, 이로 인해 질화물 결정 표면에 질소 공공(nitrogen vancancies)와 같은 결정결함이 증가되어 결정품질이 크게 저하될 수 있다. 그러나, 본 개선예1에서는, 상대적으로 낮은온도에서 질화물 결정을 성장시키더라도, 수소가스의 공급량을 제한하여 수소와 가용 질소의 원하지 않는 반응을 감소시켜 실질적으로 가용가능한 질소를 충분히 확보할 수 있고, 이를 통해서 우수한 결정품질이 확보되는 것으로 이해할 수 있다.
다음으로, 본 실험에서 얻어진 각각의 질화물 적층체 내에서 발생된 멜트 백 결함을 분석하였다. 도9는 수소 부피 분율에 따른 멜트 백 결함의 평균 사이즈의 변화를 나타내는 그래프이다.
도9에 나타난 바와 같이, 멜트 백 결함, 즉 실리콘-갈륨 공융금속으로 이루어진 결함의 평균 사이즈는 수소 부피 분율이 50%, 60% 및 80%일 때에 각각 약 500㎛, 약 600㎛, 약 640㎛으로 매우 크게 나타난 반면에, 수소 부피 분율을 약 35%, 약 10%로 제어한 경우에는 약 200㎛ 수준으로 크게 감소된 것을 확인하였다. 이러한 결과는 멜트 백 결함의 발생은 성장온도에 영향을 받기 때문이다. 즉, 수소분율을 낮게 설정한 경우에, 성장온도를 1030℃까지 낮출 수 있었기 때문이다.
개선예1과 비교예1에 대해서, 전체 멜트 백 결함 중 400㎛ 이상의 직경을 갖는 멜트 백 결함의 비율을 산출하여 도10의 그래프로 나타내었다.
도10의 그래프에 나타난 바와 같이, 비교예1의 경우에는 34.17%로 매우 큰 사이즈 멜트 백 결함이 높은 빈도로 검출되었으나, 개선예1의 경우에는 0.5%로 거의 발견되지 않았다. 이와 같이, 질소 소스 가스 중의 수소 가스의 분율을 낮추어 성장온도를 상대적으로 낮춤으로써 멜트 백 결함의 문제를 크게 개선할 수 있었다.
멜트 백 결함의 개선효과 뿐만 아니라, 고품질 결정을 유지하면서 성장온도를 낮출 수 있으므로, 보잉 발생(또는 곡률 증가)과 같은 변형으로 인한 박막 두께의 불균일 문제에 대한 개선효과를 기대할 수 있다. 이에 대해서는 후술하기로 한다.
상술된 질화물 결정 제조방법은 실리콘 기판을 이용하여 질화물 반도체 소자를 제조하는데 널리 사용될 수 있다. 특히, 본 발명에 따른 질화물 반도체 소자의 제조공정은 고품질 결정을 유지하면서도 성장온도를 낮출 수 있으므로, 변형에 의한 불이익한 영향(크랙 발생, 불균일한 박막 두께)를 저감시킬 수 있고, 나아가 대구경의 웨이퍼(예, 8인치 웨이퍼)의 사용을 가능하게 할 수 있다.
도11은 본 발명의 일 실시예에 따른 질화물 단결정 성장방법을 설명하기 위한 공정 순서도이다.
단계(S40)에서, 실리콘 기판 상에 버퍼층을 형성할 수 있다.
상기 버퍼층은 상기 실리콘 기판의 (111) 면에 형성될 수 있다. 상기 버퍼층은 1개 이상의 층으로 구성될 수 있다. 예를 들어, 상기 버퍼층은 AlN 핵성장층과 Al을 함유한 질화물 결정으로 이루어진 격자 완충층을 포함할 수 있다. 상기 격자 완충층은 단일층 또는 복수층일 수 있다. 예를 들어, 격자 완충층은 AlGaN, Al과 같은 일부 성분함량이 선형적으로 또는 스텝으로 증가하거나 감소하는 그레이드(graded) AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1) 또는 Alx1Iny1Ga1 -x1- y1N / Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자층일 수도 있다. 특정 예에서, 격자 완충층은 AlGaN과 AlN이 교대로 적층된 구조일 수 있다. 예를 들어, 격자 완충층은 AlGaN/AlN/AlGaN의 3층 구조일 수 있다. 본 공정에서, 고온에서 성장되는 격자 완충층을 성장할 때에 상기 질소 소스 가스 중 수소의 부피 분율을 약 40% 이하(나아가 35% 이하) 수준으로 낮게 유지하고 고품질 결정을 유지하는 범위에서 성장 온도를 낮춤으로써(약 1040℃이하), 멜트 백 결함의 발생을 효과적으로 억제할 수 있다.
이어, 단계(S50)에서, 상기 버퍼층 상에 응력 보상층을 형성할 수 있다.
상기 응력 보상층은 성장과정 중에 발생되는 압축 응력을 조절하여 냉각시에 인장응력을 제어하기 위한 층일 수 있다. 예를 들어, 상기 응력 보상층은 상기 버퍼층 상에 배치되며 상기 버퍼층보다 격자상수가 큰 제1 질화물 반도체층과, 상기 제1 질화물 반도체층 상에 배치되며 상기 제1 질화물 반도체층보다 격자상수가 작은 중간층 및 상기 중간층보다 격자상수가 큰 제2 질화물 반도체층을 포함할 수 있다. 이러한 응력 보상층으로는 다양한 구조로 구현될 수 있으며, 예를 들어, 도4 내지 도7에 도시되어 설명된 다양한 적층구조의 예들이 유익하게 채용될 수 있다.
본 공정에서도, 상기 질소 소스 가스 중 수소의 부피 분율을 약 40% 이하(나아가 35% 이하) 수준으로 낮게 유지하여 상대적으로 낮은 온도(약 1040℃이하)에서 고품질 결정을 성장시킬 수 있다. 따라서, 멜트 백 현상의 감소와 함께, 성장시 열팽창에 의한 응력 발생을 억제하여 웨이퍼 보잉(bowing) 정도를 비교적 완화시킬 수 있다.
다음으로, 단계(S60)에서, 상기 응력 보상층 상에 제1 도전형 질화물 반도체층을 형성할 수 있고, 이어, 단계(S70)에서 상기 제1 도전형 질화물 반도체층 상에 활성층을 형성할 수 있다. .
상기 제1 도전형 질화물 반도체층은 n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 질화물 반도체층은 n형 GaN일 수 있다. 상기 활성층은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 물론, 상기 활성층은 단일 양자우물(SQW) 구조일 수도 있다.
특히, 단계(S60)의 성장공정에서도 앞선 공정과 같이 질소 소스 가스 중 수소의 분율을 감소시켜 성장과정에서 열팽창에 의한 응력으로 발생되는 웨이퍼 보잉 정도를 저감시킬 수 있으며, 이는 활성층의 특성에 크게 유익한 영향을 줄 수 있다. 즉, 활성층의 성장면으로 제공되는 제1 도전형 질화물 반도체층 표면의 곡률을 감소시킴으로써 각 위치에 따른 활성층의 두께 편차를 저감시킬 수 있다. 예를 들어, 곡률이 큰 경우에는 웨이퍼의 외주와 중심에서 활성층(특히, 양자우물층)의 두께 편차가 크게 발생될 수 있고, 이로 인해 웨이퍼 영역에 따라 파장특성이 달라지는 문제가 발생될 수 있다. 하지만, 본 실시예에서는, 질소 소스 가스 중 수소 분율을 낮추어 성장온도를 저감시킴으로써 웨이퍼 보잉으로 인한 문제를 크게 완화사킬 수 있다.
단계(S80)에서 상기 활성층 상에 제2 도전형 질화물 반도체층을 형성할 수 있다. 상기 제2 도전형 질화물 반도체층은 p형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 질화물 반도체층은 p형 AlGaN/GaN일 수 있다.
추가적으로, 단계(S90)과 같이, 실리콘 기판을 제거할 수 있다. 본 실시예와 같이, 발광소자의 경우에. 실리콘 기판이 광을 흡수하여 발광효율을 저하시키는 문제가 있다. 따라서, 실리콘 기판에 의한 광흡수를 억제하는 방안이 추가적으로 요구될 수 있다. 예를 들어, 본 실시예와 같이 실리콘 기판을 제거할 수 있다. 본 실리콘 기판의 제거공정 전에 실리콘 기판이 위치한 반대면에 영구기판을 제공하는 공정이 더 추가될 수 있다(도21 및 도22 참조).
본 발명에 따른 질화물 반도체 발광소자 제조방법은 다양한 형태로 변형되어 실시될 수 있다. 예를 들어, 응력 보상층 형성 후, 활성층 성장 전에 제1 도전형 질화물 반도체층(예를 들어, n형 질화물 반도체층)은 V 피트 구조를 도입한 형태를 가질 수 있다. 이러한 구체적인 예를 도 12 및 도13을 참조하여 설명하기로 한다.
도12는 본 발명의 다른 실시예에 따른 질화물 반도체 발광소자 제조방법을 설명하기 위한 공정 순서도이며, 도13은 도12에 따른 제조방법에 따라 얻어지는 질화물 반도체 발광소자의 측단면도이다.
도13에 도시된 바와 같이, 실리콘 기판(201) 상에 버퍼층(210)과 응력 보상층(220)이 순차적으로 형성될 수 있다. 본 실시예에서 각 구성요소는 특별히 다른 설명이 없는 한 도4 내지 도7에서 설명된 구성 요소와 동일하거나 유사한 구성 요소로 이해될 수 있으며, 앞선 실시예에서 설명된 사항이 본 실시예의 설명으로 결합될 수 있다.
상기 응력 보상층(220) 상에 제1 도전형 질화물 반도체층(231)을 성장시킬 수 있다(S61).
상기 제1 도전형 질화물 반도체층(231)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 상기 제1 도전형 질화물 반도체층(231)은 n형 GaN일 수 있다. 상기 제1 도전형 질화물 반도체층(231)의 n형 불순물 농도는 2×1018/㎤ 이상일 수 있다.
다음으로, 상기 제1 도전형 질화물 반도체층(231) 상에 복수의 V-피트(V)를 갖는 피트 형성층(232)을 성장시킬 수 있다(S62).
상기 피트 형성층(232)은 n형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 예를 들어, 상기 피트 형성층(232)은 상기 제1 도전형 질화물 반도체층(231)과 유사하게, n형 GaN일 수 있다. V자 피트(V)는 육각뿔형상을 가질 수 있다. 특정 예에서는, 피트(V)의 경사진 면은 (1-101) 면일 수 있다. 이러한 V자 피트(V)는 상기 피트 형성층(232)을 비교적 저온에서 성장함으로써 형성될 수 있다. 예를 들어, 상기 피트 형성층(232)은 950℃ 이하의 온도, 나아가 800℃∼900℃ 범위에서 성장될 수 있다. 이러한 저온 결정 성장 동안에서, 인장 응력을 해소하는 과정에서 V자 피트(V)가 발생될 수 있다. 이러한 V자 피트(V)는 제1 도전형 질화물 반도체층(231)의 전위에 해당되는 위치에 발생될 수 있다.
상기 피트 형성층(232)은 결정성 향상을 위해서 상기 제1 도전형 질화물 반도체층(231)보다 낮은 불순물 농도를 가질 수 있다. 예를 들어, 상기 피트 형성층(232)의 n형 불순물 농도는 1×1018/㎤ 이하일 수 있다.
다음으로, 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 피트 형성층(232) 상에 초격자층(233)을 형성할 수 있다(S63).
상기 초격자층(233)은 서로 다른 조성의 제1 및 제2 질화물막(233a,233b)이 교대로 적층되어 이루어질 수 있다. 상기 제1 및 제2 질화물막(233a,233b)은 서로 다른 조성을 갖는 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 상기 초격자층(233)은 Si와 같은 n형 불순물로 도프되거나 언도프일 수 있다.
일 예에서는, 상기 제1 질화물막(233a)은 InyGa1 - yN (0<y≤1)이며, 상기 제2 질화물막(233b)은 GaN일 수 있다. 다른 예에서는, 상기 제1 질화물막(233a)은 GaN이며, 상기 제2 질화물막(233b)은 AlxGa1 - xN (0<x≤1)일 수 있다. 필요에 따라, 상기 초격자층(233)은 3종의 서로 다른 질화물막으로 구성될 수 있다. 예를 들어, AlGaN/GaN/InGaN이 반복 적층될 수 있다.
특정 예에서, 상기 초격자층(233)의 제1 및 제2 질화물막(233a,233b)은 활성층(235)의 양자장벽층(235a) 및/또는 양자우물층(235b)과 동일하거나 유사한 조성의 질화물 반도체로 이루어질 수 있다. 상기 제1 및 제2 질화물막(233a,233b)의 두께는 약 0.5㎚ ∼ 약 20㎚ 범위일 수 있다. 상기 제1 질화물막(233a)은 상기 제2 질화물막(233b)보다 상대적으로 얇게 형성할 수 있다. 상기 제1 질화물막(233a)은 상기 양자우물층(235b)의 두께보다 얇은 두께를 가질 수 있다.
이어, 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 초격자층(233) 상에 활성층(235)을 형성할 수 있다(S70').
상기 활성층(235)은 단일 또는 다중양자우물구조일 수 있으며, 다중양자우물구조인 경우에 복수의 양자장벽층(235a)과 복수의 양자우물층(235b)을 포함할 수 있다. 예를 들어, 상기 활성층(235)은 InGaN/GaN 구조일 수 있다. 상기 활성층(235)은 복수의 V자 피트에 의한 굴곡이 유지될 수 있도록 수직성장 속도 및 측방향 성장속도를 조절하여 V자 피트가 메우지 않도록 한다. 이러한 성장속도는 전구체의 유량, 압력 및 성장온도에 의하여 조절될 수 있다. 예를 들어, 성장온도를 조절하는 경우에, 저온 성장(950℃이하)이 바람직하다.
하지만, 조성에 따라 다소 고온(950℃이상)에서의 성장이 요구될 수 있다. 예를 들어, InGaN 양자우물층과 GaN 양자장벽층을 형성하는 경우에, 각각 800∼1050℃ 범위에서 공정이 수행되며, GaN 양자장벽층은 상대적으로 고온에서 수행될 수 있다.
다음으로, 상기 V자 피트(V)의 굴곡이 충전되도록 상기 활성층(235) 상에 제2 도전형 질화물 반도체층(237)을 형성할 수 있다.
상기 제2 도전형 질화물 반도체층(237)은 p형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. p형 불순물로는 Mg이 사용될 수 있다. 본 공정은 상기 제2 도전형 질화물 반도체층(237)을 이용하여 V자 피트(V)를 충전하도록 비교적 고온(1000℃이상)에서 수행될 수 있다.
예를 들어, 상기 제2 도전형 질화물 반도체층(237)은 제1 층과 제2 층으로 형성될 수 있다. 상기 제2 층은 p형 GaN과 같은 콘택층일 수 있다. 상기 제1 층은 V자 피트를 충전하는 평탄화층일 수 있다. 특히, 상기 제1 층은 밴드갭이 큰 질화물층으로 형성하여 이를 전자차단층으로서 활용할 수 있다. 일 예에서는, 이러한 전자차단층은 p형 AlGaN층일 수 있다. 다른 예에서는, 상기 제1 층은 서로 다른 조성의 2개의 층이 반복하여 적층된 초격자 구조일 수 있으며, 예를 들어 p형 AlGaN/GaN의 초격자 구조를 가질 수 있다.
본 발명자가 제안한 수소 가스의 제한적 공급방안은 버퍼층의 일부인 격자 완충층 및 응력 보상층 뿐만 아니라, 제1 도전형 질화물 반도체층의 성장공정에도 적용될 수 있다. 특히 n형 GaN과 같은 제1 도전형 질화물 반도체층(231)에 유익하게 적용되어, 1040℃이하의 성장온도에서 고품질 결정으로 성장될 수 있다.
반면에, 해당 층이 본질적으로 저온에서 성장되거나 질소 소스 가스 중 수소를 제공하지 않는 경우에는 상기한 수소 가스의 제한적 공급방안이 적용되지 않을 수 있다. 예를 들어, 피트 형성층은 n형 GaN으로 형성하더라도, V 자 피트를 형성하기 위해서 상대적으로 낮은 온도(예, 950℃)에서 성장되므로, 상기한 수소 가스의 제한적 공급방안이 적용되지 않을 수 있다. 또한, 양자우물층과 같이 In이 함유된 질화물 반도체층을 형성하는 경우에는, 질소 소스 가스 중 수소 가스를 함유하지 않으므로, 상기한 수소 가스의 제한적 공급방안이 적용되지 않을 수 있다. 이와 같이, 부분적으로 수소 가스의 부피 분율 조건(40% 이하)이 적용되지 않더라도 그 구간의 성장온도는 1040℃이하로 실시하여 멜트 백 현상을 억제할 수 있다.
본 실시예에 따른 질화물 반도체 발광소자의 제조방법에서 질소 소스 가스 중 수소 분율을 낮춤으로써 얻어지는 효과에 대해서 구체적으로 확인하기 위해서 실험2를 실시하였다.
실험 2: 질화물 반도체 발광소자 제조방법
실리콘 기판의 (111)면에 MOCVD 장비를 이용하여 버퍼층, 응력 보상층과 함께, 질화물 반도체 발광소자를 위한 적층체(n형 GaN/활성층/p형 AlGaN/p형 GaN)를 형성하였다.
우선, 실리콘 기판의 (111)면에 AlN 핵성장층(약 100㎚)과 상기 AlN 핵성장층에 격자 완충층으로서 Al0 .3Ga0 .7N(약 410㎚)/AlN(약 40㎚)/Al0 .3Ga0 .7N(약 410㎚)을 형성하였다. 이어, 응력 보상층으로서 언도프 GaN층(약 0.6㎛)/Al0 .5Ga0 .5N 중간층(약 100㎚)/언도프 GaN층(약 0.6㎛)을 형성하였다. 이어, 추가로 n형 GaN(약 3.5㎛)/활성층/p형 AlGaN/p형 GaN을 형성하였다.
본 실험에서는 동일한 조건의 MOCVD 공정을 이용하여 실리콘 기판 상에 질화물 적층체를 형성하였다. 다만, 개선예2에서는 수소 가스 및 암모니아(NH3)와 질소(N2)의 유량을 각각 60 L/min, 40 L/min 및 85 L/min로 설정하였으며, 비교예2에서는, 각각 약 150 L/min, 30L/min, 65 L/min로 설정하였다. 개선예2에서 n형 GaN층까지의 질화물 성장온도는 약 1030℃로 유지되었으며, 비교예2의 성장온도는 이보다 다소 높은 약 1050℃로 유지되었다.
우선, 실험에서 제시된 조건을 만족하는 다수의 런에서 반복적으로 수행하고, 제조된 질화물 반도체 발광소자의 곡률 분포를 도12a 및 도12b와 같이 정리하였다.
도14a 및 도14b는 각각 개선예2 및 비교예2에서 얻어진 질화물 반도체 발광소자에서 n형 GaN과 활성층 사이의 계면의 곡률을 측정한 결과이다.
도14a을 참조하면, 개선예2의 경우에는, 곡률 측정 결과가 약 9 ∼ 약 18 Km-1으로 나타났으며, 최소 측정치와 최대 측정치의 차이도 약 10 Km- 1이하 수준으로 나타났다. 반면에, 도14b를 참조하면, 비교예2의 경우에는, 곡률 측정 결과가 약 20 Km- 1이상인 결과도 높은 빈도로 나타났으며, 최소 측정치와 최대 측정치의 차이도 약 35 Km-1 수준으로 매우 높게 나타났다.
도15는 개선예2와 비교예2에서 얻어진 샘플 중 하나에 대해서 성장시간에 따른 n형 GaN층과 활성층의 계면의 곡률 분포를 나타내는 그래프이다. 도15에 나타난 바와 같이, 개선예2의 경우의 n형 GaN 성장 후에 활성층 성장시에 곡률 변화 정도가 비교예2에 비해서 감소된 것을 나타났다.
전체적으로 n형 GaN층과 활성층의 계면 곡률은 질화물 단결정의 두께의 편차에도 영향을 미치는 것으로 나타났다. 동일한 전체 박막 두께(약 7.5㎛)에서 비교예2의 경우에 두께 편차가 약 2% 정도로 나타났으나, 개선예2에서는 크게 감소되어 0.8%의 편차를 나타내었다. 이러한 결과는 전체 웨이퍼 영역에서 활성층의 균일한 두께가 보장될 수 있다는 것을 의미하며, 동일한 웨이퍼에서 제조되는 질화물 반도체 발광소자의 파장특성의 산포를 크게 개선할 수 있을 것으로 기대할 수 있다.
도16 내지 도22는 본 발명의 일 실시예에 따른 질화물 반도체 발광소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도16에 도시된 바와 같이, 실리콘 기판(301)의 (111)면 상에 버퍼층(310)과 응력 보상층(320)을 순차적으로 형성하고, 이어 질화물 반도체 발광소자를 위한 발광 적층체를 형성한다. 상기 발광 적층체는 제1 도전형 질화물 반도체층(322), 활성층(333) 및 제2 도전형 질화물 반도체층(334)을 포함한다.
상기 버퍼층(310) 및 응력 보상층(320)은 다양한 구조를 가질 수 있으며, 구체적인 예로서 도4 내지 도7에 도시된 예가 참조될 수 있다.
상기 발광 적층체는 버퍼층(310) 및 응력 보상층(320)과 연속적인 공정으로 형성될 수 있다. 예를 들어, MOCVD, MBE, HVPE과 같은 공정이 사용될 수 있다. 상기 제1 도전형 질화물 반도체층(322)은 n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 질화물 반도체층(332)은 n형 GaN일 수 있다. 상기 활성층(333)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 물론, 상기 활성층(333)은 단일 양자우물(SQW) 구조일 수도 있다. 상기 제2 도전형 질화물 반도체층(334)은 p형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 질화물 반도체층(334)은 p형 AlGaN/GaN일 수 있다.
본 성장공정에서, 버퍼층 및 응력 보상층은 물론, 제1 도전형 질화물 반도체층(322)의 성장공정도 질소 소스 가스 중 수소의 부피분율을 40% 이하로 공급함으로써 질화물 단결정의 성장온도를 낮출 수 있다(약 1040℃ 이하). 그 결과, 앞선 실험 결과(도14b 및 도15)에서 설명된 바와 같이, 제1 도전형 질화물 반도체층(322)의 계면의 곡률을 낮출 수 있으며, 성장되는 활성층(333)의 균일한 두께를 보장할 수 있다.
도17에 도시된 바와 같이, 발광 적층체에 제1 도전형 질화물 반도체층(322)의 일부 영역이 노출되도록 홀(H)을 형성한다.
상기 홀(H)은 상기 제2 도전형 질화물 반도체층(334) 및 활성층(333)을 통과하도록 형성될 수 있다. 본 공정에서 형성된 홀(H)은 상기 제1 도전형 질화물 반도체층(322)과 접속되는 전극을 형성하기 위한 구조이다.
도18에 도시된 바와 같이, 홀(H)에 의해 노출된 영역과 상기 제2 도전형 질화물 반도체층(334) 상면에 제1 절연막(335a)을 형성하고, 전극이 형성될 영역을 노출시키고 제1 및 제2 전극(336a,337a)이 상기 제1 및 제2 도전형 질화물 반도체층(322,334)과 접속되도록 형성할 수 있다. 상기 제1 절연막(335a)은 SiO2 또는 SiNx와 같은 절연물질일 수 있다. 상기 제2 전극(337a) 상에는 추가적으로 제2 연결 전극(337b)을 형성하여 제2 전극구조(337)를 완성시킨다.
이어, 도19에 도시된 바와 같이, 상기 제2 전극 구조(337)가 덮이고 상기 제1 전극(336a)이 노출되도록 제2 절연막(335b)을 형성할 수 있다. 상기 제2 절연막(335b)은 전체 소자 상면에 절연물질을 증착한 후에, 상기 제1 전극(336a)만 노출되도록 선택적으로 제거함으로써 얻어질 수 있다. 상기 제2 절연막(335b)은 SiO2 또는 SiNx와 같은 절연물질일 수 있다. 상기 제2 절연막(335b)은 후속 형성될 제2 연결 전극(337b)과 상기 제1 전극구조(336)를 서로 전기적으로 절연시킬 수 있으며, 상기 제1 절연막(335a)과 함께 소자의 페시베이션층(335)을 제공할 수 있다.
다음으로, 도20에 도시된 바와 같이, 상기 소자 상면에 상기 제1 전극(336a)과 접속되는 제1 연결 전극(336b)을 형성함으로써 제1 전극구조(336)를 제공할 수 있다. 상기 연결 전극(336b)은 상기 홀(H)을 통해서 상기 제1 전극(336a)과 전기적으로 접속될 수 있다. 본 실시예에서, 상기 제1 전극구조(336)는 상기 실리콘 기판(301)과 반대되는 면에 위치할 수 있다.
이어, 도21와 도22에 도시된 바와 같이, 영구 기판(341)의 접합공정 및 실리콘 기판(301)의 제거공정을 실행할 수 있다.
도21에 도시된 바와 같이, 영구 기판(341)은 상기 제1 연결 전극(336b) 상에 배치될 수 있다. 상기 영구기판(341)은 도전성 기판일 수 있으며, 이 경우에 제1 전극구조(336)을 외부 회로와 연결하는 구조로 제공될 수 있다. 상기 영구기판(341)은 웨이퍼 본딩공정 또는 접합금속층을 이용하여 상기 발광적층체와 접합될 수 있다. 다른 예에서는, 도금공정을 이용하여 발광 적층체 표면에 도전성인 영구 기판을 형성될 수 있다.
다음으로, 도22에 도시된 바와 같이, 상기 실리콘 기판(331)이 제거될 수 있다. 상기 실리콘 기판(331)의 제거공정은 레이저를 이용한 기판 분리 공정, 화학적 에칭 또는 기계적 연삭공정에 의해 수행될 수 있다. 본 공정에서 버퍼층 및 응력 보상층이 함께 제거될 수도 있다. 필요에 따라, 본 실시예와 같이 제거된 표면에 요철(P)을 형성할 수 있다. 이러한 요철(P)은 버퍼층 및 응력 보상층을 제거하는 공정에서 RIE와 같은 건식식각 또는 습식식각을 이용하여 형성될 수 있다. 추가적으로, 상기 발광 적층체를 각 소자 단위로 분리하고, 상기 발광 적층체의 노출된 측면에 추가적인 페시베이션(343)을 형성할 수 있다. 또한, 상기 제2 연결 전극(337b)을 부분적으로 노출시키고 본딩전극(335)을 형성하여 원하는 질화물 반도체 발광소자를 제공할 수 있다.
상술된 질화물 반도체 소자의 제조방법은 도16 내지 도22에 설명된 질화물 발광 소자의 제조방법 뿐만 아니라, 쇼트키 다이오드, 레이저 다이오드, 전계 효과 트랜지스터(Field Effect Transistor) 또는 다양한 파워 디바이스(power device)를 위한 제조방법에 널리 유익하게 적용될 수 있다.
상술한 실시형태 및 첨부된 도면은 바람직한 실시형태의 예시에 불과하며, 본 발명은 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

Claims (19)

  1. 실리콘 기판 상에 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 Ⅲ족 질화물 결정을 성장하는 단계;를 포함하는 Ⅲ족 질화물 결정 성장방법이고,
    상기 Ⅲ족 질화물 결정 성장방법은 Ⅲ족 금속 소스와 질소 소스 가스를 공급하는 MOCVD 공정으로 실행되며, 여기서, 상기 질소 소스 가스는 암모니아(NH3) 및 질소(N2) 및 수소(H2)를 포함하고,
    상기 Ⅲ족 질화물 결정을 성장하는 단계 중 적어도 일부 구간은 상기 질소 소스 가스 중 수소의 부피 분율이 20% ∼ 40%이며, 상기 실리콘 기판의 온도가 950℃ ∼ 1040℃인 조건에서 실행되는 Ⅲ족 질화물 단결정 성장방법.
  2. 제1항에 있어서,
    상기 Ⅲ족 질화물 결정을 성장하는 단계는, 상기 버퍼층 상에 응력 보상층을 형성하는 단계를 포함하며,
    상기 응력 보상층은 상기 버퍼층보다 격자 상수가 큰 질화물 결정을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  3. 제2항에 있어서,
    상기 응력 보상층은, 상기 버퍼층보다 격자상수가 큰 제1 및 제2 질화물 반도체층과, 상기 제1 및 제2 질화물 반도체층 사이에 배치되며 상기 제1 및 제2 질화물 결정보다 격자 상수가 작은 질화물 결정으로 이루어진 중간층을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  4. 제2항에 있어서,
    상기 응력 보상층은, 상기 버퍼층보다 격자상수가 큰 제1 및 제2 질화물 반도체층과, 상기 제1 질화물 반도체층 상에 배치되며 3차원 구조를 갖는 마스크층과, 상기 마스크층 상에 배치된 합체(coalescenced) 질화물층과, 상기 합체 질화물층 상에 배치되며 상기 제1 질화물 반도체층보다 격자상수가 작은 질화물 결정을 갖는 중간층과, 상기 중간층 상에 배치된 제2 질화물 반도체층을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  5. 제2항에 있어서,
    상기 응력 보상층을 형성하는 단계는, 상기 버퍼층 상에 상기 버퍼층의 표면 조도에 대한 조도 비율이 3 이하인 표면 조도를 갖도록 제1 성장 조건으로 제1 질화물 반도체층을 형성하는 단계와, 상기 제1 질화물 반도체층 상에 제2 성장 조건으로 제2 질화물 반도체층을 형성하는 단계를 포함하며,
    상기 제2 성장 조건은 상기 제1 성장 조건보다 3차원 성장모드가 커지도록 온도, 압력 및 Ⅴ/Ⅲ족 몰비 중 적어도 하나가 상기 제1 성장 조건과 상이한 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  6. 제1항에 있어서,
    상기 버퍼층은, 상기 실리콘 기판 상에 형성된 AlN 핵성장층과, 상기 AlN 핵성장층 상에 배치되며 Al을 함유한 질화물 결정으로 이루어진 격자 완충층을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  7. 제6항에 있어서,
    상기 적어도 일부 구간은 상기 격자 완충층을 형성하는 단계를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  8. 제1항에 있어서,
    상기 질소 소스 가스 중 수소의 부피 분율은 35% 이하인 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  9. 제1항에 있어서,
    상기 Ⅲ족 질화물 결정에는 실리콘-갈륨 공융 합금으로 이루어진 다수의 멜트 백 결함(melt-back defect)이 발생되고, 직경이 400㎛이상인 멜트 백 결함의 수는 전체 멜트 백 결함 중 1% 이하인 것을 특징으로 하는 Ⅲ족 질화물 단결정 성장방법.
  10. 실리콘 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 응력 보상층을 형성하는 단계;
    상기 응력 보상층 상에 질화물 적층체를 형성하는 단계를 포함하는 질화물 반도체 소자 제조방법이고,
    상기 질화물 반도체 소자 제조방법은, Ⅲ족 금속 소스와 질소 소스 가스를 공급하는 MOCVD 공정으로 실행되며, 여기서, 상기 질소 소스 가스는 암모니아(NH3) 및 질소(N2) 및 수소(H2)를 포함하고,
    상기 버퍼층, 상기 응력 보상층 및 상기 질화물 적층체를 형성하는 단계 중 적어도 일부 구간은, 상기 질소 소스 가스 중 수소의 부피 분율이 40% 이하이며, 상기 실리콘 기판의 온도가 1040℃ 이하인 조건에서 실행되며,
    상기 질화물 반도체 소자에는 실리콘-갈륨 공융 합금으로 이루어진 다수의 멜트 백 결함(melt-back defect)이 발생되고, 직경이 400㎛이상인 멜트 백 결함의 수는 전체 멜트 백 결함 중 1% 이하인 것을 특징으로 하는 질화물 반도체 소자 제조방법.
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TW104112300A TW201540861A (zh) 2014-04-25 2015-04-17 成長ｉｉｉ族氮化物半導體的方法以及在基板上形成氮化物晶體的方法
CN201510202044.7A CN105023829A (zh) 2014-04-25 2015-04-24 生长氮化物单晶体的方法和制造氮化物半导体器件的方法

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6433248B2 (ja) * 2014-11-07 2018-12-05 スタンレー電気株式会社 半導体発光素子
KR102608902B1 (ko) * 2016-06-14 2023-12-04 삼성전자주식회사 질화물 반도체 기판 제조방법
CN106025009B (zh) * 2016-07-19 2018-06-26 安徽三安光电有限公司 一种发光二极管及其制备方法
CN106328772B (zh) * 2016-08-29 2018-12-11 扬州中科半导体照明有限公司 一种高质量氮化物外延片的制备方法
KR102320022B1 (ko) * 2017-03-09 2021-11-02 서울바이오시스 주식회사 반도체 발광 소자
CN106876545B (zh) * 2017-03-10 2019-02-22 太原理工大学 一种提高GaN基LED内量子效率的外延方法
CN106876540B (zh) * 2017-03-10 2019-01-25 太原理工大学 一种提高GaN基LED内量子效率的外延生长方法
US10622447B2 (en) 2017-03-29 2020-04-14 Raytheon Company Group III-nitride structure having successively reduced crystallographic dislocation density regions
EP3451364B1 (en) * 2017-08-28 2020-02-26 Siltronic AG Heteroepitaxial wafer and method for producing a heteroepitaxial wafer
JP6658790B2 (ja) * 2018-04-19 2020-03-04 大日本印刷株式会社 蒸着マスク、フレーム付き蒸着マスク、蒸着マスク準備体、蒸着マスクの製造方法、有機半導体素子の製造方法、有機ｅｌディスプレイの製造方法、及びパターンの形成方法
TWI703226B (zh) * 2020-01-21 2020-09-01 樂鑫材料科技股份有限公司 銀奈米孿晶薄膜結構及其形成方法
KR20210098725A (ko) * 2020-02-03 2021-08-11 삼성전자주식회사 적외선 검출 소자 및 이를 포함하는 적외선 검출 시스템
US20220344171A1 (en) * 2021-04-26 2022-10-27 Applied Materials, Inc. Localized stress modulation by implant to back of wafer
CN114664642B (zh) * 2022-03-23 2023-07-04 江苏第三代半导体研究院有限公司 基于iii族氮化物同质外延的hemt结构、其制备方法及应用
CN117476825B (zh) * 2023-12-25 2024-04-12 北京中博芯半导体科技有限公司 AlGaN外延结构的生长方法及应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008659A1 (en) 2007-07-02 2009-01-08 Mitsubishi Electric Corporation Nitride semiconductor stacked structure and semiconductor optical device, and methods for manufacturing the same
US20130052804A1 (en) 2009-10-09 2013-02-28 Applied Materials, Imn, Multi-gas centrally cooled showerhead design
US20130214284A1 (en) 2012-02-17 2013-08-22 The Regents Of The University Of California Method for the reuse of gallium nitride epitaxial substrates
US20140091314A1 (en) 2012-09-28 2014-04-03 Fujitsu Limited Semiconductor apparatus

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281830A (en) * 1990-10-27 1994-01-25 Toyoda Gosei Co., Ltd. Light-emitting semiconductor device using gallium nitride group compound
DE69737086T2 (de) 1996-08-27 2007-05-16 Seiko Epson Corp. Trennverfahren, verfahren zur übertragung eines dünnfilmbauelements, und unter verwendung des übertragungsverfahrens hergestelltes flüssigkristall-anzeigebauelement
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
KR20040029301A (ko) 2001-08-22 2004-04-06 소니 가부시끼 가이샤 질화물 반도체소자 및 질화물 반도체소자의 제조방법
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
US7777217B2 (en) * 2005-12-12 2010-08-17 Kyma Technologies, Inc. Inclusion-free uniform semi-insulating group III nitride substrate and methods for making same
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
WO2009066464A1 (ja) 2007-11-21 2009-05-28 Mitsubishi Chemical Corporation 窒化物半導体および窒化物半導体の結晶成長方法
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
JP5491065B2 (ja) * 2009-04-30 2014-05-14 住友電気工業株式会社 ウエハ生産物を作製する方法、及び窒化ガリウム系半導体光素子を作製する方法
US20110244663A1 (en) 2010-04-01 2011-10-06 Applied Materials, Inc. Forming a compound-nitride structure that includes a nucleation layer
JP2012054427A (ja) 2010-09-01 2012-03-15 Panasonic Corp 化合物半導体の製造方法
GB2485418B (en) 2010-11-15 2014-10-01 Dandan Zhu Semiconductor materials
KR101761638B1 (ko) * 2011-01-19 2017-07-27 삼성전자주식회사 질화물 반도체 발광소자
US20120258581A1 (en) 2011-03-09 2012-10-11 Applied Materials, Inc. Mocvd fabrication of group iii-nitride materials using in-situ generated hydrazine or fragments there from
EP2703488B1 (en) 2011-04-25 2017-06-07 Toray Industries, Inc. Composition and method for predicting response to trastuzumab therapy in breast cancer patients
EP2541589B1 (en) 2011-06-30 2013-08-28 Siltronic AG Layered semiconductor substrate and method for manufacturing it
GB201112327D0 (en) 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers
DE102011108080B4 (de) 2011-07-21 2015-08-20 Otto-Von-Guericke-Universität Magdeburg Gruppe-III-Nitrid-basierte Schichtenfolge, deren Verwendung und Verfahren ihrer Herstellung
US20130026480A1 (en) 2011-07-25 2013-01-31 Bridgelux, Inc. Nucleation of Aluminum Nitride on a Silicon Substrate Using an Ammonia Preflow
US8916906B2 (en) * 2011-07-29 2014-12-23 Kabushiki Kaisha Toshiba Boron-containing buffer layer for growing gallium nitride on silicon
US20130082274A1 (en) 2011-09-29 2013-04-04 Bridgelux, Inc. Light emitting devices having dislocation density maintaining buffer layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008659A1 (en) 2007-07-02 2009-01-08 Mitsubishi Electric Corporation Nitride semiconductor stacked structure and semiconductor optical device, and methods for manufacturing the same
US20130052804A1 (en) 2009-10-09 2013-02-28 Applied Materials, Imn, Multi-gas centrally cooled showerhead design
US20130214284A1 (en) 2012-02-17 2013-08-22 The Regents Of The University Of California Method for the reuse of gallium nitride epitaxial substrates
US20140091314A1 (en) 2012-09-28 2014-04-03 Fujitsu Limited Semiconductor apparatus

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