WO2015159342A1 - 窒化物半導体単結晶基板の製造方法 - Google Patents

窒化物半導体単結晶基板の製造方法 Download PDF

Info

Publication number
WO2015159342A1
WO2015159342A1 PCT/JP2014/060609 JP2014060609W WO2015159342A1 WO 2015159342 A1 WO2015159342 A1 WO 2015159342A1 JP 2014060609 W JP2014060609 W JP 2014060609W WO 2015159342 A1 WO2015159342 A1 WO 2015159342A1
Authority
WO
WIPO (PCT)
Prior art keywords
single crystal
nitride semiconductor
semiconductor single
crystal layer
substrate
Prior art date
Application number
PCT/JP2014/060609
Other languages
English (en)
French (fr)
Inventor
柴田　真佐知
丈洋 吉田
鈴木　貴征
由起雄 阿部
Original Assignee
株式会社サイオクス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社サイオクス filed Critical 株式会社サイオクス
Priority to JP2016513511A priority Critical patent/JP6212203B2/ja
Priority to US15/123,220 priority patent/US10100434B2/en
Priority to PCT/JP2014/060609 priority patent/WO2015159342A1/ja
Publication of WO2015159342A1 publication Critical patent/WO2015159342A1/ja

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/01—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes on temporary substrates, e.g. substrates subsequently removed by etching
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material

Definitions

  • the present invention relates to a method for manufacturing a nitride semiconductor single crystal substrate.
  • Patent Documents 1 to 4 Conventionally, a technique for growing a nitride semiconductor crystal on a heterogeneous substrate such as sapphire is known (see, for example, Patent Documents 1 to 4).
  • Patent Document 1 after forming a base layer made of a nitride semiconductor on a heterogeneous substrate, the base layer is etched to the heterogeneous substrate to form irregularities, and then the nitride semiconductor is formed on the base layer having irregularities. Grow. A gap is formed between the different substrate and the nitride semiconductor in the recess, and when the different substrate is irradiated with electromagnetic waves in this state, the different substrate and the nitride semiconductor can be separated at their interface.
  • a base layer made of a nitride semiconductor is formed on a different substrate, and then irregularities are formed only on the base layer, and then a nitride semiconductor is grown on the base layer having the irregularities.
  • a gap is formed between the heterogeneous substrate and the nitride semiconductor, and the nitride semiconductor grows in the vertical direction and the horizontal direction. Thereby, the stress in the growing nitride semiconductor is relieved.
  • Patent Document 4 after forming a base layer made of a nitride semiconductor on a heterogeneous substrate, a groove is formed on the surface of the heterogeneous substrate exposed in the groove provided in the base layer, and then on the base layer Nitride semiconductor is grown. In the recess, a gap is formed between the dissimilar substrate and the nitride semiconductor. Since the groove is formed on the surface of the heterogeneous substrate, when the stress is generated due to the difference in coefficient of thermal expansion between the heterogeneous substrate and the grown nitride semiconductor, the heterogeneous substrate breaks and relieves the stress in the nitride semiconductor. be able to.
  • One of the objects of the present invention is to provide a nitride semiconductor capable of efficiently obtaining a high-quality nitride semiconductor single crystal substrate by relieving strain in the grown nitride semiconductor single crystal and suppressing the generation of cracks.
  • the object is to provide a method for manufacturing a single crystal substrate.
  • One embodiment of the present invention provides a method for producing a nitride semiconductor single crystal substrate of [1] to [27] in order to achieve the above object.
  • the pattern of the plurality of linear grooves has a rotational symmetry of 3 or 6 times with respect to the central axis of the template, and the plurality of linear grooves are formed.
  • a nitride semiconductor single crystal substrate comprising: a step of epitaxially growing a second nitride semiconductor single crystal layer on a template; and a step of cutting a nitride semiconductor single crystal substrate from the second nitride semiconductor single crystal layer. Production method.
  • the first nitride semiconductor single crystal layer is an Al X Ga (1-X) N (0 ⁇ X ⁇ 1) crystal grown by an MOCVD method or an HVPE method. A method of manufacturing a nitride semiconductor single crystal substrate.
  • the second nitride semiconductor single crystal layer is an Al Y Ga (1-Y) N (0 ⁇ Y ⁇ 1) crystal grown by an HVPE method.
  • the thickness of the heterogeneous substrate in a region immediately below the intersection of the plurality of linear grooves is thinner than the thickness of the heterogeneous substrate in a region immediately below the intersection of the plurality of linear grooves,
  • the thickness of the heterogeneous substrate in a region immediately below the intersection of the plurality of linear grooves is 1/10 or less of the thickness of the second nitride semiconductor single crystal layer after growth.
  • the upper surface of the first nitride semiconductor single crystal layer is a c-plane of the single crystal constituting the first nitride semiconductor single crystal layer or a plane inclined within 5 ° from the c-plane, The method for producing a nitride semiconductor single crystal substrate according to [1].
  • the groove processing of the first nitride semiconductor single crystal layer and the groove processing of the dissimilar substrate are performed in the same process. Manufacturing method of nitride semiconductor single crystal substrate.
  • the first nitride semiconductor single crystal layer is grown substantially undoped, and the second nitride semiconductor single crystal layer is intentionally doped with impurities and grown.
  • the impurity includes at least one selected from Si, S, Se, Ge, O, Fe, Mg, and Zn, and the concentration of the impurity doped in the second nitride semiconductor single crystal layer Is a method for producing a nitride semiconductor single crystal substrate according to the above [26], which is 5 ⁇ 10 17 cm ⁇ 3 or more.
  • a nitride semiconductor single crystal substrate capable of efficiently obtaining a high-quality nitride semiconductor single crystal substrate by relieving strain in the nitride semiconductor single crystal to be grown and suppressing generation of cracks.
  • the manufacturing method of can be provided.
  • FIG. 1A is a vertical cross-sectional view schematically showing a manufacturing process of the nitride semiconductor single crystal substrate according to the first embodiment.
  • FIG. 1B is a vertical cross-sectional view schematically showing a manufacturing process of the nitride semiconductor single crystal substrate according to the first embodiment.
  • FIG. 1C is a vertical cross-sectional view schematically showing the manufacturing process of the nitride semiconductor single crystal substrate according to the first embodiment.
  • FIG. 1D is a vertical cross-sectional view schematically showing the manufacturing process of the nitride semiconductor single crystal substrate according to the first embodiment.
  • FIG. 1E is a vertical cross-sectional view schematically showing the manufacturing process of the nitride semiconductor single crystal substrate according to the first embodiment.
  • FIG. 2A is a top view illustrating an example of a groove pattern formed on a template.
  • FIG. 2B is a top view illustrating an example of a groove pattern formed on the template.
  • FIG. 3A is a top view illustrating an example of a groove pattern formed on a template.
  • FIG. 3B is a top view illustrating an example of a pattern of grooves formed on the template.
  • FIG. 4A is a vertical cross-sectional view schematically showing a manufacturing process of the nitride semiconductor single crystal substrate according to the second embodiment.
  • FIG. 4B is a vertical cross-sectional view schematically showing the manufacturing process of the nitride semiconductor single crystal substrate according to the second embodiment.
  • FIG. 4C is a vertical cross-sectional view schematically showing the manufacturing process of the nitride semiconductor single crystal substrate according to the second embodiment.
  • First Embodiment 1A to 1E are vertical sectional views schematically showing a manufacturing process of a nitride semiconductor single crystal substrate according to the first embodiment.
  • a heterogeneous substrate 1 made of a material different from a nitride semiconductor is prepared.
  • the first nitride semiconductor single crystal layer 2 is heteroepitaxially grown on the heterogeneous substrate 1 to obtain the template 10.
  • the groove 3 is formed in the template 10.
  • the second nitride semiconductor single crystal layer 4 is epitaxially grown on the template 10 subjected to the groove processing.
  • the nitride semiconductor single crystal substrate 5 is cut out from the second nitride semiconductor single crystal layer 4.
  • a heterogeneous substrate 1 made of a material different from a nitride semiconductor is prepared.
  • the diameter of the heterogeneous substrate 1 takes into account the thickness of the outer peripheral portion of the nitride semiconductor single crystal 4 to be removed by processing after crystal growth, based on the target diameter of the finally obtained nitride semiconductor substrate 5 Determined.
  • the step of removing the outer peripheral portion of the nitride semiconductor single crystal 4 will be described later.
  • a sapphire substrate is preferably used.
  • a c-plane sapphire substrate having a diameter of 65 mm and a thickness of 400 ⁇ m that is commercially available for GaN epitaxial crystal growth can be used.
  • sapphire substrate If it is a sapphire substrate, industrially high-quality semiconductor crystal growth substrate mass-production technology has been established, and even large-diameter substrates are relatively easily available, and GaN template production technology has also been established. . If sapphire is used, groove processing by a laser processing machine, which will be described later, is easy, and a portion exposed in the groove 3 during the growth of the second nitride semiconductor single crystal layer 4 is thermally decomposed or a raw material for GaN growth. It does not denature by reacting with atmospheric gases. Also, the wafer strength, which is a problem during handling, is high. Examples of the substrate other than the sapphire substrate include a Si substrate, a GaAs substrate, a ZnO substrate, and a Ga 2 O 3 substrate. However, in terms of stability (reactivity), availability, and the like in comparison with sapphire, There are many restrictions.
  • the first nitride semiconductor single crystal layer 2 is heteroepitaxially grown on the heterogeneous substrate 1.
  • a template 10 composed of the heterogeneous substrate 1 and the first nitride semiconductor single crystal layer 2 is obtained.
  • the first nitride semiconductor single crystal layer 2 is made of a nitride semiconductor single crystal represented by a composition formula Al x Ga (1-x) N (0 ⁇ x ⁇ 1).
  • the first nitride semiconductor single crystal layer 2 is, for example, an undoped GaN thin film having a thickness of 2 ⁇ m.
  • the first nitride semiconductor single crystal layer 2 is preferably formed by MOCVD (Metal Organic Chemical Vapor Deposition) method or HVPE (Hydride Vapor Phase Epitaxy) method. This is because a technique for growing a nitride semiconductor single crystal layer on a dissimilar substrate such as sapphire has already been established by these methods, and a template having a nitride semiconductor single crystal with good crystallinity on the surface can be easily obtained. It is.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • HVPE Hydride Vapor Phase Epitaxy
  • a low-temperature buffer layer insertion technique widely used for heteroepitaxial growth of GaN it is desirable to apply a low-temperature buffer layer insertion technique widely used for heteroepitaxial growth of GaN.
  • a technique for heteroepitaxially growing a GaN crystal on a sapphire substrate using a low-temperature buffer layer is disclosed in, for example, Japanese Patent No. 3026087.
  • the nitride semiconductor single crystal When the nitride semiconductor single crystal is directly grown on the heterogeneous substrate 1, three-dimensional island-like growth of the nitride semiconductor single crystal occurs at the initial stage of growth, and stress is generated in the nitride semiconductor single crystal due to this. To do.
  • the first nitride semiconductor single crystal layer 2 is formed on the heterogeneous substrate 1 and the nitride semiconductor single crystal 4 is grown thereon, the three-dimensional island growth does not occur. The crystal growth proceeds in step flow mode. For this reason, the stress generated in the nitride semiconductor single crystal 4 can be reduced and the strain can be suppressed.
  • the thickness of the first nitride semiconductor single crystal layer 2 is preferably 1 ⁇ m or more and 10 ⁇ m or less. Since the first nitride semiconductor single crystal layer 2 is formed by heteroepitaxial growth on the heterogeneous substrate 1, the initial stage of growth is three-dimensional island growth, and in order for the surface to be a flat continuous film, It is necessary to grow to a certain thickness. If the thickness of the first nitride semiconductor single crystal layer 2 is less than 1 ⁇ m, pits are generated on the surface, and it becomes difficult to grow the nitride semiconductor single crystal on the surface in the step flow mode.
  • the template warps greatly due to the difference in the linear expansion coefficient between the heterogeneous substrate 1 and the first nitride semiconductor single crystal layer 2.
  • the groove processing in the next process difficult, but in a severe case, a crack occurs in the first nitride semiconductor single crystal layer 2.
  • the upper surface of the first nitride semiconductor single crystal layer 2 grown on the heterogeneous substrate 1 is, for example, within 5 ° from the c-plane or c-plane of the single crystal constituting the first nitride semiconductor single crystal layer 2. It is a sloped surface.
  • the offset angle (inclination angle) from the c-plane is preferably within 5 °. If the offset angle exceeds 5 °, the interface shape when the second nitride semiconductor single crystal layer 4 is laterally grown and associated on the groove 3 is disturbed, and abnormal growth and ungrown regions are likely to occur. It is. Lateral growth of the second nitride semiconductor single crystal layer 4 will be described later.
  • the groove 3 is formed in the template 10 by performing groove processing on the first nitride semiconductor single crystal layer 2 and the heterogeneous substrate 1.
  • the groove 3 is composed of a plurality of linear grooves.
  • the groove 3 of the template 10 has such a depth that the second nitride semiconductor single crystal layer 4 is not completely embedded when the second nitride semiconductor single crystal layer 4 is grown on the template 10, that is, The depth is such that voids remain after the growth of the second nitride semiconductor single crystal layer 4.
  • the strain accumulated in the first nitride semiconductor single crystal layer 2 reflects the crystal symmetry of the first nitride semiconductor single crystal layer 2 and is approximately six times with respect to the central axis of the template 10. It is distributed symmetrically. For this reason, the stress in the nitride semiconductor single crystal generated to resist this strain is also distributed approximately six times symmetrically with respect to the central axis of the template 10.
  • the pattern of the groove 3 formed on the surface of the template 10 has a rotational symmetry of 3 or 6 times with respect to the central axis of the template 10.
  • the groove 3 since the pattern of the groove 3 has rotational symmetry similarly to the distribution of the strain accumulated in the first nitride semiconductor single crystal layer 2 described above, the groove 3 has the first nitride semiconductor single crystal layer.
  • the stress in the nitride semiconductor single crystal caused by the distortion of the crystal layer 2 can be released without disturbing the crystallinity of the nitride semiconductor single crystal, and the strain of the nitride semiconductor single crystal can be reduced. Therefore, by forming groove 3, second nitride semiconductor single crystal layer 4 can be grown on the template 10 by vapor phase epitaxial growth while suppressing the occurrence of cracks.
  • a specific example of the pattern of the grooves 3 will be described.
  • FIGS. 2A, 2B, 3A, and 3B are top views showing examples of patterns of grooves 3 formed on the template 10, respectively.
  • the top surface of the first nitride semiconductor single crystal layer 2 shown in FIGS. 2A, 2B, 3A, and 3B is the c-plane of the single crystal constituting the first nitride semiconductor single crystal layer 2, and the first nitride
  • the c-axis of the single crystal constituting the physical semiconductor single crystal layer 2 is oriented perpendicular to the paper surface.
  • the grooves 3 shown in FIGS. 2A, 2B, 3A, and 3B have a lattice pattern in which a plurality of lines are combined, and all the grooves are connected.
  • the grooves 3 shown in FIGS. 2A and 2B have a lattice pattern in which equilateral triangles are arranged.
  • the groove 3 is formed so that the center of one equilateral triangle included in the lattice-like pattern is located on the central axis of the template 10. For this reason, the pattern of the groove 3 shown in FIGS. 2A and 2B has three-fold rotational symmetry with respect to the central axis of the template 10.
  • the grooves 3 shown in FIGS. 3A and 3B have a lattice pattern in which regular hexagons and regular triangles are arranged.
  • the groove 3 is formed so that the center of one regular hexagon included in the lattice pattern is located on the central axis of the template 10. For this reason, the pattern of the groove 3 shown in FIGS. 3A and 3B has six-fold rotational symmetry with respect to the central axis of the template 10.
  • the pattern of the groove 3 shown in FIG. 2A is composed of a combination of lines parallel to the a-axis (perpendicular to the m-axis) of the single crystal constituting the first nitride semiconductor single crystal layer 2 and shown in FIG. 2B.
  • the pattern of the groove 3 is constituted by a combination of lines parallel to the m-axis (perpendicular to the a-axis) of the single crystal constituting the first nitride semiconductor single crystal layer 2.
  • the width of the linear groove constituting the groove 3 is 50 ⁇ m
  • the depth is 300 ⁇ m
  • the groove pitch (distance between the centers of adjacent grooves) is 1 mm.
  • the first nitride semiconductor single crystal layer 2 divides the first nitride semiconductor single crystal layer 2 into a plurality of regions (regular triangle regions) having substantially the same area.
  • regions regular triangle regions
  • the second nitride semiconductor single crystal layer 4 may be left on the growth interface with irregularities corresponding to the shape of the region of the first nitride semiconductor single crystal layer 2 partitioned by the grooves 3. It is also possible to grow. If the second nitride semiconductor single crystal layer 4 can be grown thick while maintaining the form of a continuous film, the growth interface may have irregularities. For the purpose of controlling the dislocation density distribution inside the crystal and the like, it may be effective to intentionally form irregularities on the surface of the second nitride semiconductor single crystal layer 4 to grow. When it is desired to perform crystal growth by forming large irregularities, a groove 3 having a pattern for partitioning the first nitride semiconductor single crystal layer 2 into regions having different areas as shown in FIGS. 3A and 3B is formed. do it.
  • 3A and 3B divide the first nitride semiconductor single crystal layer 2 into two types of regions (regular hexagonal region and equilateral triangular region) having different areas.
  • the second nitride semiconductor single crystal layer 4 is grown on the template 10 shown in FIGS. 3A and 3B, the growth interface on a region having a large area (a regular hexagonal region in the example shown in FIGS. 3A and 3B).
  • the growth interface on the small area is lowered, and irregularities are formed on the surface of the second nitride semiconductor single crystal layer 4.
  • the unevenness of the surface of the second nitride semiconductor single crystal layer 4 can be controlled by the pattern of the groove 3.
  • the pattern of the groove 3 shown in FIG. 3A is constituted by a combination of lines parallel to the a-axis (perpendicular to the m-axis) of the nitride semiconductor single crystal of the first nitride semiconductor single crystal layer 2 and shown in FIG. 3B.
  • the pattern of the groove 3 is constituted by a combination of lines parallel to the m-axis (perpendicular to the a-axis) of the nitride semiconductor single crystal of the first nitride semiconductor single crystal layer 2.
  • the pattern of the groove 3 is the first nitride semiconductor single crystal layer 2 as shown in FIGS. 2A, 2B, 3A, and 3B.
  • the groove 3 is parallel to the a-plane or the m-plane of the nitride semiconductor single crystal of the first nitride semiconductor single crystal layer 2).
  • the second nitride semiconductor single crystal layer 4 covers the upper part of the groove 3 by lateral growth, adjacent crystals are easily bonded to each other and are not grown. The region is less likely to remain, and the crystal growth interface of the second nitride semiconductor single crystal layer 4 can be a flat continuous film without disturbing the step flow growth mode. Details of the lateral growth of the second nitride semiconductor single crystal layer 4 will be described later.
  • the heterogeneous substrate 1 is a sapphire substrate, and as shown in FIGS. 2A and 3A, the pattern of the groove 3 is a line parallel to the a-axis of the nitride semiconductor single crystal of the first nitride semiconductor single crystal layer 2.
  • the linear grooves constituting the grooves 3 are parallel to the easy cleavage plane of sapphire, so that the strength of the heterogeneous substrate 1 at the bottom of the grooves 3 is reduced.
  • the strain caused by the difference in linear expansion coefficient between the different substrate 1 and the second nitride semiconductor single crystal layer 4 is generated in the second nitride semiconductor single crystal layer 4, the different substrate 1 is cracked. It is easy to preferentially generate and relieve distortion.
  • the pattern of the groove 3 has periodicity. Thereby, the time at which the second nitride semiconductor single crystal layer 4 grows over the groove 3 is made substantially uniform in the plane of the template 10, and the quality uniformity of the second nitride semiconductor single crystal layer 4 is achieved. Can be increased.
  • the grooves 3 are formed from a plurality of parallel linear grooves, the grooves parallel to each other are arranged at equal intervals, and the center interval (pitch) of each groove is 100 ⁇ m or more and 10 mm or less. It is preferably 5 mm or less.
  • the interval between the grooves is smaller than 100 ⁇ m, the association interface density when the second nitride semiconductor single crystal layer 4 is laterally grown and associated at the upper part of the groove 3 is increased, and the step flow mode of crystal growth is disrupted. It becomes easy to shift to the dimensional island growth mode.
  • the crystal growth mode becomes the three-dimensional island growth mode, the strain remaining in the second nitride semiconductor single crystal layer 4 increases.
  • the interval between the grooves is larger than 10 mm, the void density remaining in the heterogeneous substrate 1 is lowered, and the strain generated in the second nitride semiconductor single crystal layer 4 cannot be sufficiently released.
  • the groove 3 is preferably formed by laser processing using a laser processing machine. Although it is possible to form the groove 3 by mechanical processing using a dicing machine or the like, a groove having a narrower line width can be processed by using a laser processing machine, and processing damage to the template 10 is also possible. Can also be reduced. If a laser processing machine is used, in forming the groove 3, the groove processing of the first nitride semiconductor single crystal layer 2 and the groove processing of the heterogeneous substrate 1 can be performed in the same process. If the depth of the groove 3 in the heterogeneous substrate 1 is insufficient, the same groove can be easily processed a plurality of times. As the laser processing machine, for example, a commercially available laser saw such as a laser saw for ablation processing manufactured by DISCO Corporation can be used.
  • the intersection portions of the linear grooves that increase the integrated number of processing are automatically processed deeply, and the intersection portions of these grooves forming the dot pattern are thin. A region is formed.
  • the intersection of the grooves can be a through-hole, but it does not penetrate if the source gas does not wrap around the template 10 when growing a nitride semiconductor single crystal on the template 10. Is desirable.
  • the hole at the groove intersection becomes deeper during laser processing and the processing interface approaches the back surface of the different substrate 1, heat is taken away from the pedestal side of the processing machine that is in contact with the different substrate 1, so that the processing speed decreases. Adjusting can prevent the hole from penetrating.
  • the first nitride semiconductor single crystal layer 2 and the processing waste of the different substrate 1 adhere to the inside or the periphery of the groove 3.
  • the grooved template 10 is etched for several minutes in a 1: 1 mixture of phosphoric acid and sulfuric acid heated to about 220 ° C. and then washed well with pure water.
  • a mixed acid of phosphoric acid and sulfuric acid heated for the etchant it is possible to dissolve the processing waste of the first nitride semiconductor single crystal layer 2 that is likely to be the starting point of abnormal growth of the nitride semiconductor crystal grown on the template 10. .
  • the main surface of the first nitride semiconductor single crystal layer 2 is a c-plane
  • the c-plane (Ga polar plane) is strong against this etchant and the main surface hardly dissolves, but a non-c-plane appears. Since the processing scrap of the first nitride semiconductor single crystal layer 2 is easily dissolved, it can be selectively removed by etching. Similarly, it is possible to dissolve and remove sapphire processing waste and heat-denatured parts.
  • the structure of this template 10 is used when the grown second nitride semiconductor single crystal layer 4 is cooled. It functions as a safety valve for alleviating a large strain caused by a difference in linear expansion coefficient between the heterogeneous substrate 1 and the second nitride semiconductor single crystal layer 4. That is, by making the thickness of the dissimilar substrate 1 immediately below the groove 3 sufficiently thin relative to the thickness of the second nitride semiconductor single crystal layer 4 and preferentially generating cracks in the dissimilar substrate 1, Large strain due to the difference in linear expansion coefficient can be relieved, and cracking of the second nitride semiconductor single crystal layer 4 can be prevented.
  • the thickness of the heterogeneous substrate 1 in the linear region is preferably 200 ⁇ m or less, and more preferably 100 ⁇ m or less.
  • the thickness of the heterogeneous substrate 1 immediately below the groove 3 is preferably 50 ⁇ m or more.
  • the groove 3 when the groove 3 is formed by laser processing, a thin region of the heterogeneous substrate 1 is formed particularly at the intersection of the linear grooves constituting the dot pattern.
  • the thickness of the heterogeneous substrate 1 in the dotted pattern region may be less than 50 ⁇ m.
  • the thickness of the heterogeneous substrate 1 in the linear region immediately below the groove 3 is preferably 1/10 or less of the thickness of the second nitride semiconductor single crystal layer 4 after growth.
  • the second nitride semiconductor single crystal layer 4 is formed with respect to the heterogeneous substrate 1. It is necessary to have sufficient strength, and this condition is satisfied when the thickness of the second nitride semiconductor single crystal layer 4 is 10 times or more the thickness of the heterogeneous substrate 1 in the linear region immediately below the groove 3. It was empirically required to be satisfied.
  • the strength of the template 10 which is a problem at the time of handling is determined by the thickness of the heterogeneous substrate 1 in the linear region immediately below the groove 3.
  • the heterogeneous substrate 1 is cracked by the stress generated by the difference in linear expansion coefficient between the heterogeneous substrate 1 and the second nitride semiconductor single crystal layer 4, the mechanical strength of the heterogeneous substrate 1 formed by laser processing is reduced. A weak spot-like pattern region is the starting point. Therefore, in addition to the linear thin portion directly below the groove 3, the second nitridation is performed while maintaining the strength against the handling of the heterogeneous substrate 1 to some extent by providing a thin-walled dot pattern region. When the physical semiconductor single crystal layer 4 is cooled, the heterogeneous substrate 1 can be more easily broken.
  • the thin region of the dotted pattern may be provided in a portion other than the intersection portion of the linear groove, but the processing to the intersection portion of the linear groove is particularly easy and the strength of the heterogeneous substrate 1
  • the in-plane distribution can be made uniform.
  • punctate pattern may be formed by methods other than laser processing, formation by laser processing is especially easy.
  • the depth of the groove 3 in the heterogeneous substrate 1 (the depth of the groove 3 excluding the thickness of the first nitride semiconductor single crystal layer 2) is the first nitride semiconductor single crystal layer 2 of the groove 3. It is preferable that it is 3 times or more of the inner width. Whether or not voids remain in the groove 3 during the growth of the second nitride semiconductor single crystal layer 4 depends on the lateral growth speed on the groove 3 of the second nitride semiconductor single crystal layer 4 and It is determined by the competition with the crystal growth speed from the bottom of the groove 3, which is determined by the ratio of the depth in the different substrate 1 to the width in the first nitride semiconductor single crystal layer 2 of the groove 3. .
  • the groove 3 is filled with a high-density nitride semiconductor crystal, and a sufficiently large gap does not remain in the heterogeneous substrate 1, and the second nitride semiconductor single unit is not formed by the gap.
  • the strain in the crystal layer 4 cannot be sufficiently released.
  • the width of the linear groove constituting the groove 3 in the first nitride semiconductor single crystal layer 2 is preferably 10 ⁇ m or more and 100 ⁇ m or less.
  • the second nitride semiconductor single crystal layer 4 is laterally grown on the first nitride semiconductor single crystal layer 2 so that the upper portion of the groove 3 is covered and the heterogeneous substrate 1 is covered.
  • it is important to leave a gap when the width of the groove 3 in the first nitride semiconductor single crystal layer 2 is smaller than 10 ⁇ m, the groove is formed when the second nitride semiconductor single crystal layer 4 is grown.
  • the crystal grown from the side wall 3 is filled with the groove 3 at an early stage, and an abnormal growth region is easily formed thereon.
  • the width of the groove 3 in the first nitride semiconductor single crystal layer 2 is too narrow, it becomes difficult to process the deep groove 3 with high accuracy, and the groove 3 functions sufficiently as a groove of the present embodiment. The risk of not doing so increases.
  • the width of the first nitride semiconductor single crystal layer 2 in the groove 3 is wider than 100 ⁇ m, the second nitride semiconductor single crystal layer 4 that is laterally grown cannot cover the upper portion of the groove 3, and the second Thus, an ungrown region is likely to be formed in the nitride semiconductor single crystal layer 4.
  • the linear grooves constituting the grooves 3 have the same width in the first nitride semiconductor single crystal layer 2 and in the different substrate 1.
  • the width in the first nitride semiconductor single crystal layer 2 may be narrower than the width in the heterogeneous substrate 1, it is technically difficult to perform groove processing of such a shape.
  • the width in the first nitride semiconductor single crystal layer 2 is wider than the width in the heterogeneous substrate 1, the first nitride semiconductor single crystal layer 4 is grown when the second nitride semiconductor single crystal layer 4 is grown. Different from the crystal growth mode on the semiconductor single crystal layer 2, a crystal growth mode due to the exposure of the surface of the heterogeneous substrate 1 appears and disturbs the crystallinity of the growing second nitride semiconductor single crystal layer 4. End up.
  • the pattern of the groove 3 may be, for example, a turtle shell pattern, a rhombus pattern, a concentric pattern, or the like.
  • channel 3 may be comprised from many discontinuous grooves. Further, the width and depth of the groove 3 may vary within the plane of the template 10. Further, a part of the groove 3 may penetrate to the back side of the template 10. Further, groove processing may also be performed on the back side of the different substrate 1.
  • the second nitride semiconductor single crystal layer 4 is epitaxially grown on the template 10 subjected to the groove processing.
  • the second nitride semiconductor single crystal layer 4 is made of a nitride semiconductor single crystal represented by a composition formula Al Y Ga (1-Y) N (0 ⁇ Y ⁇ 1).
  • the second nitride semiconductor single crystal layer 4 is, for example, a Si-doped GaN crystal layer having a thickness of 5 mm.
  • the second nitride semiconductor single crystal layer 4 needs to have a sufficient thickness for cutting out the nitride semiconductor single crystal substrate, it is desirable that the second nitride semiconductor single crystal layer 4 be grown by the HVPE method having a high crystal growth rate.
  • the HVPE method performs crystal growth in a reactor having a hot wall structure, compared with the MOCVD method in which crystal growth is performed in a reactor having a cold wall structure, the crystal growth is performed on the template 10 subjected to groove processing.
  • the second nitride semiconductor single crystal layer 4 may be grown by a liquid phase growth method such as a flux method or an ammonothermal method.
  • the first nitride semiconductor single crystal layer 2 and the second nitride semiconductor single crystal layer 4 preferably have the same composition. This is due to the occurrence of strain and defects in the second nitride semiconductor single crystal layer 4 due to lattice mismatch between the first nitride semiconductor single crystal layer 2 and the second nitride semiconductor single crystal layer 4. This is to suppress.
  • the first nitride semiconductor single crystal layer 2 can be grown substantially undoped, and the second nitride semiconductor single crystal layer 4 can be grown by intentionally doping impurities.
  • substantially undoped means that impurities are not intentionally doped.
  • Si or O due to the quartz jig in the furnace is mixed in the crystal, and usually an n-type crystal grows.
  • a crystal that is not doped and grown to have an impurity concentration as low as possible is defined as an undoped crystal.
  • the impurity concentration is desirably as low as possible. This is because when the crystal is doped with impurities, the impurity atoms adsorbed on the growth interface hinder the formation of initial growth nuclei of the nitride semiconductor and promote three-dimensional island growth, which makes it difficult to flatten the crystal surface.
  • the second nitride semiconductor single crystal layer 4 from which the nitride semiconductor single crystal substrate for producing various devices is cut is intentionally doped to control the conductivity of the nitride semiconductor single crystal substrate. Doping is required.
  • the impurity concentration in the crystal required for the nitride semiconductor single crystal substrate is usually 5 ⁇ 10 17 cm ⁇ 3 or more, and in many cases, 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the present embodiment distortion caused by the lattice constant difference between the undoped first nitride semiconductor single crystal layer 2 and the second nitride semiconductor single crystal layer 4 doped with impurities at a high concentration is reduced. It can be released by the gap of the groove 3 provided in the template 10, and no strain is accumulated in the second nitride semiconductor single crystal layer 4. Therefore, the second nitride semiconductor single crystal layer 4 doped with impurities at a high concentration can be directly grown on the undoped first nitride semiconductor single crystal layer 2.
  • the second nitride semiconductor single crystal layer 4 needs to have a certain thickness in order to cut out the nitride semiconductor single crystal substrate in the next step.
  • a thickness of at least 350 ⁇ m is required immediately after slicing, and considering the cutting allowance of the slice.
  • the thickness of the second nitride semiconductor single crystal layer 4 is required to be 500 ⁇ m or more.
  • the thickness of the second nitride semiconductor single crystal layer 4 is preferably 500 ⁇ m or more, and more preferably 1 mm or more.
  • the second nitride semiconductor single crystal layer 4 is laterally grown on the first nitride semiconductor single crystal layer 2 of the template 10 and covers the opening of the groove 3. As a result, a void or a polycrystalline or amorphous phase having the same composition as the first nitride semiconductor single crystal layer 2 having a lower density and lower mechanical strength than the second nitride semiconductor single crystal layer 4 is formed in the groove. 3 remains.
  • the second nitride semiconductor single crystal layer 4 is grown on the template 10 having the groove 3
  • the polycrystalline or amorphous phase of the nitride semiconductor is crystallized in a random orientation at the side wall of the groove 3 inside the groove 3. Because nucleation occurs, it often occurs naturally.
  • the voids, polycrystalline, and amorphous phases in the groove 3 help the deformation of the template 10 when the growth of the second nitride semiconductor single crystal layer 4 progresses and the inside thereof is distorted.
  • the strain in the second nitride semiconductor single crystal layer 4 can be relaxed.
  • the second nitride semiconductor single crystal In order to prevent the generation of voids and ungrown regions in the second nitride semiconductor single crystal layer 4 due to the presence of voids, polycrystals, and amorphous phases in the grooves 3, the second nitride semiconductor single crystal
  • the second nitride semiconductor single crystal layer 4 is laterally grown on the upper portion of the groove 3 at an early stage, and the upper portion of the groove 3 is formed on the second nitride semiconductor single crystal layer. It is important to cover with 4. If voids or ungrown regions are formed in the second nitride semiconductor single crystal layer 4, distortion is likely to occur in the second nitride semiconductor single crystal layer 4, causing cracks during processing.
  • the lateral growth becomes easier as the substrate temperature during the growth is increased.
  • the surface temperature of the template 10 is 1000 ° C. or higher, and preferably 1050 ° C. or higher, which facilitates lateral growth.
  • the lower the V / III ratio of the raw material the molar ratio of the V group raw material and the III group raw material supplied to the substrate, the easier it is to grow laterally.
  • the V / III ratio is 10 or less, preferably 5 or less, lateral growth is easy.
  • the composition of the atmosphere gas during growth is such that the lower the hydrogen gas concentration, the easier the lateral growth is possible, and it is preferable that the raw material carrier gas does not contain hydrogen gas if possible. These are desirable growth conditions when the second nitride semiconductor single crystal layer 4 is laterally grown on the groove 3, and once the crystal covers the upper part of the groove 3, these growth conditions are changed. It doesn't matter.
  • the pattern of the grooves 3 is a pattern in which all the grooves are connected, such as a grid pattern, all the gaps in the grooves 3 are connected, and the different types of substrates are connected through the openings of the grooves 3 on the outer peripheral portion of the different types of substrates 1. It can be connected to one external space.
  • the second nitride semiconductor single crystal layer 4 is grown, a part of the surface of the first nitride semiconductor single crystal layer 2 (preferably the outer peripheral portion) is covered to provide a second nitride semiconductor single crystal. It is also possible to prevent the layer 4 from growing only in that portion and intentionally leave the opening of the groove 3 on the surface side of the template 10.
  • the diameter is larger than the diameter of the target nitride semiconductor single crystal substrate 5. It is required to use a different kind of substrate 1.
  • the template 10 in which the groove 3 is formed is etched and washed using acid, alkali, or the like, so that the first nitride semiconductor single crystal layer 2 is formed. It is preferable to remove foreign matters such as chips adhering to the surface and the inside of the groove 3, and a heat-denatured phase and processing strain in the vicinity of the groove processing interface of the first nitride semiconductor single crystal layer 2. If these foreign matter, heat-denatured phase, processing strain, etc. remain when the second nitride semiconductor single crystal layer 4 is grown, crystal defects are likely to occur in the second nitride semiconductor single crystal layer 4. .
  • This etching is effective when performed in a mixed solution of heated phosphoric acid and sulfuric acid, which has etching properties for GaN crystals.
  • the heated mixture of phosphoric acid and sulfuric acid can remove not only GaN chips but also sapphire chips and heat-denatured phase.
  • the nitride semiconductor single crystal substrate 5 is cut out from the second nitride semiconductor single crystal layer 4.
  • a multi-wire saw generally used for cutting Si or GaAs crystals can be used.
  • a GaN crystal cutting technique using a multi-wire saw is disclosed in, for example, Japanese Patent Application Laid-Open No. 2013-032278.
  • saw marks and processing strains often remain on the surface of the cut-out nitride semiconductor single crystal substrate 5, so that these are removed on the front and back surfaces of the cut nitride semiconductor single crystal substrate 5. It is preferable to perform the polishing process.
  • the thickness of the outer peripheral portion of the crystal including the non-c-plane growth region is 5 mm or more before the crystal cutting process as described above. It is preferable to remove the region (not shown).
  • the second nitride semiconductor single crystal layer 4 is grown on the template 10 whose surface is c-plane, the surface of most regions of the second nitride semiconductor single crystal layer 4 is also c-plane, A region where the crystal growth interface is not the c-plane (non-c-plane growth region) is formed in the portion.
  • This non-c-plane growth region is known to have a difference in impurity atom incorporation efficiency compared to a region where the growth interface grows on the c-plane, and the interface between the non-c-plane growth region and the c-plane growth region In the vicinity, distortion due to the difference in impurity concentration in each region occurs. Therefore, prior to the step of cutting the nitride semiconductor single crystal substrate from the second nitride semiconductor single crystal layer 4, removing the non-c-plane growth region slices the second nitride semiconductor single crystal layer 4. This is effective in preventing the occurrence of cracks.
  • the region where the strain is accumulated can be effectively removed.
  • a method for removing the outer peripheral portion of the second nitride semiconductor single crystal layer 4 a method such as grinding or electric discharge machining can be used.
  • a heterogeneous substrate 1 having a diameter 10 mm or more larger than the diameter of the target nitride semiconductor single crystal substrate 5 is used. Is required.
  • the outer peripheral portion of the second nitride semiconductor single crystal layer 4 is ground and removed using a cup-type grindstone having an inner diameter of 52 mm, and then a nitride semiconductor single having a thickness of 500 ⁇ m is obtained with a multi-wire saw.
  • Six crystal substrates 5 are cut out.
  • the crystal does not always break when such removal of the crystal periphery is not performed, the removal of the crystal periphery is not essential.
  • a plurality of nitride semiconductor single crystal substrates 5 can be cut out from the second nitride semiconductor single crystal layer 4.
  • the nitride semiconductor single crystal substrate 5 with an off angle can be easily obtained by intentionally inclining and cutting the cut surface from a plane perpendicular to the crystal growth orientation.
  • the second nitride semiconductor single crystal layer 4 grown on the c-plane can be cut at the c-plane and then obliquely processed in the polishing step to form an off-angle. Since a large processing cost is required for the crystal layer 4, the efficiency is poor. If the second nitride semiconductor single crystal layer 4 grown on the c-plane is cut obliquely, a plurality of off-angle nitride semiconductor single crystal substrates 5 are in demand from one second nitride semiconductor single crystal layer 4 It can be cut out accordingly, and there is no waste of crystals.
  • cutting the plurality of nitride semiconductor single crystal substrates 5 in parallel from one second nitride semiconductor single crystal layer 4 is the least wasteful method, but the angle to be cut for each substrate as necessary It is also possible to change. For example, after a nitride semiconductor single crystal substrate 5 used as a seed crystal from the second nitride semiconductor single crystal layer 4 is cut out at the c-plane, the remaining portion is sliced with an off angle. It is also possible.
  • the cut out nitride semiconductor single crystal substrate 5 is, for example, chamfered on the outer peripheral portion and mirror-polished on the front and back surfaces, and finally finished into a GaN substrate having a diameter of 50.8 mm and a thickness of 400 ⁇ m.
  • an orientation flat (OF) or index flat (IF) is formed on the outer periphery of the second nitride semiconductor single crystal layer 4.
  • a flat surface portion may be formed.
  • the surface to be cut may be a surface other than the c plane such as an m plane, a plane, or r plane.
  • a third nitride semiconductor single crystal layer is homoepitaxially grown on the nitride semiconductor single crystal substrate 5 obtained in the first embodiment, and a third nitride semiconductor single crystal layer is obtained.
  • a nitride semiconductor single crystal substrate is cut out from the substrate.
  • 4A to 4C are vertical sectional views schematically showing a manufacturing process of the nitride semiconductor single crystal substrate according to the second embodiment.
  • the nitride semiconductor single crystal substrate 5 obtained in the first embodiment is prepared.
  • the third nitride semiconductor single crystal layer 6 is thickly epitaxially grown on the nitride semiconductor single crystal substrate 5.
  • the nitride semiconductor single crystal substrate 7 is cut out from the third nitride semiconductor single crystal layer 6.
  • the nitride semiconductor single crystal substrate 5 obtained in the first embodiment is prepared as a seed crystal.
  • the nitride semiconductor single crystal substrate 5 has a feature that variation in crystal orientation distribution within the substrate surface is very small as compared with a nitride semiconductor single crystal substrate obtained by conventional heteroepitaxial growth. For this reason, when the nitride semiconductor single crystal substrate 5 is used as a seed crystal and the nitride semiconductor single crystal layer is homoepitaxially grown thereon, the strain due to the crystal orientation distribution of the seed crystal as in the conventional case becomes a grown crystal layer. Therefore, a good quality nitride semiconductor single crystal can be obtained.
  • the nitride semiconductor single crystal substrate 5 may be a substrate cut out from any position of the second nitride semiconductor single crystal layer 4, but from a position closer to the upper surface of the second nitride semiconductor single crystal layer 4.
  • a cut-out substrate is preferable because it has a small variation in crystal orientation and a low dislocation density.
  • the surface of the nitride semiconductor single crystal substrate 5 is preferably preliminarily mirror-polished and etched to remove processing strain. However, when the nitride semiconductor single crystal substrate 5 cut out from the outermost surface of the second nitride semiconductor single crystal layer 4 is used, it can be used in an as-grown state without polishing the surface.
  • the growth surface of as-grown often exhibits a form reflecting the temperature distribution of the crystal growth apparatus and the characteristics of the raw material gas flow, and the processing strain accompanying polishing or the like is not accumulated. Therefore, when crystal growth of the third nitride semiconductor single crystal layer 6 is performed in the same furnace as that used for the growth of the second nitride semiconductor single crystal layer 4, the second nitride semiconductor single crystal layer 6 is used.
  • the as-grown growth surface of the crystal layer 4 as a seed crystal, the growth of the third nitride semiconductor single crystal layer 6 can be started in a more natural form.
  • the growth surface of as-grown is a part that usually has to be removed during substrate processing, if this can be reused, the utilization efficiency of the raw material is improved.
  • the third nitride semiconductor single crystal layer 6 is thickly epitaxially grown on the nitride semiconductor single crystal substrate 5.
  • the technique used for the growth of the second nitride semiconductor single crystal layer 4 in the first embodiment can be applied.
  • the third nitride semiconductor single crystal layer 6 grows on the flat nitride semiconductor single crystal substrate 5 without unevenness, the third nitride semiconductor single crystal layer 6 covers the groove on the surface of the seed crystal like the second nitride semiconductor single crystal layer 4. Therefore, there is no need for lateral growth conditions, and the degree of freedom in setting crystal growth conditions is high. However, since there is no mechanism for releasing the strain to the base side when strain is generated in the third nitride semiconductor single crystal layer 6, the nitride semiconductor single crystal substrate 5 and the third crystal substrate 5 are suppressed in order to suppress the strain. It is preferable to match the impurity concentration of the nitride semiconductor single crystal layer 6.
  • the nitride semiconductor single crystal substrate 7 is cut out from the third nitride semiconductor single crystal layer 6.
  • the technique used for the cutting of the nitride semiconductor single crystal substrate 5 and the subsequent processing in the first embodiment can be applied.
  • the nitride semiconductor single crystal substrate 5 as a seed crystal remaining after cutting the nitride semiconductor single crystal substrate 7 is subjected to mirror polishing on the surface thereof, and then subjected to etching for removing processing strain, thereby providing a seed. It can be used repeatedly as a crystal, and can also be used as a nitride semiconductor single crystal substrate. Further, the nitride semiconductor single crystal substrate 7 cut out from the third nitride semiconductor single crystal layer 6 can be newly used as a seed crystal for nitride semiconductor single crystal growth. In this way, a high-quality nitride semiconductor single crystal substrate with few crystal defects can be obtained by repeating the generational change of the seed crystal.
  • the processing for removing the outer peripheral portion of the nitride semiconductor single crystal layer is performed before the substrate is cut out, the diameter of the seed crystal becomes smaller each time the generation is repeated.
  • a plurality of nitride semiconductor single crystal substrates 7 can be cut out from the third nitride semiconductor single crystal layer 6 by the same method as the cutting of the nitride semiconductor single crystal substrate 5 in the first embodiment. Further, when the nitride semiconductor single crystal substrate 7 is cut out from the third nitride semiconductor single crystal layer 6, the cut surface can be intentionally inclined from the plane perpendicular to the crystal growth orientation.
  • an orientation flat (OF) or index flat (IF) is formed on the outer periphery of the third nitride semiconductor single crystal layer 6.
  • a flat surface portion may be formed.
  • the surface to be cut may be a surface other than the c plane such as an m plane, a plane, or r plane.
  • the strain in the nitride semiconductor single crystal 4 grown on the heterogeneous substrate 1 can be released to prevent the nitride semiconductor single crystal 4 from cracking during processing. Therefore, a high quality nitride semiconductor single crystal substrate 5 can be obtained efficiently.
  • the first embodiment is more effective when the diameter of the heterogeneous substrate 1 is 50 mm or more, more effective when it is 100 mm or more, and more effective when it is 150 mm or more.
  • the nitride semiconductor single crystal substrate 5 obtained in the first embodiment is used as a seed crystal to form a higher quality nitride semiconductor single crystal substrate 7. be able to.
  • Example 1 A single crystal sapphire c-plane substrate having a diameter of 65 mm and a thickness of 400 ⁇ m is used as the heterogeneous substrate 1, and an undoped GaN layer is grown as a first nitride semiconductor single crystal layer 2 on the template by MOCVD. 10 was obtained. TMG (trimethylgallium) and NH 3 were used as raw materials for the undoped GaN layer.
  • the growth pressure is normal pressure.
  • the surface of the heterogeneous substrate 1 is thermally cleaned at 1200 ° C. for 10 minutes in a hydrogen gas atmosphere to clean the surface, then the substrate temperature is lowered to 600 ° C., and the low temperature buffer layer is 20 nm. Then, the substrate temperature was raised to 1050 ° C. to grow an undoped GaN layer by 2 ⁇ m.
  • As the carrier gas a mixed gas of hydrogen and nitrogen was used. The crystal growth rate was about 4 ⁇ m / h.
  • grooves 3 were formed on the surface of the obtained template 10 using a commercially available laser processing machine.
  • the pattern of the grooves 3 was as shown in FIG. 2A.
  • the width of the plurality of linear grooves constituting the groove 3 was 50 ⁇ m, the depth was 300 ⁇ m, and the pitch of parallel grooves (distance between the centers of adjacent grooves) was 1 mm.
  • the depth of the groove 3 was automatically deepened at the intersection of the linear grooves where the number of times of laser processing was accumulated, and reached about 360 ⁇ m at the deepest point.
  • the template 10 is heated to 220 ° C. and is made of 1 of phosphoric acid and sulfuric acid. Etching was performed for 10 minutes in a one-to-one mixture. Then, it was washed well with running pure water, ultrasonically washed in methyl alcohol, and then dried.
  • a Si-doped GaN crystal having a thickness of 5 mm, which becomes the second nitride semiconductor single crystal layer 4, was homoepitaxially grown on the template 10 in which the grooves 3 were formed by the HVPE method.
  • the metal Ga heated to 800 ° C. was heated to 1060 ° C. using GaCl and NH 3 produced by bringing HCl gas into contact with each other, and SiH 2 Cl 2 gas diluted with hydrogen as a dopant gas. This was supplied onto the template 10 to grow a Si-doped GaN crystal.
  • the furnace pressure during growth was normal pressure, the carrier gas composition was 95% nitrogen and 5% hydrogen, and the V / III ratio of the source gas was 4.
  • the growing crystal was rotated at 5 rpm, and the growth rate of the GaN crystal was 250 to 300 ⁇ m / h.
  • the target carrier concentration of the grown crystal is 1 ⁇ 10 18 cm ⁇ 3 .
  • a GaN substrate as a nitride semiconductor single crystal substrate 5 was cut out from the second nitride semiconductor single crystal layer 4 which is a GaN crystal having a thickness of 5.1 mm thus grown on the template 10.
  • the outer peripheral portion of the second nitride semiconductor single crystal layer 4 was ground and removed using a cup-type diamond electrodeposition grindstone having an inner diameter of 52 mm.
  • the second nitride semiconductor single crystal layer 4 having an outer diameter of 52 mm is attached to a pedestal for slicing, and is cut perpendicularly to the crystal growth direction using a multi-wire saw, and has a thickness of 500 ⁇ m.
  • the semiconductor single crystal substrate 5 was obtained.
  • the obtained nitride semiconductor single crystal substrate 5 was subjected to OF and IF processing on the outer periphery using a beveling apparatus, and chamfered to a diameter of 50.8 mm.
  • the front and back surfaces of the nitride semiconductor single crystal substrate 5 were lapped and polished, and finally finished to a mirror substrate having a thickness of 400 ⁇ m. In this polishing step, no defects such as cracks were found in the nitride semiconductor single crystal substrate 5 during processing.
  • the angle formed by the c-axis and the substrate surface at the center of the nitride semiconductor single crystal substrate 5 subjected to mirror finishing was examined using an X-ray diffraction method and found to be 0.00 °. Furthermore, the same measurement was performed at a total of 8 points in ⁇ 5 mm increments from the center on the diameter of the substrate, and when the variation of the measurement results at the 9 points was examined, the variation was very small, the maximum and minimum values. The difference was about 0.05 °.
  • a GaN single crystal substrate was fabricated using a crystal growth method (VAS method) described in Japanese Patent Application Laid-Open No. 2001-176813, which is a conventional technique.
  • VAS method crystal growth method
  • a commercially available single crystal sapphire c-plane substrate having a diameter of 65 mm and a thickness of 400 ⁇ m was used, and an undoped GaN layer having a thickness of 500 nm was grown thereon by MOCVD to obtain a template.
  • TMG and NH 3 were used as raw materials for the undoped GaN layer.
  • a metal Ti film is vacuum-deposited with a thickness of 30 nm on the template, and this is put in a MOCVD furnace, and is mixed at 1050 ° C. at 30 ° C. in a mixed gas stream of 80% hydrogen and 20% NH 3. Heat treatment was performed for a minute. As a result, the metal Ti film was deformed into a mesh shape and simultaneously nitrided to form a mesh-like TiN film. Innumerable voids were formed in the GaN layer under the TiN film.
  • the base substrate thus prepared was put in an HVPE furnace, and a Si-doped GaN crystal was grown to a thickness of 2 mm on it under the same conditions as in Example 1 above. Although the growth experiment was performed several times, cracks occurred when the thickness of the GaN crystal exceeded 3 mm. Therefore, the growth was stopped when the thickness of the GaN crystal reached 2 mm with a margin. After the growth, the GaN crystal cooled and taken out from the HVPE furnace was naturally peeled from the template according to the characteristics of the VAS method. The obtained self-standing substrate-like GaN crystal was confirmed to be warped downward in the convex direction by visual observation.
  • the GaN crystal thus obtained was penetrated to a diameter of 52 mm in the same manner as in Example 1 and cut with a wire saw to obtain two 500 ⁇ m GaN substrates.
  • the substrate obtained from the upper surface side of the GaN crystal was cracked at the time of cutting.
  • the GaN substrate obtained from the lower surface side of the GaN crystal remaining without breaking was subjected to the same external shape processing and polishing processing as in Example 1, and finally a GaN mirror substrate having a diameter of 50.8 mm and a thickness of 400 ⁇ m was obtained.
  • Example 2 As the heterogeneous substrate 1, a commercially available single crystal sapphire c-plane substrate having a diameter of 120 mm and a thickness of 700 ⁇ m is used, and an undoped GaN layer is grown thereon as the first nitride semiconductor single crystal layer 2 by MOCVD. 10 was obtained. TMG and NH 3 were used as raw materials for the undoped GaN layer.
  • the growth pressure is normal pressure.
  • the surface of the heterogeneous substrate 1 is thermally cleaned at 1200 ° C. for 10 minutes in a hydrogen gas atmosphere to clean the surface, then the substrate temperature is lowered to 600 ° C., and the low temperature buffer layer is 20 nm.
  • the substrate temperature was raised to 1050 ° C., and an undoped GaN layer was grown to 2 ⁇ m.
  • As the carrier gas a mixed gas of hydrogen and nitrogen was used.
  • the crystal growth rate was about 4 ⁇ m / h.
  • grooves 3 were formed on the surface of the obtained template 10 using a commercially available laser processing machine.
  • the pattern of the grooves 3 was as shown in FIG. 2B.
  • the plurality of linear grooves constituting the groove 3 had a width of 70 ⁇ m, a depth of 520 ⁇ m, and a parallel groove pitch (distance between the centers of adjacent grooves) of 2 mm.
  • the template 10 in which the groove 3 is formed is subjected to the same etching and cleaning steps as in the above-described Example 1, and on that, the GaN layer 5 having a thickness of 5 mm, which becomes the second nitride semiconductor single crystal layer 4 by the HVPE method.
  • Si-doped GaN crystals were homoepitaxially grown.
  • an SiC coated graphite plate having a hole with an inner diameter of 115 mm was set on the surface of the template 10 as a mask and set, and a region where no GaN crystal grew on the outermost periphery of the template 10 was intentionally provided.
  • Other HVPE growth conditions are the same as in Example 1.
  • the second nitride semiconductor single crystal layer 4 was grown and taken out of the furnace after cooling.
  • no adhesion of GaN crystals was observed in the region under the mask of the template 10, and the region above the region with a diameter of 120 mm.
  • a GaN crystal having an outer diameter of 115 mm and a central portion thickness of 5.0 mm could be grown.
  • the appearance of the GaN crystal did not show any cracks or abnormal growth, and no deep pits were found on the surface.
  • a GaN substrate as the nitride semiconductor single crystal substrate 5 was cut out from the obtained GaN crystal as the second nitride semiconductor single crystal layer 4.
  • the outer peripheral portion of the second nitride semiconductor single crystal layer 4 was ground and removed using a cup-type diamond electrodeposition grindstone having an inner diameter of 105 mm.
  • the second nitride semiconductor single crystal layer 4 having an outer diameter of 105 mm is attached to a pedestal for slicing, and using a multi-wire saw, from the direction perpendicular to the crystal growth direction to the m-axis side of the crystal
  • the nitride semiconductor single crystal substrate 5 having a thickness of 900 ⁇ m was obtained by cutting along a plane inclined by 0.5 °.
  • no cracks are generated in the second nitride semiconductor single crystal layer 4, and thus the four nitride semiconductor single crystal substrates 5 are obtained. was gotten.
  • the obtained nitride semiconductor single crystal substrate 5 was subjected to OF and IF processing on the outer periphery using a beveling device, and chamfered to a diameter of 100 mm.
  • the front and back surfaces of the nitride semiconductor single crystal substrate 5 were lapped and polished, and finally finished to a mirror substrate having a thickness of 800 ⁇ m. In this polishing step, no defects such as cracks were found in the nitride semiconductor single crystal substrate 5 during processing.
  • the angle formed by the c-axis and the substrate surface at the center of the nitride semiconductor single crystal substrate 5 subjected to mirror finishing was examined using an X-ray diffraction method and found to be 0.51 °. Furthermore, the same measurement was performed on a total of 8 points in steps of ⁇ 10 mm from the center along the direction of inclination of the c-axis on the diameter of the substrate. And the difference between the minimum values was 0.09 °.
  • Example 3 As the heterogeneous substrate 1, a commercially available single crystal sapphire c-plane substrate having a diameter of 165 mm and a thickness of 900 ⁇ m is used, and an undoped GaN layer is grown thereon as the first nitride semiconductor single crystal layer 2 by MOCVD. 10 was obtained. TMG and NH 3 were used as raw materials for the undoped GaN layer.
  • the growth pressure is normal pressure.
  • the surface of the heterogeneous substrate 1 is thermally cleaned at 1200 ° C. for 10 minutes in a hydrogen gas atmosphere to clean the surface, then the substrate temperature is lowered to 600 ° C., and the low temperature buffer layer is 20 nm.
  • the substrate temperature was raised to 1050 ° C. to grow an undoped GaN layer by 1.5 ⁇ m.
  • As the carrier gas a mixed gas of hydrogen and nitrogen was used.
  • the crystal growth rate was about 3 ⁇ m / h.
  • grooves 3 were formed on the surface of the obtained template 10 using a commercially available laser processing machine.
  • the pattern of the grooves 3 was as shown in FIG. 3A.
  • the plurality of linear grooves constituting the groove 3 had a width of 100 ⁇ m, a depth of 700 ⁇ m, and a parallel groove pitch (distance between the centers of adjacent grooves) of 2.4 mm.
  • the template 10 is heated to 220 ° C. and is made of 1 of phosphoric acid and sulfuric acid. Etching was performed for 10 minutes in a one-to-one mixture. Then, it was washed well with running pure water, ultrasonically washed in methyl alcohol, and then dried.
  • a Ge-doped GaN crystal having a thickness of 3 mm, which becomes the second nitride semiconductor single crystal layer 4, was homoepitaxially grown on the template 10 in which the grooves 3 were formed by the HVPE method.
  • HVPE growth GaCl and NH 3 produced by bringing HCl gas into contact with metallic Ga heated to 800 ° C. are used as raw materials, and GeCl 4 gas is used as a dopant gas and supplied onto the template 10 heated to 1050 ° C.
  • a Ge-doped GaN crystal was grown.
  • the furnace pressure during growth was normal pressure
  • the carrier gas composition was 95% nitrogen and 5% hydrogen
  • the V / III ratio of the source gas was 2.
  • the growing crystal was rotated at 5 rpm, and the growth rate of the GaN crystal was 200 to 250 ⁇ m / h.
  • the target carrier concentration of the grown crystal is 5 ⁇ 10 18 cm ⁇ 3 .
  • a GaN substrate as a nitride semiconductor single crystal substrate 5 was cut out from the second nitride semiconductor single crystal layer 4 which is a GaN crystal grown on the template 10.
  • the outer peripheral portion of the second nitride semiconductor single crystal layer 4 was ground and removed using a cup-type diamond electrodeposition grindstone having an inner diameter of 155 mm.
  • the surface side of the second nitride semiconductor single crystal layer 4 having an outer diameter of 155 mm is attached to a pedestal for slicing, and is cut perpendicularly to the crystal growth direction using an electric discharge machine, and has a thickness of 1200 ⁇ m.
  • the nitride semiconductor single crystal substrate 5 was obtained.
  • the obtained nitride semiconductor single crystal substrate 5 was notched on the outer periphery and chamfered and shaped using a beveling device to a diameter of 150 mm.
  • the front and back surfaces of the nitride semiconductor single crystal substrate 5 were lapped and polished, and finally finished to a mirror substrate having a thickness of 500 ⁇ m. In this polishing step, no defects such as cracks were found in the nitride semiconductor single crystal substrate 5 during processing.
  • the angle formed by the c-axis and the substrate surface at the center of the nitride semiconductor single crystal substrate 5 subjected to mirror finishing was examined using an X-ray diffraction method and found to be 0.02 °. Furthermore, the same measurement was performed for a total of 6 points in increments of ⁇ 20 mm from the center along the direction of inclination of the c-axis on the diameter of the substrate. The difference between the value and the minimum value was 0.14 °.
  • Example 4 One obtained from the outermost surface side of the second nitride semiconductor single crystal layer 4 is selected from the GaN substrates as the nitride semiconductor single crystal substrate 5 obtained in Example 1, and this is used as a seed crystal for HVPE.
  • a Si-doped GaN crystal having a thickness of 5 mm as the third nitride semiconductor single crystal layer 6 was homoepitaxially grown under the same conditions as those of the second nitride semiconductor single crystal layer 4 of Example 1. There was no appearance of cracks or abnormal growth in the appearance of the obtained GaN crystal, and no pits were found on the surface.
  • a GaN substrate as a nitride semiconductor single crystal substrate 7 was cut out from the third nitride semiconductor single crystal layer 6.
  • the outer periphery of the third nitride semiconductor single crystal layer 6 is not removed, and the thickness is cut perpendicularly to the crystal growth direction using a multi-wire saw.
  • a nitride semiconductor single crystal substrate 7 having a thickness of 500 ⁇ m was obtained.
  • no cracks were generated in the crystal, and six nitride semiconductor single crystal substrates 7 were obtained.
  • the obtained nitride semiconductor single crystal substrate 7 was subjected to OF and IF processing on the outer periphery using a beveling device, and chamfered to a diameter of 49 mm. Further, the front and back surfaces of the nitride semiconductor single crystal substrate 7 were lapped and polished, and finally finished into a mirror substrate having a thickness of 400 ⁇ m. In this polishing step, no defects such as cracks were found in the nitride semiconductor single crystal substrate 7 during processing.
  • the dislocation density of the nitride semiconductor single crystal substrate 7 cut out from the outermost surface side of the third nitride semiconductor single crystal layer 6 was evaluated by the dark spot density observed by cathodoluminescence, it was measured at 9 points in the plane. It was confirmed that it was within the range of 4 to 8 ⁇ 10 6 cm ⁇ 2 . Accordingly, it was confirmed that the dislocation density can be gradually lowered by reusing the nitride semiconductor single crystal substrate obtained in the above embodiment as a seed crystal.
  • Comparative Example 3 One of the GaN substrates obtained in Comparative Example 2 was selected without cracks, and this was used as a seed crystal in an HVPE furnace, which was the same as the second nitride semiconductor single crystal layer 4 of Example 1. Under conditions, a Si-doped GaN crystal having a thickness of 3 mm was homoepitaxially grown. The growth experiment was carried out several times. However, if the thickness of the GaN crystal exceeds 4 mm, cracks will occur in the GaN crystal with good reproducibility when slicing the grown GaN crystal. The thickness was set to 3 mm with a margin. There was no appearance of cracks or abnormal growth in the appearance of the GaN crystal thus obtained, and no pits were found on the surface.
  • a GaN substrate was cut out from the GaN crystal.
  • the outer peripheral portion of the GaN crystal was not removed, and a multi-wire saw was used to cut perpendicularly to the crystal growth direction to obtain a GaN substrate having a thickness of 500 ⁇ m. Since the thickness of the grown crystal was kept thin, no cracks were generated in the crystal in the cutting process, and thus three GaN substrates were obtained.
  • the obtained GaN substrate was subjected to OF and IF processing on the outer periphery using a beveling apparatus, and chamfered to a diameter of 49 mm. Further, lapping and polishing were performed on the front and back surfaces of the GaN substrate, and finally, a mirror surface substrate having a thickness of 400 ⁇ m was finished. In this polishing process, there were no defects such as cracks in the GaN substrate during processing.
  • Example 5 Under the same conditions as in Example 1, a template was prepared by growing a Si-doped GaN crystal having a thickness of 5 mm as the second nitride semiconductor single crystal layer 4 on the template 10.
  • a conductive wax is attached to the second nitride semiconductor single crystal layer 4 side and attached to a fixing jig, and a sapphire substrate side as a heterogeneous substrate 1 using a cup-type diamond electrodeposition grindstone having an inner diameter of 52 mm.
  • the crystal was carved from the outer periphery to remove it.
  • the operation of removing the outer peripheral portion was completed while leaving a 1 mm thick region on the surface side of the second nitride semiconductor single crystal layer 4.
  • the second nitride semiconductor single crystal layer 4 whose peripheral portion has been ground and removed is crystal growth direction using a wire electric discharge machine with the second nitride semiconductor single crystal layer 4 side attached to a fixing jig. Cut vertically.
  • a GaN substrate as a nitride semiconductor single crystal substrate 5 having a thickness of 500 ⁇ m is obtained from the region where the outer peripheral portion is removed, and the outer peripheral portion is not removed.
  • the area on the outermost surface was left as a substrate having a thickness of about 1 mm.
  • the nitride semiconductor single crystal substrate 5 cut out to 500 ⁇ m was subjected to OF and IF processing on the outer periphery using a beveling device, and chamfered to a diameter of 50.8 mm. Moreover, lapping and polishing were performed on the front and back surfaces of the nitride semiconductor single crystal substrate 5 to finally finish a mirror-surface substrate having a thickness of 400 ⁇ m. In this polishing step, no defects such as cracks were found in the nitride semiconductor single crystal substrate 5 during processing.
  • Example 6 The rear surface (cut surface) side of the nitride semiconductor single crystal substrate 5 having an as-grown surface obtained in Example 5 was flattened by grinding so that the thickness of the central portion of the substrate was 800 ⁇ m.
  • This nitride semiconductor single crystal substrate 5 is cleaned, put into an HVPE furnace as a seed crystal substrate, and a Si-doped GaN crystal having a thickness of 5 mm as a third nitride semiconductor single crystal layer 6 is formed under the same conditions as in Example 4. Homoepitaxial growth was performed.
  • the appearance of the obtained third nitride semiconductor single crystal layer 6 did not show any cracks or abnormal growth, and no pits were observed on its surface. In the subsequent cutting process, there was no problem, and the characteristics of the obtained GaN substrate as the nitride semiconductor single crystal substrate 7 were equal to or higher than those produced in Example 5. This confirmed that the nitride semiconductor single crystal substrate 5 having an as-grown surface can be used as a seed crystal.
  • a multilayer structure of a nitride semiconductor single crystal for forming a device is epitaxially grown. May be.
  • the same grooving as in the first embodiment is applied to the surface of a GaN substrate having a crystal orientation distribution, which is produced from a GaN crystal heteroepitaxially grown on a heterogeneous substrate, and the GaN crystal is homoepitaxially grown thereon.
  • a nitride semiconductor single crystal layer equivalent to the second nitride semiconductor single crystal layer 4 according to the first embodiment can be obtained.
  • a method for manufacturing a nitride semiconductor single crystal substrate that can alleviate strain in a nitride semiconductor single crystal to be grown and suppress the generation of cracks, thereby efficiently obtaining a high-quality nitride semiconductor single crystal substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】成長させる窒化物半導体単結晶中の歪みを緩和してクラックの発生を抑え、高品質の窒化物半導体単結晶基板を効率的に得ることのできる、窒化物半導体単結晶基板の製造方法を提供する。 【解決手段】本発明の一態様において、異種基板１上に第一の窒化物半導体単結晶層２をヘテロエピタキシャル成長させたテンプレート１０を準備する工程と、テンプレート１０の表面に異種基板１の内部にまで達する深さの複数の線状の溝から構成される溝３を形成する工程と、溝３が形成されたテンプレート１０上に、第二の窒化物半導体単結晶層４をエピタキシャル成長させる工程と、第二の窒化物半導体単結晶層４から窒化物半導体単結晶基板５を切り出す工程と、を含む窒化物半導体単結晶基板の製造方法を提供する。

Description

窒化物半導体単結晶基板の製造方法
　本発明は、窒化物半導体単結晶基板の製造方法に関する。
　従来、窒化物半導体結晶をサファイア等の異種基板上に成長させる技術が知られている（例えば、特許文献１～４参照）。
　特許文献１によれば、異種基板上に窒化物半導体からなる下地層を形成した後、下地層を異種基板までエッチングして凹凸を形成し、その後、凹凸を有する下地層上に窒化物半導体を成長させる。凹部内には異種基板と窒化物半導体との間に空隙が形成されており、その状態で異種基板に電磁波を照射すると、異種基板と窒化物半導体をそれらの界面で分離することができる。
　特許文献２、３によれば、異種基板上に窒化物半導体からなる下地層を形成した後、下地層のみに凹凸を形成し、その後、凹凸を有する下地層上に窒化物半導体を成長させる。凹部内には異種基板と窒化物半導体との間に空隙が形成され、窒化物半導体は縦方向及び横方向に成長する。これにより、成長する窒化物半導体内の応力が緩和される。
　特許文献４によれば、異種基板上に窒化物半導体からなる下地層を形成した後、下地層に設けられた溝内に露出する異種基板の表面に溝を形成し、その後、下地層上に窒化物半導体を成長させる。凹部内には異種基板と窒化物半導体との間に空隙が形成される。異種基板の表面に溝が形成されているため、異種基板と成長した窒化物半導体との熱膨張率の差により応力が発生した際に、異種基板が割れ、窒化物半導体内の応力を緩和することができる。
特開２００１－１７６８１３号公報 特開２００３－１２４５７６号公報 特表２０１３－５０４８６５号公報 特開２０１１－０５７４７９号公報
　本発明の目的の１つは、成長させる窒化物半導体単結晶中の歪みを緩和してクラックの発生を抑え、高品質の窒化物半導体単結晶基板を効率的に得ることのできる、窒化物半導体単結晶基板の製造方法を提供することにある。
　本発明の一態様は、上記目的を達成するために、［１］～［２７］の窒化物半導体単結晶基板の製造方法を提供する。
［１］異種基板上に第一の窒化物半導体単結晶層をヘテロエピタキシャル成長させたテンプレートを準備する工程と、前記テンプレートの表面に前記異種基板の内部にまで達する深さの複数の線状の溝を形成し、前記の複数の線状の溝のパターンが、前記テンプレートの中心軸に対して３回又は６回の回転対称性を有する工程と、前記複数の線状の溝が形成された前記テンプレート上に、第二の窒化物半導体単結晶層をエピタキシャル成長させる工程と、前記第二の窒化物半導体単結晶層から窒化物半導体単結晶基板を切り出す工程と、を含む窒化物半導体単結晶基板の製造方法。
［２］前記第一の窒化物半導体単結晶層は、ＭＯＣＶＤ法又はＨＶＰＥ法で成長したＡｌＸＧａ（１－Ｘ）Ｎ（０≦Ｘ≦１）結晶である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［３］前記第二の窒化物半導体単結晶層は、ＨＶＰＥ法で成長されたＡｌＹＧａ（１－Ｙ）Ｎ（０≦Ｙ≦１）結晶である、前記［１］又は［２］に記載の窒化物半導体単結晶基板の製造方法。
［４］前記第一の窒化物半導体単結晶層と前記第二の窒化物半導体単結晶層の組成が同じである、前記［１］又は［２］に記載の窒化物半導体単結晶基板の製造方法。
［５］前記複数の線状の溝の交点以外の直下の領域の前記異種基板の厚さが５０μｍ以上かつ２００μｍ以下である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［６］前記複数の線状の溝の交点の直下の領域の前記異種基板の厚さが、前記複数の線状の溝の交点以外の直下の領域の前記異種基板の厚さよりも薄い、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［７］前記複数の線状の溝の前記第一の窒化物半導体単結晶層内の幅が、１０μｍ以上かつ１００μｍ以下である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［８］前記複数の線状の溝は、前記異種基板内の幅と、前記第一の窒化物半導体単結晶層内の幅が等しい、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［９］前記複数の線状の溝の前記異種基板内の深さは、前記第一の窒化物半導体単結晶層内の幅の３倍以上である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［１０］前記第一の窒化物半導体単結晶層の厚さが１μｍ以上かつ１０μｍ以下である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［１１］前記第二の窒化物半導体単結晶層の厚さが５００μｍ以上である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［１２］前記複数の線状の溝の交点以外の直下の領域の前記異種基板の厚さが、成長後の前記第二の窒化物半導体単結晶層の厚さの１／１０以下である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［１３］前記第二の窒化物半導体単結晶層の成長の前に、前記複数の線状の溝が形成された前記テンプレートにエッチングを施す、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［１４］前記エッチングは、加熱した燐酸と硫酸の混合液中で行われる、前記［１３］に記載の窒化物半導体単結晶基板の製造方法。
［１５］前記第一の窒化物半導体単結晶層の上面は、前記第一の窒化物半導体単結晶層を構成する単結晶のｃ面又はｃ面から５°以内で傾斜した面である、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［１６］前記複数の線状の溝は、前記第一の窒化物半導体単結晶層を構成する単結晶のａ面又はｍ面と平行である、前記［１５］に記載の窒化物半導体単結晶基板の製造方法。
［１７］前記複数の線状の溝のうちの平行な溝のピッチが１００μｍ以上かつ１０ｍｍ以下である、前記［１６］に記載の窒化物半導体単結晶基板の製造方法。
［１８］前記第一の窒化物半導体単結晶層は、前記複数の線状の溝により、複数の面積の等しい領域に区画される、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［１９］前記複数の線状の溝の形成においては、前記第一の窒化物半導体単結晶層の溝加工と前記異種基板の溝加工が同一の工程内で行われる、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［２０］前記異種基板内の前記複数の線状の溝内に空隙が残るように前記第二の窒化物半導体単結晶層をエピタキシャル成長させる、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［２１］前記第二の窒化物半導体単結晶層の成長後、全ての前記空隙は前記異種基板内の前記複数の線状の溝内で繋がっており、前記異種基板の外周辺部の前記複数の線状の溝の開口部を通じて前記異種基板の外部空間と繋がっている、前記［２０］に記載の窒化物半導体単結晶基板の製造方法。
［２２］前記異種基板内の前記複数の線状の溝内に、前記第二の窒化物半導体単結晶層と同一の組成の多結晶又はアモルファス相が形成されるように前記第二の窒化物半導体単結晶層をエピタキシャル成長させる、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［２３］前記第二の窒化物半導体単結晶層を前記複数の線状の溝の上部を覆う連続膜となるように成長させる、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［２４］前記複数の線状の溝により区画された前記第一の窒化物半導体単結晶層の領域の形状に対応した凹凸を成長界面に残した状態で、前記第二の窒化物半導体単結晶層を成長させる、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［２５］前記第二の窒化物半導体単結晶層から前記窒化物半導体単結晶基板を切り出す前に、前記第二の窒化物半導体単結晶層の外周部の厚さ５ｍｍ以上の領域を除去する、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［２６］前記第一の窒化物半導体単結晶層を実質的にアンドープで成長させ、前記第二の窒化物半導体単結晶層を故意に不純物をドープして成長させる、前記［１］に記載の窒化物半導体単結晶基板の製造方法。
［２７］前記不純物は、Ｓｉ、Ｓ、Ｓｅ、Ｇｅ、Ｏ、Ｆｅ、Ｍｇ、Ｚｎから選ばれる少なくとも１つ以上を含み、前記第二の窒化物半導体単結晶層にドープされる前記不純物の濃度は５×１０１７ｃｍ－３以上である、前記［２６］に記載の窒化物半導体単結晶基板の製造方法。
　本発明によれば、成長させる窒化物半導体単結晶中の歪みを緩和してクラックの発生を抑え、高品質の窒化物半導体単結晶基板を効率的に得ることのできる、窒化物半導体単結晶基板の製造方法を提供することができる。
図１Ａは、第１の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。 図１Ｂは、第１の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。 図１Ｃは、第１の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。 図１Ｄは、第１の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。 図１Ｅは、第１の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。 図２Ａは、テンプレート上に形成される溝のパターンの一例を表す上面図である。 図２Ｂは、テンプレート上に形成される溝のパターンの一例を表す上面図である。 図３Ａは、テンプレート上に形成される溝のパターンの一例を表す上面図である。 図３Ｂは、テンプレート上に形成される溝のパターンの一例を表す上面図である。 図４Ａは、第２の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。 図４Ｂは、第２の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。 図４Ｃは、第２の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。
〔第１の実施の形態〕
　図１Ａ～１Ｅは、第１の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。
　まず、図１Ａに示されるように、窒化物半導体と異なる材料からなる異種基板１を用意する。次に、図１Ｂに示されるように、異種基板１上に第一の窒化物半導体単結晶層２をヘテロエピタキシャル成長させ、テンプレート１０を得る。次に、図１Ｃに示されるように、テンプレート１０に溝３を形成する。次に、図１Ｄに示されるように、溝加工を施したテンプレート１０上に、第二の窒化物半導体単結晶層４をエピタキシャル成長させる。次に、図１Ｅに示されるように、第二の窒化物半導体単結晶層４から窒化物半導体単結晶基板５を切り出す。以下、これらの各工程について、詳細を説明する。
　まず、図１Ａに示されるように、窒化物半導体と異なる材料からなる異種基板１を用意する。異種基板１の直径は、最終的に得られる窒化物半導体基板５の目標直径を基準に、結晶成長後の加工処理により除去される窒化物半導体単結晶４の外周部の厚さ等を考慮して決定される。窒化物半導体単結晶４の外周部を除去する工程については、後述する。
　異種基板１としては、サファイア基板を用いることが好ましい。具体的には、例えば、ＧａＮエピタキシャル結晶成長用に市販されている、直径６５ｍｍ、厚さ４００μｍのｃ面サファイア基板を用いることができる。
　サファイア基板であれば、工業的に良質な半導体結晶成長用基板の量産技術が確立されていて、大口径の基板でも比較的入手しやすく、かつＧａＮテンプレートの生産技術も確立されているからである。また、サファイアであれば、後述するレーザー加工機による溝加工も容易であり、第二の窒化物半導体単結晶層４の成長時に溝３内に露出した部分が熱分解したりＧａＮ成長用の原料や雰囲気ガスと反応して変性したりすることも無い。また、ハンドリング時に問題とされるウェハ強度も高い。サファイア基板以外の基板としては、Ｓｉ基板、ＧａＡｓ基板、ＺｎＯ基板、Ｇａ２Ｏ３基板等が挙げられるが、サファイアに比べると安定性（反応性）や入手の容易さなどの点で使用上の制約が多い。
　次に、図１Ｂに示されるように、異種基板１上に第一の窒化物半導体単結晶層２をヘテロエピタキシャル成長させる。これにより、異種基板１と第一の窒化物半導体単結晶層２から構成されるテンプレート１０が得られる。
　第一の窒化物半導体単結晶層２は、組成式ＡｌｘＧａ（１－ｘ）Ｎ（０≦ｘ≦１）で表される窒化物半導体単結晶からなる。第一の窒化物半導体単結晶層２は、例えば、厚さ２μｍのアンドープＧａＮ薄膜である。
　第一の窒化物半導体単結晶層２は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＨＶＰＥ（Hydride Vapor Phase Epitaxy）法により形成されることが好ましい。これは、これらの方法によりサファイア等の異種基板上へ窒化物半導体単結晶層を成長させる技術が既に確立されており、結晶性の良い窒化物半導体単結晶を表面に有するテンプレートが得られやすいためである。
　また、第一の窒化物半導体単結晶層２の結晶性を高め、表面の平坦性を確保するために、ＧａＮのヘテロエピタキシャル成長に広く用いられている、低温バッファ層挿入技術を適用することが望ましい。低温バッファ層を用いてサファイア基板上にＧａＮ結晶をヘテロエピタキシャル成長させる技術は、例えば、特許第３０２６０８７号公報に開示されている。
　窒化物半導体単結晶を異種基板１上に直接成長させる場合には、成長初期に窒化物半導体単結晶の３次元島状成長が起こり、これに起因して窒化物半導体単結晶内に応力が発生する。本実施の形態においては、異種基板１上に第一の窒化物半導体単結晶層２を形成し、その上に窒化物半導体単結晶４を成長させるため、３次元島状成長が起こらず、初めからステップフローモードで結晶成長が進行する。このため、窒化物半導体単結晶４中に生じる応力を低減し、歪みを抑えることができる。
　第一の窒化物半導体単結晶層２の厚さは、１μｍ以上かつ１０μｍ以下であることが好ましい。第一の窒化物半導体単結晶層２は、異種基板１上のヘテロエピタキシャル成長により形成されるため、成長の初期は３次元島状成長であり、その表面が平坦な連続膜になるためには、ある程度の厚さまで成長させる必要がある。第一の窒化物半導体単結晶層２の厚さが１μｍよりも薄いと、表面にピットが発生してしまい、その上に窒化物半導体単結晶をステップフローモードで成長させることが難しくなる。また、第一の窒化物半導体単結晶層２の厚さが１０μｍよりも厚いと、異種基板１と第一の窒化物半導体単結晶層２との線膨張係数差に起因してテンプレートが大きく反ってしまい、次工程の溝加工が困難になるばかりでなく、ひどい場合には、第一の窒化物半導体単結晶層２中にクラックが生じてしまう。
　また、異種基板１上に成長した第一の窒化物半導体単結晶層２の上面は、例えば、第一の窒化物半導体単結晶層２を構成する単結晶のｃ面又はｃ面から５°以内で傾斜した面である。第一の窒化物半導体単結晶層２の上面がｃ面から傾斜した面である場合には、ｃ面からのオフセット角（傾斜角）が５°以内であることが好ましい。オフセット角が５°を超えると、第二の窒化物半導体単結晶層４が溝３上でラテラル成長して会合する際の界面形状が乱れて、異常成長や未成長領域が発生しやすくなるためである。第二の窒化物半導体単結晶層４のラテラル成長については、後述する。
　次に、図１Ｃに示されるように、第一の窒化物半導体単結晶層２及び異種基板１に溝加工を施すことにより、テンプレート１０に溝３を形成する。溝３は、複数の線状の溝で構成される。
　このテンプレート１０の溝３は、テンプレート１０上に第二の窒化物半導体単結晶層４を成長させる際に、第二の窒化物半導体単結晶層４が完全に埋め込まれない程度の深さ、すなわち第二の窒化物半導体単結晶層４の成長後に空隙が残るような深さを有する。
　未加工のテンプレート１０上に窒化物半導体単結晶を成長させると、第一の窒化物半導体単結晶層２に蓄積された歪みに抗おうとして、窒化物半導体単結晶内に応力が生じる。ここで、第一の窒化物半導体単結晶層２に蓄積された歪みは、第一の窒化物半導体単結晶層２の結晶対称性を反映して、テンプレート１０の中心軸に対してほぼ６回対称に分布している。このため、この歪みに抗おうとして生じる窒化物半導体単結晶内の応力もまた、テンプレート１０の中心軸に対してほぼ６回対称に分布する。
　本実施の形態では、テンプレート１０の表面に形成される溝３のパターンが、テンプレート１０の中心軸に対して３回又は６回の回転対称性を有している。このように、上述の第一の窒化物半導体単結晶層２に蓄積された歪みの分布と同様に、溝３のパターンが回転対称性を有するため、溝３が、第一の窒化物半導体単結晶層２の歪みに起因して生じる窒化物半導体単結晶中の応力を、窒化物半導体単結晶の結晶性を乱すことなく解放し、窒化物半導体単結晶の歪みを低減することができる。このため、溝３を形成することにより、テンプレート１０上に第二の窒化物半導体単結晶層４をクラックの発生を抑えつつ気相エピタキシャル成長させることができる。以下、溝３のパターンの具体例について説明する。
　図２Ａ、２Ｂ、３Ａ、３Ｂは、それぞれテンプレート１０上に形成される溝３のパターンの一例を表す上面図である。図２Ａ、２Ｂ、３Ａ、３Ｂに示される第一の窒化物半導体単結晶層２の上面は、第一の窒化物半導体単結晶層２を構成する単結晶のｃ面であり、第一の窒化物半導体単結晶層２を構成する単結晶のｃ軸が紙面に垂直に向いている。図２Ａ、２Ｂ、３Ａ、３Ｂに示される溝３は、複数の線を組み合わせた格子状パターンを有し、全ての溝が繋がっている。
　図２Ａ、２Ｂに示される溝３は、正三角形を並べた格子状のパターンを有する。溝３は、この格子状のパターンに含まれる１つの正三角形の中心がテンプレート１０の中心軸上に位置するように形成される。このため、図２Ａ、２Ｂに示される溝３のパターンは、テンプレート１０の中心軸に対して３回の回転対称性を有する。
　図３Ａ、３Ｂに示される溝３は、正六角形と正三角形を並べた格子状のパターンを有する。溝３は、この格子状のパターンに含まれる１つの正六角形の中心がテンプレート１０の中心軸上に位置するように形成される。このため、図３Ａ、３Ｂに示される溝３のパターンは、テンプレート１０の中心軸に対して６回の回転対称性を有する。
　図２Ａに示される溝３のパターンは、第一の窒化物半導体単結晶層２を構成する単結晶のａ軸に平行（ｍ軸に垂直）な線の組み合わせにより構成され、図２Ｂに示される溝３のパターンは、第一の窒化物半導体単結晶層２を構成する単結晶のｍ軸に平行（ａ軸に垂直）な線の組み合わせにより構成される。例えば、溝３を構成する直線状の溝の幅は５０μｍ、深さは３００μｍ、溝のピッチ（隣接する溝の中央間の距離）は、１ｍｍである。
　図２Ａ、２Ｂに示される溝３は、第一の窒化物半導体単結晶層２を複数の面積のほぼ等しい領域（正三角形の領域）に区画する。第一の窒化物半導体単結晶層２を複数の面積のほぼ等しい領域に区画することにより、その上に成長する第二の窒化物半導体単結晶層４の表面の凹凸を少なくすることができ、第二の窒化物半導体単結晶層４の成長をスムーズに進行させるとともに、第二の窒化物半導体単結晶層４から切り出される窒化物半導体単結晶基板の特性の面内均一性を高めることができる。
　なお、ＨＶＰＥの成長条件によっては、溝３により区画された第一の窒化物半導体単結晶層２の領域の形状に対応した凹凸を成長界面に残したまま第二の窒化物半導体単結晶層４を成長させることも可能である。第二の窒化物半導体単結晶層４が連続膜の形態を保って厚く成長できれば、成長界面が凹凸を有していてもよい。結晶内部の転位密度分布を制御するなどの目的で、第二の窒化物半導体単結晶層４の表面に故意に凹凸を形成して成長させることが有効な場合もある。大きな凹凸を形成して結晶成長を行わせたいような場合は、図３Ａ、３Ｂに示されるような、第一の窒化物半導体単結晶層２を異なる面積の領域に区画するパターンの溝３を形成すればよい。
　図３Ａ、３Ｂに示される溝３は、第一の窒化物半導体単結晶層２を面積の異なる二種の領域（正六角形の領域と正三角形の領域）に区画する。図３Ａ、３Ｂに示されるテンプレート１０上に第二の窒化物半導体単結晶層４を成長させると、面積の大きい領域（図３Ａ、３Ｂに示される例では正六角形の領域）上の成長界面よりも、面積の小さい領域（図３Ａ、３Ｂに示される例では正三角形の領域）上の成長界面が低くなり、第二の窒化物半導体単結晶層４の表面に凹凸が形成される。このように、溝３のパターンにより、第二の窒化物半導体単結晶層４の表面の凹凸を制御することができる。
　図３Ａに示される溝３のパターンは、第一の窒化物半導体単結晶層２の窒化物半導体単結晶のａ軸に平行（ｍ軸に垂直）な線の組み合わせにより構成され、図３Ｂに示される溝３のパターンは、第一の窒化物半導体単結晶層２の窒化物半導体単結晶のｍ軸に平行（ａ軸に垂直）な線の組み合わせにより構成される。
　第一の窒化物半導体単結晶層２の上面がｃ面である場合には、図２Ａ、２Ｂ、３Ａ、３Ｂに示されるように、溝３のパターンが第一の窒化物半導体単結晶層２の窒化物半導体単結晶のａ軸又はｍ軸に平行な線の組み合わせにより構成される（溝３が第一の窒化物半導体単結晶層２の窒化物半導体単結晶のａ面又はｍ面に平行な溝の組み合わせにより構成される）ことにより、第二の窒化物半導体単結晶層４がラテラル成長で溝３の上部を覆った際に、隣接する結晶同士がスムーズに結合しやすくなり、未成長領域が残りにくくなるとともに、ステップフロー成長モードを乱さずに第二の窒化物半導体単結晶層４の結晶成長界面を平坦な連続膜にすることができる。第二の窒化物半導体単結晶層４のラテラル成長については、詳細を後述する。
　また、異種基板１がサファイア基板であり、図２Ａ、３Ａに示されるように、溝３のパターンが第一の窒化物半導体単結晶層２の窒化物半導体単結晶のａ軸に平行な線の組み合わせにより構成される場合、溝３を構成する直線状の溝がサファイアの容易劈開面と平行になるため、溝３の底部の異種基板１の強度が下がる。これにより、異種基板１と第二の窒化物半導体単結晶層４の線膨張係数差に起因する歪みが第二の窒化物半導体単結晶層４内に生じたときに、異種基板１にクラックを優先的に生じさせ、歪みを緩和することが容易になる。
　また、溝３のパターンは、周期性を有することが好ましい。これにより、第二の窒化物半導体単結晶層４が溝３上を覆って成長する時刻をテンプレート１０の面内でほぼ均一にして、第二の窒化物半導体単結晶層４の品質の均一性を高めることができる。
　また、溝３が平行な複数の直線状の溝から形成される場合、互いに平行な溝は等間隔に配列され、かつ、各溝の中央の間隔（ピッチ）は、１００μｍ以上かつ１０ｍｍ以下であることが好ましく、５ｍｍ以下であることがより好ましい。溝の間隔が１００μｍよりも狭いと、第二の窒化物半導体単結晶層４が溝３の上部でラテラル成長して会合するときの会合界面密度が高まり、結晶成長のステップフローモードが崩れて３次元島状成長モードに移行しやすくなる。結晶成長モードが３次元島状成長モードになると、第二の窒化物半導体単結晶層４中に残留する歪みが多くなってしまう。一方、溝の間隔が１０ｍｍよりも広いと、異種基板１中に残る空隙密度が下がり、第二の窒化物半導体単結晶層４中に発生する歪みを十分に逃がすことができなくなる。
　溝３は、レーザー加工機を用いるレーザー加工により形成されることが好ましい。ダイシング加工機等を用いた機械的な加工により溝３を形成することも可能だが、レーザー加工機を用いることで、より線幅の細い溝を加工することができ、また、テンプレート１０に対する加工ダメージも軽減することができる。また、レーザー加工機を用いれば、溝３の形成において、第一の窒化物半導体単結晶層２の溝加工と異種基板１の溝加工を同一工程内で行うことができる。異種基板１内の溝３の深さが不十分な場合は、同じ溝の上を複数回加工することも容易にできる。レーザー加工機としては、例えば、（株）ＤＩＳＣＯ製のアブレーション加工対応レーザーソー等の市販のレーザーソーを用いることができる。
　レーザー加工により溝３を形成する場合、加工の積算数が多くなる直線状の溝の交点部分は、自動的に深く加工され、点状パターンを形成するこれらの溝の交点部分に肉厚の薄い領域が形成される。溝の交点部分は、貫通孔とすることもできるが、テンプレート１０上に窒化物半導体単結晶を成長させる際の原料ガスのテンプレート１０の裏面への周り込みを嫌う場合は、貫通していないことが望ましい。レーザー加工時に溝交点の穴が深くなり、加工界面が異種基板１の裏面に近づくと、異種基板１と接触している加工機の台座側に熱が奪われて加工速度が落ちるため、レーザー強度を調節すれば穴が貫通するのを防ぐことができる。
　レーザー加工機で溝加工を施す場合、溝３の内部や周囲に第一の窒化物半導体単結晶層２や異種基板１の加工屑（例えば、ＧａＮやサファイアの加工屑）が付着する。これを除去するために、溝加工を施したテンプレート１０を２２０℃程度に加熱した燐酸と硫酸の１対１混合液中で数分間エッチングした後、純水で良く洗浄することが好ましい。エッチャントに熱した燐酸と硫酸の混酸を用いることにより、テンプレート１０上に成長させる窒化物半導体結晶の異常成長の起点となりやすい第一の窒化物半導体単結晶層２の加工屑を溶解することができる。第一の窒化物半導体単結晶層２の主面がｃ面である場合、ｃ面（Ｇａ極性面）はこのエッチャントに対して強く、主面はほとんど溶解しないが、非ｃ面の現れている第一の窒化物半導体単結晶層２の加工屑は、簡単に溶解するため、選択的にエッチング除去することができる。同様に、サファイアの加工屑や熱変性部も溶解除去することが可能である。ただし、異種基板１上に成長した第一の窒化物半導体単結晶層２中には１ｃｍ２あたり１０９個から１０１０個程度の貫通転位が存在しており、第一の窒化物半導体単結晶層２のｃ面であっても、転位の解放端を起点にエッチングが進行してエッチピットが形成されてしまうため、長時間のエッチングは禁物である。尚、加工屑を除去するために、テンプレート１０に有機溶剤や純水中での超音波洗浄を施すことも推奨される。
　また、溝３を深く形成し、溝３の直下の異種基板１の厚さを薄くすることにより、このテンプレート１０の構造が、成長した第二の窒化物半導体単結晶層４を冷却するときの、異種基板１と第二の窒化物半導体単結晶層４の線膨張係数差に起因する大きな歪みを緩和するための安全弁として機能する。すなわち、溝３の直下の異種基板１の厚さを第二の窒化物半導体単結晶層４の厚さに対して十分に薄くし、異種基板１内にクラックを優先的に生じさせることにより、線膨張係数差に起因した大きな歪を緩和し、第二の窒化物半導体単結晶層４の割れを防ぐことができる。
　このように、テンプレート１０の構造を異種基板１と第二の窒化物半導体単結晶層４の線膨張係数差に起因する大きな歪みを緩和するための安全弁として機能させるためには、溝３の直下の直線状の領域の異種基板１の厚さは、２００μｍ以下であることが好ましく、１００μｍ以下であることがより好ましい。一方、溝３の直下の異種基板１の厚さが薄すぎると、テンプレート１０にエッチングや洗浄を施す際や、第二の窒化物半導体単結晶層４を成長させるために炉内へセッティングする際に、ハンドリングで割れる危険が高まるため、溝３の直下の異種基板１の厚さは、５０μｍ以上であることが好ましい。なお、上述のように、レーザー加工により溝３を形成する場合には、点状パターンを構成する直線状の溝の交点部分に特に異種基板１の肉厚の薄い領域が形成されるが、この点状パターンの領域における異種基板１の厚さは５０μｍ未満であってもよい。
　また、溝３の直下の直線状の領域の異種基板１の厚さは、成長後の第二の窒化物半導体単結晶層４の厚さの１／１０以下であることが好ましい。第二の窒化物半導体単結晶層４にクラックを生じさせることなく異種基板１内にクラックを優先的に生じさせるためには、第二の窒化物半導体単結晶層４が異種基板１に対して十分な強度を有する必要があり、第二の窒化物半導体単結晶層４の厚さが溝３の直下の直線状の領域の異種基板１の厚さの１０倍以上である場合にこの条件が満たされることが経験的に求められた。
　ハンドリング時に問題とされるテンプレート１０の強度は、溝３の直下の直線状の領域の異種基板１の厚さによって決定される。一方、異種基板１と第二の窒化物半導体単結晶層４との線膨張係数差によって発生する応力で異種基板１が割れる際には、レーザー加工により形成される異種基板１の機械的強度の弱い点状パターンの領域が起点となる。よって、溝３の直下の直線状の薄肉部に加えて、より肉厚の薄い点状パターンの領域を設けておくことで、異種基板１のハンドリングに対する強度をある程度保ったまま、第二の窒化物半導体単結晶層４の冷却時に異種基板１をより割れ易くすることができる。
　なお、点状パターンの薄い領域は、直線状の溝の交点部分以外の部分に設けてもよいが、直線状の溝の交点部分への加工が特に容易であり、かつ、異種基板１の強度の基板面内分布を均一にすることができる。また、点状パターンの薄い領域は、レーザー加工以外の方法により形成されてもよいが、レーザー加工による形成が特に容易である。
　また、溝３の異種基板１内の深さ（第一の窒化物半導体単結晶層２の厚さを除いた溝３の深さ）は、溝３の第一の窒化物半導体単結晶層２内の幅の３倍以上であることが好ましい。第二の窒化物半導体単結晶層４の成長の際に、溝３内に空隙が残るかどうかは、第二の窒化物半導体単結晶層４の溝３上のラテラル方向の成長の速さと、溝３の底部からの結晶の成長の速さとの競合で決まり、これは、溝３の第一の窒化物半導体単結晶層２内の幅に対する異種基板１内の深さの比の値で決まる。この比の値が３に満たない場合、溝３が高密度の窒化物半導体結晶で埋め込まれて、十分な大きさの空隙が異種基板１内に残らず、空隙により第二の窒化物半導体単結晶層４中の歪みを十分に解放することができなくなる。
　溝３を構成する直線状の溝の第一の窒化物半導体単結晶層２内の幅は、１０μｍ以上かつ１００μｍ以下であることが好ましい。上述のように、第二の窒化物半導体単結晶層４が、第一の窒化物半導体単結晶層２上をラテラル成長することで、溝３の上部に蓋をして、異種基板１中に空隙を残すことが重要となるが、溝３の第一の窒化物半導体単結晶層２内の幅が１０μｍよりも狭いと、第二の窒化物半導体単結晶層４を成長させる際に、溝３の側壁から成長した結晶で溝３が早い段階で塞がれて、その上に異常成長領域ができやすくなってしまう。また、溝３の第一の窒化物半導体単結晶層２内の幅が狭すぎると、深い溝３を精度よく加工することが困難になり、溝３が本実施の形態の溝として十分に機能しなくなるリスクが高まる。一方、溝３の第一の窒化物半導体単結晶層２内の幅が１００μｍよりも広いと、ラテラル成長する第二の窒化物半導体単結晶層４が溝３の上部を覆いきれなくなり、第二の窒化物半導体単結晶層４中に未成長領域ができやすくなってしまう。
　溝３を構成する直線状の溝は、第一の窒化物半導体単結晶層２内の幅と異種基板１内の幅とが等しいことが好ましい。第一の窒化物半導体単結晶層２内の幅は、異種基板１内の幅より狭くても構わないが、そのような形状の溝加工を施すことは、技術的に難しい。逆に、第一の窒化物半導体単結晶層２内の幅が、異種基板１内の幅よりも広いと、第二の窒化物半導体単結晶層４を成長する際に、第一の窒化物半導体単結晶層２上の結晶成長モードとは異なる、異種基板１の表面の露出に起因する結晶成長モードが出現して、成長する第二の窒化物半導体単結晶層４の結晶性を乱してしまう。
　溝３のパターンは、例えば、亀甲模様や菱形模様、同心円パターン等であってもよい。また、溝３は、不連続な多数の溝から構成されてもよい。また、溝３の幅や深さは、テンプレート１０の面内で変化してもよい。また、溝３の一部がテンプレート１０の裏面側へ貫通していてもよい。また、異種基板１の裏面側にも溝加工が施されてもよい。
　次に、図１Ｄに示されるように、溝加工を施したテンプレート１０上に、第二の窒化物半導体単結晶層４をエピタキシャル成長させる。第二の窒化物半導体単結晶層４は、組成式ＡｌＹＧａ（１－Ｙ）Ｎ（０≦Ｙ≦１）で表される窒化物半導体単結晶からなる。第二の窒化物半導体単結晶層４は、例えば、厚さ５ｍｍのＳｉドープＧａＮ結晶層である。
　第二の窒化物半導体単結晶層４は、窒化物半導体単結晶基板を切り出すために十分な厚さを有する必要があるため、結晶成長速度の速いＨＶＰＥ法で成長させることが望ましい。また、ＨＶＰＥ法は、ホットウォール構造のリアクタ内で結晶成長を行うため、コールドウォール構造のリアクタ内で結晶成長を行うＭＯＣＶＤ法に比べて、溝加工を施したテンプレート１０上に結晶成長をさせる場合でも、基板面内の成長領域に温度分布が付きにくく、均質な結晶成長を実現しやすいというメリットがある。ＧａＮのＨＶＰＥ法による成長技術の詳細は、例えば、特許第３５５３５８３号公報に開示されている。ＨＶＰＥ法でＧａＮを成長する際にＳｉをドーピングする技術の詳細は、例えば、特許第３２７９５２８号公報に開示されている。なお、フラックス法やアンモノサーマル法などの液相成長法により第二の窒化物半導体単結晶層４を成長させてもよい。
　第一の窒化物半導体単結晶層２と第二の窒化物半導体単結晶層４は、同じ組成を有することが好ましい。これは、第一の窒化物半導体単結晶層２と第二の窒化物半導体単結晶層４の格子不整合に起因する、第二の窒化物半導体単結晶層４中における歪や欠陥の発生を抑えるためである。
　第一の窒化物半導体単結晶層２を実質的にアンドープで成長し、第二の窒化物半導体単結晶層４は不純物を故意にドープして成長させることができる。ここで、実質的にアンドープとは、不純物を故意にドープしないという意味である。ＨＶＰＥ成長の場合、故意に不純物をドープしなくても、炉内の石英治具に起因したＳｉやＯが結晶中に混入し、通常はｎ型の結晶が成長するが、この故意に不純物をドープせず、極力低い不純物濃度になるように成長した結晶をここではアンドープ結晶と定義する。
　異種基板１上に薄い第一の窒化物半導体単結晶層２を平坦に成長させる場合は、不純物濃度は極力低いことが望ましい。結晶に不純物をドープすると、成長界面に吸着した不純物原子が窒化物半導体の初期成長核の形成を阻害し、３次元島状成長を促進させるため、結晶表面が平坦化しにくくなるからである。一方で、各種のデバイスを作成するための窒化物半導体単結晶基板を切り出す第二の窒化物半導体単結晶層４には、窒化物半導体単結晶基板の導電性を制御するために不純物を故意にドープすることが求められる。窒化物半導体単結晶基板にドープする不純物元素としては、Ｓｉ、Ｓ、Ｓｅ、Ｇｅ、Ｏ、Ｆｅ、Ｍｇ、Ｚｎ等がよく用いられる。また、窒化物半導体単結晶基板に要求される結晶中の不純物濃度は、通常５×１０１７ｃｍ－３以上、多い場合は１×１０１８ｃｍ－３以上となる。
　しかし、アンドープ結晶上に、不純物を高濃度にドープした結晶を成長させると、両者の格子定数差に起因した歪が発生し、結晶欠陥が発生したり結晶にクラックが生じたりする。そこで、通常は、不純物をドープする結晶を成長させる際に、不純物のドープ量を徐々に増加させて、結晶中の不純物濃度をアンドープの状態から徐々に高めていくことで、歪の局所的な蓄積を緩和するなどの方策が採られるが、こうして成長した結晶から切り出された基板は、結晶の成長初期に当たる部位で不純物濃度が低くなっているため、基板間の電気特性のばらつきが大きくなる問題や、製品仕様を満たさない領域ができるため歩留まりが悪いといった問題がある。
　一方、本実施の形態によれば、アンドープの第一の窒化物半導体単結晶層２と不純物を高濃度にドープした第二の窒化物半導体単結晶層４の格子定数差に起因した歪を、テンプレート１０に設けた溝３の空隙等により解放することができ、第二の窒化物半導体単結晶層４中に歪が蓄積されない。このため、アンドープの第一の窒化物半導体単結晶層２上に、不純物を高濃度にドープした第二の窒化物半導体単結晶層４を直接成長させることができる。
　第二の窒化物半導体単結晶層４は、次工程で窒化物半導体単結晶基板を切り出すために、ある程度の厚さを有することが必要である。自立した窒化物半導体単結晶基板が十分な強度を有するためには、例えば、径が５０ｍｍである場合、スライス直後の状態で少なくとも３５０μｍの厚さが必要であり、スライスの切り代を考慮すると、第二の窒化物半導体単結晶層４の厚さは５００μｍ以上であることが求められる。更に言えば、結晶中の結晶方位のばらつきや転位密度は、結晶が厚くなるほど改善効果が高まるため、第二の窒化物半導体単結晶層４は、より厚く成長させた方が有利である。このため、第二の窒化物半導体単結晶層４の厚さは５００μｍ以上であることが好ましく、１ｍｍ以上であることがより好ましい。
　第二の窒化物半導体単結晶層４は、テンプレート１０の第一の窒化物半導体単結晶層２上をラテラル（沿面）成長し、溝３の開口部に蓋をする。これによって、空隙や、第二の窒化物半導体単結晶層４よりも密度が低く、機械的強度の低い第一の窒化物半導体単結晶層２と同一の組成の多結晶又はアモルファス相が、溝３内に残る。窒化物半導体の多結晶やアモルファス相は、溝３を有するテンプレート１０上に第二の窒化物半導体単結晶層４を成長させるとき、溝３の内部では溝３の側壁部でランダムな方位に結晶の核生成が起こるため、自然に発生することが多い。この溝３内の空隙、多結晶、及びアモルファス相は、第二の窒化物半導体単結晶層４の成長が進行して、その内部に歪みが生じたときに、テンプレート１０の変形を助け、第二の窒化物半導体単結晶層４内の歪みを緩和することができる。
　この溝３内の空隙や多結晶、アモルファス相の存在に起因する、第二の窒化物半導体単結晶層４中における空隙や未成長領域の発生を防ぐためには、第二の窒化物半導体単結晶層４の成長条件を最適化することにより、早い段階で溝３の上部で第二の窒化物半導体単結晶層４をラテラル成長させて、溝３の上部を第二の窒化物半導体単結晶層４で覆ってしまうことが重要である。第二の窒化物半導体単結晶層４中に空隙や未成長領域が形成されると、第二の窒化物半導体単結晶層４中に歪が発生しやすく、加工時の割れの原因となる。また、第二の窒化物半導体単結晶層４から切り出した窒化物半導体単結晶基板に貫通孔や大きなピットを生じさせることにつながり、良質な窒化物半導体単結晶基板の取得を阻害する要因となる。
　例えば、第二の窒化物半導体単結晶層４としてＧａＮ単結晶をＨＶＰＥ法で成長する場合には、成長時の基板温度を高くするほどラテラル成長させやすくなる。炉の構造や他の結晶成長条件にもよるが、例えばテンプレート１０の表面温度が１０００℃以上、できれば１０５０℃以上であるとラテラル成長させやすい。また、原料のＶ／III比（基板に供給するＶ族原料とIII族原料のモル比）は低い方が、ラテラル成長させやすくなる。これも、炉の構造や他の結晶成長条件によるが、例えばＶ／III比が１０以下、できれば５以下であると、ラテラル成長させやすい。また、成長時の雰囲気ガスの組成は、水素ガス濃度が低いほどラテラル成長させやすく、できれば原料のキャリアガス中には水素ガスを含まないことが望ましい。これらは、第二の窒化物半導体単結晶層４が溝３上をラテラル成長する際に望ましい成長条件であり、一旦溝３の上部を結晶が覆ってしまえば、これらの成長条件を変更しても構わない。
　なお、第二の窒化物半導体単結晶層４の成長後に溝３の内部に空隙が残る場合には、全ての空隙が異種基板１の溝３内で繋がっており、異種基板１の外周辺部の溝３の開口部を通じて異種基板１の外部空間と繋がっていることが好ましい。溝３内の空隙が完全に閉じた空間になると、空隙内に残されたガスが第二の窒化物半導体単結晶層４の昇降温時に体積変化することにより第二の窒化物半導体単結晶層４に応力を生じさせる原因となるからである。溝３のパターンが、格子状パターンのような、全ての溝が連結したパターンであれば、溝３内の全ての空隙を繋げ、異種基板１の外周辺部の溝３の開口部を通じて異種基板１の外部空間と繋げることができる。第二の窒化物半導体単結晶層４を成長させる際に、第一の窒化物半導体単結晶層２の表面の一部（外周部が望ましい）に覆いをかけて第二の窒化物半導体単結晶層４がその部分だけ成長しないようにし、故意にテンプレート１０の表面側に溝３の開口部を残す手法を採ることもできる。第一の窒化物半導体単結晶層２の表面の外周部に第二の窒化物半導体単結晶層４が成長しない領域を設ける場合は、目的の窒化物半導体単結晶基板５の直径よりも大きい直径の異種基板１を用いることが求められる。
　また、第二の窒化物半導体単結晶層４を成長させる前に、溝３を形成したテンプレート１０に酸やアルカリ等を用いたエッチング、洗浄を施し、第一の窒化物半導体単結晶層２の表面や溝３の内部に付着した切粉等の異物や、第一の窒化物半導体単結晶層２の溝加工界面近傍の熱変性相や加工歪を除去することが好ましい。これらの異物、熱変性相、加工歪等が第二の窒化物半導体単結晶層４を成長させる際に残っていると、第二の窒化物半導体単結晶層４に結晶欠陥が発生しやすくなる。このエッチングは、ＧａＮ結晶に対してエッチング性を有する、加熱した燐酸と硫酸の混合液中で行うと効果的である。加熱した燐酸と硫酸の混合液は、ＧａＮの切粉だけでなく、サファイアの切粉や熱変性相なども除去することができる。
　次に、図１Ｅに示されるように、第二の窒化物半導体単結晶層４から、窒化物半導体単結晶基板５を切り出す。第二の窒化物半導体単結晶層４の切断には、ＳｉやＧａＡｓ結晶の切断に一般的に使用されているマルチワイヤーソーを用いることができる。マルチワイヤーソーによるＧａＮ結晶の切断技術は、例えば、特開２０１３－０３２２７８号公報に開示されている。また、内周刃スライサー、外周刃スライサー、（マルチ）ワイヤーソー、ワイヤー放電加工機等を用いた既存技術を用いてもよい。切り出した窒化物半導体単結晶基板５の表面には、一般的にソーマークや加工歪が残っていることが多いので、切断後の窒化物半導体単結晶基板５の表裏面に、これらを除去するための研磨加工を施すことが好ましい。
　ここで、窒化物半導体単結晶基板５を切り出す際の結晶の割れを抑制するため、結晶の切断加工に先立って、前述のように、非ｃ面成長領域を含む結晶外周部の厚さ５ｍｍ以上の領域を除去することが好ましい（図示は省略）。表面がｃ面のテンプレート１０上に第二の窒化物半導体単結晶層４を成長させた場合、第二の窒化物半導体単結晶層４の大部分の領域の表面もｃ面となるが、外周部に結晶成長界面がｃ面ではない領域（非ｃ面成長領域）ができる。この非ｃ面成長領域は、成長界面がｃ面で成長した領域と比較して、不純物原子の取り込み効率に差があることが判っており、非ｃ面成長領域とｃ面成長領域との界面付近に、それぞれの領域の不純物濃度差に起因した歪が発生する。このため、第二の窒化物半導体単結晶層４から窒化物半導体単結晶基板を切り出す工程に先立ち、非ｃ面成長領域を除去することが、第二の窒化物半導体単結晶層４をスライスする際のクラックの発生防止に有効となる。第二の窒化物半導体単結晶層４の外周部の厚さ５ｍｍ以上の領域を除去することにより、歪みの蓄積した領域を有効に除去することができる。第二の窒化物半導体単結晶層４の外周部の除去方法としては、研削加工や放電加工等の方法を用いることができる。第二の窒化物半導体単結晶層４の外周部の厚さ５ｍｍ以上の領域を除去する場合には、目的の窒化物半導体単結晶基板５の直径よりも１０ｍｍ以上大きい直径の異種基板１を用いることが求められる。
　結晶外周部の除去には、例えば、国際出願番号ＰＣＴ／ＪＰ２０１４／０５１８０６に開示された技術を用いることが好ましい。具体的には、例えば、内径５２ｍｍのカップ型砥石を用いて、第二の窒化物半導体単結晶層４の外周部を研削除去し、続いて、マルチワイヤーソーで厚さ５００μｍの窒化物半導体単結晶基板５を６枚切り出す。ただし、このような結晶外周部の除去を行わない場合に必ず結晶が割れるわけではないため、結晶外周部の除去は必須ではない。また、後述するように、窒化物半導体単結晶基板５の一部を他の窒化物半導体単結晶の種結晶として用いる場合には、その種結晶として用いる窒化物半導体単結晶基板５を切り出す下側の領域には、径が小さくならないように外周部の除去を行わず、それ以外の上側の領域の外周部のみを除去してもよい。
　第二の窒化物半導体単結晶層４からは、複数の窒化物半導体単結晶基板５を切り出すことができる。また、切断面を結晶成長方位に垂直な面から故意に傾斜させて切断することで、オフ角の付いた窒化物半導体単結晶基板５を容易に得ることができる。オフ角の付いた窒化物半導体単結晶基板５を得るためには、オフ角の付いた異種基板１を下地に用いることも可能だが、オフ角が大きくなるに従って第二の窒化物半導体単結晶層４が溝３上をきれいに覆うことが難しくなるため、オフ角の付いた異種基板１を用いずに第二の窒化物半導体単結晶層４をｃ面で成長させることが好ましい。また、ｃ面で成長させた第二の窒化物半導体単結晶層４をｃ面で切断した後に、研磨工程で斜めに加工してオフ角をつけることも可能だが、第二の窒化物半導体単結晶層４の加工代が多く必要になるため効率が悪い。ｃ面で成長した第二の窒化物半導体単結晶層４を斜めに切断すれば、１つの第二の窒化物半導体単結晶層４から複数のオフ角の窒化物半導体単結晶基板５を需要に応じて切り出すことができ、結晶の無駄が出ない。この場合、１つの第二の窒化物半導体単結晶層４から複数の窒化物半導体単結晶基板５を平行に切り出すことが、最も無駄の少ない方法となるが、必要に応じて基板毎に切る角度を変えることも可能である。例えば、第二の窒化物半導体単結晶層４から種結晶として使用する窒化物半導体単結晶基板５をｃ面で切り出した後に、残りの部分をオフ角を付けてスライスするというような方法を用いることも可能である。
　切り出した窒化物半導体単結晶基板５には、例えば、外周部に面取り加工を施し、表裏面に鏡面研磨を施して、最終的に直径５０．８ｍｍ、厚さ４００μｍのＧａＮ基板に仕上げる。
　なお、第二の窒化物半導体単結晶層４から窒化物半導体単結晶基板５を切り出す前に、第二の窒化物半導体単結晶層４の外周部にオリエンテーションフラット（ＯＦ）やインデックスフラット（ＩＦ）となる平面部を形成してもよい。また、第二の窒化物半導体単結晶層４から窒化物半導体単結晶基板５を切り出す際に、切断する面をｍ面やａ面、ｒ面といったｃ面以外の面としてもよい。
〔第２の実施の形態〕
　第２の実施の形態は、第１の実施の形態において得られた窒化物半導体単結晶基板５上に第三の窒化物半導体単結晶層をホモエピタキシャル成長させ、第三の窒化物半導体単結晶層から窒化物半導体単結晶基板を切り出すことを特徴とする。
　図４Ａ～４Ｃは、第２の実施の形態に係る窒化物半導体単結晶基板の製造工程を模式的に表す垂直断面図である。
　まず、図４Ａに示されるように、第１の実施の形態において得られた窒化物半導体単結晶基板５を用意する。次に、図４Ｂに示されるように、窒化物半導体単結晶基板５上に第三の窒化物半導体単結晶層６を厚くホモエピタキシャル成長させる。次に、図４Ｃに示されるように、第三の窒化物半導体単結晶層６から、窒化物半導体単結晶基板７を切り出す。以下、これらの各工程について、詳細を説明する。
　まず、図４Ａに示されるように、第１の実施の形態において得られた窒化物半導体単結晶基板５を種結晶として用意する。窒化物半導体単結晶基板５は、従来のヘテロエピタキシャル成長により得られた窒化物半導体単結晶基板に比べて、基板表面内における結晶の方位分布のばらつきが非常に小さいという特徴を持つ。このため、窒化物半導体単結晶基板５を種結晶にして、その上に窒化物半導体単結晶層をホモエピタキシャル成長させた場合、従来のような種結晶の結晶方位分布に起因した歪が成長結晶層に発生しないため、良質な窒化物半導体単結晶を得ることができる。
　窒化物半導体単結晶基板５は、第二の窒化物半導体単結晶層４のどの位置から切り出した基板であってもよいが、より第二の窒化物半導体単結晶層４の上面に近い位置から切り出した基板の方が、結晶方位のばらつきが小さく、転位密度が低いため好適である。
　窒化物半導体単結晶基板５の表面には、あらかじめ鏡面研磨加工、及び加工歪を除去するためのエッチングが施されていることが好ましい。ただし、第二の窒化物半導体単結晶層４の最表面から切り出した窒化物半導体単結晶基板５を用いる場合は、表面に研磨加工を施さず、アズグロウンの状態で用いることもできる。
　アズグロウンの成長面は、結晶成長装置の温度分布や原料ガス流の特徴を反映した形態を呈していることが多く、研磨等に伴う加工歪も蓄積されていない。このため、第二の窒化物半導体単結晶層４の成長に用いた炉と同一の炉で第三の窒化物半導体単結晶層６の結晶成長を行う場合には、第二の窒化物半導体単結晶層４のアズグロウンの成長面を種結晶として用いることで、第三の窒化物半導体単結晶層６の成長をより自然な形態で始めることが可能となる。また、アズグロウンの成長面は、通常、基板加工の際には除去しなければならない部位であるため、これが再利用できれば、原料の利用効率が向上する。
　次に、図４Ｂに示されるように、窒化物半導体単結晶基板５上に第三の窒化物半導体単結晶層６を厚くホモエピタキシャル成長させる。第三の窒化物半導体単結晶層６の成長については、第１の実施の形態において第二の窒化物半導体単結晶層４の成長に用いた技術を適用することができる。
　第三の窒化物半導体単結晶層６は、凹凸のない平坦な窒化物半導体単結晶基板５上に成長するため、第二の窒化物半導体単結晶層４のような種結晶表面の溝を覆うためのラテラル成長条件が必要なく、結晶成長条件の設定の自由度が高い。ただし、第三の窒化物半導体単結晶層６内で歪が発生した場合にこれを下地側に解放する機構が無いため、歪みの発生を抑制するために窒化物半導体単結晶基板５と第三の窒化物半導体単結晶層６の不純物濃度を合わせておくことが好ましい。
　次に、図４Ｃに示されるように、第三の窒化物半導体単結晶層６から、窒化物半導体単結晶基板７を切り出す。窒化物半導体単結晶基板７の切り出し及びその後の加工については、第１の実施の形態において窒化物半導体単結晶基板５の切り出し及びその後の加工に用いた技術を適用することができる。
　窒化物半導体単結晶基板７を切り出した後に残った種結晶としての窒化物半導体単結晶基板５は、その表面に鏡面研磨加工を施した後、加工歪を除去するためのエッチングを施して、種結晶として繰り返し使用することも可能であり、また、窒化物半導体単結晶基板として使用することも可能である。さらに、第三の窒化物半導体単結晶層６から切り出した窒化物半導体単結晶基板７を、新たに窒化物半導体単結晶成長の種結晶として用いることも可能である。このようにして、種結晶の世代交代を繰り返すことで、結晶欠陥の少ない良質な窒化物半導体単結晶基板が得られるようになる。
　ただし、第１の実施の形態において説明したように、基板を切り出す前に窒化物半導体単結晶層の外周部を除去する加工を施すと、世代を重ねる毎に種結晶の径が小さくなってしまうという問題が生じる。そこで、窒化物半導体単結晶層の成長面とは反対側から外周部を除去することにより、種結晶基板を切り出す部分のみ外周部の除去を行わないことで、結晶径の変わらないアズグロウンの成長界面を有する基板を種結晶として毎回切り出すことができる。
　第１の実施の形態における窒化物半導体単結晶基板５の切り出しと同様の方法により、第三の窒化物半導体単結晶層６から複数の窒化物半導体単結晶基板７を切り出すことができる。また、第三の窒化物半導体単結晶層６から窒化物半導体単結晶基板７を切り出す際に、切断面を結晶成長方位に垂直な面から故意に傾斜させて切断することが可能である。
　なお、第三の窒化物半導体単結晶層６から窒化物半導体単結晶基板７を切り出す前に、第三の窒化物半導体単結晶層６の外周部にオリエンテーションフラット（ＯＦ）やインデックスフラット（ＩＦ）となる平面部を形成してもよい。また、第三の窒化物半導体単結晶層６から窒化物半導体単結晶基板７を切り出す際に、切断する面をｍ面やａ面、ｒ面といったｃ面以外の面としてもよい。
　（実施の形態の効果）
　上記第１の実施の形態によれば、異種基板１上に成長した窒化物半導体単結晶４中の歪を解放して、加工時の窒化物半導体単結晶４の割れを防ぐことができる。このため、高品質の窒化物半導体単結晶基板５を効率よく得ることができる。
　このような効果は、大口径の結晶基板の製造において、より大きくなる。例えば、第１の実施の形態は、異種基板１の直径が５０ｍｍ以上である場合に効果が大きく、１００ｍｍ以上である場合により効果が大きく、１５０ｍｍ以上である場合にさらに効果が大きい。
　また、第２の実施の形態によれば、第１の実施の形態において得られた窒化物半導体単結晶基板５を種結晶として用いて、より高品質な窒化物半導体単結晶基板７を形成することができる。
　以下に、窒化物半導体単結晶基板を上記実施の形態に基づいて製造し、評価した結果について述べる。
（実施例１）
　異種基板１として、市販の直径６５ｍｍ、厚さ４００μｍの単結晶サファイアｃ面基板を用い、その上に、ＭＯＣＶＤ法により、第一の窒化物半導体単結晶層２としてアンドープＧａＮ層を成長させ、テンプレート１０を得た。アンドープＧａＮ層の原料として、ＴＭＧ（トリメチルガリウム）とＮＨ３を用いた。
　成長圧力は常圧とし、初めに異種基板１を水素ガス雰囲気中、１２００℃で１０分間、サーマルクリーニングを行って、表面を清浄化した後、基板温度を６００℃に下げて低温バッファ層を２０ｎｍ成長し、次に、基板温度を１０５０℃まで昇温して、アンドープＧａＮ層を２μｍ成長させた。キャリアガスは、水素と窒素の混合ガスを用いた。結晶の成長速度は約４μｍ／ｈであった。結晶成長後にテンプレート１０を炉から取り出し、第一の窒化物半導体単結晶層２の表面を光学顕微鏡で観察したところ、ピットなどの無い平坦な連続膜が得られていることが確認できた。
　次に、得られたテンプレート１０の表面に、市販のレーザー加工機を用いて溝３を形成した。溝３のパターンは、図２Ａに示されるものとした。溝３を構成する複数の直線状の溝の幅は５０μｍ、深さは３００μｍ、平行な溝のピッチ（隣接する溝の中央間の距離）は、１ｍｍとした。溝３の深さは、レーザー加工回数が積算される直線状の溝の交点部分では自動的に深くなり、最も深いところでは、約３６０μｍに達した。
　次に、レーザー加工機による溝加工の際に溝３の内部や周囲に付着した、ＧａＮ及びサファイアの粉状の加工屑を除去する目的で、テンプレート１０を２２０℃に加熱した燐酸と硫酸の１対１混合液中で１０分間エッチングした。その後、純水の流水で良く洗浄し、メチルアルコール中で超音波洗浄した後、乾燥させた。
　次に、溝３が形成されたテンプレート１０上に、ＨＶＰＥ法で第二の窒化物半導体単結晶層４となる厚さ５ｍｍのＳｉドープＧａＮ結晶をホモエピタキシャル成長させた。ＨＶＰＥ成長では、８００℃に加熱された金属ＧａにＨＣｌガスを接触させることで生成したＧａＣｌとＮＨ３を原料として、また、水素希釈したＳｉＨ２Ｃｌ２ガスをドーパントガスとして、１０６０℃に加熱したテンプレート１０上に供給し、ＳｉドープＧａＮ結晶を成長させた。成長時の炉内圧力は常圧、キャリアガスの組成は窒素９５％、水素５％とし、原料ガスのＶ／III比は４とした。成長中の結晶は、５ｒｐｍで自転させ、ＧａＮ結晶の成長速度は、２５０～３００μｍ／ｈとした。成長結晶の目標キャリア濃度は１×１０１８ｃｍ－３である。
　こうして第二の窒化物半導体単結晶層４を成長させ、冷却後に炉内から取り出したところ、中央部の厚さが５．１ｍｍのＧａＮ結晶が得られた。結晶の外観にはクラックや異常成長の発生した様子は無く、その表面はテンプレート１０に設けられた溝３のパターンを反映した微細な凹凸が見られるものの、深いピットなども見られず、ほぼ平坦で滑らかであった。
　次に、こうしてテンプレート１０上に成長させた厚さ５．１ｍｍのＧａＮ結晶である第二の窒化物半導体単結晶層４から、窒化物半導体単結晶基板５としてのＧａＮ基板を切り出した。まず、第二の窒化物半導体単結晶層４の切断に先立って、内径５２ｍｍのカップ型のダイヤモンド電着砥石を用いて、第二の窒化物半導体単結晶層４の外周部を研削除去した。次に、外径５２ｍｍとなった第二の窒化物半導体単結晶層４をスライス加工用の台座に貼付け、マルチワイヤーソーを用いて、結晶成長方向に垂直に切断し、厚さ５００μｍの窒化物半導体単結晶基板５を取得した。第二の窒化物半導体単結晶層４の外周部の除去工程、及び切断工程において、第二の窒化物半導体単結晶層４にクラックが発生することは無く、６枚の窒化物半導体単結晶基板５が得られた。
　得られた窒化物半導体単結晶基板５は、べべリング装置を用いて外周にＯＦ、ＩＦ加工を施し、面取り整形して直径を５０．８ｍｍにした。また窒化物半導体単結晶基板５の表裏面にラップ、ポリッシュ加工を施し、最終的に厚さ４００μｍの鏡面基板に仕上げた。この研磨工程において、加工中に窒化物半導体単結晶基板５にクラックが入るなどの不具合は見られなかった。
　鏡面加工を施した窒化物半導体単結晶基板５の中心において、ｃ軸が基板表面となす角度を、Ｘ線回折法を用いて調べたところ、０．００°であった。さらに、基板の直径上で、中心から±５ｍｍ刻みの計８点においても同様の測定を行い、計９点の測定結果のばらつきを調べたところ、そのばらつきは非常に小さく、最大値と最小値の差が約０．０５°であった。
　また、第二の窒化物半導体単結晶層４の最表面側から切り出した窒化物半導体単結晶基板５の転位密度を、カソードルミネッセンスで観察される暗点密度で評価したところ、面内９点の測定で５～７×１０７ｃｍ－２の範囲に入っていることが確認された。
（比較例１）
　実施例１と同条件で作成したテンプレート１０上に、溝３を形成することなくＨＶＰＥ法によりＳｉドープＧａＮ結晶を成長したところ、ＧａＮ結晶の厚さが２０μｍ以上になったところでクラックが生じ、ＧａＮ基板を切り出せるような厚膜のＧａＮ結晶はまったく得られなかった。
（比較例２）
　従来技術である、特開２００１－１７６８１３号公報に記載の結晶成長方法（ＶＡＳ法）を用いて、ＧａＮ単結晶基板を作製した。はじめに、市販の直径６５ｍｍ、厚さ４００μｍの単結晶サファイアｃ面基板を用い、その上に、ＭＯＣＶＤ法で、厚さ５００ｎｍのアンドープＧａＮ層を成長させ、テンプレートを得た。アンドープＧａＮ層の原料として、ＴＭＧとＮＨ３を用いた。
　次に、このテンプレート上に、金属Ｔｉ膜を３０ｎｍの厚さで真空蒸着し、これをＭＯＣＶＤ炉内に入れて、水素が８０％、ＮＨ３が２０％の混合気流中で、１０５０℃で３０分間熱処理を施した。これにより、金属Ｔｉ膜は網目状に変形すると同時に窒化されて、網目状のＴｉＮ膜が形成された。また、ＴｉＮ膜の下にあるＧａＮ層中には、無数の空隙が形成された。
　こうして準備した下地基板を、ＨＶＰＥ炉に入れて、その上に上記の実施例１と同条件で、ＳｉドープＧａＮ結晶を厚さ２ｍｍまで成長させた。成長実験は何度か実施したが、ＧａＮ結晶の厚さが３ｍｍを超えるとクラックが発生してしまうため、余裕を見てＧａＮ結晶の厚さが２ｍｍに達したところで成長を中止した。成長終了後、冷却してＨＶＰＥ炉から取り出したＧａＮ結晶は、ＶＡＳ法の特徴通りテンプレートから自然に剥離していた。得られた自立基板状のＧａＮ結晶は、目視観察でも下向きに凸方向に反っていることが確認できた。
　こうして得られたＧａＮ結晶を、実施例１と同様に直径５２ｍｍに刳り貫き、ワイヤーソーで切断して、２枚の５００μｍのＧａＮ基板を得た。２枚のＧａＮ基板のうち、ＧａＮ結晶の上面側から取得した基板には、切断時にクラックが入って割れてしまった。割れずに残ったＧａＮ結晶の下面側から取得したＧａＮ基板に、実施例１と同様の外形加工、研磨加工を施し、最終的に直径５０．８ｍｍ、厚さ４００μｍのＧａＮ鏡面基板を得た。
　得られたＧａＮ鏡面基板のｃ軸が基板表面となす角度のばらつきを、実施例１と同様の方法で調べたところ、最大値と最小値の差が０．２３°であった。また、ＧａＮ結晶の最表面側から切り出した基板の転位密度を、カソードルミネッセンスで観察される暗点密度で評価したところ、面内９点の測定で１～６×１０６ｃｍ－２の範囲に入っていることが確認された。
（実施例２）
　異種基板１として、市販の直径１２０ｍｍ、厚さ７００μｍの単結晶サファイアｃ面基板を用い、その上に、ＭＯＣＶＤ法により、第一の窒化物半導体単結晶層２としてアンドープＧａＮ層を成長させ、テンプレート１０を得た。アンドープＧａＮ層の原料として、ＴＭＧとＮＨ３を用いた。
　成長圧力は常圧とし、始めに異種基板１を水素ガス雰囲気中、１２００℃で１０分間、サーマルクリーニングを行って、表面を清浄化した後、基板温度を６００℃に下げて低温バッファ層を２０ｎｍ成長させ、次に、基板温度を１０５０℃まで昇温して、アンドープＧａＮ層を２μｍ成長させた。キャリアガスは、水素と窒素の混合ガスを用いた。結晶の成長速度は約４μｍ／ｈであった。結晶成長後にテンプレート１０を炉から取り出し、第一の窒化物半導体単結晶層２の表面を光学顕微鏡で観察したところ、ピットなどの無い平坦な連続膜が得られていることが確認できた。
　次に、得られたテンプレート１０の表面に、市販のレーザー加工機を用いて溝３を形成した。溝３のパターンは、図２Ｂに示されるものとした。溝３を構成する複数の直線状の溝の幅は７０μｍ、深さは５２０μｍ、平行な溝のピッチ（隣接する溝の中央間の距離）は、２ｍｍとした。
　次に、溝３が形成されたテンプレート１０に、上記の実施例１と同様のエッチング、洗浄工程を施し、その上にＨＶＰＥ法で第二の窒化物半導体単結晶層４となる厚さ５ｍｍのＳｉドープＧａＮ結晶をホモエピタキシャル成長させた。ＨＶＰＥ成長においては、テンプレート１０の表面に内径１１５ｍｍの穴を開けたＳｉＣコートグラファイト製の板をマスクとして重ねてセットし、テンプレート１０の最外周部にＧａＮ結晶が成長しない領域を故意に設けた。その他のＨＶＰＥ成長条件は、実施例１と同じである。
　こうして第二の窒化物半導体単結晶層４を成長させ、冷却後に炉内から取り出したところ、テンプレート１０のマスクの下にあった領域にはＧａＮ結晶の付着は見られず、直径１２０ｍｍの領域上に、外径が１１５ｍｍ、中央部の厚さが５．０ｍｍのＧａＮ結晶を成長させることができた。ＧａＮ結晶の外観は、実施例１と同じく、クラックや異常成長の発生した様子は無く、その表面には深いピットなども見られなかった。
　次に、得られた第二の窒化物半導体単結晶層４としてのＧａＮ結晶から、窒化物半導体単結晶基板５としてのＧａＮ基板を切り出した。まず、第二の窒化物半導体単結晶層４の切断に先立って、内径１０５ｍｍのカップ型のダイヤモンド電着砥石を用いて、第二の窒化物半導体単結晶層４の外周部を研削除去した。次に、外径１０５ｍｍとなった第二の窒化物半導体単結晶層４をスライス加工用の台座に貼付け、マルチワイヤーソーを用いて、結晶成長方向に垂直な方向から、結晶のｍ軸側に０．５°傾けた面で切断し、厚さ９００μｍの窒化物半導体単結晶基板５を取得した。第二の窒化物半導体単結晶層４の外周除去工程、及び切断工程において、第二の窒化物半導体単結晶層４にクラックが発生することは無く、こうして４枚の窒化物半導体単結晶基板５が得られた。
　得られた窒化物半導体単結晶基板５は、べべリング装置を用いて外周にＯＦ、ＩＦ加工を施し、面取り整形して直径を１００ｍｍにした。また窒化物半導体単結晶基板５の表裏面にラップ、ポリッシュ加工を施し、最終的に厚さ８００μｍの鏡面基板に仕上げた。この研磨工程において、加工中に窒化物半導体単結晶基板５にクラックが入るなどの不具合は見られなかった。
　鏡面加工を施した窒化物半導体単結晶基板５の中心において、ｃ軸が基板表面となす角度を、Ｘ線回折法を用いて調べたところ、０．５１°であった。さらに基板の直径上で、c軸の傾いている方向に沿って、中心から±１０ｍｍ刻みの計８点についても同様の測定を行い、計９点の測定結果のばらつきを調べたところ、最大値と最小値の差が０．０９°であった。
（実施例３）
　異種基板１として、市販の直径１６５ｍｍ、厚さ９００μｍの単結晶サファイアｃ面基板を用い、その上に、ＭＯＣＶＤ法により、第一の窒化物半導体単結晶層２としてアンドープＧａＮ層を成長させ、テンプレート１０を得た。アンドープＧａＮ層の原料として、ＴＭＧとＮＨ３を用いた。
　成長圧力は常圧とし、始めに異種基板１を水素ガス雰囲気中、１２００℃で１０分間、サーマルクリーニングを行って、表面を清浄化した後、基板温度を６００℃に下げて低温バッファ層を２０ｎｍ成長させ、次に、基板温度を１０５０℃まで昇温して、アンドープＧａＮ層を１．５μｍ成長させた。キャリアガスは、水素と窒素の混合ガスを用いた。結晶の成長速度は約３μｍ／ｈであった。結晶成長後にテンプレート１０を炉から取り出し、第一の窒化物半導体単結晶層２の表面を光学顕微鏡で観察したところ、ピットなどの無い平坦な連続膜が得られていることが確認できた。
　次に、得られたテンプレート１０の表面に、市販のレーザー加工機を用いて溝３を形成した。溝３のパターンは、図３Ａに示されるものとした。溝３を構成する複数の直線状の溝の幅は１００μｍ、深さは７００μｍ、平行な溝のピッチ（隣接する溝の中央間の距離）は、２．４ｍｍとした。
　次に、レーザー加工機による溝加工の際に溝３の内部や周囲に付着した、ＧａＮ及びサファイアの粉状の加工屑を除去する目的で、テンプレート１０を２２０℃に加熱した燐酸と硫酸の１対１混合液中で１０分間エッチングした。その後、純水の流水で良く洗浄し、メチルアルコール中で超音波洗浄した後、乾燥させた。
　次に、溝３が形成されたテンプレート１０上に、ＨＶＰＥ法で第二の窒化物半導体単結晶層４となる厚さ３ｍｍのＧｅドープＧａＮ結晶をホモエピタキシャル成長させた。ＨＶＰＥ成長では、８００℃に加熱された金属ＧａにＨＣｌガスを接触させることで生成したＧａＣｌとＮＨ３を原料として、また、ＧｅＣｌ４ガスをドーパントガスとして、１０５０℃に加熱したテンプレート１０上に供給し、ＧｅドープＧａＮ結晶を成長させた。成長時の炉内圧力は常圧、キャリアガスの組成は窒素９５％、水素５％とし、原料ガスのＶ／III比は２とした。成長中の結晶は、５ｒｐｍで自転させ、ＧａＮ結晶の成長速度は、２００～２５０μｍ／ｈとした。成長結晶の目標キャリア濃度は５×１０１８ｃｍ－３である。
　こうして第二の窒化物半導体単結晶層４を成長させ、冷却後に炉内から取り出したところ、中央部の厚さが３．０ｍｍのＧａＮ結晶が得られた。結晶の外観には深いピットやクラック、異常成長の発生した様子は無く、その表面はテンプレート１０に設けられた溝３のパターンを反映した微細な凹凸が見られるものの、ほぼ平坦で滑らかであった。
　次に、テンプレート１０上に成長させたＧａＮ結晶である第二の窒化物半導体単結晶層４から、窒化物半導体単結晶基板５としてのＧａＮ基板を切り出した。まず、第二の窒化物半導体単結晶層４の切断に先立って、内径１５５ｍｍのカップ型のダイヤモンド電着砥石を用いて、第二の窒化物半導体単結晶層４の外周部を研削除去した。次に、外径１５５ｍｍとなった第二の窒化物半導体単結晶層４の表面側をスライス加工用の台座に貼付け、放電加工機を用いて、結晶成長方向に垂直に切断し、厚さ１２００μｍの窒化物半導体単結晶基板５を取得した。第二の窒化物半導体単結晶層４の外周除去工程、及び切断工程において、第二の窒化物半導体単結晶層４にクラックが発生することは無く、２枚の窒化物半導体単結晶基板５が得られた。
　得られた窒化物半導体単結晶基板５は、外周にノッチ加工を施し、べべリング装置を用いて面取り整形して直径を１５０ｍｍにした。また窒化物半導体単結晶基板５の表裏面にラップ、ポリッシュ加工を施し、最終的に厚さ５００μｍの鏡面基板に仕上げた。この研磨工程において、加工中に窒化物半導体単結晶基板５にクラックが入るなどの不具合は見られなかった。
　鏡面加工を施した窒化物半導体単結晶基板５の中心において、ｃ軸が基板表面となす角度を、Ｘ線回折法を用いて調べたところ、０．０２°であった。さらに、基板の直径上で、c軸の傾いている方向に沿って、中心から±２０ｍｍ刻みの計６点についても同様の測定を行い、計７点の測定結果のばらつきを調べたところ、最大値と最小値の差が０．１４°であった。
（実施例４）
　実施例１で得られた窒化物半導体単結晶基板５としてのＧａＮ基板の中から、第二の窒化物半導体単結晶層４の最表面側から取得した１枚を選び、これを種結晶としてＨＶＰＥ炉に入れて、実施例１の第二の窒化物半導体単結晶層４と同条件で、第三の窒化物半導体単結晶層６としての厚さ５ｍｍのＳｉドープＧａＮ結晶をホモエピタキシャル成長させた。得られたＧａＮ結晶の外観にはクラックや異常成長の発生した様子は無く、また、その表面にはピットなども見られなかった。
　次に、この第三の窒化物半導体単結晶層６から、窒化物半導体単結晶基板７としてのＧａＮ基板を切り出した。第三の窒化物半導体単結晶層６の切断にあたっては、第三の窒化物半導体単結晶層６外周部の除去は行わず、マルチワイヤーソーを用いて、結晶成長方向に垂直に切断し、厚さ５００μｍの窒化物半導体単結晶基板７を取得した。第三の窒化物半導体単結晶層６の切断工程において、結晶にクラックが発生することは無く、６枚の窒化物半導体単結晶基板７が得られた。
　得られた窒化物半導体単結晶基板７は、べべリング装置を用いて外周にＯＦ、ＩＦ加工を施し、面取り整形して直径を４９ｍｍにした。また、窒化物半導体単結晶基板７の表裏面にラップ、ポリッシュ加工を施し、最終的に厚さ４００μｍの鏡面基板に仕上げた。この研磨工程において、加工中に窒化物半導体単結晶基板７にクラックが入るなどの不具合は見られなかった。
　鏡面加工を施した窒化物半導体単結晶基板７の中心において、ｃ軸が基板表面となす角度を、Ｘ線回折法を用いて調べたところ、０．００°であった。さらに基板の直径上で、中心から±５ｍｍ刻みの計８点についても同様の測定を行い、計９点の測定結果のばらつきを調べたところ、そのばらつきは実施例１よりもさらに小さくなっており、最大値と最小値の差が約０．０２°であった。
　第三の窒化物半導体単結晶層６の最表面側から切り出した窒化物半導体単結晶基板７の転位密度を、カソードルミネッセンスで観察される暗点密度で評価したところ、面内９点の測定で４～８×１０６ｃｍ－２の範囲に入っていることが確認された。これにより、上記実施の形態において得られる窒化物半導体単結晶基板を種結晶として再利用することで、徐々に転位密度を下げられることが確認できた。
（比較例３）
　比較例２で得られたＧａＮ基板の中から、クラックの入らなかった１枚を選び、これを種結晶としてＨＶＰＥ炉に入れて、実施例１の第二の窒化物半導体単結晶層４と同条件で厚さ３ｍｍのＳｉドープＧａＮ結晶をホモエピタキシャル成長させた。成長実験は何度か実施したが、ＧａＮ結晶の厚さが４ｍｍを超えると、成長後のＧａＮ結晶をスライスする際に、ＧａＮ結晶中にクラックが再現良く発生してしまうため、ＧａＮ結晶の成長厚さは余裕を見て３ｍｍとした。こうして得られたＧａＮ結晶の外観にはクラックや異常成長の発生した様子は無く、また、その表面にはピットなども見られなかった。
　次に、このＧａＮ結晶から、ＧａＮ基板を切り出した。ＧａＮ結晶の切断にあたっては、ＧａＮ結晶の外周部の除去は行わず、マルチワイヤーソーを用いて、結晶成長方向に垂直に切断し、厚さ５００μｍのＧａＮ基板を取得した。成長結晶の厚さを薄く抑えたため、切断工程において結晶にクラックが発生することは無く、こうして３枚のＧａＮ基板が得られた。
　得られたＧａＮ基板は、べべリング装置を用いて外周にＯＦ、ＩＦ加工を施し、面取り整形して直径を４９ｍｍにした。またＧａＮ基板の表裏面にラップ、ポリッシュ加工を施し、最終的に厚さ４００μｍの鏡面基板に仕上げた。この研磨工程において、加工中にＧａＮ基板にクラックが入るなどの不具合は見られなかった。
　鏡面加工を施したＧａＮ基板の中心において、ｃ軸が基板表面となす角度を、Ｘ線回折法を用いて調べたところ、０．０４°であった。さらに基板の直径上で、c軸が傾いている方向に沿って、中心から±５ｍｍ刻みの計８点についても同様の測定を行い、計９点の測定結果のばらつきを調べたところ、そのばらつきは最大値と最小値との差が約０．１５°であった。
　この結果から、結晶の方位ばらつきの大きいＧａＮ基板を種結晶として用いると、成長結晶中に歪が発生してクラックが入りやすくなること、また、割れずに得られた基板でも、面内の結晶方位ばらつきが相変わらず大きく残っていることが確認された。
（実施例５）
　実施例１と同じ条件で、テンプレート１０上に第二の窒化物半導体単結晶層４としての厚さ５ｍｍのＳｉドープＧａＮ結晶を成長させたものを用意した。
　次に、第二の窒化物半導体単結晶層４側に導電性のワックスを付けて固定治具に貼付け、内径５２ｍｍのカップ型のダイヤモンド電着砥石を用いて、異種基板１としてのサファイア基板側から結晶を彫り込んで外周部の除去作業を行った。ここで、外周部の除去作業は第二の窒化物半導体単結晶層４の表面側の厚さ１ｍｍの領域を残して終了した。
　外周部を研削除去した第二の窒化物半導体単結晶層４は、第二の窒化物半導体単結晶層４側を固定治具に貼付けた状態で、ワイヤー放電加工機を用いて、結晶成長方向に垂直に切断した。第二の窒化物半導体単結晶層４の切断の際には、外周部を除去した領域から厚さ５００μｍの窒化物半導体単結晶基板５としてのＧａＮ基板を取得し、外周部を除去していない最表面側の領域は厚さ約１ｍｍの基板として残した。外周部の除去工程、及び切断工程において、第二の窒化物半導体単結晶層４にクラックが発生することは無く、５枚の厚さ５００μｍの窒化物半導体単結晶基板５と、１枚のアズグロウン表面を有する厚さ１ｍｍの窒化物半導体単結晶基板５が得られた。
　５００μｍに切り出された窒化物半導体単結晶基板５は、べべリング装置を用いて外周にＯＦ、ＩＦ加工を施し、面取り整形して直径を５０．８ｍｍにした。また、窒化物半導体単結晶基板５の表裏面にラップ、ポリッシュ加工を施し、最終的に厚さ４００μｍの鏡面基板に仕上げた。この研磨工程において、加工中に窒化物半導体単結晶基板５にクラックが入るなどの不具合は見られなかった。
（実施例６）
　実施例５で得られた、アズグロウン表面を有する窒化物半導体単結晶基板５の裏面（切断面）側を、研削加工により平坦化し、基板中央部の厚さが８００μｍになるようにした。この窒化物半導体単結晶基板５を洗浄し、種結晶基板としてＨＶＰＥ炉に入れて、実施例４と同条件で第三の窒化物半導体単結晶層６としての厚さ５ｍｍのＳｉドープＧａＮ結晶をホモエピタキシャル成長させた。
　得られた第三の窒化物半導体単結晶層６の外観にはクラックや異常成長の発生した様子は無く、また、その表面にはピットなども見られなかった。また、その後の切断加工工程に於いても問題はなく、得られた窒化物半導体単結晶基板７としてのＧａＮ基板の特性は、実施例５で作製したものと同等かそれ以上であった。これにより、アズグロウン表面を有する窒化物半導体単結晶基板５を種結晶として用いることが可能であることが確認できた。
　以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
　例えば、上記実施の形態の第二の窒化物半導体単結晶層４又は第三の窒化物半導体単結晶層６に替えて、デバイスを形成するための窒化物系半導体単結晶の多層構造をエピタキシャル成長させてもよい。
　また、異種基板上にヘテロエピ成長させたＧａＮ結晶から作製した、結晶方位分布を有するＧａＮ基板の表面に、上記第１の実施の形態と同様の溝加工を施し、その上にＧａＮ結晶をホモエピタキシャル成長させることで、第１の実施の形態にかかる第二の窒化物半導体単結晶層４と同等の窒化物半導体単結晶層を得ることができる。
　また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
　成長させる窒化物半導体単結晶中の歪みを緩和してクラックの発生を抑え、高品質の窒化物半導体単結晶基板を効率的に得ることのできる、窒化物半導体単結晶基板の製造方法を提供する。
　１           異種基板
　２           第一の窒化物半導体単結晶層
　３           溝
　４           第二の窒化物半導体単結晶層
　５           窒化物半導体単結晶基板
　６           第三の窒化物半導体単結晶層
　７           窒化物半導体単結晶基板
　１０         テンプレート

Claims (27)

  1. 　異種基板上に第一の窒化物半導体単結晶層をヘテロエピタキシャル成長させたテンプレートを準備する工程と、
    　前記テンプレートの表面に前記異種基板の内部にまで達する深さの複数の線状の溝を形成し、前記の複数の線状の溝のパターンが、前記テンプレートの中心軸に対して３回又は６回の回転対称性を有する工程と、
    　前記複数の線状の溝が形成された前記テンプレート上に、第二の窒化物半導体単結晶層をエピタキシャル成長させる工程と、
    　前記第二の窒化物半導体単結晶層から窒化物半導体単結晶基板を切り出す工程と、
    　を含む窒化物半導体単結晶基板の製造方法。
  2. 　前記第一の窒化物半導体単結晶層は、ＭＯＣＶＤ法又はＨＶＰＥ法で成長したＡｌＸＧａ（１－Ｘ）Ｎ（０≦Ｘ≦１）結晶である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  3. 　前記第二の窒化物半導体単結晶層は、ＨＶＰＥ法で成長されたＡｌＹＧａ（１－Ｙ）Ｎ（０≦Ｙ≦１）結晶である、
    　請求項１又は２に記載の窒化物半導体単結晶基板の製造方法。
  4. 　前記第一の窒化物半導体単結晶層と前記第二の窒化物半導体単結晶層の組成が同じである、
    　請求項１又は２に記載の窒化物半導体単結晶基板の製造方法。
  5. 　前記複数の線状の溝の交点以外の直下の領域の前記異種基板の厚さが５０μｍ以上かつ２００μｍ以下である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  6. 　前記複数の線状の溝の交点の直下の領域の前記異種基板の厚さが、前記複数の線状の溝の交点以外の直下の領域の前記異種基板の厚さよりも薄い、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  7. 　前記複数の線状の溝の前記第一の窒化物半導体単結晶層内の幅が、１０μｍ以上かつ１００μｍ以下である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  8. 　前記複数の線状の溝は、前記異種基板内の幅と、前記第一の窒化物半導体単結晶層内の幅が等しい、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  9. 　前記複数の線状の溝の前記異種基板内の深さは、前記第一の窒化物半導体単結晶層内の幅の３倍以上である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  10. 　前記第一の窒化物半導体単結晶層の厚さが１μｍ以上かつ１０μｍ以下である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  11. 　前記第二の窒化物半導体単結晶層の厚さが５００μｍ以上である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  12. 　前記複数の線状の溝の交点以外の直下の領域の前記異種基板の厚さが、成長後の前記第二の窒化物半導体単結晶層の厚さの１／１０以下である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  13. 　前記第二の窒化物半導体単結晶層の成長の前に、前記複数の線状の溝が形成された前記テンプレートにエッチングを施す、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  14. 　前記エッチングは、加熱した燐酸と硫酸の混合液中で行われる、
    　請求項１３に記載の窒化物半導体単結晶基板の製造方法。
  15. 　前記第一の窒化物半導体単結晶層の上面は、前記第一の窒化物半導体単結晶層を構成する単結晶のｃ面又はｃ面から５°以内で傾斜した面である、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  16. 　前記複数の線状の溝は、前記第一の窒化物半導体単結晶層を構成する単結晶のａ面又はｍ面と平行である、
    　請求項１５に記載の窒化物半導体単結晶基板の製造方法。
  17. 　前記複数の線状の溝のうちの平行な溝のピッチが１００μｍ以上かつ１０ｍｍ以下である、
    　請求項１６に記載の窒化物半導体単結晶基板の製造方法。
  18. 　前記第一の窒化物半導体単結晶層は、前記複数の線状の溝により、複数の面積の等しい領域に区画される、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  19. 　前記複数の線状の溝の形成においては、前記第一の窒化物半導体単結晶層の溝加工と前記異種基板の溝加工が同一の工程内で行われる、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  20. 　前記異種基板内の前記複数の線状の溝内に空隙が残るように前記第二の窒化物半導体単結晶層をエピタキシャル成長させる、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  21. 　前記第二の窒化物半導体単結晶層の成長後、全ての前記空隙は前記異種基板内の前記複数の線状の溝内で繋がっており、前記異種基板の外周辺部の前記複数の線状の溝の開口部を通じて前記異種基板の外部空間と繋がっている、
    　請求項２０に記載の窒化物半導体単結晶基板の製造方法。
  22. 　前記異種基板内の前記複数の線状の溝内に、前記第二の窒化物半導体単結晶層と同一の組成の多結晶又はアモルファス相が形成されるように前記第二の窒化物半導体単結晶層をエピタキシャル成長させる、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  23. 　前記第二の窒化物半導体単結晶層を前記複数の線状の溝の上部を覆う連続膜となるように成長させる、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  24. 　前記複数の線状の溝により区画された前記第一の窒化物半導体単結晶層の領域の形状に対応した凹凸を成長界面に残した状態で、前記第二の窒化物半導体単結晶層を成長させる、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  25. 　前記第二の窒化物半導体単結晶層から前記窒化物半導体単結晶基板を切り出す前に、前記第二の窒化物半導体単結晶層の外周部の厚さ５ｍｍ以上の領域を除去する、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  26. 　前記第一の窒化物半導体単結晶層を実質的にアンドープで成長させ、前記第二の窒化物半導体単結晶層を故意に不純物をドープして成長させる、
    　請求項１に記載の窒化物半導体単結晶基板の製造方法。
  27. 　前記不純物は、Ｓｉ、Ｓ、Ｓｅ、Ｇｅ、Ｏ、Ｆｅ、Ｍｇ、Ｚｎから選ばれる少なくとも１つ以上を含み、前記第二の窒化物半導体単結晶層にドープされる前記不純物の濃度は５×１０１７ｃｍ－３以上である、
    　請求項２６に記載の窒化物半導体単結晶基板の製造方法。
PCT/JP2014/060609 2014-04-14 2014-04-14 窒化物半導体単結晶基板の製造方法 WO2015159342A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016513511A JP6212203B2 (ja) 2014-04-14 2014-04-14 窒化物半導体単結晶基板の製造方法
US15/123,220 US10100434B2 (en) 2014-04-14 2014-04-14 Nitride semiconductor single crystal substrate manufacturing method
PCT/JP2014/060609 WO2015159342A1 (ja) 2014-04-14 2014-04-14 窒化物半導体単結晶基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/060609 WO2015159342A1 (ja) 2014-04-14 2014-04-14 窒化物半導体単結晶基板の製造方法

Publications (1)

Publication Number Publication Date
WO2015159342A1 true WO2015159342A1 (ja) 2015-10-22

Family

ID=54323593

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/060609 WO2015159342A1 (ja) 2014-04-14 2014-04-14 窒化物半導体単結晶基板の製造方法

Country Status (3)

Country Link
US (1) US10100434B2 (ja)
JP (1) JP6212203B2 (ja)
WO (1) WO2015159342A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015193955A1 (ja) * 2014-06-16 2017-04-27 住友化学株式会社 窒化物半導体単結晶基板の製造方法
JP2019151518A (ja) * 2018-03-02 2019-09-12 株式会社サイオクス ＧａＮ積層体およびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015163908A1 (en) 2014-04-25 2015-10-29 The Texas State University-San Marcos Material selective regrowth structure and method
CN107227490B (zh) * 2016-03-23 2021-06-18 松下知识产权经营株式会社 Iii族氮化物半导体及其制造方法
CN112802743A (zh) * 2021-01-13 2021-05-14 深圳市思坦科技有限公司 降低外延片翘曲度的方法及外延片
CN112802745A (zh) * 2021-01-13 2021-05-14 深圳市思坦科技有限公司 降低外延片翘曲度的方法及微显示阵列和Micro-LED的制备方法
CN116314041A (zh) * 2023-05-24 2023-06-23 深圳和美精艺半导体科技股份有限公司 承载基板、应用其的封装结构及封装元件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274559A (ja) * 1998-03-23 1999-10-08 Sanyo Electric Co Ltd 窒化ガリウム系半導体ウエハ及びその製造方法
JP2005012171A (ja) * 2003-03-20 2005-01-13 Matsushita Electric Ind Co Ltd Ｉｉｉ族窒化物基板の製造方法および半導体装置
WO2011004904A1 (ja) * 2009-07-07 2011-01-13 日本碍子株式会社 Iii族金属窒化物単結晶の製造方法
JP2011046548A (ja) * 2009-08-26 2011-03-10 Panasonic Corp テンプレートと、このテンプレートの製造方法と、このテンプレートを用いて育成した結晶と、この結晶の製造方法および製造装置
JP2011057479A (ja) * 2009-09-08 2011-03-24 Panasonic Corp テンプレートと、このテンプレートの製造方法と、このテンプレートを用いて成長した結晶と、この結晶の製造方法および製造装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5065625B2 (ja) 1997-10-30 2012-11-07 住友電気工業株式会社 ＧａＮ単結晶基板の製造方法
EP2200071B1 (en) 1997-10-30 2012-01-18 Sumitomo Electric Industries, Ltd. GaN single crystal substrate and method of making the same using homoepitaxy
US20110163323A1 (en) 1997-10-30 2011-07-07 Sumitomo Electric Industires, Ltd. GaN SINGLE CRYSTAL SUBSTRATE AND METHOD OF MAKING THE SAME
TW417315B (en) 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
JP3788037B2 (ja) 1998-06-18 2006-06-21 住友電気工業株式会社 ＧａＮ単結晶基板
JP3455512B2 (ja) 1999-11-17 2003-10-14 日本碍子株式会社 エピタキシャル成長用基板およびその製造方法
JP3518455B2 (ja) 1999-12-15 2004-04-12 日亜化学工業株式会社 窒化物半導体基板の作製方法
US6596079B1 (en) 2000-03-13 2003-07-22 Advanced Technology Materials, Inc. III-V nitride substrate boule and method of making and using the same
US6447604B1 (en) 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
KR20020084194A (ko) * 2000-03-14 2002-11-04 도요다 고세이 가부시키가이샤 Ｉｉｉ족 질화물계 화합물 반도체의 제조방법 및 ｉｉｉ족질화물계 화합물 반도체 소자
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
US20030205193A1 (en) * 2001-07-06 2003-11-06 Melnik Yuri V. Method for achieving low defect density aigan single crystal boules
JP4106516B2 (ja) 2001-10-10 2008-06-25 日亜化学工業株式会社 窒化物半導体基板の成長方法
JP2005101475A (ja) * 2003-08-28 2005-04-14 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
JP2005136311A (ja) 2003-10-31 2005-05-26 Matsushita Electric Ind Co Ltd 窒化物半導体基板及びその製造方法
JP2008127252A (ja) 2006-11-22 2008-06-05 Hitachi Cable Ltd 窒化物半導体インゴット及びこれから得られる窒化物半導体基板並びに窒化物半導体インゴットの製造方法
JP5219955B2 (ja) * 2009-07-22 2013-06-26 ベックマン コールター， インコーポレイテッド 分析装置とその撹拌装置駆動方法
FI123319B (fi) 2009-09-10 2013-02-28 Optogan Oy Menetelmä sisäisten mekaanisten jännitysten vähentämiseksi puolijohderakenteessa ja puolijohderakenne, jossa on vähän mekaanisia jännityksiä
JP5458874B2 (ja) 2009-12-25 2014-04-02 日亜化学工業株式会社 窒化物半導体の成長方法
JP2012006794A (ja) * 2010-06-25 2012-01-12 Sumitomo Electric Ind Ltd ＧａＮ結晶の成長方法
JP5559669B2 (ja) * 2010-12-09 2014-07-23 日本碍子株式会社 Ｉｉｉ族窒化物単結晶の製造方法およびこれに用いる種結晶基板
EP2701183A4 (en) 2011-08-09 2014-07-30 Panasonic Corp STRUCTURE FOR BREEDING A NITRID SEMICONDUCTOR LAYER, STACKING STRUCTURE, NITRID BASE SEMICONDUCTOR ELEMENT, LIGHTING SOURCE AND MANUFACTURING METHOD THEREFOR
TW201334218A (zh) * 2012-02-14 2013-08-16 Lextar Electronics Corp 發光半導體之圖案化基材及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274559A (ja) * 1998-03-23 1999-10-08 Sanyo Electric Co Ltd 窒化ガリウム系半導体ウエハ及びその製造方法
JP2005012171A (ja) * 2003-03-20 2005-01-13 Matsushita Electric Ind Co Ltd Ｉｉｉ族窒化物基板の製造方法および半導体装置
WO2011004904A1 (ja) * 2009-07-07 2011-01-13 日本碍子株式会社 Iii族金属窒化物単結晶の製造方法
JP2011046548A (ja) * 2009-08-26 2011-03-10 Panasonic Corp テンプレートと、このテンプレートの製造方法と、このテンプレートを用いて育成した結晶と、この結晶の製造方法および製造装置
JP2011057479A (ja) * 2009-09-08 2011-03-24 Panasonic Corp テンプレートと、このテンプレートの製造方法と、このテンプレートを用いて成長した結晶と、この結晶の製造方法および製造装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015193955A1 (ja) * 2014-06-16 2017-04-27 住友化学株式会社 窒化物半導体単結晶基板の製造方法
JP2019151518A (ja) * 2018-03-02 2019-09-12 株式会社サイオクス ＧａＮ積層体およびその製造方法
JP6998798B2 (ja) 2018-03-02 2022-01-18 株式会社サイオクス ＧａＮ積層体およびその製造方法

Also Published As

Publication number Publication date
US10100434B2 (en) 2018-10-16
JPWO2015159342A1 (ja) 2017-04-13
US20170067182A1 (en) 2017-03-09
JP6212203B2 (ja) 2017-10-11

Similar Documents

Publication Publication Date Title
JP6212203B2 (ja) 窒化物半導体単結晶基板の製造方法
JP4720125B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体
US9127376B2 (en) Method for manufacturing nitride semiconductor self-supporting substrate and nitride semiconductor self-supporting substrate
JP4741572B2 (ja) 窒化物半導体基板及びその製造方法
JP4691911B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法
US20090029550A1 (en) Method of Manufacturing Nitride Substrate for Semiconductors
JP2007197276A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法、並びにｉｉｉ−ｖ族窒化物系発光素子
JP6326491B2 (ja) 窒化物半導体単結晶基板の製造方法
JP2008277841A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
US20160153115A1 (en) Group iii nitride crystals, their fabrication method, and method of fabricating bulk group iii nitride crystals in supercritical ammonia
JP2008028259A (ja) 単結晶ＧａＮ基板の製造方法
JP2010208899A (ja) Ｉｉｉ族窒化物半導体単結晶の製造方法、及びｉｉｉ族窒化物半導体単結晶基板の製造方法
WO2020158571A1 (ja) 窒化物半導体基板、積層構造体、および窒化物半導体基板の製造方法
JP2017536325A (ja) Ｉｉｉ属窒化物結晶、それらの製造方法、および超臨界アンモニアにおいてバルクｉｉｉ属窒化物結晶を製造するための方法
JP5120285B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法
JP6405767B2 (ja) 窒化ガリウム基板
JP2003277194A (ja) 単結晶サファイア基板およびその製造方法
JP5328682B2 (ja) Ｉｉｉ族窒化物結晶の製造方法及びｉｉｉ族窒化物半導体基板の製造方法
JP2016074553A (ja) Ｉｉｉ族窒化物半導体単結晶基板の製造方法
JP4233894B2 (ja) 半導体単結晶の製造方法
US20160076168A1 (en) Substrates for growing group iii nitride crystals and their fabrication method
JP2017530081A (ja) Ｉｉｉ族窒化物結晶成長用基板及びその製造方法
JP5729221B2 (ja) 結晶基板の製造方法
KR101094409B1 (ko) 질화갈륨 단결정 후막의 제조 방법
US10604864B2 (en) Method for the production of wafers of nitride of element 13, having a non-zero truncation angle

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14889554

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016513511

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15123220

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14889554

Country of ref document: EP

Kind code of ref document: A1