JP6998798B2 - GaN積層体およびその製造方法 - Google Patents

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Description

本発明は、GaN積層体およびその製造方法に関する。
窒化ガリウム(GaN)は、発光素子、トランジスタ等の半導体装置を製造するための材料として用いられている。GaN基板上にGaN層をエピタキシャル成長させたGaN積層体は、GaN層が高品質であるため注目されている(高品質なGaN層成長のためのGaN基板の利用について、例えば非特許文献1参照)。
例えば、GaN積層体を用いて製造される半導体装置の耐圧を向上させるために、GaN基板上に成長されるGaN層の厚さは、10μm以上であることが望まれる。GaN基板上にこのように厚いGaN層を成長させる技術として、本願発明者は、有機金属気相成長(MOVPE)等と比べて高い成長レートが得られるハイドライド気相成長(HVPE)を用いることを提案する。
大島祐一、外5名、「ボイド形成剥離法によるGaN基板」、日立電線、No.26(2007-1)、p. 31―36
GaN基板上にHVPEによりGaN層を成長させることで、どのようなGaN積層体が得られるか、知られていないことが多い。
本発明の一目的は、GaN基板上にHVPEによりGaN層を成長させることで得られる新規なGaN積層体を提供することであり、また、そのようなGaN積層体を得るための製造方法を提供することである。
本発明の一態様によれば、
GaN単結晶で構成され、主面に対して最も近い低指数の結晶面がc面であるGaN基板と、
前記GaN基板の前記主面上にエピタキシャル成長されたGaN層と、
を有し、
前記GaN層の表面は、マクロステップと、マクロテラスと、が交互に並んだマクロステップ・テラス構造を有し、
前記マクロステップおよび前記マクロテラスのうちの一方は、GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有し、
前記マクロステップおよび前記マクロテラスのうちの他方は、GaNの複数分子層以上の高さを有しa軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する、GaN積層体
が提供される。
本発明の他の態様によれば、
GaN単結晶で構成され、主面に対して最も近い低指数の結晶面がc面であるGaN基板を準備する工程と、
前記GaN基板の前記主面上に、HVPEによりGaN層をエピタキシャル成長させる工程と、
を有し、
前記GaN層をエピタキシャル成長させる工程では、
成長温度を950℃以上1200℃以下として、前記GaN層を成長させ、
前記GaN層の表面に、マクロステップと、マクロテラスと、が交互に並んだマクロステップ・テラス構造を形成し、
前記マクロステップおよび前記マクロテラスのうちの一方は、GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有し、
前記マクロステップおよび前記マクロテラスのうちの他方は、GaNの複数分子層以上の高さを有しa軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する、
GaN積層体の製造方法
が提供される。
新規なGaN積層体が提供される。また、そのようなGaN積層体を得るための製造方法が提供される。
図1は、本発明の実施形態による積層体を示す概略断面図である。 図2は、実施形態による積層体の製造方法を概略的に示すフローチャートである。 図3は、HVPE装置を例示する概略構成図である。 図4は、実験例に係る、マクロステップ・テラスを有する積層体のエピ層の、表面状態を示す図である。 図5は、図4の(a)部の拡大図である。 図6は、マクロステップ・テラスの模式図である。 図7は、実験例に係る、エピ層の成長条件および基板のオフ角の条件を変化させて作製された積層体におけるエピ層の、表面状態を示す図である。 図8は、結晶成長処理の第1~第3条件範囲を示すグラフである。 図9は、実験例に係る、中心オフ角のオフ方向をm方向とした基板を用いて作製された積層体におけるエピ層の、表面状態を示す図である。 図10は、実験例に係る、中心オフ角のオフ方向をm方向とした基板を用いて作製された積層体におけるエピ層の、表面状態を示す図である。
本発明の実施形態による窒化ガリウム(GaN)積層体30について説明する。図1は、GaN積層体30を示す概略断面図である。GaN積層体30(積層体30ともいう)は、GaN基板10(基板10ともいう)と、基板10上にエピタキシャル成長されたGaN層20(エピ層20ともいう)と、を有する。
基板10は、GaN単結晶で構成されている。基板10は主面11を有し、主面11は研磨された平坦な面である。主面11に対して最も近い低指数の結晶面は、基板10を構成するGaN単結晶のc面である。また、当該c面は、Ga極性を持ついわゆる+c面、あるいは、窒素極性を持つ-c面の場合が有り得る。主面11内のある位置におけるc軸方向と、主面11の法線方向(より詳細には主面11の中心の法線方向)と、のなす角が、当該位置における基板10のオフ角である。主面11の中心におけるオフ角である中心オフ角は、例えばa軸方向(a方向ともいう)に傾斜するように付与され、また例えばm軸方向(m方向ともいう)に傾斜するように付与されている。
オフ角がa方向に傾斜しているとは、基板10の平面視(主面11の平面視)において、a方向と、当該オフ角の方向であるオフ方向と、のなす角が、±15°未満、好ましくは±10°以内、より好ましくは±5°以内であることをいう。同様に、オフ角がm方向に傾斜しているとは、主面11の平面視において、m方向と、当該オフ角の方向であるオフ方向と、のなす角が、±15°未満、好ましくは±10°以内、より好ましくは±5°以内であることをいう。「オフ角がa方向に傾斜していること」、「オフ角がm方向に傾斜していること」を、それぞれ、「オフ方向がa方向である」、「オフ方向がm方向である」ともいう。
エピ層20は、基板10の主面11上にエピタキシャル成長されたGaN層である。例えば、積層体30を用いて製造される半導体装置の耐圧を向上させるために、エピ層20の厚さは、10μm以上であることが好ましい。10μm以上の厚いエピ層20を高速に成長させるために、エピ層20の成長方法としては、ハイドライド気相成長(HVPE)を用いるとよい。
本願発明者は、GaN基板上にHVPEにより成長させたGaN層の表面に、特異な畝状の構造が形成されることがあるという知見を見出した。より具体的には、例えば、0.3μm/分以上3.0μm/分以下の成長レートで、所定の条件範囲において、10μm以上の厚いGaN層を成長させると、このような畝状の構造が形成されやすい傾向があることがわかった。詳細は後述するように、本明細書では、このような特異な畝状の構造を「マクロステップ・テラス構造」と称する。なお、記載の煩雑さを避けるため、「ステップ・テラス構造」という用語を略して「ステップ・テラス」と称することがある。
積層体30を用いて製造された半導体装置の性能に、マクロステップ・テラスがどのような影響を与えるか未知である。マクロステップ・テラスが、半導体装置の性能を向上させる可能性もあり、低下させる可能性もある。そこで、後述の実験例で詳しく説明するように、本願発明者は、マクロステップ・テラスの形成を促進する技術について検討するとともに、マクロステップ・テラスの形成を抑制する技術について検討した。
このような検討を踏まえ、本実施形態では、マクロステップ・テラス40が形成された積層体30について説明する。より具体的には、本実施形態による積層体30は、エピ層20の表面21にマクロステップ・テラス40を有することを特徴とする。
後述の図6に示されるように、マクロステップ・テラス40は、m方向ステップ・テラス50mで構成されるマクロステップ41と、a方向ステップ・テラス50aで構成されるマクロテラス42と、が交互に並んだ構造として理解される。m方向ステップ・テラス50mと、a方向ステップ・テラス50aとは、諸特性(例えば、導電性に影響を与える不純物の取り込みやすさや、InGaNやAlGaN等の混晶半導体成長時のIII族原子の取り込み割合等)が異なると推測される。したがって、マクロステップ・テラス40を有する積層体30は、例えば、エピ層20の表面21に諸特性(例えば導電性等)が異なる微細領域が交互に配置された新規な半導体装置、例えば、平面状の混晶超格子・ドーピング超格子構造や量子細線等の1次元閉じ込め構造を作製するための材料として応用できる可能性も有する。
図2は、積層体30の製造方法を概略的に示すフローチャートである。まずステップS10では、基板10を準備する。次にステップS20では、基板10の主面11上に、HVPEによりGaN層20をエピタキシャル成長させる。ここで、HVPE装置200について説明する。図3は、HVPE装置200を例示する概略構成図である。
HVPE装置200は、石英等の耐熱性材料からなり、成膜室201が内部に構成された気密容器203を備えている。成膜室201内には、処理対象である基板10を保持するサセプタ208が設けられている。サセプタ208は、回転機構216が有する回転軸215に接続されており、回転自在に構成されている。気密容器203の一端には、成膜室201内へ塩酸(HCl)ガス、アンモニア(NH)ガス、窒素ガス(Nガス)を供給するガス供給管232a~232cが接続されている。ガス供給管232cには水素ガス(Hガス)を供給するガス供給管232dが接続されている。ガス供給管232a~232dには、上流側から順に、流量制御器241a~241d、バルブ243a~243dがそれぞれ設けられている。ガス供給管232aの下流には、原料としてのGa融液を収容するガス生成器233aが設けられている。ガス生成器233aには、HClガスとGa融液との反応により生成された塩化ガリウム(GaCl)ガスを、サセプタ208上に保持された基板10に向けて供給するノズル249aが接続されている。ガス供給管232b、232cの下流側には、これらのガス供給管から供給された各種ガスをサセプタ208上に保持された基板10に向けて供給するノズル249b、249cがそれぞれ接続されている。気密容器203の他端には、成膜室201内を排気する排気管230が設けられている。排気管230にはポンプ231が設けられている。気密容器203の外周にはガス生成器233a内やサセプタ208上に保持された基板10を所望の温度に加熱するゾーンヒータ207が、気密容器203内には成膜室201内の温度を測定する温度センサ209が、それぞれ設けられている。HVPE装置200が備える各部材は、コンピュータとして構成されたコントローラ280に接続されており、コントローラ280上で実行されるプログラムによって、後述する処理手順や処理条件が制御されるように構成されている。
GaN層20の成長処理は、HVPE装置200を用い、例えば以下の処理手順で実施することができる。まず、ガス生成器233a内に原料としてGaを収容する。また、サセプタ208上に基板10を保持する。そして、成膜室201内の加熱および排気を実施しながら、成膜室201内へNガスを供給し、成膜室201を所望の成長圧力とする。この際に、成長開始前の基板表面の荒れを防止するために、おおよそ500℃の温度(好ましくは400℃以上550℃以下の範囲の温度)から、ガス供給管232bよりNHガスの供給を開始する。そして、成膜室201内が所望の成長温度に到達した後に、Hガスの供給を開始し、成膜室201内の雰囲気が所望の雰囲気となった状態で、ガス供給管232aからガス供給を行うことにより、基板10に対しGaClガスを供給する。GaClガスの供給直前にHガスの供給を開始するのは、Hガスの供給開始が早すぎる場合に成長前のGaN基板の表面がエッチングされて荒れが生じること、を防止するためである。成膜室201内が所望の成長温度に到達してから2分以内にHガスの供給を開始することが好ましく、また、Hガスの供給開始後1分以内にGaClガスの供給することが好ましい。
GaN層20の成長処理条件として、以下の第1条件範囲(条件1ともいう)、第2条件範囲(条件2ともいう)、および、第3条件範囲(条件3ともいう)が例示される。V/III比は、III族原料ガスであるガリウム(Ga)原料ガス(本例ではGaClガス)の分圧に対する、V族原料ガスである窒素(N)原料ガス(本例ではNHガス)の分圧の比である。
成長温度Tg:950℃以上1200℃以下、V/III比:1以上51以下、成膜室201内の圧力:90kPa以上105kPa以下、好ましくは90kPa以上95kPa以下、GaClガスの分圧:0.3kPa以上15kPa以下、Nガスの流量/Hガスの流量:0以上20以下、の範囲において、
条件1として、(V/III比)≦0.2Tg - 189 、かつ、(V/III比)≧0.2Tg - 199
条件2として、(V/III比)<0.2Tg - 199、かつ、(V/III比)≧0.2Tg - 209
条件3として、(V/III比)<0.2Tg - 209
が例示される。
図8は、条件1、2および3に対応する成長温度TgおよびV/III比の範囲を示すグラフであり、横軸が成長温度Tgを示し、縦軸がV/III比を示す。なお、図8において、条件1、2および3を外れた条件範囲(灰色で示された条件範囲)では、表面荒れや、本発明の特異な畝状の構造とは別種の乱雑な畝状構造などが発生する。
マクロステップ・テラス40を有するエピ層20の成長条件として、好ましくは、条件1または条件2が用いられ、より好ましくは、条件1が用いられる。つまり、V/III比と成長温度Tgの間の関係は、(V/III比)≦0.2Tg - 189 、かつ、(V/III比)≧0.2Tg - 209 であるのが好ましく、(V/III比)≦0.2Tg - 189 、かつ、(V/III比)≧0.2Tg - 199であるのがより好ましい。条件1がより好ましいのは、条件2と比べて、マクロステップ・テラス40が形成されやすく、また、後で述べるように基板のオフ角によらずマクロステップ40を形成できるためである。成長レートは、例えば、0.3μm/分以上3.0μm/分以下の範囲である。
条件2を用いる場合、主面11内におけるオフ角の大きさが、好ましくは0.5°以下、より好ましくは0.4°以下である領域を有する基板10を用いるとよい。条件2では、オフ角が小さいほど、マクロステップ・テラス40が形成されやすいからである。これに対し、条件1では、オフ角の大きさに係らず、マクロステップ・テラス40を形成することができる。条件1および条件2のいずれについても、オフ方向に係らず、マクロステップ・テラス40を形成することができる。
所定厚さ、好ましくは例えば10μm以上の厚さのGaN層20を成長させた後、成長処理に用いたGaClガスの供給を停止し、成長室201内の温度を搬出作業化可能な温度(室温付近)まで低下させる。この過程で、エピ層20の表面を保護するために、NHガスは500℃程度(好ましくは400℃以上550℃以下の範囲の温度)まで供給し続けるのが好ましい。また同様に、エピ層20の表面を保護するために、Hガスは、GaClガスの供給停止と同時に供給を停止するのが好ましい。そして、成膜室201内の雰囲気をNガスへ置換して大気圧に復帰させた後、成膜室201内から、エピ層20が形成された基板10、すなわち積層体30を搬出する。このようにして、エピ層20の表面21にマクロステップ・テラス40を有する積層体30が製造される。
<実験例>
以下、実験例について説明する。実験例では、基板上にHVPEにより厚さ10μm以上のエピ層を成長させた積層体を作製して、エピ層の表面状態を調べた。その結果、エピ層表面にマクロステップ・テラスを有する積層体と、エピ層表面にマクロステップ・テラスよりも平坦であるステップ・テラスを有する積層体と、の作り分けが可能であるとの知見が得られた。これらのいずれの態様の積層体も、本願発明者により見出された、新規な構造を有するGaN積層体である。
実験例では、基板として、ボイド形成剥離(VAS)法で製造され、直径2インチ(5.08cm)で、主面内の貫通転位密度(TDD)が1~3×10/cmであるGaN単結晶基板を用いた。中心オフ角のオフ方向と大きさとが異なる複数の基板を用いた。具体的には、中心オフ角のオフ方向がa方向である基板と、中心オフ角のオフ方向がm方向である基板とを用い、中心オフ角の大きさが0.2°から0.6°程度の範囲で異なる基板を用いた。各基板上に、HVPEによりGaNをエピタキシャル成長させることでエピ層を形成して、オフ角のオフ方向と大きさとが既知であるエピ層の中心近傍領域を観察した。なお、VAS法を用いることで、貫通転位密度が局所的に非常に高い領域、例えば1×10/cm以上である領域が形成されないように、基板を製造できる。このため、VAS法で製造された基板を用いることは、成長されるエピ層の面内における均質性を高めるために好ましい。
まず、図4~6を参照して、マクロステップ・テラスについて説明する。図4は、マクロステップ・テラスを有する積層体のエピ層の表面状態を示す図である。図4に示す積層体は、オフ方向がa方向で大きさが0.4°の中心オフ角を有する基板上に、条件1により、厚さ30μmのエピ層を成長させることで作製した。図5は、図4の(a)部の拡大図である。図6は、マクロステップ・テラスの模式図である。
図4において、(a)部は、エピ層表面の光学顕微鏡像であり、(b)部は、エピ層表面の20μm角の領域に対する原子間力顕微鏡(AFM)像であり、(c)部は、マクロステップ内の5μm角の領域に対するAFM像であり、(d)部は、マクロテラス内の5μm角の領域に対するAFM像であり、(e)部は、(b)部の中央に示す線に沿ったAFMラインプロファイルである。
図4(a)部に示すように、エピ層表面に、a方向とm方向との中間方向に延びた特異な畝状の構造が観察される。このような畝状の構造は、エピ層の全面に形成されていた。本願発明者は、図4(a)部に観察される畝状の構造は、図6に示すような、マクロステップ41とマクロテラス42とが交互に並んだマクロステップ・テラス40として模式的に理解されるとの知見を得た。つまり、図4に示す積層体のエピ層表面は、マクロステップ・テラスを有する面であるとの知見を得た。図4(a)部に観察されるマクロステップ・テラスは、図6を紙面内で90°回転させた状態に対応する。
図4(b)部に「マクロテラス端」と示された境界領域を挟んで、AFM像に観察される縞状のパターンの方向および間隔が異なっている。マクロテラス端は、図6に示すマクロテラス42とマクロステップ41との境界に対応する。
図4(c)部は、マクロテラス端の左方に配置されたマクロステップ内を拡大したAFM像である。マクロステップ内では、m方向と概ね直交する方向に延びて、(図4(d)部の像と比べて)間隔が狭い縞状のパターンが観察される。図6に示すように、マクロステップ41は、m方向と直交する方向に延びたステップであるm方向ステップ51mと、m方向と直交する方向に延びたテラスであるm方向テラス52mと、が交互に並んだステップ・テラスを有する面として模式的に理解される。また、マクロステップ41は、a方向とm方向との中間方向に延びた面として模式的に理解される。m方向ステップ51mとm方向テラス52mとが交互に並んだステップ・テラスを、m方向ステップ・テラス50mと称する。図6において、m方向ステップ51mは、線で示されている。
各m方向ステップ51mの高さは、例えば1.2~1.7nm程度である。GaNの単分子層の厚さが0.26nm程度であることから、m方向ステップ51mは、GaNの複数分子層以上の高さ、例えば4~7層分程度の高さを有し、m方向についてステップバンチングが生じたステップである。
図4(d)部は、マクロテラス端の右方に配置されたマクロテラス内を拡大したAFM像であり、マクロテラス内では、オフ方向に対応したa方向と概ね直交する方向に延びて、(図4(c)部の像と比べて)間隔が広い縞状のパターンが観察される。図6に示すように、マクロテラス42は、a方向と直交する方向に延びたステップであるa方向ステップ51aと、a方向と直交する方向に延びたテラスであるa方向テラス52aと、が交互に並んだステップ・テラスを有する面として模式的に理解される。また、マクロテラス42は、a方向とm方向との中間方向に延びた面として模式的に理解される。a方向ステップ51aとa方向テラス52aとが交互に並んだステップ・テラスを、a方向ステップ・テラス50aと称する。図6において、a方向ステップ51aは、線で示されている。
各a方向ステップ51aの高さは、例えば1.2~2.4nm程度である。したがって、a方向ステップ51aは、GaNの複数分子層以上の高さ、例えば4~10層分程度の高さを有し、a方向についてステップバンチングが生じたステップである。
図4(e)部は、図4(b)部に示すマクロテラス端を挟んで左方のマクロステップと、右方のマクロテラスとにまたがった、マクロステップ・テラスのラインプロファイルである。マクロステップ・テラスにおいて、段状の構造が形成されていることがわかる。図4(e)のラインプロファイルからはわかり難いが、図6に示すように、マクロステップ・テラス40の凹凸を均した平面として規定されるエピ層の基準面22に対して、マクロステップ41の傾斜方向と、マクロテラス42との傾斜方向と、は異なっていると理解される。マクロステップ41、つまりm方向ステップ・テラス50mを有する面は、c面に対し0.5°以上0.7°以下傾いた面である。マクロステップ41とマクロテラス42とで形成される凹凸のピークツーバレーの高さは、10nm以上である。
図5および図6に示す等高線は、マクロステップ41のm方向ステップ51mと、マクロテラス42のa方向ステップ51aと、を交互につないだ線である。エピ層の平面視(基準面22の平面視)において、等高線が平均的に延びた方向と直交する方向が、実際のオフ方向であると推測される。このため、観察された領域における実際のオフ方向は、正確なa方向からは、ややずれていると推測される。
次に、図7を参照して、エピ層の成長条件とマクロステップ・テラスの形成されやすさとの関係、および、基板のオフ角の条件とマクロステップ・テラスの形成されやすさとの関係について説明する。図7は、エピ層の成長条件および基板のオフ角の条件を変化させて作製された積層体におけるエピ層の表面状態を示す図である。
図7に示す複数の積層体は、以下のように作製した。基板として、中心オフ角のオフ方向がともにa方向であって、中心オフ角の大きさが0.25°、0.4°および0.55°の3種類の基板を用いた。これらのそれぞれの種類の基板上に、条件1、2および3に含まれる多数の成長条件で、厚さ30μmのエピ層を成長させることにより、積層体を作製した。条件1、2および3は、図8を参照して上述した条件と同様である。条件1、2および3のそれぞれの条件範囲内では、ほぼ同様の結果が得られたので、図7には、各条件範囲における代表的な結果を示している。
図7において、(a)部は、各積層体のエピ層表面の光学顕微鏡像をまとめて示し、(b)部は、オフ角が0.25°で成長条件が条件3である積層体のエピ層表面の5μm角の領域に対するAFM像であり、(c)部は、オフ角が0.4°で成長条件が条件3である積層体のエピ層表面の5μm角の領域に対するAFM像である。
図7(a)部に示すように、条件1では、いずれのオフ角の大きさについても、マクロステップ・テラスがエピ層の全面に形成される。条件2では、オフ角が小さいほどマクロステップ・テラスが形成されやすく、オフ角が0.55°ではマクロステップ・テラスがほぼ形成されない。この結果から、条件2においてマクロステップ・テラスを形成するためには、基板のオフ角を、0.5°以下とすることが好ましく、0.4以下とすることがより好ましいといえる。
条件3では、いずれのオフ角の大きさについても、マクロステップ・テラスが観察されず、マクロステップ・テラスが形成された場合と比べて平坦なエピ層表面が得られる。
図7(b)部に示すように、条件3でオフ角が0.25°の積層体では、AFM像に一様な縞状のパターンが観察される。このことは、エピ層表面が、所定方向(一定方向)に延びたステップおよびテラスが交互に並んだステップ・テラスを有することを示している。つまり、エピ層表面が、マクロステップ・テラスのように2種類のステップ・テラス(m方向ステップ・テラスおよびa方向ステップ・テラス)を有する面ではなく、1種類のステップ・テラスを有する面であることを示している。図7(a)部に示す光学顕微鏡像から考えて、エピ層表面の少なくとも1mm角以上の広さの領域が、1種類のステップ・テラスで構成されているといえる。同様に、図7(c)部に示す、条件3でオフ角が0.4°の積層体においても、AFM像に一様な縞状のパターンが観察され、エピ層表面の少なくとも1mm角以上の広さの領域が、1種類のステップ・テラスで構成されているといえる。
図7(b)部に示す積層体(オフ角0.25°の積層体)と、図7(c)部に示す積層体(オフ角0.4°の積層体)とは、どちらも、エピ層表面が、GaNの複数分子層以上の高さを有し所定方向に延びたステップと、テラスと、が交互に並んだステップ・テラスを有する。ただし、オフ角0.25°の積層体のステップ・テラスと、オフ角0.4°の積層体のステップ・テラスとは、以下のような違いがある。オフ角0.25°の積層体のステップは、各ステップが一定にGaNの2分子層の高さを有するダブルステップである。これに対し、オフ角0.4°の積層体のステップは、a方向についておおよそGaN4~10層程度の高さを持つステップバンチングが生じたステップである。オフ角0.4°の積層体のステップは、オフ方向に対応したa方向と概ね直交する方向に延びている。マクロステップ・テラスが形成された場合と比べて平坦なエピ層表面は、このようなステップ・テラスを有する面として模式的に理解される。
次に、図9および図10を参照して、基板のオフ方向をm方向とした場合について説明する。図9および図10は、中心オフ角のオフ方向をm方向とした基板を用いて作製された積層体におけるエピ層の表面状態を示す図である。図9に示す積層体(オフ角0.3°の積層体)は、オフ方向がm方向で大きさが0.3°の中心オフ角を有する基板上に、条件1により、厚さ30μmのエピ層を成長させることで作製した。図10に示す積層体(オフ角0.55°の積層体)は、オフ方向がm方向で大きさが0.55°の中心オフ角を有する基板上に、条件2により、厚さ30μmのエピ層を成長させることで作製した。
図9において、(a)部は、オフ角0.3°の積層体におけるエピ層表面の光学顕微鏡像であり、(b)部は、オフ角0.3°の積層体におけるエピ層表面の20μm角の領域に対するAFM像である。
図9(a)部に示すように、エピ層表面にマクロステップ・テラスが観察される。図9(b)部に示すように、境界領域であるマクロテラス端を挟んで、右方にマクロステップが観察され、左方にマクロテラスが観察される。マクロステップ内では、オフ方向に対応したm方向と概ね直交する方向に延びて間隔が狭いm方向ステップが観察され、マクロテラス内では、a方向と概ね直交する方向に延びて間隔が広いa方向ステップが観察される。このように、基板のオフ方向がm方向である場合も、基板のオフ方向がa方向である場合と同様に、エピ層表面にマクロステップ・テラスを形成することができる。
図10において、(a)部は、オフ角0.55°の積層体におけるエピ層表面の光学顕微鏡像であり、(b)部は、オフ角0.55°の積層体におけるエピ層表面の20μm角の領域に対するAFM像であり、(c)部は、オフ角0.55°の積層体におけるエピ層表面の5μm角の領域に対するAFM像である。
図10(a)部に示すように、エピ層表面は、マクロステップ・テラスが観察されない平坦な面である。図10(b)部および図10(c)部に示すように、AFM像に一様な縞状のパターンが観察され、エピ層表面が、1種類のステップ・テラスを有する面であることがわかる。図10(a)部に示す光学顕微鏡像から考えて、エピ層表面の少なくとも1mm角以上の広さの領域が、1種類のステップ・テラスで構成されているといえる。観察されたステップは、オフ方向に対応したm方向と概ね直交する方向に延びている。また、当該ステップは、GaNの複数分子層以上の高さを有し、m方向についてステップバンチングが生じたステップである。このように、基板のオフ方向がm方向である場合も、基板のオフ方向がa方向である場合と同様に、マクロステップ・テラスが形成された場合と比べて平坦なエピ層表面を得ることができる。つまり、エピ層表面を、マクロステップ・テラスのように2種類のステップ・テラス(m方向ステップ・テラスおよびa方向ステップ・テラス)を有する面ではなく、1種類のステップ・テラスを有する面として形成することができる。
このような平坦なエピ層の形成に関し、以下のようなこともいえる。図7(b)に示したオフ角0.25°の積層体、図7(c)に示したオフ角0.4°の積層体、および、図10(c)に示したオフ角0.55°の積層体を比較すると、基板のオフ角が0.3°超と大きくなることで、ステップが延びている方向を、オフ方向に対応したa方向またはm方向と直交する方向に揃えようとする力が増すのではないかと推測される。つまり、オフ方向に対応したa方向またはm方向と直交する方向にステップが延びたステップ・テラスを形成するためには、基板のオフ角を0.3°超とすることが好ましいといえる。
また、基板のオフ角が0.3°以下と小さくなることで、詳細な理由は不明であるが、各ステップが一定にGaNの2分子層の高さを有するダブルステップが形成されやすくなるのではないかと推測される。つまり、ダブルステップを有するステップ・テラスを形成するためには、基板のオフ角を0.3°以下とすることが好ましいといえる。
以上説明したように、エピ層表面にマクロステップ・テラスを有する積層体と、エピ層表面にマクロステップ・テラスよりも平坦であるステップ・テラスを有する積層体と、を作り分けることができる。成長温度が低温であるほど、前者の積層体が形成されやすく、成長温度が高温であるほど、後者の積層体が形成されやすい、という傾向が見られる。この理由は、以下のようなものと推測される。
図6に示すように、マクロステップ・テラスが形成されるためには、GaNを構成する原子が、エピ層の表面内で、マクロステップ・テラスが形成されるような所定位置まで拡散する必要がある。高温ほど、原子がエピ層表面から蒸発しやすいため、表面拡散が生じにくくなる。このため、高温ほどマクロステップ・テラスが形成されにくく、エピ層表面が平坦になると考えられる。
なお、実際に観察されるマクロステップ・テラス(例えば図4(b)部および図9(b)部参照)、または、実際に観察されるステップ・テラス(例えば図7(b)部、図7(c)部および図10(c)部参照)は、揺らぎを含むため、上述のような模式的な理解による構造と完全には一致しないことがあるが、上述のような模式的な理解により、マクロステップ・テラスおよびステップ・テラスのそれぞれの特徴を捉えることが可能である。
<他の実施形態>
以上、本発明の実施形態を具体的に説明した。しかしながら、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更、改良、組み合わせ等が可能である。
上述の説明では、説明の便宜上、マクロステップ・テラスについて、m方向ステップ・テラスで構成された面をマクロステップと称し、a方向ステップ・テラスで構成された面をマクロテラスと称している。実験例によれば(図4(b)部および図9(b)部参照)、マクロステップ(m方向ステップ・テラス)におけるステップ間隔(テラス幅)と、マクロテラス(a方向ステップ・テラス)におけるステップ間隔(テラス幅)とは互いに異なるという傾向が見られ、より具体的には、マクロステップ(m方向ステップ・テラス)におけるステップ間隔は、マクロテラス(a方向ステップ・テラス)におけるステップ間隔よりも狭い傾向が見られる。ただし、各種条件によっては、マクロステップ(m方向ステップ・テラス)におけるステップ間隔が、マクロテラス(a方向ステップ・テラス)におけるステップ間隔よりも広くなる可能性はある。また、基板のオフ角とオフ方向によっては、マクロステップとマクロテラスを構成するステップ方向が逆転する場合も想定される。すなわち、m方向ステップ・テラスからなるマクロテラスと、a方向ステップ・テラスから成るマクロステップを有するマクロステップ・テラスを形成することも可能である。いずれの場合においても、マクロステップ・テラスは、上述のように2種類のステップ・テラスが複合した構造であることは同様である。マクロステップ・テラスにおいて、2種類のステップ・テラスがそれぞれ構成する面のうち、つまり、マクロステップおよびマクロテラスのうち、便宜的に、幅の広い方を「マクロテラス」と称し、幅の狭い方を「マクロステップ」と称することができる。
エピ層表面にマクロステップ・テラスを有する積層体は、エピ層表面の全面にマクロステップ・テラスを有する積層体に限らず、エピ層表面の一部(例えば1mm角以上の広さの領域、また例えば500μm角以上の広さの領域)にマクロステップ・テラスを有する積層体であってもよい。
エピ層表面にマクロステップ・テラスよりも平坦であるステップ・テラスを有する積層体は、エピ層表面の全面にステップ・テラスを有する積層体に限らず、エピ層表面の一部(例えば1mm角以上の広さの領域、また例えば500μm角以上の広さの領域)にステップ・テラスを有する積層体であってもよい。
積層体が有する基板およびエピ層のそれぞれについて、導電型決定不純物等の不純物が含まれていてもよい。エピ層は、n型不純物が含まれたGaN層、および、p型不純物が含まれたGaN層のうちの一方を有してもよく、両方を有してもよい。
<本発明の好ましい態様>
以下、本発明の好ましい態様について付記する。
(付記1)
GaN単結晶で構成され、主面に対して最も近い低指数の結晶面がc面であるGaN基板と、
前記GaN基板の前記主面上にエピタキシャル成長されたGaN層と、
を有し、
前記GaN層の表面は、マクロステップと、マクロテラスと、が交互に並んだマクロステップ・テラス構造を有し、
前記マクロステップおよび前記マクロテラスのうちの一方は、GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有し、
前記マクロステップおよび前記マクロテラスのうちの他方は、GaNの複数分子層以上の高さを有しa軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する、GaN積層体。
(付記2)
前記マクロステップおよび前記マクロテラスは、m軸方向とa軸方向との中間方向に延びている、付記1に記載のGaN積層体。
(付記3)
前記マクロステップにおけるステップ間隔と前記マクロテラスにおけるステップ間隔とが互いに異なる、付記1または2に記載のGaN積層体。
(付記4)
前記マクロステップにおけるステップ間隔が、前記マクロテラスにおけるステップ間隔よりも狭い、付記1~3のいずれか1つに記載のGaN積層体。
(付記5)
GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する前記マクロステップは、c面に対し0.5°以上0.7°以下傾いた面である、付記1~4のいずれか1つに記載のGaN積層体。
(付記6)
前記マクロステップと前記マクロテラスとが形成する凹凸のピークツーバレーの高さは、10nm以上である、付記1~5のいずれか1つに記載のGaN積層体。
(付記7)
前記GaN層の厚さは10μm以上である、付記1~6のいずれか1つに記載のGaN積層体。
(付記8)
前記GaN層の表面において、1mm角以上の広さの領域が、前記マクロステップ・テラス構造を有する付記1~7のいずれか1つに記載のGaN積層体。
(付記9)
前記基板は、VAS法で製造された基板である(貫通転位密度が1×10/cm以上である領域を含まない基板である)、付記1~8のいずれか1つに記載のGaN積層体。
(付記10)
GaN単結晶で構成され、主面に対して最も近い低指数の結晶面がc面であるGaN基板を準備する工程と、
前記GaN基板の前記主面上に、HVPEによりGaN層をエピタキシャル成長させる工程と、
を有し、
前記GaN層をエピタキシャル成長させる工程では、
成長温度を950℃以上1200℃以下として、前記GaN層を成長させ、
前記GaN層の表面に、マクロステップと、マクロテラスと、が交互に並んだマクロステップ・テラス構造を形成し、
前記マクロステップおよび前記マクロテラスのうちの一方は、GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有し、
前記マクロステップおよび前記マクロテラスのうちの他方は、GaNの複数分子層以上の高さを有しa軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する、
GaN積層体の製造方法。
(付記11)
前記GaN層をエピタキシャル成長させる工程では、成長温度TgおよびV/III比の範囲を(V/III比)≦0.2Tg - 189 、かつ、(V/III比)≧0.2Tg - 209とする、付記10に記載のGaN積層体の製造方法。
(付記12)
前記GaN層をエピタキシャル成長させる工程では、成長温度TgおよびV/III比の範囲を(V/III比)≦0.2Tg - 189 、かつ、(V/III比)≧0.2Tg - 199とする、付記10に記載のGaN積層体の製造方法。
(付記13)
前記GaN層をエピタキシャル成長させる工程では、成長温度TgおよびV/III比の範囲を(V/III比)<0.2Tg - 199、かつ、(V/III比)≧0.2Tg - 209とする、付記10に記載のGaN積層体の製造方法。
(付記14)
前記基板は、前記主面内に、前記主面の法線方向とc軸方向とのなす角であるオフ角の大きさが、好ましくは0.5°以下、より好ましくは0.4°以下である領域を有する、付記13に記載のGaN積層体の製造方法。
(付記15)
前記GaN層をエピタキシャル成長させる工程では、10μm以上の厚さの前記GaN層を成長させる、付記10~14のいずれか1つに記載のGaN積層体の製造方法。
(付記16)
前記GaN層をエピタキシャル成長させる工程では、0.3μm/分以上3.0μm/分以下の成長レートで前記GaN層を成長させる、付記10~15のいずれか1つに記載のGaN積層体の製造方法。
(付記17)
前記GaN層をエピタキシャル成長させる工程では、N原料ガスの供給を開始した後に、水素ガスの供給を開始し、水素ガスの供給を開始した後に、Ga原料ガスの供給を開始する、付記10~16のいずれか1つに記載のGaN積層体の製造方法。
10 GaN基板(基板)
11 (基板10の)主面
20 GaN層(エピ層)
21 (エピ層20の)表面
30 GaN積層体(積層体)
40 マクロステップ・テラス構造
41 マクロステップ
42 マクロテラス
50m m方向ステップ・テラス構造
51m m方向ステップ
52m m方向テラス
50a a方向ステップ・テラス構造
51a a方向ステップ
52a a方向テラス
200 HVPE装置

Claims (9)

  1. GaN単結晶で構成され、主面に対して最も近い低指数の結晶面がc面であるGaN基板と、
    前記GaN基板の前記主面上にエピタキシャル成長され厚さが10μm以上で30μm以下であるGaN層と、
    を有し、
    前記GaN層の表面は、マクロステップと、マクロテラスと、が交互に並んだマクロステップ・テラス構造を有し、
    前記マクロステップおよび前記マクロテラスのうちの一方は、GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有し、
    前記マクロステップおよび前記マクロテラスのうちの他方は、GaNの複数分子層以上の高さを有しa軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する、GaN積層体。
  2. 前記マクロステップおよび前記マクロテラスは、m軸方向とa軸方向との中間方向に延びている、請求項1に記載のGaN積層体。
  3. 前記マクロステップにおけるステップ間隔と前記マクロテラスにおけるステップ間隔とが互いに異なる、請求項1または2に記載のGaN積層体。
  4. GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する前記マクロステップは、c面に対し0.5°以上0.7°以下傾いた面である、請求項1~3のいずれか1項に記載のGaN積層体。
  5. 前記マクロステップと前記マクロテラスとが形成する凹凸のピークツーバレーの高さは、10nm以上である、請求項1~4のいずれか1項に記載のGaN積層体。
  6. GaN単結晶で構成され、主面に対して最も近い低指数の結晶面がc面であるGaN基板を準備する工程と、
    前記GaN基板の前記主面上に、HVPEにより厚さが10μm以上で30μm以下であるGaN層をエピタキシャル成長させる工程と、
    を有し、
    前記GaN層をエピタキシャル成長させる工程では、
    成長温度を950℃以上1200℃以下とし、成長温度TgおよびV/III比の範囲を(V/III比)≦0.2Tg-189 、かつ、(V/III比)≧0.2Tg-209として、前記GaN層を成長させ、
    前記GaN層の表面に、マクロステップと、マクロテラスと、が交互に並んだマクロステップ・テラス構造を形成し、
    前記マクロステップおよび前記マクロテラスのうちの一方は、GaNの複数分子層以上の高さを有しm軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有し、
    前記マクロステップおよび前記マクロテラスのうちの他方は、GaNの複数分子層以上の高さを有しa軸方向と直交する方向に延びたステップと、テラスと、が交互に並んだステップ・テラス構造を有する、GaN積層体の製造方法。
  7. 前記GaN層をエピタキシャル成長させる工程では、成長温度TgおよびV/III比の範囲を(V/III比)≦0.2Tg-189 、かつ、(V/III比)≧0.2Tg-199とする、請求項6に記載のGaN積層体の製造方法。
  8. 前記GaN層をエピタキシャル成長させる工程では、成長温度TgおよびV/III比の範囲を(V/III比)<0.2Tg-199、かつ、(V/III比)≧0.2Tg-209とする、請求項6に記載のGaN積層体の製造方法。
  9. 前記基板は、前記主面内に、前記主面の法線方向とc軸方向とのなす角であるオフ角の大きさが0.5°以下である領域を有する、請求項に記載のGaN積層体の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903074B2 (en) * 2018-03-02 2021-01-26 Sciocs Company Limited GaN laminate and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005350291A (ja) 2004-06-09 2005-12-22 Sumitomo Electric Ind Ltd Iii族窒化物結晶およびその製造方法、ならびにiii族窒化物結晶基板および半導体デバイス
JP2011126745A (ja) 2009-12-18 2011-06-30 Hitachi Cable Ltd Iii族窒化物半導体基板及びその製造方法
JP2014162693A (ja) 2013-02-26 2014-09-08 Furukawa Co Ltd Iii族窒化物半導体基板
WO2015159342A1 (ja) 2014-04-14 2015-10-22 株式会社サイオクス 窒化物半導体単結晶基板の製造方法
JP2017100936A (ja) 2015-11-25 2017-06-08 株式会社サイオクス 結晶成長用基板、窒化物結晶基板および窒化物結晶基板の製造方法
WO2017154701A1 (ja) 2016-03-08 2017-09-14 株式会社サイオクス 窒化物結晶基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6447604B1 (en) * 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
JP2001267242A (ja) * 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体及びその製造方法
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP3749498B2 (ja) * 2002-03-26 2006-03-01 スタンレー電気株式会社 結晶成長用基板およびZnO系化合物半導体デバイス
JP4652888B2 (ja) * 2004-05-27 2011-03-16 昭和電工株式会社 窒化ガリウム系半導体積層構造体の製造方法
JP2007161536A (ja) * 2005-12-14 2007-06-28 Sumitomo Electric Ind Ltd AlxGayIn1−x−yN結晶基板、半導体デバイスおよびその製造方法
CN102317512B (zh) * 2009-02-16 2014-01-01 日本碍子株式会社 13族氮化物的晶体生长方法及13族氮化物晶体
JP2011256082A (ja) * 2010-06-10 2011-12-22 Sumitomo Electric Ind Ltd GaN結晶自立基板およびその製造方法
DE112012004193T5 (de) * 2011-10-07 2014-07-03 Asahi Glass Co., Ltd. Siliziumcarbid-Einkristallsubstrat und Polierlösung
US9312129B2 (en) * 2012-09-05 2016-04-12 Saint-Gobain Cristaux Et Detecteurs Group III-V substrate material with particular crystallographic features and methods of making
JP6477501B2 (ja) * 2014-01-17 2019-03-06 三菱ケミカル株式会社 GaN基板、GaN基板の製造方法、GaN結晶の製造方法および半導体デバイスの製造方法
JP6569727B2 (ja) * 2015-02-23 2019-09-04 三菱ケミカル株式会社 C面GaN基板
US20160380045A1 (en) * 2015-06-25 2016-12-29 Tivra Corporation Crystalline semiconductor growth on amorphous and poly-crystalline substrates
US20170047223A1 (en) * 2015-08-13 2017-02-16 The Regents Of The University Of California Epitaxial growth of gallium arsenide on silicon using a graphene buffer layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005350291A (ja) 2004-06-09 2005-12-22 Sumitomo Electric Ind Ltd Iii族窒化物結晶およびその製造方法、ならびにiii族窒化物結晶基板および半導体デバイス
JP2011126745A (ja) 2009-12-18 2011-06-30 Hitachi Cable Ltd Iii族窒化物半導体基板及びその製造方法
JP2014162693A (ja) 2013-02-26 2014-09-08 Furukawa Co Ltd Iii族窒化物半導体基板
WO2015159342A1 (ja) 2014-04-14 2015-10-22 株式会社サイオクス 窒化物半導体単結晶基板の製造方法
JP2017100936A (ja) 2015-11-25 2017-06-08 株式会社サイオクス 結晶成長用基板、窒化物結晶基板および窒化物結晶基板の製造方法
WO2017154701A1 (ja) 2016-03-08 2017-09-14 株式会社サイオクス 窒化物結晶基板

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