JP4652888B2 - 窒化ガリウム系半導体積層構造体の製造方法 - Google Patents

窒化ガリウム系半導体積層構造体の製造方法 Download PDF

Info

Publication number
JP4652888B2
JP4652888B2 JP2005149233A JP2005149233A JP4652888B2 JP 4652888 B2 JP4652888 B2 JP 4652888B2 JP 2005149233 A JP2005149233 A JP 2005149233A JP 2005149233 A JP2005149233 A JP 2005149233A JP 4652888 B2 JP4652888 B2 JP 4652888B2
Authority
JP
Japan
Prior art keywords
layer
low
gan
temperature buffer
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005149233A
Other languages
English (en)
Other versions
JP2006013467A (ja
Inventor
隆 宇田川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko KK
Original Assignee
Showa Denko KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Showa Denko KK filed Critical Showa Denko KK
Priority to JP2005149233A priority Critical patent/JP4652888B2/ja
Publication of JP2006013467A publication Critical patent/JP2006013467A/ja
Application granted granted Critical
Publication of JP4652888B2 publication Critical patent/JP4652888B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Description

本発明は、配向性に優れる窒化ガリウム系III−Ｖ族化合物半導体層から積層構造体を構成するために有用となる低温緩衝層を特定した窒化ガリウム系半導体積層構造体の製造方法に関する。
従来より、立方晶閃亜鉛鉱（zinc blende）結晶型又はウルツ鉱（Wurtzite）結晶型の窒化ガリウム（ＧａＮ）系III−Ｖ族化合物半導体は、例えば短波長可視発光素子を構成するために利用されている（例えば特許文献１参照）。
また、窒化ガリウム系半導体素子を作製するための積層構造体は、例えば、サファイア（α−Ａｌ2Ｏ3単結晶）やガーネット（garnet）固体単結晶などの耐熱性の高いアルミニウムの酸化物単結晶を基板として作製されている（例えば特許文献２参照）。
しかし、サファイア等のアルミニウム酸化物からなる単結晶基板と窒化ガリウム（ＧａＮ）系半導体材料との格子定数は大きく異なる。
このため、窒化ガリウム系半導体素子を作製するに利用する積層構造体は、単結晶基板上に緩衝層を介して形成するのが一般となっている。ここで格子定数の不整合性を緩和するための緩衝層は、従来から、比較的に低温で成膜されているため、低温緩衝層と称されている（例えば非特許文献１参照）。
この低温緩衝層は、例えば窒化アルミニウム（ＡｌＮ）（前出の非特許文献１参照）などから形成されている。そして、この低温緩衝層は、基板結晶との格子定数の不整合性を緩和するために、アズ−グローン（as-grown）状態で多結晶から構成されるものが好ましいとされている（例えば、特許文献３参照）。
また、一方で、基板結晶との接合領域をas-grown状態で単結晶とする層から低温緩衝層を構成する技術も開示されている（例えば特許文献４参照）。
特開平２−２８８３８８号公報 特開平７−２８８２３１号公報 特開平２−８１４８４号公報 特開平１０−３２１９０５号公報 赤崎 勇著、「III−Ｖ族化合物半導体」、１９９５年５月２０日、（株）培風館発行、初版、１３章。
しかしながら、サファイア基板上に形成される低温緩衝層にあっては、その内部に含まれる単結晶層のサファイア基板の表面での配向が充分に画一的ではないために、その上に、配向性の揃った単結晶性に優れるＧａＮ系III族窒化物半導体層を安定して形成できないという問題が残っている。
そこで、本発明は、サファイア基板との接合界面近傍の領域を単結晶層とするＡｌXＧａYＮ（０＜Ｘ，Ｙ＜１、Ｘ＋Ｙ＝１）低温緩衝層にあって、その上方に単結晶性に優れる窒化ガリウム系半導体層を成長させるに好適となる様に、低温緩衝層に内包される単結晶層が備えるべき結晶構成を特定して提示することを目的とする。また、その結晶構成からなる単結晶層を備えた低温緩衝層を利用して形成した配向性と結晶性に優れるＧａＮ系窒化物半導体層からなる積層構造体の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の製造方法により製造される窒化ガリウム系半導体積層構造体は、サファイア基板の（０００１）（Ｃ）面と接合する近傍の領域をアズ−グローン（as-grown）状態で単結晶層とする、低温で成長させたIII族窒化物材料からなる低温緩衝層が設けられ、その低温緩衝層上に、窒化ガリウム（ＧａＮ）系半導体層からなる活性層を備えてなる窒化ガリウム系半導体積層構造体において、低温緩衝層の内部にアズ−グローン（as-grown）状態で含まれている単結晶層が、サファイア基板の（０００１）底面格子の［２．−１．−１．０．］方向に、［２．−１．−１．０．］方向を平行とする六方晶のアルミニウム（Ａｌ）をガリウム（Ｇａ）より主体的に含むＡｌXＧａYＮ（０．５＜Ｘ≦１，Ｘ＋Ｙ＝１）結晶から１nm以上の層厚で構成されている。
即ち本発明では、サファイア基板上に設ける、基板と接合する領域に１nm以上の層厚で単結晶層を備えた低温緩衝層にあって、その単結晶層を、サファイアのａ軸に［２．−１．−１．０．］方位を平行にして画一的な方向に配向したＡｌをＧａに比べて富裕に含む六方晶の［２．−１．−１．０．］（０．５＜Ｘ≦１、Ｘ＋Ｙ＝１）単結晶から構成する。
前記窒化ガリウム系半導体積層構造体においては、低温緩衝層と活性層との中間に、インジウム（Ｉｎ）又はアルミニウム（Ａｌ）を含むＧａＮ系III族窒化物半導体からなる薄膜層が設けられていてもよい。
また、上記インジウム（Ｉｎ）又はアルミニウム（Ａｌ）を含むＧａＮ系III族窒化物半導体からなる薄膜層の層厚が、２nm以上で１００nm以下であってもよい。
また、前記窒化ガリウム系半導体積層構造体において、低温緩衝層と活性層との中間に、インジウム（Ｉｎ）又はアルミニウム（Ａｌ）を含むＧａＮ系III族窒化物半導体からなる薄膜層を含む超格子構造層が設けられていてもよい。
また、前記インジウム（Ｉｎ）又はアルミニウム（Ａｌ）を含むＧａＮ系III族窒化物半導体薄膜層、又はその薄膜層を含む超格子構造層が、低温緩衝層上に設けた窒化アルミニウム・ガリウム・インジウム（ＡｌαＧａβＩｎ1-α-βＮ：０≦α，β≦１，０≦α＋β≦１）層と活性層との中間に設けられていてもよい。
また、前記インジウム（Ｉｎ）又はアルミニウム（Ａｌ）を含むＧａＮ系III族窒化物半導体薄膜層の配向（orientation）が、低温緩衝層に内包される単結晶層の配向方向と同一であってもよい。
ここで、本発明の窒化ガリウム系半導体積層構造体の製造方法は、基板との接合部を六方晶からなる単結晶層とするＡｌXＧａYＮ低温緩衝層を２５０℃以上５００℃以下の成長温度、毎分１nm以上で３nm以下の成長速度で形成させることにより、低温緩衝層の内部にアズ−グローン状態で含まれている単結晶層が、サファイア基板の（０００１）底面格子の［２．−１．−１．０．］方向に、［２．−１．−１．０．］方向を平行とする六方晶のアルミニウム（Ａｌ）をガリウム（Ｇａ）より主体的に含むＡｌXＧａYＮ（０．５＜Ｘ≦１，Ｘ＋Ｙ＝１）結晶から１nm以上の層厚で構成されるようにした後、緩衝層上に活性層として窒化ガリウム（ＧａＮ）系半導体層を形成することを特徴とする。
これにより、本発明では、上記積層構造体を利用して構成されている化合物半導体素子を提供する。
また、本発明では、上記積層構造体を利用して構成されている発光素子を提供する。
本発明によれば、サファイア基板の（０００１）面と接合する近傍の領域をアズ−グローン状態で単結晶層とする、低温で成長させたIII族窒化物材料からなる低温緩衝層が設けられ、その低温緩衝層上に、窒化ガリウム（ＧａＮ）系半導体層を備えてなる窒化ガリウム系半導体積層構造体において、上記の基板の表面領域に、アズ−グローン状態で、（０００１）−サファイアの［２．−１．−１．０．］方向に、［２．−１．−１．０．］方向を平行とする、配向が画一的に揃った、六方晶の、ＡｌXＧａYＮ（０．５＜Ｘ≦１、Ｘ＋Ｙ＝１）結晶から１nm以上の層厚で構成されている単結晶層を備えた低温緩衝層を設け、該低温緩衝層上にＧａＮ系半導体層からなる活性層を備える積層構造体としたので、画一的な配向を有する単結晶性に優れるＧａＮ系半導体層から積層構造体を構成できる利点がある。
また、低温緩衝層と活性層との中間に、ＧａＮ系III族窒化物半導体薄膜層を設ければ、発光ダイオード（ＬＥＤ）やレーザダイオード（ＬＤ）の様な発光素子用途の積層構造体を形成するに際し、良質の発光層を得ることができる。さらに、薄膜層は、上層として、ミスフィット（misfit）転位の少ない結晶性に優れる活性層をもたらすことにも貢献する。
また、薄膜層の層厚を規定すれば、良質の活性層をもたらす効果を安定して得ることができる。
また、低温緩衝層と活性層との中間に、ＧａＮ系III族窒化物半導体薄膜層を含む超格子構造層を設ければ、発光ダイオード（ＬＥＤ）やレーザダイオード（ＬＤ）の様な発光素子用途の積層構造体を形成するに際し、良質の発光層を得ることができる。
また、前記薄膜層や超格子構造層を、低温緩衝層の上に形成したＡｌαＧａβＩｎ1-α-βＮ（０≦α，β≦１、０≦α＋β≦１）層と活性層との間に形成すれば、表面の平坦性に優れる活性層を容易に得ることができる。
また、ＧａＮ系III族窒化物半導体薄膜層の配向が、低温緩衝層内の単結晶層の配向方向と同一である場合、配向方向の相違に起因して歪みが発生するのを抑えられるため、ミスフィット転位の少ない良質の活性層を極めて容易に形成することができる。
本発明によれば、窒化ガリウム系半導体積層構造体を容易に得ることができ、サファイヤ基板を一様に十分に被覆できる連続性のある層状の単結晶層を得ることができる。さらに、成長温度を３５０℃以上４５０℃以下にすると、特定の結晶方向に配向した低温緩衝層を構成できる。また、成長速度は毎分１nm以上３nm以下であり、より効果的に且つ安定に形成できる。
また、本発明によれば、配向を画一的とするＧａＮ系半導体単結晶層を備えた積層構造体を利用して化合物半導体素子、発光素子を構成し、例えば逆方向の耐電圧不良の少ない耐電圧特性に優れる発光ダイオード等の提供に利用できる。
本発明におけるＡｌXＧａYＮ低温緩衝層は、サファイア基板上に、例えば有機金属化学的気相堆積（略称ＭＯＣＶＤ）手段により形成する。ＭＯＣＶＤ手段でＡｌXＧａYＮ層を形成するには、例えば、トリメチルアルミニウム（(ＣＨ3)3Ａｌ）、トリメチルガリウム（(ＣＨ3)3Ｇａ）、トリエチルガリウム（(Ｃ2Ｈ5)3Ｇａ）などの有機金属（略称ＭＯ）化合物を原料として使用する。窒素源としては、アンモニア（ＮＨ3）等を使用できる。熱分解する温度がより低いトリイソブチルアルミニウム（(i-Ｃ4Ｈ9)3Ａｌ）やヒドラジン類も低温緩衝層を成長させるための原料として使用できる。
そして、サファイア基板の表面、特に（０００１）面（Ｃ面）上に、基板との接合部を六方晶からなる単結晶層とするＡｌXＧａYＮ低温緩衝層を形成するには、成長温度を好適な範囲に制御することが重要である。即ち成長温度は２５０℃以上５００℃以下とするのが好ましい。２５０℃未満の低温では、成長用原料の熱分解が不十分であるため、ＡｌXＧａYＮ低温緩衝層の成膜を充分に進行させるに至らない。５００℃を超える高温では、柱状の結晶が乱立して発生し、基板表面を一様に充分に被覆できる連続性のある層状の単結晶が安定して得られなくなる。
本発明では低温緩衝層を成膜したアズ−グローンの状態において基板との接合部に単結晶層が形成されるため、その後の成膜工程や素子化工程において該層が高温の環境下におかれても、その単結晶層の結晶構造は維持される。即ち本発明は低温緩衝層のアズ−グローン状態での結晶構造を定義しているが、同時に素子化後の最終的な結果物を定義していることとなる。
ＡｌXＧａYＮ低温緩衝層を成長させるための温度は３５０℃以上４５０℃以下とすることが更に好ましい。この様な特定の成長温度では、特定の結晶方向に配向したＡｌXＧａYＮ結晶体からなる低温緩衝層を構成できる。特に、アルミニウムをガリウムよりも主体的に含むＡｌXＧａYＮ（０．５＜Ｘ≦１，Ｘ＋Ｙ＝１）結晶から低温緩衝層を構成するに際し、サファイアのＣ面（底面単位格子）のａ軸に、ａ軸を平行として配向したＡｌXＧａYＮ（０．５＜Ｘ≦１、Ｘ＋Ｙ＝１）からなる単結晶層を含む低温緩衝層を形成できる。単結晶層であるか否かは、例えば電子線回折像に斑点（spot）状の回折が出現するか否かで判定できる。ハロ−（halo）な、或いは環（ring）状の回折像を生ずれば、それは非晶質或いは多結晶であることを示している。
サファイア基板の特定の結晶軸方向に対して、画一的な方向に配向した単結晶層を含むＡｌXＧａYＮ（０．５＜Ｘ≦１，Ｘ＋Ｙ＝１）低温緩衝層は、成長速度を毎分１nm以上で３nm以下の範囲として成長させると、より効果的に且つ安定に形成できる。この成長速度は、低温緩衝層の成長反応系へ供給するアルミニウム等のIII族元素原料の単位時間での供給量（供給速度）を調整して制御する。したがって、成長反応系へ供給するアルミニウム又はガリウム或いはそれらの総量を増加させれば、成長速度を増加することができる。また、ガリウムを上回る濃度のアルミニウムを成長反応系へ供給すれば、ＧａよりもＡｌを主体的に含むＡｌXＧａYＮ（０．５＜Ｘ≦１，Ｘ＋Ｙ＝１）結晶からなる低温緩衝層を形成できる。
サファイア基板と接合する領域に存在する低温緩衝層の一部をなす単結晶層については、例えば電子線回折法を利用して配向性を調べられる。例えば、基板をなすサファイアの[２．−１．−１．０．]方向（ａ軸）に平行に電子線を入射させてＡｌXＧａYＮ低温緩衝層の電子線回折パターンを撮像したとする。その電子線回折パターンに、[２．−１．−１．０．]方向から鳥瞰したＡｌXＧａYＮ低温緩衝層からの逆格子像が出現していれば、サファイアの[２．−１．−１．０．]方向（＝ａ軸）に、[２．−１．−１．０．]方向（＝ａ軸）を平行として低温緩衝層の一部をなすＡｌXＧａYＮ単結晶層が配向（orientation）していることが知れる（P. Hirsch他著、”ELECTRON MICROSCOPY OF THIN CRYSTAL”, Krieger Pub. Com. (1977, U.S.A.)参照）。
本発明におけるＡｌXＧａYＮ低温緩衝層は、全体が層状の単結晶から構成されていてもよいし、サファイア基板と接合する領域のみに単結晶層が存在する構成でもよい。
後者の例として、例えば低温緩衝層の一部を成す単結晶層上に、as-grown状態で例えば非晶質のＡｌXＧａYＮ体が存在しているのが、断面ＴＥＭ（透過電子顕微鏡）像で認められる場合がある。この様な非晶質（amorphous）体は、低温緩衝層上に、低温緩衝層を成長させた温度（２５０〜５００℃）を超える高温でＧａＮ系半導体層を成長させる際に、結晶化することが認められる。このような場合、前述のように配向性（orientation）が揃った単結晶層が下地層として存在しているので、非晶質体もその下地層の画一的な配向性を受け継いで、配向の揃った結晶層に変態するに優位となる。即ちサファイア基板の表面に接合する領域に存在させる単結晶層は、画一的な配向性を保有する単結晶性に優れるＧａＮ系半導体層からなる活性層をもたらせる様に、低温緩衝層における非晶質体を配向性の揃った結晶体へと変態させるにも有効に利用できる。
サファイア基板の表面との接合領域に存在させる単結晶層の層厚は、少なくとも１nm以上であれば充分であり、前述のように全体が層状の単結晶から構成されていてもよい。この単結晶層では、それを構成するアルミニウム、ガリウム及び窒素原子は相互に堅牢に化学結合をしており、また、サファイア基板とも頑強に密着している。したがって、１nm程度の層厚であっても単結晶であれば、低温緩衝層上にＧａＮ系半導体層を形成する際の様な高温に曝されても、サファイア基板の表面に残存する。このため、サファイア基板の表面が露呈するのを避けられ、配向性の揃ったＧａＮ系半導体層を上層として形成するに優位となる。
低温緩衝層上に形成する活性層であるＧａＮ系半導体層としては、ＧａＮ系III族窒化物半導体層が代表的であって、ハロゲン（halogen）法、ハイドライド（hydride；水素化物）法やＭＯＣＶＤ法等の公知の気相成長手段によって形成できる。また、分子線エピタキシャル法でも形成できる。
例えば前記構成の低温緩衝層上に、次記（ａ）〜（ｆ）項に記載のＧａＮ系III族窒化物半導体層を順次、積層させれば、発光ダイオード（ＬＥＤ）を作製するために好適なＧａＮ系半導体積層構造体を形成できる。
また、（ａ）〜（ｆ）項に記載のＧａＮ系III族窒化物半導体層の各々は、互いに相違する手段で成長させてもよいが、低温緩衝層を含めて同一の手段、例えばＭＯＣＶＤ法によって成長させるようにすると、積層構造体製造において好適である。
（ａ）ゲルマニウム（Ｇｅ）ドープｎ形ＧａＮ層
（ｂ）Ｇｅドープｎ形ＧａＮ層と、ｎ形窒化ガリウム・インジウム（ＧａY1ＩｎZ1Ｎ：０＜Ｚ1≦１，Ｙ1＋Ｚ1＝１）とからなる超格子構造体
（ｃ）ｎ形ＧａＮ層と、ｎ形ＧａY2ＩｎZ2Ｎ（０＜Ｚ2≦１，Ｚ1≠Ｚ2，Ｙ2＋Ｚ2＝１）層との量子井戸（ＱＷ）構造体
（ｄ）ＡｌX1ＧａY1Ｎ（０≦Ｘ1，Ｙ1≦１，Ｘ1＋Ｙ1＝１）層と、ＧａY3ＩｎZ3Ｎ（０＜Ｚ3≦１，Ｚ1≠Ｚ3，Ｙ3＋Ｚ3＝１）層とからなる超格子構造体
（ｅ）ｐ形ＡｌX2ＧａY2Ｎ（０≦Ｘ2，Ｙ2≦１，Ｘ1≠Ｘ2，Ｘ2＋Ｙ2＝１）層
（ｆ）ｐ形ＧａＮ層
また、上記の（ｅ）項に記載のｐ形III族窒化物半導体層、又は（ｅ）項及び（ｆ）項の双方に記載のｐ形層に代替して、例えばｐ形のIII−Ｖ族化合物半導体層を堆積して積層構造体を構成してもよい。その場合のｐ形III−Ｖ族化合物半導体層としては、例えばリン化硼素系半導体層を例示できる。特に単量体のリン化硼素（ＢＰ）は、ＧａＮのａ軸（＝０．３１９nm）と同等の間隔の格子面を有するため、ＧａＮとのマッチングに優れるｐ形層を備えた積層構造体を得るに優位に利用できる。
本発明に係る化合物半導体素子は、前述のようなＧａＮ系半導体積層構造体を適宣、加工し、電極等を設けて作製する。例えば前記ＧａＮ系半導体積層構造体の最表層となる前記（ｆ）項に記載のｐ形ＧａＮ層をコンタクト（contact）層として利用し、オーミック（Ohmic）電極を設ける。また、前記（ａ）又は（ｂ）項に記載のｎ形III族窒化物半導体層上に、上記とは別の極性のオーミック電極を設ける。この様に電極を配置することにより、前記（ａ）又は（ｂ）項に記載のｎ形III族窒化物半導体層をｎ形クラッド（clad）層とし、（ｃ）項に記載の量子井戸構造体を発光層とし、（ｄ）又は（ｅ）項に記載のｐ形III族窒化物半導体層をｐ形クラッド（clad）層とするｐｎ接合型ダブルヘテロ（ＤＨ）構造のＬＥＤを構成できる。
本発明では、ＧａＮ系半導体積層構造体を構成する各層は、画一的な配向性を有する単結晶層を含む低温緩衝層を介して成長させているため、特に配向の揃った、従って結晶粒界の無い単結晶層となっている。また、サファイア基板の表面上に成長した低温緩衝層内の単結晶層の表面を構成する結晶面も、サファイア基板の表面と同一に統一される。従って、（０００１）結晶面を表面とするサファイア基板上には、（０００１）面を表面とする単結晶層を含む低温緩衝層がもたらされる。したがって、上層のIII族窒化物半導体層も表面を構成する結晶面及び配向性が画一的に揃ったものとなる。このため、この様な積層構造体を利用して作製した上記の様なＬＥＤは、例えば配向を相違する結晶粒が合体する際に形成される結晶粒界を介在した不要な漏洩（leak）電流が少なく、電気的特性に優れたものとなる。
例えば発光ダイオード（ＬＥＤ）やレーザダイオード（ＬＤ）の様な発光素子用途の積層構造体を形成するに際し、前記構成の低温緩衝層と活性層（発光層）との中間に、インジウム（Ｉｎ）又はアルミニウム（Ａｌ）を含むＧａＮ系III族窒化物半導体の薄膜層、或いはその薄膜層を含む超格子構造層を挿入させた構成とすると、良質の発光層を得ることができる。例えば低温緩衝層上に、窒化アルミニウム・ガリウム混晶（ＡｌQＧａ1-QＮ；０＜Ｑ≦１）からなる薄膜層を介して発光層を形成して、積層構造体を構成する。
さらに、上記の低温緩衝層と活性層との中間に挿入されるＧａＮ系III族窒化物半導体薄膜層は、上層として、ミスフィット（misfit）転位の少ない結晶性に優れる活性層をもたらすことに貢献する。良質の活性層をもたらす効果を安定して得るためには、薄膜層の層厚は２nm以上で１００nm以下とするのが望ましい。この薄膜層が２nm未満では、下層の表面、即ち低温緩衝層の表面をそもそも充分に被覆するに至らず不都合である。また、薄膜層が１００nmを超えると、表面の平坦性に充分に優れるＧａＮ系III族窒化物半導体薄膜層を安定して得ることができない。特にインジウム（Ｉｎ）を含むＧａＮ系III族窒化物半導体薄膜層では、層厚が１００nmを超えると表面の粗さが急激に増加するため、表面の平坦性に優れる薄膜層を得ることが困難である。
また、特に低温緩衝層の上に設けたＧａＮ系III族窒化物半導体薄膜層と発光層との中間に、ｎ形窒化ガリウム・インジウム（ＧａY1ＩｎZ1Ｎ：０＜Ｚ1≦１，Ｙ1＋Ｚ1＝１）薄膜層を含む超格子構造層を挿入すると、高い強度の発光をもたらせる発光層を備えた積層構造体を構成できる。例えばインジウム（Ｉｎ）組成比（＝Ｚ2）を異にするＧａY2ＩｎZ2Ｎ（０＜Ｚ2≦１，Ｚ1≠Ｚ2，Ｙ2＋Ｚ2＝１）薄膜層を交互に繰り返し積層させたて構成した超格子構造層は、ミスフィット転位等の結晶欠陥がその上層の活性層へ伝播することを抑止するという効果を奏する。
また、低温緩衝層の上に、例えばＡｌαＧａβＩｎ1-α-βＮ（０≦α，β≦１、０≦α＋β≦１）や、窒素（Ｎ）とは別のＶ族元素である砒素（Ａｓ）やリン（Ｐ）等を含むＧａＮ系III族窒化物半導体層を形成した後、前記薄膜層や超格子構造層を設け、さらに活性層を形成してもよい。このように低温緩衝層の上にＧａＮ系III族窒化物半導体層を設け、該層と活性層との間に前記薄膜層や超格子構造層を設けるようにすると、表面の平坦性に優れる活性層を容易に得ることができる。
低温緩衝層をなす上記の単結晶層と、ＧａＮ系III族窒化物半導体薄膜層とが、配向方向を同一とする単結晶から構成されている場合、ミスフィット転位の少ない良質の活性層を上層として極めて容易に形成することができる。即ち配向方向の相違に起因して歪みが発生するのを抑えられ、良質の活性層がもたらされるからである。
［作用］
低温緩衝層の内部に、as-grown状態で、サファイア基板の表面と接合をなす領域に設けられた単結晶層は、低温緩衝層上に堆積されるＧａＮ系III族窒化物半導体層の配向を画一的に統一させる作用を有する。
サファイア基板上に、単結晶層を備える低温緩衝層を介して、ＧａＮ系III族窒化物半導体層を成長させて実施例１のＧａＮ系半導体積層構造体を構成する場合を例にして、本発明を具体的に説明する。
図１は、実施例１のＧａＮ系半導体積層構造体１０の断面構造を示す模式図である。
ＧａＮ系半導積層構造体１０に含まれるIII族窒化物半導体層１０２〜１０９は、サファイア基板１００の（０００１）表面上に、窒化アルミニウム・ガリウム混晶（Ａｌ0.90Ｇａ0.10Ｎ）低温緩衝層１０１を介して形成した。
この低温緩衝層１０１は、トリメチルアルミニウム（(ＣＨ3)3Ａｌ）をアルミニウム（Ａｌ）源とし、トリメチルガリウム（(ＣＨ3)3Ｇａ）をガリウム（Ｇａ）源とし、アンモニア（ＮＨ3）を窒素（Ｎ）源とする常圧（略大気圧）ＭＯＣＶＤ手段により、４２０℃で成長させた。成長速度は、ＭＯＣＶＤ反応系へ単位時間あたりに供給する(ＣＨ3)3Ａｌの濃度を調整して、毎分２nmとした。低温緩衝層１０１の層厚は１５nmとした。
電子線回折技法によって、as-grown状態で低温緩衝層１０１の内部の結晶構造を解析した。スポット（斑点）状の回折パターンが得られることから、サファイア基板１００の（０００１）表面から約５nmの厚さの領域には、層状の単結晶が存在しているのが認められた。また、電子線回折パターンから、この単結晶層は、サファイアの（０００１）表面に、（０００１）面を平行として積重した六方晶結晶から構成されているのが示された。また、電子線の入射方向との関係から、単結晶層は、基板１００をなすサファイアの[２．−１．−１．０．]方向に、[２．−１．−１．０．]方向を平行として配向しているのが判明した。尚、単結晶層上には高さを約１０nmとする非晶質体が散在していた。
このＡｌ0.90Ｇａ0.10Ｎ低温緩衝層１０１上には、ＭＯＣＶＤ手段により、次の（イ）〜（チ）項に記載のＧａＮ系III族窒化物半導体層を順次成長させて、実施例１のＧａＮ系半導体積層構造体を構成した。
（イ）ゲルマニウム（Ｇｅ）ドープｎ形ＧａＮ層（キャリア濃度（ｎ）＝１×１０18cm-3、層厚（ｔ）＝３２００nm）１０２
（ロ）Ｇｅドープｎ形窒化ガリウム・インジウム混晶（Ｇａ0.95Ｉｎ0.05Ｎ、ｎ＝１×１０18cm-3、ｔ＝１５０nm）１０３
（ハ）Ｇｅドープｎ形Ａｌ0.10Ｇａ0.90Ｎ層（ｎ＝６×１０17cm-3、ｔ＝１２nm）１０４
（ニ）Ｇｅドープｎ形ＧａＮ層（ｔ＝１０nm）１０５
（ホ）２層のｎ形ＧａＮ（ｔ＝１５nm）と３層のｎ形Ｇａ0.95Ｉｎ0.05Ｎ（ｔ＝３nm）とを交互に積層させてなる量子井戸構造層１０６
（ヘ）ｎ形ＧａＮ層１０５と同様のｎ形ＧａＮ層（ｔ＝１０nm）１０７
（ト）ｐ形Ａｌ0.20Ｇａ0.80Ｎ層（キャリア濃度（ｐ）＝８×１０17cm-3、ｔ＝２０nm）１０８
（チ）ｐ形Ａｌ0.05Ｇａ0.95Ｎ層（キャリア濃度（ｐ）＝９×１０17cm-3、ｔ＝５０nm）１０９
上記の（イ）〜（チ）の各項に記載のIII族窒化物半導体層は、単結晶層を備えた低温緩衝層１０１を介して成長させたため、何れも単結晶層となった。断面ＴＥＭ技法での観察では、低温緩衝層１０１と、より高温の１１００℃で成長させたｎ形ＧａＮ層１０２との接合界面には、非晶質体の存在は認められず、ｎ形ＧａＮ層１０２は、低温緩衝層１０１内にas-grown状態で存在していた単結晶層に直接、接合して成長しているものと見受けられた。このことから、as-grown状態で低温緩衝層をなす単結晶層上に散在していた非晶質体は、高温（１１００℃）でｎ形ＧａＮ層１０２を堆積する際に、揮散して消失するものと推測された。また、各III族窒化物半導体層１０２〜１０９は、画一的な方向に配向した単結晶層を含む低温緩衝層１０１上に堆積したため、何れも、基板１００のサファイアの[２．−１．−１．０．]方向に、[２．−１．−１．０．]方向を平行として配向した六方晶の単結晶層となっていた。このため、配向性の揃った単結晶性に優れるＧａＮ系III族窒化物半導体単結晶層を備えたＧａＮ系半導体積層構造体がもたらされることとなった。
サファイア基板上に、実施例１とは異なる組成の低温緩衝層を介して、実施例１とは異なるＧａＮ系III族窒化物半導体層を成長させて実施例２のＧａＮ系半導体積層構造体を構成する場合を例にして、本発明を具体的に説明する。
図２は、実施例２のＧａＮ系半導体積層構造体２０の断面構造を示す模式図である。
ＧａＮ系半導体積層構造体２０に含まれるIII族窒化物半導体層２０２〜２０８は、サファイア基板２００の（０００１）表面上に、窒化アルミニウム（ＡｌＮ）低温緩衝層２０１を介して形成した。低温緩衝層２０１は、トリイソブチルアルミニウム（(i-Ｃ4Ｈ9)3Ａｌ）をアルミニウム（Ａｌ）源とし、アンモニア（ＮＨ3）を窒素（Ｎ）源とする減圧ＭＯＣＶＤ手段により、４５０℃で成長させた。成長速度は、ＭＯＣＶＤ反応系へ単位時間あたりに供給する（i-Ｃ4Ｈ9)3Ａｌの濃度を調整して、毎分３nmとした。
電子線回折技法によって、as-grown状態で低温緩衝層２０１の内部の結晶構造を解析した。スポット（斑点）状の回折パターンが得られることから、サファイア基板２００の（０００１）表面から約６nmの厚さの領域には、層状の単結晶が存在しているのが認められた。また、電子線回折パターンから、この単結晶層は、サファイアの（０００１）表面に、（０００１）面を平行として積重した六方晶結晶から構成されているのが示された。また、電子線の入射方向との関係から、単結晶層は、基板２００をなすサファイアの[２．−１．−１．０．]方向に、[２．−１．−１．０．]方向を平行として配向しているのが判明した。単結晶層上には、断面の形状を略円形状或いは釣鐘状とする非晶質体が散在していた。単結晶層の厚さ（平均６nm）とその上の非晶質体の高さとを含めたＡｌＮ低温緩衝層２０１の層厚は約４５nmとなった。
このＡｌＮ低温緩衝層２０１上には、ＭＯＣＶＤ手段により、次の（リ）〜（ヨ）項に記載のＧａＮ系III族窒化物半導体層を順次成長させて、実施例２のＧａＮ系半導体積層構造体を構成した。
（リ）ゲルマニウム（Ｇｅ）ドープｎ形ＧａＮ層（キャリア濃度（ｎ）＝３×１０18cm-3、層厚（ｔ）＝４０００nm）２０２
（ヌ）１０層の珪素（Ｓｉ）ドープｎ形窒化ガリウム・インジウム混晶（Ｇａ0.99Ｉｎ0.01Ｎ、ｔ＝２nm）と、それとはインジウム（Ｉｎ）組成を相違する１０層のＧａ0.98Ｉｎ0.02Ｎ（ｔ＝２nm）を交互に積層させた超格子構造層２０３
（ル）ｎ形ＳｉドープＧａＮ層（ｎ＝９×１０17cm-3、ｔ＝２０nm）２０４
（ヲ）３層のｎ形ＧａＮ（ｔ＝１５nm）と４層のｎ形Ｇａ0.95Ｉｎ0.05Ｎ（ｔ＝３nm）とを交互に積層させてなる量子井戸構造層２０５
（ワ）ｎ形ＳｉドープＧａＮ層（ｎ＝９×１０17cm-3、ｔ＝２０nm）２０６
（カ）マグネシウム（Ｍｇ）ドープｐ形Ａｌ0.05Ｇａ0.95Ｎ層（キャリア濃度（ｐ）＝９×１０17ｃｍ-3、ｔ＝２５nm）２０７
（ヨ）Ｍｇドープｐ形ＧａＮ層（ｐ＝９×１０17cm-3、ｔ＝８０nm）２０８
上記の（リ）〜（ヨ）の各項に記載のIII族窒化物半導体層は、単結晶層を備えた低温緩衝層２０１を介して成長させたため、何れも単結晶層となった。特に、各III族窒化物半導体層２０２〜２０８は、画一的な方向に配向した単結晶層を含む低温緩衝層２０１上に堆積したため、何れも、基板２００のサファイアの[２．−１．−１．０．]方向（ａ軸）に、[２．−１．−１．０．]方向（ａ軸）を平行として配向した六方晶の単結晶層となっていた。
前記実施例１のＧａＮ系半導体積層構造体１０からＬＥＤを構成する場合を例にして本発明を具体的に説明する。
図３は、実施例３のＬＥＤ１Ａの断面構造を示す模式図である。
前記実施例１のＧａＮ系半導体積層構造体１０を、一般的なプラズマエッチング手段により加工して、ｎ形オーミック電極３０２を設ける領域に限り、低温緩衝層１０１を介して設けたｎ形ＧａＮ層１０２の表面を露出させた。次に、露出させたｎ形ＧａＮ層１０２の表面上に、アルミニウム（Ａｌ）・バナジウム（Ｖ）合金膜及びＡｌ膜を順次、重層させたｎ形オーミック電極３０２を設けた。一方、積層構造体１０の表面をなすｐ形Ａｌ0.05Ｇａ0.95Ｎ層１０９の一端には、金（Ａｕ）・クロム（Ｃｒ）・コバルト（Ｃｏ）合金膜とＡｕ・Ｃｒ合金膜とを被着させてｐ形オーミック電極３０１を形成した。
これより、実施例１に記載のＧａＮ系半導体積層構造体１０を構成するｎ形ＧａＮ層１０２をｎ形クラッド（clad）層とし、ＧａＮ層／ｎ形Ｇａ0.95Ｉｎ0.05Ｎ層とからなる量子井戸構造層１０７を発光層とし、ｐ形Ａｌ0.20Ｇａ0.80Ｎ層１０９をｐ形クラッド層とするｐｎ接合型ダブルヘテロ（ＤＨ）構造のＬＥＤ１Ａを作製した。
ｎ形及びｐ形オーミック電極３０２，３０１の間に、順方向に２０mＡの素子駆動電流を流通したところ、ＬＥＤ１Ａからは中心の波長を４６０nmとする青色帯光が放射された。また、一般的な積分球を利用して測定された、樹脂でモールドする以前のチップ（chip）状態での発光強度は約４ミリワット（mＷ）に達した。順方向電圧（Ｖｆ）は３．４Ｖと低値となった。また、ｎ形オーミック電極３０２及びｐ形オーミック電極３０１を、共に画一的な配向を有する単結晶層をas-grown状態で備えている低温緩衝層１０１を介して形成した、結晶性に優れるIII族窒化物半導体層上に設ける構成としたため、局所的な耐電圧不良（ローカルブレークダウン）の少ないものとなった。このため、逆方向電流を１０μＡとした際の逆方向電圧は１５Ｖを越える高値となった。
前記実施例２のＧａＮ系半導体積層構造体２０からＬＥＤを構成する場合を例にして本発明を具体的に説明する。
図４は、実施例４のＬＥＤ２Ａの断面構造を示す模式図である。
前記実施例３に記載したように、実施例２のＧａＮ系半導体積層構造体２０を、一般的なプラズマエッチング手段により加工して、ｎ形オーミック電極４０２を設ける領域に限り、低温緩衝層２０１を介して設けたｎ形ＧａＮ層２０２の表面を露出させた。次に、露出させたｎ形ＧａＮ層２０２の表面上に、Ａｌ膜及びタングステン（元素記号：Ｗ）・チタン（元素記号：Ｔｉ）合金膜を順次、重層させたｎ形オーミック電極４０２を設けた。一方、積層構造体２０の表面をなすｐ形ＧａＮ層２０８の一端には、Ａｌ，Ａｕ、ガリウム（Ｇａ）、ニッケル（元素記号：Ｎｉ）及び酸素（元素記号：Ｏ）を含む酸化物膜を被着させてｐ形オーミック電極４０１を形成した。
これより、実施例２に記載のＧａＮ系半導体積層構造体２０を構成するｎ形ＧａＮ層２０２をｎ形クラッド層とし、ｎ形ＧａＮとｎ形Ｇａ0.95Ｉｎ0.05Ｎとからなる量子井戸構造層２０５を発光層とし、ｐ形Ａｌ0.05Ｇａ0.95Ｎ層２０７をｐ形クラッド層とするｐｎ接合型ダブルヘテロ（ＤＨ）構造のＬＥＤ２Ａを作製した。
ｎ形及びｐ形オーミック電極４０２，４０１の間に、順方向に２０mＡの素子駆動電流を流通したところ、ＬＥＤ２Ａからは中心の波長を４５５nmとする青色帯光が放射された。また、一般的な積分球を利用して測定された、樹脂でモールドする以前のチップ（ｃｈｉｐ）状態での発光強度は約３ミリワット（mＷ）に達した。順方向電圧（Ｖｆ）は３．５Ｖであった。また、ｎ形オーミック電極４０２及びｐ形オーミック電極４０１を、共に画一的な配向を有する単結晶層をas-grown状態で備えている低温緩衝層２０１を介して形成した、結晶性に優れるIII族窒化物半導体層上に設ける構成としたため、局所的な耐電圧不良（ローカルブレークダウン）の少ないものとなった。このため、逆方向電流を１０μＡとした際の逆方向電圧は約１５Ｖであった。
発光ダイオード（ＬＥＤ）やレーザダイオード（ＬＤ）の様な発光素子用途の積層構造体への利用が見込まれる。
実施例１のＧａＮ系半導体積層構造体の断面構造を示す模式図である。 実施例２のＧａＮ系半導体積層構造体の断面構造を示す模式図である。 実施例３のＬＥＤの断面構造を示す模式図である。 実施例４のＬＥＤの断面構造を示す模式図である。
符号の説明
１Ａ，２Ａ ＬＥＤ
１０，２０ 積層構造体
１００ サファイア基板
１０１ ＡｌＧａＮ低温緩衝層
１０２ ｎ形ＧａＮ層
１０３ ｎ形ＧａＩｎＮ層
１０４ ｎ形ＡｌＧａＮ層
１０５ ｎ形ＧａＮ層
１０６ ＧａＮ／ＧａＩｎＮ量子井戸構造層
１０７ ｎ形ＧａＮ層
１０８ ＧａＮ層
１０９ ｐ形ＡｌＧａＮ層
２００ サファイア基板
２０１ ＡｌＮ低温緩衝層
２０２ ｎ形ＧａＮ層
２０３ ＧａＩｎＮ超格子構造層
２０４ ｎ形ＧａＮ層
２０５ ＧａＮ／ＧａＩｎＮ量子井戸構造層
２０６ ｎ形ＧａＮ層
２０７ ｐ形ＡｌＧａＮ層
２０８ ｐ形ＧａＮ層
３０２，４０２ ｎ形オーミック電極
３０１，４０１ ｐ形オーミック電極

Claims (1)

  1. サファイア基板の（０００１）面（Ｃ面）上に、基板との接合部を六方晶からなる単結晶層とするＡｌ X Ｇａ Y Ｎ低温緩衝層を２５０℃以上５００℃以下の成長温度、毎分１nm以上で３nm以下の成長速度で形成させることにより、低温緩衝層の内部にアズ−グローン状態で含まれている単結晶層が、サファイア基板の（０００１）底面格子の［２．−１．−１．０．］方向に、［２．−１．−１．０．］方向を平行とする六方晶のアルミニウム（Ａｌ）をガリウム（Ｇａ）より主体的に含むＡｌ X Ｇａ Y Ｎ（０．５＜Ｘ≦１，Ｘ＋Ｙ＝１）結晶から１nm以上の層厚で構成されるようにした後、緩衝層上に活性層として窒化ガリウム（ＧａＮ）系半導体層を形成することを特徴とする窒化ガリウム系半導体積層構造体の製造方法。
JP2005149233A 2004-05-27 2005-05-23 窒化ガリウム系半導体積層構造体の製造方法 Active JP4652888B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005149233A JP4652888B2 (ja) 2004-05-27 2005-05-23 窒化ガリウム系半導体積層構造体の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004157132 2004-05-27
JP2005149233A JP4652888B2 (ja) 2004-05-27 2005-05-23 窒化ガリウム系半導体積層構造体の製造方法

Publications (2)

Publication Number Publication Date
JP2006013467A JP2006013467A (ja) 2006-01-12
JP4652888B2 true JP4652888B2 (ja) 2011-03-16

Family

ID=37667818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005149233A Active JP4652888B2 (ja) 2004-05-27 2005-05-23 窒化ガリウム系半導体積層構造体の製造方法

Country Status (7)

Country Link
US (1) US7772599B2 (ja)
EP (1) EP1756854A4 (ja)
JP (1) JP4652888B2 (ja)
KR (1) KR100903782B1 (ja)
CN (1) CN100524625C (ja)
TW (1) TWI289941B (ja)
WO (1) WO2005117078A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214384A (ja) * 2006-02-09 2007-08-23 Rohm Co Ltd 窒化物半導体素子
US9012253B2 (en) 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP5251893B2 (ja) * 2010-01-21 2013-07-31 日立電線株式会社 導電性ｉｉｉ族窒化物結晶の製造方法及び導電性ｉｉｉ族窒化物基板の製造方法
JP4865047B2 (ja) 2010-02-24 2012-02-01 株式会社東芝 結晶成長方法
JP5238867B2 (ja) * 2011-11-08 2013-07-17 株式会社東芝 半導体発光素子の製造方法
TWI482276B (zh) * 2012-10-12 2015-04-21 Ind Tech Res Inst 氮化物半導體結構
CN104638068B (zh) * 2013-11-07 2018-08-24 上海蓝光科技有限公司 一种用于ⅲ-ⅴ族氮化物生长的衬底结构及其制备方法
TW201530806A (zh) * 2014-01-29 2015-08-01 Rigidcrystal Technology Co Ltd 發光元件
WO2016086028A1 (en) 2014-11-24 2016-06-02 The Board Of Regents Of The University Of Oklahoma Surgical cleaning tool, system, and method
US11280027B2 (en) 2017-12-21 2022-03-22 Panasonic Intellectual Property Management Co., Ltd. Composite nitride-based film structure and method for manufacturing same
JP6998798B2 (ja) * 2018-03-02 2022-01-18 株式会社サイオクス ＧａＮ積層体およびその製造方法
CN108808446B (zh) * 2018-06-27 2020-11-27 潍坊华光光电子有限公司 一种具有位错折断结构的GaN基激光器外延结构及其生长方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321905A (ja) * 1997-05-21 1998-12-04 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子
JPH11224859A (ja) * 1998-02-05 1999-08-17 Sanyo Electric Co Ltd 窒化ガリウム系化合物半導体のドーピング方法および半導体素子の製造方法
JP2000252219A (ja) * 1999-03-02 2000-09-14 Nichia Chem Ind Ltd ＧａＮ基板の製造方法
JP2002075873A (ja) * 2000-08-25 2002-03-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子
JP2003023220A (ja) * 2001-07-06 2003-01-24 Toshiba Corp 窒化物半導体素子

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0281484A (ja) 1988-09-16 1990-03-22 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体発光素子
JP2809691B2 (ja) 1989-04-28 1998-10-15 株式会社東芝 半導体レーザ
JP3466314B2 (ja) 1994-02-28 2003-11-10 京セラ株式会社 単結晶育成用基体
JP3700283B2 (ja) 1996-10-02 2005-09-28 昭和電工株式会社 窒化物化合物半導体素子
JP3752810B2 (ja) 1997-11-26 2006-03-08 昭和電工株式会社 エピタキシャルウェハおよびその製造方法並びに半導体素子
JP3257976B2 (ja) 1997-12-25 2002-02-18 昭和電工株式会社 窒化物半導体発光素子
JP3201475B2 (ja) * 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US6430202B1 (en) * 1999-04-09 2002-08-06 Xerox Corporation Structure and method for asymmetric waveguide nitride laser diode
TW546859B (en) 2002-09-20 2003-08-11 Formosa Epitaxy Inc Structure and manufacturing method of GaN light emitting diode
JP4738748B2 (ja) 2004-02-05 2011-08-03 日本碍子株式会社 Ｉｉｉ族窒化物単結晶の作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321905A (ja) * 1997-05-21 1998-12-04 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子
JPH11224859A (ja) * 1998-02-05 1999-08-17 Sanyo Electric Co Ltd 窒化ガリウム系化合物半導体のドーピング方法および半導体素子の製造方法
JP2000252219A (ja) * 1999-03-02 2000-09-14 Nichia Chem Ind Ltd ＧａＮ基板の製造方法
JP2002075873A (ja) * 2000-08-25 2002-03-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子
JP2003023220A (ja) * 2001-07-06 2003-01-24 Toshiba Corp 窒化物半導体素子

Also Published As

Publication number Publication date
US20080067522A1 (en) 2008-03-20
TWI289941B (en) 2007-11-11
WO2005117078A1 (en) 2005-12-08
KR100903782B1 (ko) 2009-06-19
CN1989595A (zh) 2007-06-27
CN100524625C (zh) 2009-08-05
EP1756854A4 (en) 2010-08-25
US7772599B2 (en) 2010-08-10
EP1756854A1 (en) 2007-02-28
KR20070034000A (ko) 2007-03-27
JP2006013467A (ja) 2006-01-12
TW200603445A (en) 2006-01-16

Similar Documents

Publication Publication Date Title
JP4652888B2 (ja) 窒化ガリウム系半導体積層構造体の製造方法
JP5491065B2 (ja) ウエハ生産物を作製する方法、及び窒化ガリウム系半導体光素子を作製する方法
JP4189386B2 (ja) 窒化物半導体結晶層の成長方法および窒化物半導体発光素子の製法
TWI352436B (ja)
TWI408733B (zh) Ｉｉｉ族氮化物化合物半導體發光元件之製造方法、及ｉｉｉ族氮化物化合物半導體發光元件、以及燈
US9190268B2 (en) Method for producing Ga-containing group III nitride semiconductor
WO2003072856A1 (fr) Procede de production de semi-conducteur a base d&#39;un compose nitrure du groupe iii
KR20090057453A (ko) Ⅲ족 질화물 화합물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 화합물 반도체 발광 소자, 및 램프
JP2016100363A (ja) 窒化物半導体素子及びその製造方法
JP2010073750A (ja) 酸化亜鉛系半導体の成長方法及び半導体発光素子の製造方法
JP6925141B2 (ja) 半導体基板、半導体発光素子および灯具
JP2004146424A (ja) Ｉｉｉ族窒化物半導体素子、その製造方法および発光ダイオード
JP2004063819A (ja) 結晶成長基板及び半導体発光素子の製造方法
US7759149B2 (en) Gallium nitride-based semiconductor stacked structure
JP2009231609A (ja) 半導体発光素子の製造方法
JP2006024903A (ja) 窒化ガリウム系半導体積層構造体
US10763395B2 (en) Light emitting diode element and method for manufacturing same
JP2007103955A (ja) 窒化物半導体素子および窒化物半導体結晶層の成長方法
JP3592616B2 (ja) Ｉｉｉ族窒化物半導体発光素子
JP2006135268A (ja) 半導体装置およびその製造方法
JP3928536B2 (ja) リン化硼素単結晶基板の製造方法
KR101505117B1 (ko) 3족 질화물 반도체 적층체
JP2002203798A (ja) ｐ型窒化物半導体及びその製造方法
JP4987240B2 (ja) 化合物半導体素子、化合物半導体素子の製造方法、ダイオード素子
JP2014123765A (ja) ウエハ生産物、窒化ガリウム系半導体光素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101214

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101216

R150 Certificate of patent or registration of utility model

Ref document number: 4652888

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131224

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131224

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350