KR100921789B1 - 화합물 반도체 기판 제조 방법 - Google Patents

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Abstract

질화 갈륨과 같은 화합물 반도체 기판 제조 방법을 제공한다. 본 발명에 따른 화합물 반도체 기판의 제조 방법은, 기판 상에 다수의 구형의 볼을 코팅하는 단계; 상기 구형의 볼이 코팅된 기판 상에 화합물 반도체 에피층을 성장시키며 상기 구형의 볼 하부에 보이드를 형성하는 단계; 및 상기 보이드를 따라 상기 기판과 상기 화합물 반도체 에피층이 자가분리(self-split)되도록 상기 화합물 반도체 에피층이 성장된 기판을 냉각하는 단계를 포함한다. 구형의 볼 처리는 전위 감소 효과 기능을 한다. 또한, 자가분리를 이용하므로 기판과 화합물 반도체 에피층 분리에 레이저 리프트-오프(lift-off) 공정을 적용하지 않아도 된다.

Description

화합물 반도체 기판 제조 방법 {Method for preparing compound semiconductor substrate}
본 발명은 질화 갈륨(GaN) 또는 갈륨과 다른 금속의 혼합 질화물로 된 화합물 반도체층, 및 그 형성방법에 관한 것이다. 본 발명은 또한 이러한 층을 포함하는 전자 또는 광전자 소자 제조에 이용할 수 있는 기판 제조 방법에 관한 것이다. 본 발명의 기술분야는 기판 위에 고품질의 화합물 반도체층을 형성하는 것으로 넓게 정의될 수 있고, 보다 상세하게는 기판과 화합물 반도체층을 분리하여 프리 스탠딩(free standing) 화합물 반도체 기판을 제조하는 방법에 관한 것으로 정의될 수 있다.
주기율표 상의 Ⅲ 내지 Ⅴ족 원소들의 질화물계 반도체 물질들은 이미 전자 및 광전자 분야에서 중요한 위치를 점유하고 있으며, 이러한 분야는 앞으로 크게 중요해질 것이다. 이러한 질화물계 반도체 물질의 응용분야는 실제적으로 레이저 다이오드(LD)에서부터 고주파수 및 고온에서 작동할 수 있는 트랜지스터에 이르기까지의 넓은 영역을 커버한다. 그리고, 자외선 광검출기, 탄성 표면파 소자 및 발광 다이오드(LED)를 포함한다.
예를 들어, 질화 갈륨은 청색 LED 또는 고온 트랜지스터의 응용에 적합한 물질로 알려져 있지만, 이에 한정되지 않는 마이크로 전자 소자용으로 폭넓게 연구되고 있다. 또한, 여기에서 쓰인 바와 같이, 질화 갈륨은 질화 알루미늄 갈륨(AlGaN), 질화 인듐 갈륨(InGaN) 및 질화 알루미늄 인듐 갈륨(AlInGaN)과 같은 질화 갈륨 합금을 포함한다는 것을 알 수 있을 것이다.
질화 갈륨 마이크로 전자 소자의 제조에 있어서 주요한 기술은 결함 밀도(defect density)가 낮은 질화 갈륨층을 성장시키는 것이다. 결함 밀도를 발생시키는 원인의 하나는 질화 갈륨층이 성장되는 기판이라고 알려져 있다. 그러나, 이러한 소자들에서, 결함 없는 질화 갈륨층의 성장을 위해 적합한 질화 갈륨 성장용 기판 또는 질화 갈륨 기판을 제조하는 것은 용이하지 않다. 질화 갈륨 고체는 가열하더라도 용융이 잘 되지 않기 때문에 융액으로부터 결정 성장시키는 통상의 초크랄스키법 등으로는 기판 제조를 위한 단결정을 만들 수 없다. 초고압을 인가하여 가열하면 융액을 만들 수 있을지는 모르지만 양산 측면에서 적용하기 곤란한 면이 있다.
따라서, 이러한 소자들에서, 질화 갈륨층의 성장을 위해 가장 빈번히 사용되는 기판은 사파이어, 실리콘 카바이드(SiC), 실리콘과 같은 이종 기판이다. 그런데, 이들 기판 물질은 질화 갈륨과의 격자불일치와 열팽창계수의 차이가 있기 때문에, 이들 기판에 성장시킨 질화 갈륨층은 많은 전위(dislocation)를 가지고 이에 따른 크랙(crack) 발생 및 휘어짐(bending)이 문제가 된다. 이러한 문제를 최소화시키기 위하여 질화 갈륨층 성장 전에 기판 상부에 다양한 완충층을 만들어 주거나 에피택셜 횡방향 과도성장, 즉 ELO(Epitaxial Lateral Overgrowth) 방법을 이용하고 있다.
종래의 ELO 방법은 스트라이프 형태의 SiO2 마스크를 사용하여, 기판과 질화 갈륨 사이에 존재하는 격자불일치와 열팽창계수 차이에 의한 응력 발생을 감소시킨다. 종래 ELO 방법을 적용한 질화 갈륨 성장용 기판의 단면도인 도 1을 참조하여 종래 ELO 방법에 대해 설명한다.
종래 ELO 방법에서는 성장로에서 기판(1) 상에 질화 갈륨층(2)을 성장시킨 후, 질화 갈륨층(2)이 성장된 기판(1)을 성장로에서 꺼낸다. 다음, 기판(1)을 증착장비에 장입하여 질화 갈륨층(2) 상에 SiO2 박막을 증착하고, SiO2 박막이 증착된 기판(1)을 증착장비에서 꺼낸다. 사진 식각 기법을 이용하여 SiO2 박막을 패터닝하여 SiO2 마스크(3)를 형성한 후에, 이를 다시 성장로에 장입하여 ELO 질화 갈륨층(4)을 성장시킨다.
ELO 질화 갈륨층(4) 중 SiO2 마스크(3) 위로 횡방향 성장된 부분은 종방향으로 성장된 부분에 비하여 전위 등의 결함이 전파되지 않아 고품질을 가지게 되므로, SiO2 마스크(3) 위의 횡방향 성장된 ELO 질화 갈륨층(4)에 소자를 형성하면 우수한 특성을 얻을 수 있게 되는 것이다.
그러나, 이러한 ELO 방법은 상술한 바와 같은 복잡한 공정, 즉 SiO2 마스크 형성이라는 공정에 따른 추가적인 외부 공정이 필요하게 되고, 공정 시간이 오래 걸리며 비용이 증가하는 문제가 있다. 또한 현재는 ELO의 기능 개선 및 추가를 위해 SiO2 마스크를 다층으로 형성함에 따라 SiO2 마스크 형성 공정 및 질화 갈륨층 성장 공정이 SiO2 마스크 수에 비례하여 증가함으로 인해, 그 비용 및 공정 복잡도는 더욱 높아지고 있으며, 시간적, 경제적 손실을 야기할 뿐만 아니라, 공정의 복잡성으로 인해 수율 저하도 예상되고 있다.
대한민국 공개특허 제2004-0078208호는 이러한 ELO 대신에 사파이어 기판과 질화 갈륨층의 접합 면적을 줄일 수 있는 홈들을 사파이어 기판과 접합되는 질화 갈륨층에 형성하여 질화 갈륨 기판을 제조하는 방법을 제안하고 있다. 상기 공개특허에서는 사파이어 기판의 상부와 하부에 질화 갈륨 에피층을 성장시킨다. 이 경우 1차적으로 사파이어 기판의 상부에 질화 갈륨 에피층을 성장시킨 후 사파이어 기판을 장비에서 꺼내어 다시 뒷면에 질화 갈륨 에피층을 2차적으로 성장시켜야 한다. 그리고, 하부에 포토리소그래피 공정을 통한 마스크 패턴 작업을 진행하여 하부의 질화 갈륨 에피층을 식각하여 복수개의 홈들을 형성한 후, 여기에 레이저광을 조사하여 복수개의 홈들에 대응되는 상부의 질화 갈륨 에피층을 식각함으로써 보이드(void) 형식의 홈을 사파이어 기판 상부에 제작한다. 이 홈을 이용하여 제3의 질화 갈륨 에피층을 성장시킨다.
상기 공개특허는 사파이어 기판과 질화 갈륨층의 접촉이 차단된 홈을 형성하여 제3의 질화 갈륨 에피층을 성장시킴으로써, 홈 상부에 형성된 질화 갈륨층에는 전위 발생이 감소하고, 홈은 성장 온도에서 상온으로 온도가 내려가면서 열팽창계 수의 차이로 인해 발생되는 크랙과 휘어짐을 감소시키는 효과가 있다고 하나, 사파이어 기판의 상부 및 하부에 질화 갈륨층을 성장시켜야 하고 마스크 패턴 공정을 진행하여야 하며 홈을 형성하기 위한 레이저 조사를 실시하여야 하므로 이에 따른 시간 손실 및 경제적 부담이 크게 작용하는 단점이 있다.
뿐만 아니라, 사파이어 기판 위에 질화 갈륨 에피층을 성장시킨 후 기판 자체를 제거하여 질화 갈륨 에피층을 프리 스탠딩 질화 갈륨 기판으로 사용하는 경우, 사파이어 기판과 질화 갈륨 에피층의 분리는 레이저 리프트-오프(lift-off)라는 별도의 과정을 거쳐야 한다. 이에 그 비용이 많이 들고 사파이어 기판 분리시에 가해지는 열로 인해 질화 갈륨 에피층에 크랙이나 휘어짐 등의 결함이 발생하기 쉬워 수율이 낮다. 실리콘 기판을 이용한 경우 연마나 화학적 에칭에 의해 쉽게 제거할 수는 있으나 실리콘 기판 위에 질화 갈륨 에피층을 고품질로 형성하는 것이 어려워 ELO 등의 방법을 적용해야만 하는 등 역시 한계가 있다.
양질의 질화 갈륨 기판 제조를 위하여 이용되는 마스크 패턴 공정은 전위 감소 효과가 좋은 장점을 갖추고 있으나 시간이나 경제적 부담이 크다.
본 발명이 해결하고자 하는 과제는 기존의 마스크 패턴 공정과 동일하거나 우월한 효과를 나타낼 수 있으면서 질화 갈륨과 같은 화합물 반도체 성장 공정의 단순화 및 비용 절감을 실현할 수 있는 화합물 반도체 기판 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명에 따른 화합물 반도체 기판의 제조 방법은, 기판 상에 다수의 구형의 볼을 코팅하는 단계; 상기 구형의 볼이 코팅된 기판 상에 화합물 반도체 에피층을 성장시키며 상기 구형의 볼 하부에 보이드를 형성하는 단계; 및 상기 보이드를 따라 상기 기판과 상기 화합물 반도체 에피층이 자가분리(self-split)되도록 상기 화합물 반도체 에피층이 성장된 기판을 냉각하는 단계를 포함한다.
이 때, 상기 냉각하는 단계 이후에 상기 구형의 볼을 제거하는 단계를 더 포함할 수 있다.
본 발명에 따른 화합물 반도체 기판의 다른 제조 방법은, 기판 상에 다수의 구형의 볼을 코팅하는 단계; 상기 구형의 볼이 코팅된 기판 상에 상기 구형의 볼 크기보다 작은 두께로 제1 화합물 반도체 에피층을 성장시키는 단계; 상기 제1 화합물 반도체 에피층이 성장된 기판으로부터 상기 구형의 볼을 제거하여 보이드를 형성하는 단계; 상기 보이드를 함유하는 상기 제1 화합물 반도체 에피층 상에 제2 화합물 반도체 에피층을 성장시키는 단계; 및 상기 보이드를 따라 상기 제2 화합물 반도체 에피층과 상기 제1 화합물 반도체 에피층이 자가분리되도록 상기 제1 및 제2 화합물 반도체 에피층이 성장된 기판을 냉각하는 단계를 포함한다.
본 발명에 있어서, 상기 구형의 볼은 실리카 볼, 사파이어 볼, 지르코니아 볼 또는 이트리아-지르코니아 볼일 수 있다. 상기 화합물 반도체는 질화 갈 륨(GaN), 질화 알루미늄(AlN), 질화 인듐(InN), 또는 이들의 조합(Ga1-xAl1-yIn1-zN, 0≤x, y, z≤1)을 포함할 수 있고, 상기 기판은 사파이어, SiC, 또는 실리콘으로 이루어질 수 있다.
본 발명에 따르면, 기판 표면에 구형의 볼을 코팅하여 화합물 반도체 에피층을 성장시킨다. 구형의 볼은 전위를 감소시켜 양질의 화합물 반도체 에피층을 성장시킬 수 있으며 그 하부에 보이드를 형성하게 한다. 성장 온도로부터의 냉각과정 중 구형의 볼에 하부에 형성된 보이드는 기판과 화합물 반도체 에피층을 자가분리시킨다. 이에 따라 레이저 리프트-오프와 같은 별도의 분리 단계를 거칠 필요없이 양질의 화합물 반도체 기판이 제조된다. 종래에 비해 공정 시간이 단축되며 비용이 절감되고, 단순한 공정을 통해 수율 증가를 도모할 수 있다.
이하 첨부한 도면을 참조하여 본 발명에 관한 바람직한 실시예를 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위해 과장되었으며, 도면 상에서 동일한 부호는 동일한 요소를 가리킨다.
본 발명은 기판에 구형의 볼을 처리하는 데에 특징이 있는데, 구형의 볼 처리는 기존의 마스크 패턴 공정에서와 같거나 더 우월한 전위 감소 효과 기능을 한다. 또한, 구형의 볼은 기판과 화합물 반도체 에피층 사이에 보이드 발생을 가져와 이러한 보이드를 따라 기판과 화합물 반도체 에피층을 자가분리할 수 있다.
(실시예)
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 화합물 반도체 기판 제조방법을 설명하기 위한 도면들이다. 도 2의 (a) 및 도 3 내지 도 5는 단면도이고, 도 2의 (b)는 평면도이다.
먼저 도 2를 참조하면, 기판(10)과 다수의 구형의 볼(20)을 준비하여, 기판(10) 상에 다수의 구형의 볼(20)을 코팅한다.
기판(10)은 사파이어, SiC, 또는 실리콘과 같은 기판일 수 있다. 그밖에도 화합물 반도체 에피층을 성장시킬 수 있는 통상의 반도체 재료 기판이면 이용할 수 있다. 예컨대, GaAs 단결정, 스피넬 단결정, InP 단결정, SiC 단결정, GaN 단결정, 혹은 그들의 단결정 표면에 얇은 GaN의 완충층을 형성한 것도 가능하다. 각각의 재료는 장단점이 있으므로 요구되는 조건에 따라 적절히 선택하도록 한다. 예를 들어, 대면적이 요구되는 경우에는 실리콘을 이용한다.
구형의 볼(20)은 실리카(SiO2) 볼, 사파이어(Al2O3) 볼, 지르코니아(ZrO2) 볼 또는 이트리아-지르코니아(Y2O3-ZrO2) 볼과 같은 금속 산화물의 볼일 수 있다. 구형의 볼 물질은 후술할 화합물 반도체 에피층(30) 성장 온도에서도 기판(10)이나 화 합물 반도체 에피층(30)과 반응을 하지 않는 안정한 산화물 계열로 선택함이 바람직하며, 이러한 구형의 볼(20)은 다양한 재료로 만들거나 구입하여 이용할 수 있다. 구형의 볼(20)의 크기(지름)는 수 nm에서 수십 um까지 다양하게 선택할 수 있다. 크기나 제조 및 제거의 용이성의 측면에서 실리카 볼인 것이 바람직하다. 실리카 볼의 제조는 예컨대 본 출원인의 2005년 3월 9일자 출원 제2005-0019605호를 참고할 수 있다.
구형의 볼(20)은 적당한 용매에 분산시켜 기판(10) 상에 드롭(drop), 딥 코팅(dip coating), 스핀 코팅(spin coating) 등과 같은 간단한 방법에 의해 코팅할 수 있다. 필요한 경우 용매의 휘발을 위해 건조 단계를 거칠 수 있다. 용매에의 구형의 볼(20) 로딩(loading) 밀도, 코팅 두께, 코팅 횟수 등을 조절하면 기판(10) 상 구형의 볼(20) 밀도를 조절할 수 있다.
다음으로 도 3에서와 같이, 구형의 볼(20)이 코팅된 기판(10)을 성장로에 장입하여 기판(10) 상에 화합물 반도체 에피층(30)을 성장시킨다. 이 때, 화합물 반도체 에피층(30)은 구형의 볼(20) 크기보다 큰 두께로 성장시킨다. 즉, 화합물 반도체 에피층(30) 안으로 구형의 볼(20)이 모두 들어가 표면에서 보이지 않도록 성장시키며, 최종적으로는 화합물 반도체 기판이 될 부분이므로 원하는 기판 두께를 고려하여 성장시키도록 한다.
화합물 반도체 에피층(30)을 성장시키는 단계는, 유기금속 화학증착법(MOCVD), 분자빔 에피 박막 증착법(Molecular Beam Epitaxy; MBE) 또는 HVPE법(Hydride Vapor Phase Epitaxy) 등의 방법을 이용해 수행할 수 있다. 그리고, 화 합물 반도체 에피층(30)은 질화 갈륨(GaN), 질화 알루미늄(AlN), 질화 인듐(InN), 또는 이들의 조합(Ga1-xAl1-yIn1-zN, 0≤x, y, z≤1)을 포함할 수 있다. 즉, 질화 알루미늄 갈륨(AlGaN), 질화 인듐 갈륨(InGaN) 및 질화 알루미늄 인듐 갈륨(AlInGaN)과 같은 질화 갈륨 합금을 포함한다.
예를 들어 MOCVD를 이용하여 질화 갈륨 에피층을 성장시키는 경우, 기판(10) 표면에 Ga를 포함하는 MO(metal organic) 소스, 예컨대 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa) 또는 GaCl3 등과 질소 포함 가스, 예컨대 N2나 NH3 또는 터셔리뷰틸아민(Tertiarybutylamine(N(C4H9)H2)을 공급할 수 있다. HVPE법을 이용하여 질화 갈륨 에피층을 성장시키는 경우, 성장로 안에 Ga 금속을 수납한 용기를 배치해 두고, 상기 용기 주위에 설치한 히터로 가열하여 Ga 융액을 만든다. Ga 융액과 HCl을 반응시켜 GaCl 가스를 만든다. 이러한 GaCl 가스와 NH3를 반응시키면 질화 갈륨이 형성된다.
구형의 볼(20)은 기판(10) 표면을 전부 덮고 있지는 않으므로 구형의 볼(20)은 종래 마스크 패턴과 같은 기능을 한다. 즉, 화합물 반도체 에피층(30)은 기판(10) 표면이 일부 노출된 곳에서부터 선택적으로 성장되며, 이 후 ELO에 의해 구형의 볼(20) 상에서 서로 붙게 되며, 그 이후는 수직 성장만이 이루어진다. 이렇게 구형의 볼(20)은 전위가 벤딩(bending)되도록 하여 화합물 반도체 에피층(30)의 광학적 특성과 결정학적 특성을 향상시킨다. 그리고, 구형의 볼(20) 하부에는 보이드(35)가 형성된다.
화합물 반도체 에피층(30)의 성장 온도는 1000℃ 내외의 고온이다. 성장로에서 화합물 반도체 에피층(30)이 성장된 기판(10)을 반출하기 위해서는 그보다 저온, 예컨대 상온으로 냉각하는 과정이 반드시 수반된다. 이러한 냉각 과정 중 보이드(35) 부분에 응력이 집중되어 취약한 계면을 형성하므로, 도 4에서와 같이 기판(10)과 화합물 반도체 에피층(30)이 보이드(35)를 따라 분리되기 쉽다. 냉각 이후 완전히 분리된 상태가 아니더라도 매우 작은 기계적인 힘(예컨대 작업자가 분리시키는 것)을 가하여 분리시킬 수 있는 상태가 되는 것이다. 이처럼, 본 발명은 기판(10)과 화합물 반도체 에피층(30) 사이의 자가분리를 이용하며, 기존과 같은 별도의 레이저 리프트-오프는 필요하지 않다.
이 때, 구형의 볼(20)은 화합물 반도체 에피층(30)과 기판(10) 모두로부터 박리될 수도 있으나, 일부는 기판(10) 상에 남고 일부는 화합물 반도체 에피층(30) 상에 남거나, 전부 화합물 반도체 에피층(30) 상에 남을 수 있다. 따라서, 화합물 반도체 에피층(30) 부분만을 화합물 반도체 기판으로 사용하기 위해서는 화합물 반도체 에피층(30) 상에 남아있는 구형의 볼(20)을 제거하는 단계를 더 필요로 할 수 있다. 앞에서 예로 든 구형의 볼 물질들은 접착력이 그렇게 크지는 않으므로 초음파 세정이나 메가소닉 세정과 같은 기계적인 떨굼으로 쉽게 박리되어 나갈 수 있으며, 화학적 에칭 등에 의해서도 간단히 제거될 수 있다. 특히, 실리카 볼의 경우 HF 희석액에 담그면 쉽게 화학적 에칭된다. 구형의 볼(20)이 제거된 이후의 화합물 반도체 에피층(30) 표면은 미세한 요철이 남아 있게 되므로, 적절한 연마 공정을 통해 가공을 하면 도 5에 도시한 바와 같은 화합물 반도체 기판(30')을 최종적으로 얻을 수 있게 된다. 예컨대 화합물 반도체 에피층(30)으로 질화 갈륨을 성장시킨 경우에는 질화 갈륨 기판을, 질화 알루미늄을 성장시킨 경우에는 질화 알루미늄 기판을 얻게 된다.
이와 같이 본 발명에 따르면, 간단한 방법으로 구형의 볼 처리를 함으로써 기존 사용되어 왔던 마스크 패턴 공정에 따른 시간이나 경제적 부담을 감소시키고 질화 갈륨 성장시 내부적으로 발생하는 선형 전위를 줄이는 효과 및 기판과 질화 갈륨을 분리하기 위한 별도 공정도 생략하는 효과가 있다.
한편, 화합물 반도체 에피층(30)의 품질 개선을 위해 구형의 볼(20) 코팅 공정과 화합물 반도체 에피층(30) 성장 공정을 순차적으로 반복 수행할 수도 있다. 즉, 도 3까지의 공정이 진행된 화합물 반도체 에피층(30) 상에 구형의 볼(20)을 다시 한 번 코팅한 다음, 도 3에 따른 공정을 다시 실시하는 것이다. 구형의 볼(20)이 다층으로 형성됨에 따라 화합물 반도체 에피층(30)의 전위가 1차, 2차적으로 벤딩되는 효과가 있다.
도 6은 이렇게 구형의 볼 코팅을 두 번 시행한 샘플의 단면 TEM 사진이다. 샘플은 사파이어 기판(10a) 위에 실리카 볼(20a)을 코팅한 후 질화 갈륨 에피층(30a)을 성장시키고 그 위에 다시 실리카 볼(20a)을 코팅한 후 질화 갈륨 에피층(30a)을 추가로 성장시켜 제작한 것이다.
도 6에서 보는 바와 같이, 실리카 볼(20a) 하부에는 보이드(35a)가 생성이 되었고 구형의 볼(20a)에 의해 전위(40)가 벤딩된 것을 확인할 수 있으며, 보이드(35a)를 따라 사파이어 기판(10a)과 질화 갈륨 에피층(30a)이 곧 분리될 상태에 있음을 볼 수 있다.
도 7 내지 도 10은 본 발명의 제2 실시예에 따른 화합물 반도체 기판 제조방법을 설명하기 위한 도면들이다. 도 7의 (a), 도 8의 (a), 도 9 및 도 10은 단면도이고, 도 7의 (b), 도 8의 (b)는 평면 SEM 사진이다.
먼저 제1 실시예에서 도 2를 참조하여 설명한 바와 같이 기판(10) 상에 다수의 구형의 볼(20)을 코팅한다.
다음으로 도 7에서와 같이, 구형의 볼(20)이 코팅된 기판(10)을 성장로에 장입하여 기판(10) 상에 제1 화합물 반도체 에피층(50)을 성장시킨다. 제1 화합물 반도체 에피층(50)은 구형의 볼(20) 크기보다 작은 두께로 성장시킨다. 다시 말해, 제1 화합물 반도체 에피층(50)은 다음 단계에서 구형의 볼(20)이 제거될 수 있도록 구형의 볼(20)을 완전히 덮지는 않고 구형의 볼(20)의 지름보다 작은 두께로 형성하는 것이다.
제1 화합물 반도체 에피층(50)은 기판(10)과 후속 공정에서 형성할 제2 화합물 반도체 에피층(60)과의 결정학적 차이를 줄이고 이를 통해 결정결함 밀도를 최소화할 수 있도록, 제2 화합물 반도체 에피층(60)과 결정 특성이 동일하거나 유사하여 화학적으로 안정된 물질을 사용하는 것이 바람직하다. 즉, 나중에 형성될 제2 화합물 반도체 에피층(60)과 격자상수, 열팽창계수가 동일하거나 유사한 물질을 사용하여 완충층으로서 형성한다.
제1 화합물 반도체 에피층(50)을 성장시키는 단계는, MOCVD, MBE 또는 HVPE법 등의 방법을 이용해 수행할 수 있다. 제1 화합물 반도체 에피층(50)은 질화 갈 륨, 질화 알루미늄, 질화 인듐, 또는 이들의 조합(Ga1-xAl1-yIn1-zN, 0≤x, y, z≤1)을 포함할 수 있다.
다음으로, 제1 화합물 반도체 에피층(50)이 성장된 기판(10)으로부터 구형의 볼(20)을 제거한다. 구형의 볼(20)은 앞의 제1 실시예에서 언급한 바와 같이 초음파 세정이나 메가소닉 세정, 화학적 에칭으로 쉽게 제거되며, 구형의 볼(20)이 있던 자리에는 도 8에서와 같이 거의 구형의 보이드(55)가 형성되어 기판(10) 표면이 일부 드러나게 되고, 기판(10) 상에는 보이드(55)를 함유하는 제1 화합물 반도체 에피층(50)이 남게 된다.
도 9를 참조하여, 이러한 제1 화합물 반도체 에피층(50) 상에 제2 화합물 반도체 에피층(60)을 성장시킨다. 제2 화합물 반도체 에피층(60)을 성장시키는 단계도, MOCVD, MBE 또는 HVPE법 등의 방법을 이용해 수행할 수 있다. 제2 화합물 반도체 에피층(60)은 질화 갈륨, 질화 알루미늄, 질화 인듐, 또는 이들의 조합(Ga1-xAl1-yIn1-zN, 0≤x, y, z≤1)을 포함할 수 있다. 제2 화합물 반도체 에피층(60)은 최종적으로 화합물 반도체 기판이 될 부분이므로 적절한 두께로 성장시키도록 한다.
제2 화합물 반도체 에피층(60)은 제1 화합물 반도체 에피층(50) 상부에서 성장되면서 측면 방향으로 서로 붙고, 원하는 두께에 이를 때까지 계속 성장시키면, 보이드(55)를 빈 공간으로 남기고 제1 화합물 반도체 에피층(50) 상에 연결된 형태의 제2 화합물 반도체 에피층(60)을 이룬다.
제2 화합물 반도체 에피층(60)의 성장 온도는 1000℃ 내외의 고온이다. 성장 로에서 제2 화합물 반도체 에피층(60)이 성장된 기판(10)을 반출하기 위해서는 그보다 저온으로 냉각하는 과정이 반드시 수반된다. 이러한 냉각 과정 중 보이드(55) 부분에 응력이 집중되어 취약한 계면을 형성하므로, 도 10에서와 같이 기판(10), 제1 화합물 반도체 에피층(50)과 제2 화합물 반도체 에피층(60)이 보이드(55)를 따라 분리된다. 냉각 이후 완전히 분리된 상태가 아니더라도 매우 작은 기계적인 힘을 가하여 분리시킬 수 있는 상태가 되는 것이다. 이처럼, 자가분리를 이용하여 제2 화합물 반도체 에피층(60)으로 이루어진 화합물 반도체 기판을 얻을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 본 발명의 실시예들은 예시적이고 비한정적으로 모든 관점에서 고려되었으며, 이는 그 안에 상세한 설명 보다는 첨부된 청구범위와, 그 청구범위의 균등 범위와 수단내의 모든 변형예에 의해 나타난 본 발명의 범주를 포함시키려는 것이다.
도 1은 종래 ELO 방법을 적용한 질화 갈륨 성장용 기판의 단면도,
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 화합물 반도체 기판 제조방법을 설명하기 위한 도면들,
도 6은 구형의 볼 코팅을 두 번 시행한 샘플의 단면 TEM 사진,
도 7 내지 도 10은 본 발명의 제2 실시예에 따른 화합물 반도체 기판 제조방법을 설명하기 위한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
10...기판 20...구형의 볼
30...화합물 반도체 에피층 35, 55...보이드
40...전위 50...제1 화합물 반도체 에피층
60...제2 화합물 반도체 에피층

Claims (7)

  1. 기판 상에 다수의 구형의 볼을 코팅하는 단계;
    상기 구형의 볼이 코팅된 기판 상에 화합물 반도체 에피층을 성장시키며 상기 구형의 볼 하부에 보이드를 형성하는 단계; 및
    상기 보이드를 따라 상기 기판과 상기 화합물 반도체 에피층이 자가분리(self-split)되도록 상기 화합물 반도체 에피층이 성장된 기판을 냉각하는 단계를 포함하는 화합물 반도체 기판 제조방법.
  2. 제1항에 있어서, 상기 냉각하는 단계 이후에 상기 구형의 볼을 제거하는 단계를 더 포함하는 것을 특징으로 하는 화합물 반도체 기판 제조방법.
  3. 기판 상에 다수의 구형의 볼을 코팅하는 단계;
    상기 구형의 볼이 코팅된 기판 상에 상기 구형의 볼 크기보다 작은 두께로 제1 화합물 반도체 에피층을 성장시키는 단계;
    상기 제1 화합물 반도체 에피층이 성장된 기판으로부터 상기 구형의 볼을 제거하여 보이드를 형성하는 단계;
    상기 보이드를 함유하는 상기 제1 화합물 반도체 에피층 상에 제2 화합물 반도체 에피층을 성장시키는 단계; 및
    상기 보이드를 따라 상기 제2 화합물 반도체 에피층과 상기 제1 화합물 반도 체 에피층이 자가분리(self-split)되도록 상기 제1 및 제2 화합물 반도체 에피층이 성장된 기판을 냉각하는 단계를 포함하는 화합물 반도체 기판 제조방법.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 구형의 볼은 실리카 볼, 사파이어 볼, 지르코니아 볼 또는 이트리아-지르코니아 볼인 것을 특징으로 하는 화합물 반도체 기판 제조방법.
  5. 제2항 또는 제3항에 있어서, 상기 구형의 볼은 실리카 볼이고 상기 구형의 볼은 화학적 에칭에 의해 제거하는 것을 특징으로 하는 화합물 반도체 기판 제조방법.
  6. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 화합물 반도체는 질화 갈륨(GaN), 질화 알루미늄(AlN), 질화 인듐(InN), 또는 이들의 조합(Ga1-xAl1-yIn1-zN, 0≤x, y, z≤1)을 포함하는 것을 특징으로 하는 화합물 반도체 기판 제조방법.
  7. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 기판은 사파이어, SiC, 또는 실리콘으로 이루어진 것을 특징으로 하는 화합물 반도체 기판 제조방법.
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