JP2015097265A - Ｉｉｉ−ｖ族材料の選択エリア成長用のエピ基板およびｉｉｉ−ｖ族材料をシリコン基板上に製造する方法 - Google Patents

Ｉｉｉ−ｖ族材料の選択エリア成長用のエピ基板およびｉｉｉ−ｖ族材料をシリコン基板上に製造する方法 Download PDF

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Abstract

【課題】ＩＩＩ−Ｖ族材料層の選択エリア成長を伴う、結晶欠陥無しのシリコン基板を製造するための方法を提供する。
【解決手段】シリコン基板（１０１）が用意され、第１層（１０４）がシリコン基板（１０１）の上に形成され、第１層（１０４）は、シリコン基板（１０１）を選択的に露出するようにパターン化される。ＩＩＩ−Ｖ族材料層（１０３）が、パターン化した第１層（１０４）およびシリコン基板（１０１）の露出したエリアの上に形成される。ＩＩＩ−Ｖ族材料層（１０３）は、化学機械研磨（ＣＭＰ）を施して第１層（１０４）を露出させ、これによりシリコン基板（１０１）の上にデバイス層を成長させるのに適した複数のエリア（１０６）を形成する。
【選択図】図３

Description

本発明は、一般にはシリコン基板に関し、特にＩＩＩ−Ｖ族材料を選択エリアに成長させるためのシリコン基板に関する。本発明は、特に照明およびパワーエレクトロニクス用途での使用のためのＩＩＩ−Ｖ族材料の選択エリア成長を備えたエピ基板(episubstrate)に関する。
シリコン基板は、例えば、低コスト、大きなウエハサイズ、比較的高い熱伝導率およびより高い電気伝導率などの性質についてよく知られている。多様化した電子回路と集積化するシリコンの能力は、照明およびパワーエレクトロニクス用途などの分野における利用に適したものにする。さらに、シリコン基板と関連した上述した有利な性質は、エピタキシーでの利用に適したものにする。
さらに、シリコン基板は、窒化物層、例えば、窒化ガリウム層、窒化アルミニウムガリウム層、窒化インジウム層などのエピタキシャル成長に利用される。しかしながら、シリコン基板上での連続した窒化物層の成長が、シリコン基板および窒化物層の格子定数と熱膨張係数の差に起因して結晶欠陥の発生をもたらす。
シリコン基板および窒化物層の熱膨張係数の差は、窒化物層の形成の際、引張応力の発生を生じさせ、続いて窒化物層の格子構造を引いたり引き寄せたりして、窒化物層内にクラックを形成する。窒化物層内に形成されたクラックは、結晶欠陥として考えられ、半導体デバイスの性能および歩留まりを著しく減少させる。さらに、クラックの形成および存在は、半導体バンドギャップに深いセンターの形成をもたらし、基板の破損および機器の故障を引き起こす。
よって、シリコン基板上に、結晶欠陥無しのエピタキシャル構造を製造するためのニーズが存在する。また、ＩＩＩ−Ｖ族層の選択エリア成長を伴うシリコン基板を製造するためのニーズが存在しており、これにより窒化物層、例えば、ＩＩＩ−Ｖ族窒化物層内でのクラック形成を著しく減少させる。さらに、エピ基板を製造する方法についてのニーズが存在しており、これによりシリコン基板上のＩＩＩ−Ｖ族材料の製造の際、有効な応力管理のための方法を提供する。さらに、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うエピ基板を製造する方法についてのニーズが存在しており、隣接する半導体デバイス間の転位を絶滅させ、改善した結晶品質を持つ半導体層の形成を促進する。
上述した欠点、不都合および課題がここでは対処され、下記明細書を読んで研究することによって理解されるであろう。
本発明の実施形態の第１の目的は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴う、結晶欠陥無しのシリコン基板を製造するための方法を提供することである。
本発明の実施形態の他の目的は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板を製造する方法であって、ＩＩＩ−Ｖ族材料層、例えば、ＩＩＩ−Ｖ族窒化物層内のクラック形成を著しく減少させるための方法を提供することである。
本発明の実施形態のさらに他の目的は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板を製造する方法であって、シリコン基板上におけるＩＩＩ−Ｖ族窒化物層の製造プロセスの際、有効な応力管理を提供する方法を提供することである。
本発明の実施形態のさらに他の目的は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板を製造する方法であって、隣接する半導体デバイス間の転位を絶滅させ、改善した結晶品質を持つ半導体層を生成する方法を提供することである。
本発明の実施形態のさらに他の目的は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板を製造する方法であって、自己整合した個々のデバイス層の隔離(isolation)を促進する方法を提供することである。
本発明の実施形態のさらに他の目的は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板を製造する方法であって、平坦化したシリコン基板上での半導体デバイス層の成長を促進することによって、自然表面テクスチャリング(texturing)を提供する方法を提供することである。
本発明の実施形態のさらに他の目的は、化学機械研磨法を用いて、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板を製造する方法を提供することである。
本発明の実施形態のさらに他の目的は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板を製造する方法であって、第１層が最初に形成される方法を提供することである。
本発明のこれらの目的および他の目的、利点は、添付図面と関連して下記の詳細な説明から容易に明らかになるであろう。
本発明の種々の実施形態は、ＩＩＩ−Ｖ族材料層の選択エリア成長を伴うシリコン基板およびこれを製造する方法を提供する。本発明の一実施形態によれば、ＩＩＩ−Ｖ族材料・オン・シリコン基板を製造する方法が提供される。該方法によれば、シリコン基板が用意される。第１層がシリコン基板の上に形成される。第１層は、シリコン基板を選択的に露出するようにパターン化される。ＩＩＩ−Ｖ族材料層が、パターン化した第１層およびシリコン基板の露出したエリアの上に形成される。ＩＩＩ−Ｖ族材料層は、化学機械研磨を施して第１層を露出させ、これによりシリコン基板の上にデバイス層を成長させるのに適した複数のエリアを形成する。
本発明の一実施形態によれば、第１層は、誘電体材料の層である。好ましくは、この誘電体材料は、酸化シリコンまたは窒化シリコンである。
本発明の一実施形態によれば、ＩＩＩ−Ｖ族材料層は、ＩＩＩ−Ｖ族化合物窒化物の層を少なくとも含む。ＩＩＩ−Ｖ族化合物窒化物は、ＧａｘＮｙ，ＡｌｚＧａｘＮｙおよびＩｎｐＡｌｑＧａｘＮｙ（ｐ，ｑ，ｘ，ｙは、ｐ＋ｑ＋ｘ＋ｙ＝１を満たす実数）からなるグループから選択される。
本発明の一実施形態によれば、ＩＩＩ−Ｖ族材料層は、ＩＩＩ−Ｖ族化合物窒化物からなる多重層を含む。
本発明の一実施形態によれば、化学機械研磨プロセス後に、ＩＩＩ−Ｖ族材料層の露出した層は、ＧａｘＮｙ層である。
本発明の一実施形態によれば、ＩＩＩ−Ｖ族材料・オン・シリコン基板を製造する方法は、ＡｌＮバッファ層をシリコン基板上に形成することをさらに含む。ＡｌＮバッファ層は、第１層をパターン化した後、露出したシリコン基板上に形成される。
本発明の一実施形態によれば、ＩＩＩ−Ｖ族材料・オン・シリコン基板を製造する方法は、半導体層を複数のエリアに成長させて、半導体層が、隣接する半導体層と合体するまで続行し、これによりデバイス層を形成するステップをさらに含む。
本発明の一実施形態によれば、半導体層は、ＧａｘＮｙ，ＡｌｚＧａｘＮｙおよびＩｎｐＡｌｑＧａｘＮｙ（ｐ，ｑ，ｘ，ｙは、ｐ＋ｑ＋ｘ＋ｙ＝１を満たす実数）からなるグループから選択される。
本発明の一実施形態によれば、ＩＩＩ−Ｖ族材料・オン・シリコン基板が提供される。ＩＩＩ−Ｖ族材料・オン・シリコン基板は、シリコン基板を含み、パターン化した第１層がシリコン基板の上に形成される。ＩＩＩ−Ｖ族材料層が、パターン化した第１層内で、露出したシリコン基板上に形成される。
露出したシリコン基板上に形成されたＩＩＩ−Ｖ族材料層は、ＩＩＩ−Ｖ族化合物窒化物からなる少なくとも１つの層を含む。ＩＩＩ−Ｖ族化合物窒化物は、ＧａｘＮｙ，ＡｌｚＧａｘＮｙおよびＩｎｐＡｌｑＧａｘＮｙ（ｐ，ｑ，ｘ，ｙは、ｐ＋ｑ＋ｘ＋ｙ＝１を満たす実数）からなるグループから選択される。
本発明の実施形態のこれらの態様および他の態様は、下記の説明および添付図面とともに考察した場合、より良好に評価、理解されるであろう。しかしながら、下記の説明は、好ましい実施形態および多数の特定の詳細を示しているが、一例として供され、限定されるものではないと理解すべきである。多くの変化および変更が、その精神から逸脱することなく、本発明の実施形態の範囲内で可能であり、本発明の実施形態はこうした変更の全てを含む。
他の目的、特徴および利点は、本発明の好ましい実施形態の下記説明および添付図面から当業者に思い付くであろう。
図１ａ〜図１ｃは、本発明の一実施形態に従って、ＩＩＩ−Ｖ族材料をシリコン基板上に製造する方法に関係するステップを示す。 図２ａ〜図２ｄは、本発明の一実施形態に従って、ＡｌＮバッファ層をシリコン基板上に形成するステップを含む、ＩＩＩ−Ｖ族材料をシリコン基板上に製造する方法に関係するステップを示す。 本発明の一実施形態に従って、ＩＩＩ−Ｖ族材料および半導体層を備えたシリコン基板の側面図を示す。
ここでの実施形態の特定の特徴は、幾つかの図面に示しているが、他では示していない。これは、便宜上に過ぎず、ここでの実施形態に従って、各特徴が他の特徴のいずれか又は全てと組み合わせてもよい。
下記の詳細な説明において、その一部を形成し、実施可能である特定の実施形態が例として示されている添付図面が参照される。これらの実施形態は、当業者が実施形態を実施できるように、充分に詳細に記載される。論理的、機械的および他の変化が、実施形態の範囲から逸脱することなく、可能であることは理解されよう。従って、下記の詳細な説明は、限定する意味で解釈すべきでない。
本発明の好ましい実施形態が、最初に第１層をシリコン基板の上に形成することによって、ＩＩＩ−Ｖ族材料・オン・シリコン基板を製造する方法を開示する。シリコン基板の上に形成された第１層は、シリコン基板を露出するようにパターン化される。ＩＩＩ−Ｖ族材料層が、パターン化した第１層および露出したシリコン基板の上に形成される。ＩＩＩ−Ｖ族材料層の化学機械研磨を行って、第１層を露出し、デバイス層をシリコン基板上に成長させるための複数のエリアを形成する。第１層は、誘電体材料、例えば、酸化シリコンまたは窒化シリコンからなる層とすることができるが、アルミナ酸化物またはＷからなる層でもよい。
図１ａ〜図１ｃは、ＩＩＩ−Ｖ族材料をシリコン基板１０１上に製造する方法における種々のステップを示す。図１ａに関して、半導体ウエハの一部である基板１０１を用意する。
本発明の一実施形態によれば、予め定めた表面配向を持つシリコン基板１０１を用意する。第１層１０４がシリコン基板１０１の上面に形成される。第１層１０４は、シリコン基板１０１の上面に均一に設けられる。本発明の一実施形態によれば、第１層１０４は、酸化シリコン層である。必要に応じて、第１層は、シリコン基板１０１の上に設けられた窒化シリコン、例えば、ＳｉＮの層の上に形成される。
本発明の一実施形態によれば、第１層は、選択的にパターン化され、これにより第１層の複数のエリアの形成をもたらす。第１層１０４は、パターン化され、シリコン基板１０１を露出する。
図１ａに示すように、誘電体材料１０４を含む複数のエリアが、シリコン基板１０１の表面上に選択的に形成される。続いて、図１ｂに示すように、ＩＩＩ−Ｖ族材料層１０３が、パターン化された第１層１０４の上およびシリコン基板１０１の露出した表面の上に形成される。ＩＩＩ−Ｖ族材料層１０３は、第１層１０４のパターニングの結果として形成された溝内に成長する。パターニングの結果として形成された溝の底面は、典型的には本来の結晶性であり、即ち、露出したシリコン基板１０１である。従って、ＩＩＩ−Ｖ族材料層の成長は、溝の側壁およびパターン化された第１層の上よりも比較的速い。第１層の表面上に成長したＩＩＩ−Ｖ族材料層は、典型的には単結晶性ではない。本開示の第１実施形態によれば、第１層１０４をパターン化するステップはまた、シリコン基板１０１上に延びる複数の溝をエッチングする任意のステップを含む。シリコン基板１０１上に延びる溝は、圧縮応力の管理および軽減のために使用される。
本発明の一実施形態によれば、ＩＩＩ−Ｖ族材料層は、ＩＩＩ−Ｖ族化合物窒化物からなる少なくとも１つの層を含む。ＩＩＩ−Ｖ族化合物窒化物は、典型的には、ＧａｘＮｙ，ＡｌｚＧａｘＮｙおよびＩｎｐＡｌｑＧａｘＮｙ（ｐ，ｑ，ｘ，ｙは、ｐ＋ｑ＋ｘ＋ｙ＝１を満たす実数）からなるグループから選択される。
図１ｃを参照して、ＩＩＩ−Ｖ族材料層１０３の化学機械研磨を行って、第１層１０４を露出させ、シリコン基板１０１上にデバイス層を成長させるのに適した複数のエリア１０６を形成する。
典型的には、半導体デバイス、例えば、ＦＥＴまたは発光デバイスが、シリコン基板１０１の上に形成できる。発光デバイスの場合、デバイス層は、多重量子構造（ＭＱＷ）または、単一量子構造（ＳＱＷ）または、ホモ構造または、単一ヘテロ構造または、二重ヘテロ構造を想定している。
図２ａ〜図２ｄは、本発明の一実施形態に従って、バッファ層１０２をシリコン基板１０１上に形成するステップを含む、ＩＩＩ−Ｖ族材料をシリコン基板上に製造する方法に関係するステップを示す。
本発明の一実施形態によれば、バッファ層１０２は、ＡｌＮバッファ層に限定する必要はないが、異なる組成からなる層を有する多重成分層を含む。これに限定されないが、気相堆積、イオン注入、レーザアブレーション、有機金属化学気相成長法（ＭＯＣＶＤ）、電子サイクロトロン共鳴（ＥＣＲ）を含むいずれの手法も、シリコン基板１０１の表面でのバッファ層の形成を行うために採用できる。多重成分層は、ＡｌＮ（アルミニウム窒化物）およびＡｌＧａＮ（アルミニウムガリウム窒化物）の交互配列層を含んでもよい。代替として、多重成分層は、同じ成分の交互配列層を含んでもよい。代替として、多重成分層は、任意の数の異なるタイプのＩＩＩ−Ｖ族窒化物化合物半導体を含んでもよい。第１層１０４の表面上に形成されたバッファ層１０２は、典型的には本来、アモルファスである。バッファ層は、典型的には、ＩＩＩ−Ｖ族バッファ層の結晶性を改善するために、シリコン基板１０１の上に形成される。それは、これら２つの材料系、即ち、サブ基板とＩＩＩ−Ｖ族材料の間のバッファとして機能するからである。シリコン基板１０１の上面でのバッファ層１０２の形成は、典型的には、より低い温度で行われる。
本発明の一実施形態によれば、バッファ層は、ＡｌＮバッファ層である。図２ａに関して、ＡｌＮバッファ層１０２は、典型的には、シリコン基板１０１の上面および第１層１０４の上面において非選択的な方法で形成される。続いて、図２ｂに示すように、ＡｌＮバッファ層１０２は、シリコン基板１０１の上面および誘電体材料１０４のエリアの上で成長する。
図２ａに関して、第１層１０４は、シリコン基板１０１の上に形成される。図２ｂに示すように、バッファ層、例えば、ＡｌＮバッファ層１０２が、第１層１０４のパターン化した表面の上面および露出したシリコン基板１０１の上面に形成される。図２ｃに示すように、ＩＩＩ−Ｖ族材料層１０３が、バッファ層１０２の上に形成される。図２ｄに示すように、ＩＩＩ−Ｖ族材料層は、化学機械研磨（ＣＭＰ）プロセスが施され、第１層１０４およびバッファ層１０２を露出させ、これによりシリコン基板１０１の上にデバイス層を成長させるのに適した複数のエリア１０６を形成する。図２ｄに示すように、追加のＡｌＮバッファ層１０２が化学機械研磨法を用いて選択的に除去される。図２ｄに示すように、化学機械研磨プロセスは、半導体デバイス層の成長に適した平坦な表面を形成する。図２ｄに示すように、誘電体材料１０４およびＩＩＩ−Ｖ族材料層１０３のパターン化したエリアが、粗面化した表面として用いられる。
本発明の一実施形態によれば、パターン化した第１層の上にある非結晶性（アモルファス）材料は、化学機械研磨法を用いて結晶性材料に対して選択的に除去され、これにより非結晶性材料によって限定された領域における結晶欠陥の生成を回避している。これは、後続の窒化物層に対して負の影響を有するであろう。
図３ａは、複数のエリア１０６（図１ｃおよび図２ｄに示すように）の上に半導体層を成長させて、半導体層が、隣接する半導体層と合体するまで行い、これによりデバイス層１０７を形成するステップを示す。
本発明の一実施形態によれば、選択エリア成長（ＳＡＧ）法が、複数のエリア１０６の上に半導体層を成長させるために利用される。選択エリア成長法は、マスク層１０４をＩＩＩ−Ｖ族材料層１０３の表面に生成することを含む。マスク層は、予め設定した誘電体マスクパターンである。マスク層に関連したマスキング性質に起因して、半導体層１０７の成長が、ＩＩＩ−Ｖ族材料層１０３によって制限されたエリア１０６にだけ生じる。成長した半導体層１０７は、マスク層を用いて個々の半導体デバイス層に隔離される。複数の隔離した個別の自己整合した半導体デバイス層が、誘電体マスクパターンの横方向寸法を増加させることによって形成される。半導体層１０７は、予め設定した誘電体マスクパターンを用いて、ＩＩＩ−Ｖ族材料層１０３の上に選択的にエピタキシャル成長され、図３ａに示すように、半導体層が、隣接する半導体層と合体するまで行い、所望のデバイス層を形成する。
本発明の一実施形態によれば、半導体層１０７は、２ステップ・エピタキシャル横方向成長（ＥＬＯＧ）プロセスによって成長する。第１ステップにおいて、ＡｌＮバッファ層１０２が（図２ｃに示すように）、第１層１０４およびＩＩＩ−Ｖ族材料層１０３のパターンで形成される。ＡｌＮバッファ層１０２の形成に続いて、半導体層１０７は、複数のエリア１０６の上に成長する。半導体層１０７は、典型的にはグレーデッド(graded)ＧａＮ層を含む。２ステップ・エピタキシャル横方向成長プロセスは、両方の層の性質、例えば、厚さ、応力、相互応力補償など、および品質を提供する。ＡｌＮバッファ層１０２およびデバイス層は、分断(decouple)されており、これにより個別の最適化を提供する。例えば、ＡｌＮバッファ層１０２およびデバイス層は、最大許容厚さ、典型的には５μｍまで成長させることができ、そのため先行技術で課されていた限界を、１ステップ・エピタキシャル横方向成長手順によって克服できる。
デバイス層は、ＡｌＮバッファ層１０２と、ドープＧａＮ層の上に設けられ、デバイス層の一部を形成する、ＧａＮからなる複数のドープ層（それぞれ、好ましくは２μｍの厚さを有する）との間のコンタクトとして機能する、アンドープＧａＮからなる下部層（好ましくは５００ｎｍの厚さを有する）を含む。
本発明の一実施形態によれば、複数のエリア１０６での半導体層１０７の成長は、圧縮応力の生成および蓄積を生じさせる。バッファ層１０２内のＡｌＮは、引張応力を生成し、これによりデバイス層によって提示された圧縮応力を補償する。
本発明の方法に従って形成されたデバイスは、近接するポケットから伝搬する転位の消滅に起因して、より良好な結晶品質を有する。本発明の方法によってもたらされる半導体層の隔離は、ウエハ反り、層クラック、ウエハ破損を低減する。
実施形態の上記説明は、ここでの実施形態の一般的な性質を完全に明らかにしており、現在の知識を適用することによって、一般的概念から逸脱することなく、他人がこうした特定の実施形態の種々の用途に容易に変更及び／又は適合できる。従って、こうした適合および変更は、開示した実施形態の等価物の意味および範囲内で理解されることが意図される。ここで採用した言語用法または用語は、説明の目的であり、限定の目的ではないことは理解されよう。従って、ここでの実施形態は、好ましい実施形態の観点で記載しているが、ここでの実施形態が、添付の請求項の精神および範囲内の変更とともに実施可能であることは当業者は認識するであろう。
本発明の実施形態は、種々の特定の実施形態を用いて記載しているが、変更とともに本発明を実施することは当業者にとって自明であろう。しかしながら、こうした変更の全てが、請求項の範囲内にあると考えられる。
下記の請求項は、ここで説明した実施形態の一般および特定の特徴の全て、ならびに、言語の問題としてそこに生ずると思われる、実施形態の範囲の記述の全てを網羅することを意図していることも理解されよう。

Claims (13)

  1. ＩＩＩ−Ｖ族材料・オン・シリコン基板を製造する方法であって、
    シリコン基板（１０１）を用意するステップと、
    第１層（１０４）をシリコン基板（１０１）の上に形成するステップと、
    第１層（１０４）をパターン化して、シリコン基板（１０１）を露出させるステップと、
    ＩＩＩ−Ｖ族材料層（１０３）を、パターン化した第１層（１０４）および露出したシリコン基板（１０１）の上に形成するステップと、
    ＩＩＩ−Ｖ族材料層（１０３）に化学機械研磨（ＣＭＰ）を施して、第１層（１０３）を露出させ、これによりシリコン基板（１０１）の上にデバイス層を成長するための複数のエリア（１０６）を形成するステップと、を含む方法。
  2. 第１層（１０４）の材料は、誘電体材料である請求項１記載の方法。
  3. 第１層（１０４）は、酸化シリコン層である請求項２記載の方法。
  4. ＩＩＩ−Ｖ族材料層（１０３）は、ＩＩＩ−Ｖ族化合物窒化物の層を少なくとも含む請求項１〜３のいずれかに記載の方法。
  5. ＩＩＩ−Ｖ族化合物窒化物は、ＧａｘＮｙ，ＡｌｚＧａｘＮｙおよびＩｎｐＡｌｑＧａｘＮｙ（ｐ，ｑ，ｘ，ｙは、ｐ＋ｑ＋ｘ＋ｙ＝１を満たす実数）からなるグループから選択される請求項４記載の方法。
  6. ＩＩＩ−Ｖ族材料層（１０３）は、ＩＩＩ−Ｖ族化合物窒化物からなる多重層を含み、
    ＣＭＰ後に、ＩＩＩ−Ｖ族材料層の露出した層は、ＧａｘＮｙ層である請求項５記載の方法。
  7. シリコン基板（１０１）上に形成されたＡｌＮバッファ層（１０２）をさらに含む請求項１記載の方法。
  8. ＡｌＮバッファ層（１０２）は、第１層（１０４）をパターン化した後、露出したシリコン基板（１０１）上に形成される請求項７記載の方法。
  9. 半導体層（１０７）を複数のエリア（１０６）に成長させて、半導体層が、隣接する半導体層と合体するまで続行し、これによりデバイス層を形成するステップをさらに含む請求項１記載の方法。
  10. 半導体層は、ＧａｘＮｙ，ＡｌｚＧａｘＮｙおよびＩｎｐＡｌｑＧａｘＮｙ（ｐ，ｑ，ｘ，ｙは、ｐ＋ｑ＋ｘ＋ｙ＝１を満たす実数）からなるグループから選択される請求項９記載の方法。
  11. ＩＩＩ−Ｖ族材料・オン・シリコン基板であって、
    シリコン基板（１０１）と、
    シリコン基板（１０１）の上にある、パターン化された第１層（１０４）と、
    パターン化された第１層（１０４）内で、露出したシリコン基板（１０１）上にあるＩＩＩ−Ｖ族材料層（１０３）と、を備える基板。
  12. ＩＩＩ−Ｖ族材料層（１０３）は、ＩＩＩ−Ｖ族化合物窒化物からなる少なくとも１つの層を含む請求項１１記載の基板。
  13. ＩＩＩ−Ｖ族化合物窒化物は、ＧａｘＮｙ，ＡｌｚＧａｘＮｙおよびＩｎｐＡｌｑＧａｘＮｙ（ｐ，ｑ，ｘ，ｙは、ｐ＋ｑ＋ｘ＋ｙ＝１を満たす実数）からなるグループから選択される請求項１２記載の基板。
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