KR20060076675A

KR20060076675A - 질화물 반도체 및 이의 제조 방법

Info

Publication number: KR20060076675A
Application number: KR20040115438A
Authority: KR
Inventors: 김용진; 윤성호
Original assignee: 주식회사 실트론
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-07-04

Abstract

본 발명은 SOI 기판 위에 갈륨을 함유한 질화물 박막을 형성함으로써, 질화물 박막과 기판 사이에 발생하는 결정 결함 밀도를 감소시키고 계면 응력을 완화시킬 수 있는 질화물 반도체 및 이의 제조 방법을 제공한다. 특히, 본 발명에 의하면 실리콘 기판을 모재로 하므로 기존의 실리콘 공정을 적용할 수 있으며, 양질의 대구경 기판을 저가로 확보하여 제조 경비를 낮출 수 있고, 다양한 소자 및 회로 응용성을 갖는 장점이 있다.

질화물, 반도체, 실리콘, SOI, 결정 결함

Description

질화물 반도체 및 이의 제조 방법 {Nitride semiconductor and method for manufacturing the same}

도 1은 본 발명에 사용되는 SOI 기판의 단면도.

도 2는 본 발명에 의해 제조된 실시예1의 단면도.

도 3은 본 발명에 의해 제조된 실시예1의 GaN 반도체 박막과 사파이어 기판 위에 성장된 GaN 반도체 박막의 광학 특성을 도시한 그래프.

도 4는 본 발명에 의해 사용되는 패턴이 형성된 SOI 기판의 단면도.

도 5는 본 발명에 의해 제조된 실시예2의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 하부 기판 2 : 매몰 절연층

3 : 단결정 실리콘층 4 : 완충층

5 : 질화물 박막 10 : SOI 기판

본 발명은 질화물 반도체와 이의 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 기판 상에 성장시키는 질화물 반도체 박막의 품질을 향상시키기 위한 질화 물 반도체와 이의 제조 방법에 관한 것이다.

질화물 반도체 물질은 가시광선 및 UV 영역에 대해서 우수한 발광 특성을 보이고 있으며, 고출력, 고주파 전자 소자에 있어서도 사용된다. 특히 GaN은 상온에서 3.4 eV의 직접 천이형 밴드갭(direct bandgap)을 가지며 질화인듐(InN), 질화알루미늄(AlN) 같은 물질과 조합하여 1.9eV (InN)에서 3.4eV (GaN), 6.2eV (AlN)까지 직접 에너지 밴드갭을 가지고 있어서 가시광에서부터 자외선 영역까지 넓은 파장 영역 때문에 광소자의 응용 가능성이 매우 큰 물질이다.

일반적으로 질화물 반도체 박막은 사파이어(Al₂O₃) 또는 탄화규소(SiC)와 같은 기판 위에 유기금속 화학증착(MOCVD), 수소화물 기상 에피텍시(HVPE), 분자선 에피텍시(MBE) 등의 방법을 이용하여 이종접합한다. 그러나 이러한 이종접합 방법은 그 기판과 물질 간의 격자 상수가 다르기 때문에 질화물 반도체 박막과 기판 사이의 계면에 있어서 많은 전위 및 적층 결함을 발생시키고 이는 광학 소자 및 전자 소자의 특성에 많은 제약을 준다.

이러한 전위 및 결함을 감소하기 위해 많은 연구들이 진행되고 있으며, AlN 또는 저온의 GaN의 완충층을 형성한 후에 질화물 박막을 성장시키는 방법으로 큰 격자 상수 및 열팽창 계수의 부정합도를 완화시킬 수 있었다. 그러나 완충층 위에 질화물 박막을 성장시키는 경우에 완충층은 기판과의 격자 상수 및 열팽창 계수의 부정합도로 인한 결정 결함을 갖고, 그 결정 결함은 그대로 질화물 박막에 전달되어 약 10⁹/cm² 정도의 관통 전위(threading dislocation)를 포함하며 이는 고품질의 질화물 박막을 형성하는데 어려움이 있다.

또한 측면 에피 성장(ELO; epitaxial lateral overgrowth) 공정은 질화물 박막이 사파이어, 실리콘, 탄화규소 등의 이종 물질 기판 위에서 마스크 및 기판의 패턴에 따라서 선택적으로 수직, 수평 성장하고, 수평 성장 영역에서 관통 전위가 차단됨으로써 표면으로의 침투를 억제할 수 있다. Pendeo-Epitaxy(PE), Cantilever Epitaxy(CE), Lateral Epitaxy on Pattened Sapphire(LEPS) 등의 기술도 모두 수평 성장을 통하여 관통 전위가 표면으로 침투하는 것을 억제하는 기술로, 상기 ELO 기술에서 변형된 것들이다. Pendeo-Epitaxy(PE) 공정 기술은 사파이어나 탄화규소 기판 위에 성장된 GaN 층을 식각하여 홈을 만들고, 이 홈의 측면 방향으로 GaN 박막을 성장하는 방식으로, 기존의 결함 밀도를 대폭적으로 줄일 수 있다. 이와 같은 공정 등으로 질화물 박막의 전위 밀도를 감소시킬 수 있으나 여전히 10⁷/cm² 이상의 전위를 내포한다. 뿐만 아니라 이런 복잡한 후속 공정의 추가는 소자 제작을 위한 기판 제조 시에 제조 경비의 상승을 초래하며 생산성을 저하하는 문제점이 있다.

현재 사파이어 및 탄화규소와 같은 고가의 소구경 기판에 대한 질화물 박막에 비해 대면적이 가능하고 저가로 대량 공급이 가능한 실리콘 기판에 대한 질화물 박막의 성장이 비용의 절감 및 소자의 능력 개량을 가져올 것으로 기대하고 있다. 실리콘 기판을 적용하는 경우에는 양질의 대구경 기판을 저가로 확보하여 제조 경비를 낮출 수 있을 뿐 아니라, 기존의 전자 소자의 기술을 그대로 접목시켜 응용할 수 있어 단일 광소자의 제작 외에 집적화를 통한 다양한 소자 및 회로 응용성을 갖 는 장점이 있다.

그러나 실리콘 기판 상에 질화물 박막을 성장시키는 경우에도 종래의 사파이어 및 SiC 기판에서 발생하는 격자 상수 및 열팽창 계수 차이에 따른 문제점을 가지고 있다. 실제로 GaN 박막의 [0001]면과 실리콘의 [111]면과의 격자 상수 차이는 약 18% 정도이며 실리콘 [111]면의 기판 위에 AlN 완충층을 이용하여 성장시킨 GaN 박막의 경우 약 10¹⁰/cm²의 결함 밀도가 존재하는 것으로 보고된 바 있다.

본 발명은 이종접합 박막 성장(Heteroepitaxial growth) 방법에 사용되는 기판의 구조적, 전기적 특성을 고려하여, 기판 위에 성장되는 질화물 반도체 박막과 기판의 격자 상수 및 열팽창 계수의 차이에서 발생되는 결정 결함을 줄이고, 성능을 향상시키고 신뢰성을 확보할 수 있는 질화물 반도체 및 이의 제조 방법을 제공하는 것을 목적으로 한다.

특히, 대면적 성장이 가능하고 기존의 소자 제조 공정을 그대로 적용할 수 있는 실리콘 기판을 사용하여 양질의 질화물 반도체를 제조하는 것을 목적으로 한다.

상술한 목적을 달성하기 위하여, 본 발명은 하부 기판, 매몰 절연층 및 단결정 실리콘층을 포함하는 SOI 기판 및 상기 SOI 기판의 단결정 실리콘층 위에 형성된 갈륨을 함유한 질화물 박막을 포함하는 질화물 반도체를 제공한다. 상기 단결정 실리콘층의 두께는 10 내지 500㎚인 것을 특징으로 한다.

상기 단결정 실리콘층과 상기 질화물 박막 사이에 완충층을 더 포함할 수 있다. 여기서 상기 완충층은 AlN 또는 GaN인 것을 특징으로 한다.

본 발명에 의한 질화물 반도체는 상기 단결정 실리콘층이 상부로부터 식각되어 형성된 사각형, 사다리꼴 또는 삼각형 형태로 구성되는 패턴을 포함하는 것을 특징으로 한다.

또한 상기 질화물 박막은 GaN, GaAlN, GaInN 또는 GaInAlN 중 어느 하나인 것을 특징으로 한다.

본 발명은 하부 기판, 매몰 절연층 및 단결정 실리콘층을 포함하는 SOI 기판을 마련하는 단계 및 상기 SOI 기판의 단결정 실리콘층 위에 갈륨을 함유한 질화물 박막을 성장시키는 단계를 포함하는 질화물 반도체의 제조 방법을 제공한다.

상기 SOI 기판을 마련하는 단계 이후에, 식각 공정을 통해 상기 단결정 실리콘층에 사각형, 사다리꼴 또는 삼각형 형태의 패턴을 형성시키는 단계를 더 포함할 수 있다.

또한 상기 질화물 박막을 성장시키는 단계 이전에, 상기 SOI 기판의 단결정 실리콘층 위에 완충층을 성장시키는 단계를 더 포함할 수 있다. 상기 완충층은 AlN 또는 GaN을 포함하고, 상기 완충층은 500 내지 1200℃의 온도에서 그 성장 두께는 10Å 내지 1㎛의 두께로 성장시키는 것을 특징으로 한다.

상기 갈륨을 함유한 질화물 박막은 800 내지 1200℃의 온도에서 그 성장 속도는 시간당 2㎛ 미만으로 성장시키는 것을 특징으로 한다.

또한 상기 갈륨을 함유한 질화물 박막을 형성시키는 단계 이후에, 상기 SOI 기판을 화학적 에칭 방법이나 물리적 에칭 방법에 의하여 분리하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체의 제조 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 질화물 반도체와 이의 제조 방법에 대하여 상세히 설명하기로 한다.

본 발명은 이하에서 개시되는 실시예에 한정되지 않으며, 당 분야에 일반적인 지식을 가진 자에 의해 본 발명의 기술의 범위를 벗어나지 않는 범위에서 많은 변형 및 응용이 가능함을 알 수 있을 것이다.

[실시예1]

본 발명은 질화물 반도체 박막을 성장시키기 위한 기판으로 절연층을 포함하여 구성된 SOI 기판을 사용한다. SOI 기판은 반도체 기판 위에 절연 역할을 하는 실리콘 산화막을 형성하고 그 위에 실제 사용되는 반도체 기판, 예를 들어 실리콘 층을 형성하고 단결정 실리콘 층의 상부에 반도체 소자를 제조하는 것으로, 반도체 소자의 소자 분리 기술이 용이하고 소자의 전기적 특성이 우수하여 널리 연구되고 있다. 이러한 SOI 기판을 사용하여 질화물 박막을 성장시킴으로써, SOI 기판 자체의 전기적 특성과 구조적 특성을 갖고, 성장된 박막을 전기적으로 독립시킴으로써 전기 소자 제조 시에 효율성을 향상시킬 수 있다. 또한 SOI 기판 위에 성장된 질화물 박막은 응력과 결정 결함을 줄일 수 있어 양질의 질화물 반도체를 얻을 수 있다.

먼저 도 1은 본 발명에 사용되는 SOI 기판(10)의 단면도이다.

도면을 참조하면 SOI 기판(10)은 하부 기판(1)과, 그 위에 형성된 매몰 절연층(2) 및 단결정 실리콘층(3)을 포함한다. 하부 기판(1)은 실리콘으로 형성하는 것이 바람직하다. 상기 매몰 절연층(2)은 단결정 실리콘층(3) 상에 40㎚ 내지 3㎛의 두께로 형성한다. 이 때 매몰 절연층(2)은 실리콘으로 이루어진 기판의 적어도 일면에 통상의 다양한 방법에 의해 형성할 수 있으며, 예를 들어 하부 기판(1)을 열산화하여 형성할 수 있다. 매몰 절연층(2) 위에 형성되는 단결정 실리콘층(3)은 10㎚ 내지 300㎛의 두께를 포함한다. 단결정 실리콘층(3)의 경우는 질화물 반도체 박막과의 계면 반응이 일어나는 곳으로 그 두께에 따라 민감하게 결정학적, 광학적 특성 차이를 보인다. 따라서 질화물 박막과의 계면 응력을 상쇄하고 보다 양질의 박막 성장을 위한 단결정 실리콘층(3)의 두께는 10 내지 500㎚인 것이 바람직하다. 또한 질화물 박막과의 계면에서 격자 상수의 차이로 인해 발생하는 결함을 감소시키기 위하여 실리콘의 [111] 면을 질화물 반도체의 성장 기판, 즉 본 발명에 사용되는 SOI 기판(10)의 단결정 실리콘층(3)으로 한다. 반면 하부 기판(1)의 방향성은 질화물 박막 형성에 영향을 미치지 않으므로 단결정 실리콘층(3)과 방향성이 다른 실리콘의 [100] 면을 사용할 수도 있다.

상기와 같은 SOI 기판(10)은 하부 기판(1) 위에 매몰 절연층(2)을 형성하고, 그 위에 단결정 실리콘층(3)을 접합한 뒤 하나의 기판을 적절한 두께만 남기고 연마하는 가공 공정을 거쳐 제조할 수 있다. 또한 매몰 절연층(2)이 형성된 하부 기판(1)에 수소 이온을 주입하여 수소 이온 주입층을 형성하고, 이 위에 단결정 실리콘층(3)을 접합한 뒤 수소 이온 주입층을 통하여 분리함으로써 단결정 실리콘층(3) 의 두께를 일정하게 제작하는 공정에 따라 SOI 기판(10)을 제조할 수 있다. 이는 일반적인 SOI 기판(10)의 제조 공정을 따른 것이며, 상기 예에 한정되지 않고 다양한 형태로 진행하여 제조될 수 있다.

도 2는 본 발명에 의해 제조된 질화물 반도체의 구조를 나타낸 단면도이다.

먼저 상기 SOI 기판(10) 위에 질화알루미늄(AlN) 또는 저온 질화갈륨(LT-GaN) 박막을 형성하여 완충층(4)을 구성한다. 상기 SOI 기판(10)의 단결정 실리콘층(3)은 실리콘의 [111] 면을 사용하여 계면의 격자 상수 차이로 인한 결함을 감소시킬 수 있다. 상기 완충층(4)은 유기금속 화학기상증착법(MOCVD)을 이용하여 500 내지 1200℃의 온도에서 형성한다. 이 때 TMAl, NH₃ 기체 등을 사용하여 성장 속도를 시간당 1㎛ 미만으로 하고, 성장 압력은 10torr 내지 1기압에서 형성한다. 더 좋게는 성장 온도는 700 내지 1100℃인 것이 바람직하며, 성장 압력은 100 내지 300torr인 것이 바람직하다. 또한 기판에 기체를 흘려줄 때, 실리콘 기판과 NH₃ 기체가 반응하여 질화실리콘이 형성되어 질화물 박막 형성에 악영향을 미치지 못하도록 먼저 일정 시간동안 TMAl 기체를 기판 상에 흘려주어 NH₃ 기체가 반응하지 못하도록 해야 한다.

상기 완충층(4) 위에 질화물 박막(5)을 성장시킨다. 상기 질화물로는 GaN, GaAlN, GaInN 또는 GaInAlN 중 어느 하나인 인 것을 특징으로 한다. 질화물 박막(5)의 성장 온도는 800 내지 1200℃으로 하고, 성장 압력은 100torr 내지 1기압에서 형성한다. 이 때 TMGa, NH₃ 기체를 사용하여 성장 속도를 시간당 2㎛ 미만으로 한다. 더 좋게는 성장 온도가 1020 내지 1160℃인 것이 바람직하고, 성장 압력은 200 내지 400torr인 것이 바람직하다. 또한 질화물 박막(5)의 성장 속도는 시간당 1㎛으로 하는 것이 더 바람직하다.

상기와 같이 제조된 반도체 박막은 SOI 기판 위에 성장시킴으로써 기판과 질화물 박막에 존재하는 격자 상수 및 열팽창 계수의 차에 의하여 발생하는 결함이나 크랙을 감소시키고, 질화물 반도체의 특성을 향상시킬 수 있다.

또한 본 발명에 의해 상기 SOI 기판(10) 상에 제조된 질화물 반도체는 소자 응용에 있어서 SOI 기판(10)을 제거하여 적용할 수 있다. 이 때 기존의 불산(HF), 질산(HNO₃) 및 황산(H₂SO₄) 등의 화학적 에칭 방법을 적용하거나 기계적 연마(polishing) 또는 반응 이온 에칭(RIE : Reactive ion etching) 등의 물리적 에칭 방법을 사용하여 기판을 분리할 수 있다.

도 3은 MOCVD 방법을 사용한 동일한 조건에서 실시예1의 GaN 반도체 박막과 사파이어 기판에 성장된 GaN 반도체 박막의 광학 특성을 도시한 그래프이다. 도면에서 볼 수 있듯이, 사파이어 기판에 형성된 GaN 반도체 박막의 발광 피크(peak)는 압축 응력(compressive stress)에 의해 본 실시예1의 경우보다 좀 더 높은 에너지 영역에 형성되어 있다. 결함에 의한 낮은 에너지 영역(deep level)은 두 기판 모두 존재하지 않으므로 양질의 GaN 박막이 형성되었음을 알 수 있다. 또한 두 기판 상에 형성된 GaN 박막의 반가폭(FWHM : Full width at half maximum)을 비교해 보면, SOI 기판 상에 형성된 GaN 박막의 반가폭이 더 낮은 값을 보이므로 본 발명에 의해 결정성이 향상되는 것을 알 수 있다.

[실시예2]

도 4는 실시예2에 사용되는 패턴이 형성된 SOI 기판의 단면도이다.

본 발명은 도면에 도시한 바와 같이 SOI 기판(10)의 단결정 실리콘층(3)에 다양한 형태의 패턴을 형성시킬 수 있다. 상기 패턴은 일반적인 식각 공정을 따라 형성하며, 수산화칼륨(KOH)이나 황산(H₂SO₄)과 인산(H₃PO₄) 또는 염산(HCl) 등의 화학적 식각 용액을 사용할 수 있다. 또한 물리적 식각 공정인 이온 반응 시각 (RIE; Reactive Ion Etching) 등의 다양한 식각 공정을 사용하여 형성할 수 있다. 상술한 식각 공정을 통해 패턴을 사각형, 사다리꼴 또는 삼각형 형태로 구성하며, 그 패턴간의 간격 및 폭은 1 내지 100㎛로 다양하게 형성할 수 있다. 또한 매몰 절연층(2)까지 패턴을 형성하는 것도 가능하다.

도 5는 본 발명에 의해 제조된 실시예2의 단면도이다.

상술한 패턴이 형성된 SOI 기판(10) 상에 질화알루미늄(AlN) 또는 저온 질화갈륨(LT-GaN) 박막의 완충층(4)을 구성하고, 그 위에 질화물 박막(5)을 성장시킨다. 이와 같이 패턴이 형성된 SOI 기판(10) 위에 질화물 반도체를 성장시킬 경우에 기판 상에 형성된 패턴으로 인해 계면에서 발생하는 스트레스를 줄일 수 있다. 이는 기판의 패턴에 따라서 질화물 박막(5)이 선택적으로 수직, 수평 성장하고, 수평 성장 영역에서 관통 전위가 차단됨으로써 표면으로의 침투를 억제할 수 있는 것이다.

따라서 패턴이 형성된 SOI 기판(10) 위에 질화물 반도체 박막을 성장시키면 실리콘 기판과 질화물 박막 간의 계면 응력을 효과적으로 감소시킬 수 있고 낮은 결함 밀도를 갖는 양질의 반도체 박막을 얻을 수 있다. 또한 이러한 양질의 질화물 반도체 박막의 기판은 기존의 실리콘 기반의 기술 분야에 제약없이 적용될 수 있는 이점을 지니고 있다.

본 발명에 따른 질화물 반도체 및 그 제조 방법은 SOI 기판 위에 질화물 반도체 박막을 형성함으로써 질화물 박막과 기판 사이에 발생하는 결정 결함 밀도를 감소시키고, 계면 응력을 완화시킬 수 있다. 또한 본 발명에 의하면 실리콘 기판을 모재로 하므로 기존의 실리콘 공정을 적용할 수 있으며, 양질의 대구경 기판을 저가로 확보하여 제조 경비를 낮출 수 있고, 다양한 소자 및 회로 응용성을 갖는 장점이 있다.

Claims

하부 기판, 매몰 절연층 및 단결정 실리콘층을 포함하는 SOI 기판; 및

상기 SOI 기판의 단결정 실리콘층 위에 형성된 갈륨을 함유한 질화물 박막을 포함하는 질화물 반도체.
청구항 1에 있어서,

상기 단결정 실리콘층의 두께는 10 내지 500㎚인 것을 특징으로 하는 질화물 반도체.
청구항 1에 있어서,

상기 단결정 실리콘층과 상기 질화물 박막 사이에 완충층을 더 포함하는 것을 특징으로 하는 질화물 반도체.
청구항 3에 있어서,

상기 완충층은 AlN 또는 GaN인 것을 특징으로 하는 질화물 반도체.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,

상기 단결정 실리콘층은 상부로부터 식각되어 형성된 사각형, 사다리꼴 또는 삼각형 형태로 구성되는 패턴을 포함하는 것을 특징으로 하는 질화물 반도체.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,

상기 질화물 박막은 GaN, GaAlN, GaInN 또는 GaInAlN 중 어느 하나인 것을 특징으로 하는 질화물 반도체.
하부 기판, 매몰 절연층 및 단결정 실리콘층을 포함하는 SOI 기판을 마련하는 단계; 및

상기 SOI 기판의 단결정 실리콘층 위에 갈륨을 함유한 질화물 박막을 성장시키는 단계를 포함하는 질화물 반도체의 제조 방법.
청구항 7에 있어서,

상기 SOI 기판을 마련하는 단계 이후에,

식각 공정을 통해 상기 단결정 실리콘층에 사각형, 사다리꼴 또는 삼각형 형태의 패턴을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체의 제조 방법.
청구항 7 또는 청구항 8에 있어서,

상기 질화물 박막을 성장시키는 단계 이전에,

상기 SOI 기판의 단결정 실리콘층 위에 완충층을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체의 제조 방법.
청구항 9에 있어서,

상기 완충층은 AlN 또는 GaN을 포함하고, 상기 완충층은 500 내지 1200℃의 온도에서 그 성장 두께는 10Å 내지 1㎛의 두께로 성장시키는 것을 특징으로 하는 질화물 반도체의 제조 방법.
청구항 7 또는 청구항 8에 있어서,

상기 갈륨을 함유한 질화물 박막은 800 내지 1200℃의 온도에서 그 성장 속도는 시간당 2㎛ 미만으로 성장시키는 것을 특징으로 하는 질화물 반도체의 제조 방법.
청구항 7 또는 청구항 8에 있어서,

상기 갈륨을 함유한 질화물 박막을 형성시키는 단계 이후에,

상기 SOI 기판을 화학적 에칭 방법이나 물리적 에칭 방법에 의하여 분리하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체의 제조 방법.