KR101144466B1 - 질화물 반도체 결정층을 제조하기 위한 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르면, 질화물 반도체 결정층을 제조하기 위한 방법이 개시된다. 방법은 실리콘 결정층 상에 제1 두께를 갖는 질화물 반도체 결정층을 형성하는 단계를 포함할 수 있다. 실리콘 결정층은 기체 상에 제공된다. 실리콘 결정층은 질화물 반도체 결정층을 형성하는 단계 이전에 제2 두께를 갖는다. 제2 두께는 제1 두께보다 얇다. 질화물 반도체 결정층을 형성하는 단계는, 실리콘 결정층의 적어도 일부를 질화물 반도체 결정층으로 통합하여 실리콘 결정층의 두께를 제2 두께로부터 줄인다.

Description

질화물 반도체 결정층을 제조하기 위한 방법{METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR CRYSTAL LAYER}
본 출원은, 2010년 9월 7일자로 출원된 일본출원 제2010-200086호와 2011년 2월 25일자로 출원된 일본출원 제2011-39407호에 기초하며 그 우선권 이익을 향유한다; 두 출원의 전체 내용은 본원에 참조로 원용된다.
본원에 기술되는 실시예들은, 일반적으로 질화물 반도체 결정층을 제조하기 위한 방법에 관한 것이다.
화합물 반도체는, 고주파 장치들로 예시되는 고속 전자 장치들, 발광 및 수광 장치들로 예시되는 광(optical) 장치들 등과 같은 다양한 분야에서 사용된다. 고성능 장치들이 실용적이다. 고품질 장치들을 제작하기 위해서는, 일반적으로 고품질 기판 결정을 마련할 필요가 있다. 그러나, 화합물 반도체의 결정 기판들은 큰 직경을 갖는 실리콘 기판에 비해 직경이 작다. 그리고, 그러한 기판을 사용하여 반도체를 제작하는 공정의 대량 생산성이 떨어지는 경향이 있다.
도 1은 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 2는 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 흐름도;
도 3a 및 3b는 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 4a 및 4b는 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 5a 및 5b는 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법에 의해 제작되는 반도체 장치의 구성을 도시하는 개략 측면도;
도 6a 및 6b는 제2 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 7a 내지 7c는 제2 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 8a 내지 8d는 제3 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 9a 및 9b는 제3 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 10a 내지 10c는 제3 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도;
도 11은 제1 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법을 통해 결정층의 상태를 중간까지 도시하는 전자 현미경 사진;
도 12는 제1 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법을 통해 결정층의 상태를 중간까지 도시하는 전자 현미경 사진;
도 13은 제1 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법을 통해 결정층의 상태를 중간까지 도시하는 그래프;
도 14는 제1 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법의 결정층의 상태를 도시하는 전자 현미경 사진;
도 15는 기준 예시의 질화물 반도체 결정층을 제조하기 위한 방법의 결정층의 상태를 도시하는 전자 현미경 사진;
도 16a 내지 16d는 질화물 반도체 결정층의 특성들을 도시하는 분석 결과들을 나타내는 이미지;
도 17a 및 17b는 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법의 결정층의 분석 결과들을 도시하는 도면; 및
도 18a 및 18b는 기준 예시의 결정층의 분석 결과들을 도시하는 도면.
일반적으로, 제1 실시예에 따르면, 질화물 반도체 결정층을 제조하기 위한 방법이 개시된다. 방법은 실리콘 결정층 상에 제1 두께를 갖는 질화물 반도체 결정층을 형성하는 단계를 포함할 수 있다. 실리콘 결정층은 기체 상에 제공된다. 실리콘 결정층은 질화물 반도체 결정층을 형성하는 단계 이전에 제2 두께를 갖는다. 제2 두께는 제1 두께보다 얇다. 질화물 반도체 결정층을 형성하는 단계는, 실리콘 결정층의 적어도 일부를 질화물 반도체 결정층으로 통합하여 실리콘 결정층의 두께를 제2 두께로부터 줄인다.
예를 들면, 이 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법은 실리콘 결정층이 기체 상에 적층되는 구조 상에 질화물 반도체 결정층을 적층하는 단계를 포함하는 질화물 반도체 결정층을 제조하기 위한 방법이다. 질화물 반도체 결정층은 실리콘 결정층의 두께보다 두꺼운 두께를 갖는다. 제조 방법은 실리콘 결정층의 일부 또는 전부를 질화물 반도체 결정층으로 통합함으로써 실리콘 결정층의 두께를 줄인다.
예를 들면, 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법은 기체 상에 적층되는 중간층 상에 형성되는 결정층 상에 질화물 반도체 결정층을 적층하는 단계를 포함하는 질화물 반도체 결정층을 제조하기 위한 방법이다. 제조 방법은 결정층의 일부 또는 전부를 질화물 반도체 결정층으로 통합함으로써 결정층의 두께를 줄인다.
실시예들은 이후 도면을 참조하여 설명될 것이다.
제1 실시예
도 1은 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략 측면도이다.
도 2는 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 흐름이다.
이 실시예는 질화물 반도체 결정층을 제조하기 위한 방법으로서, 기체(20) 상에 적층되는 50 nm 이하의 두께를 갖는 실리콘 결정층(40)의 구조체를 준비하는 단계 및 그 구조체 상에 실리콘 결정층(40)보다 큰 두께를 갖는 질화물 반도체 결정층(50)을 적층하는 단계를 포함한다.
이 실시예에서, 질화물 반도체 결정층(50)은 기체(20) 상에 실리콘 결정층이 적층되는 구조체 상에 형성ehlsek(단계 S110). 질화물 반도체 결정층(50)을 형성한 후 또는 이러한 질화물 반도체 결정층(50)의 형성 시, 실리콘 결정층(40)의 일부 또는 전부를 질화물 반도체 결정층(50)과 반응시킴으로써 실리콘 결정층(40)의 두께가 감소된다(단계 S120). 갈륨 원자 및 실리콘 원자의 상호 확산이 발생하고, 실리콘 원자가 질화물 반도체 결정으로 통합된다.
이 실시예에서, 초박형(ultrathin)이며 면내(in-plane) 방향으로 연장되는 격자를 갖는 질화물 반도체 결정층(50)이 실리콘 결정층(40)을 사이에 두고 기체(20) 상에 적층되는 구조가 제공된다. Ⅲ족 금속 원자(3족 금속 원자)에 낮은 반응성을 갖는 중간층(30)이 기체(20)와 질화물 반도체 결정층(50) 사이에 제공될 수 있다.
이 실시예에서, 전술한 적층 구조를 실현하기 위하여 기체(20) 상에 균일한 두께를 갖는 초박형 실리콘 결정층(40)이 적층되고, 초박형 실리콘 결정층(40)보다 큰 두께를 갖는 질화물 반도체 결정층(50)이 초박형 실리콘 결정층(40) 상에 적층되는 방법이 제공된다.
구체적으로, 초박형 실리콘 결정층(40)의 두께는 50 nm 이하이며, 보다 바람직하게는 20 nm 이하이다.
반면, 질화물 반도체 결정층이 500μm 이상 1000 μm 이하의 두께를 갖는 실리콘 결정 기판 상에 직접 에피택셜 성장하는 기준 예시 방법에서는, 질화물 반도체 결정층의 두께가 증가할수록 질화물 반도체 결정과 실리콘 결정 간의 격자 부정합에 의해 야기되는 응력(strain)이 증가하며, 결국에는 이 스트레스 완화를 위하여 질화물 반도체 결정 측에 전위를 도입함으로써 플라스틱 변형이 발생되고 축적된 스트레스가 완화된다. 그 결과, 많은 양의 전위, 대략 1×108(전위 개수?cm-2)가 실리콘 결정 기판 상에 형성된 질화물 반도체 결정층 내에 잔존한다.
반면, 이 실시예에서와 같이, 초박형 실리콘 결정층(40)이 준비되고 초박형 실리콘 결정층(40)의 두께보다 큰 두께를 갖는 질화물 반도체 결정층(50)이 그 위에 성장되면, 질화물 반도체 결정층의 성장 두께에 수반되는 응력은 기재 물질의 초박형 실리콘 결정층(40) 측에 전위(40t)를 도입함으로써 완화시킬 수 있다.
구체적으로, 기재 물질의 실리콘 결정층(40)의 두께가 에피택셜 성장한 질화물 반도체 결정층(50)의 두께보다 충분히 클 때는 기재 물질 측 상의 전위 도입과 연관되는 플라스틱 변형이 발생하기 어려워질 것이지만, 기재 물질의 실리콘 결정층(40)의 막 두께가 질화물 반도체 결정층(50)의 두께보다 충분히 작을 때는 기재 물질의 실리콘 결정층(40) 측 상에서의 전위 발생에 연관되는 플라스틱 변형 발생이 쉬워진다.
이 실시예에서, 균일의 막 두께를 갖는 초박형 실리콘 결정층(40)이 기체(20) 상에 직접 적층되거나 기체(20)의 결정 프로파일을 상속하지 않은 중간층(30)을 개재시켜 적층되는 구조가 준비된다. 초박형 실리콘 결정층(40) 상에 질화물 반도체 결정층(50)의 에피택셜 성장에 의해, 초박형 실리콘 결정층(40) 측 상에 양호한 재현성을 갖는 전위(40t) 도입과 연관되는 플라스틱 변형을 발생하는 것이 가능해진다.
반면, 질화물 반도체 결정층(50)이 에피택셜 성장되는 실리콘 결정층(40)의 기재 물질이 균일하지 않고 부분적으로 두꺼운 부분을 갖는다면, 기재 물질 측 상에 전위 발생과 연관되는 플라스틱 변형의 발생을 통해 스트레스 완화를 유발시키는 것이 가능하지 않을 것이다. 오히려, 전위 발생과 연관되는 플라스틱 변형이 상부에 적층된 질화물 반도체 결정층(50) 측에서 발생할 것이다. 그에 따라, 질화물 반도체 결정층(50) 내 전위 밀도를 충분히 감소하는 것이 가능하지 않을 것이다.
이 실시예에서 기술되는 초박형 실리콘 결정층(40)은 초박형 실리콘 결정층(40)의 결정 프로파일과는 다른 결정 프로파일을 갖는 기체(20) 상에 형성된다. 예를 들면, 초박형 실리콘 결정층(40)이 기체(20)인 실리카 유리 기판 등 상에 적층되는 구조가 주어질 수 있다.
예를 들어, 전자 장치의 제조에 널리 이용되는 큰 직경을 갖는 실리콘 결정 기판(실리콘 기판)을 기체(20)로서 사용할 때, 초박형 실리콘 결정층(40)은 중간층(30)을 개재시켜 실리콘 결정 기판 상에 적층된다.
구체적으로, 일 예시에서 중간층(30)으로 산화 실리콘막(SiO2)이 사용된다. 예를 들면, 박막 Si 결정층이 SiO2 층을 기재시켜 실리콘 기판 결정 상에 적층되는 구조는 "SOI(Silicon on Insulator)" 구조로 알려져 있으며, 고품질의 제품들이 공급되고 있다.
많은 경우, 집적 회로 등과 같은 전자 장치에서 사용하도록 일반적으로 공급되는 SOI 기판의 SOI 층의 두께는 대략 100 nm 이상 1 μm 이하이다. 그러나, 표면을 열산화시킴으로써 SOI층의 두께를 높은 정밀도로 감소시키는 것은 용이하다.
나아가, 이 실시예에서, 초박형 실리콘 결정층(40)을 직접 지지하는 기재 물질층이 반드시 실리콘 유리나 SiO2 층일 필요가 없으며, 비정질 층일 필요가 없으며, 결정층일 수 있다. 다시 말해서, 실리콘 결정층(40)의 기재 물질층은 초박형 실리콘 결정층(40)과 공통 결정 프로파일을 갖지 않는 물질이면 충분하다.
그러나, 이후 설명되는 바와 같이, 기재 물질층은 갈륨(Ga), 인듐(In) 등과 같은 Ⅲ족 원소에 낮은 반응성을 갖고 대략 1000℃ 열 공정에 안정하도록 구성된다.
이 실시예에서, 초박형 실리콘 결정층(40)은 갈륨(Ga), 인듐(In) 등과 같은 Ⅲ족 원소에 낮은 반응성을 갖는 기체(20) 또는 중간층(30) 상에 적층되고, 질화물 반도체 결정층(50)이 에피택셜 성장된다. 따라서, Ⅲ족 원소에 의한 실리콘 결정층(40)의 멜트 백(melt back) 에칭은 제한된다.
구체적으로, 이 실시예에 따르면, 초박형 실리콘 결정층(40)의 두께가 50 nm 이하이므로, 저온에서 초박형 실리콘 결정층(40) 상에 질화물 반도체 결정층(50)을 적층한 후, 고온에서 공정들을 수행할 때에도 Ⅲ족 원소에 의해 멜트 백 에칭 처리될 최대 영역은 초박형 실리콘 결정층(40)의 두께(50 nm 이하)로 제한된다.
이 실시예에서, 초박형 실리콘 결정층(40)이 중간층(30)을 개재하여 기체(20) 상에 적층된 다음, 질화물 반도체 결정층(50)이 그 위에 에피택셜 성장될 때, 초박형 실리콘 결정층(40)을 구성하는 실리콘 원자의 일부 또는 전부가 질화물 반도체 결정층(50)과 반응하여 갈륨 원자와 실리콘 원자의 상호 확산이 발생하고, 실리콘 원자들이 질화물 반도체 결정으로 통합된다. 그 결과, 질화물 반도체 결정층(50)의 성장 이전과 비교할 때, 초박형 실리콘 결정층(40)의 막 두께가 더 감소하거나, 또는 초박형 실리콘 결정층(40)이 사라진다. 그러나, 질화물 반도체 결정층(50) 내로 확산되는 실리콘 원자의 총량은 제한되고, 질화물 반도체 결정층(50)의 도전형 제어에 미치는 영향을 감소시키는 것이 가능하다.
나아가, 질화물 반도체 결정층(50)의 두께가 초박형 실리콘 결정층(40)의 두께보다 충분히 큰 경우(구체적으로, 1㎛ 이상일 때), 실제 생산되는 적층 구조는 기체(20), 중간층(30) 및 질화물 반도체 결정층(50)을 포함하는 3층 구조로 간주될 수 있다.
여기에서, 기체(20)가 실리콘 결정 기판이고, 중간층(30)이 SiO2 층일 때, 실리콘 결정 기판, SiO2 층 및 질화물 반도체 결정층(50)의 3층 구조가 형성되고, 기준 예시에서와 같이 질화물 반도체 결정층이 실리콘 결정 기판 상에 적층되는 경우와 비교해서, 양 결정층 들 사이에 SiO2 층이 개재되는 구조가 형성된다. 기준 예시에서, 실리콘 결정 기판 상에 질화물 반도체 결정층을 적층한 후, 온도를 낮추는 경우 양 구성성분 열 팽창 계수의 차에서 야기되는 크랙 문제가 존재하였다. 그러나, 이 실시예에 따르면 상대적으로 큰 열 팽창 계수를 갖는 실리콘 기판층과 훨씬 더 큰 열 팽창 계수를 갖는 질화물 반도체(갈륨)층 사이에 작은 열 팽창 계수를 갖는 SiO2 층이 개재되는 구조가 형성된다.
덧붙여, 이 실시예에서 적층 구조의 구성성분의 구체적인 두께는: 실리콘 결정 기판(400 ㎛ 이상 1000 ㎛ 이하); SiO2 층 (100 nm 이상 1000 nm 이하) 및 질화물 반도체 결정층 (1 ㎛ 이상 10 ㎛ 이하)이다. 따라서, 질화물 반도체 결정층을 형성한 후 냉각 공정 동안 열 팽창 계수들의 차에 의해 야기되는 수축은 적은 열 수축량을 갖는 SiO2 층의 개재에 의해 상쇄된다. 따라서, 실리콘 결정 기판과 질화물 반도체 결정층의 2층 구조에서 발생하는 뒤틀림 및 뒤틀림과 연관되는 크랙이 방지될 수 있다.
다음, 제1 실시예가 좀 더 상세히 설명된다.
도 3a 및 3b와 도 4a 및 4b는 제1 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략적인 단면도들이다.
도 3a에 도시된 바와 같이, 기판으로서 SOI 구조를 갖는 기판(80)이 준비된다. 기체 기판 결정인 기체(20)의 두께는 650 ㎛; 매립된 산화물막 층인 중간층(30)의 두께는 200 nm, 꼭대기 초박형 실리콘 결정층 (SOI층, 40)의 두께는 10 nm이다. 표면의 SOI층 결정면의 표면 배향은 (111)면이다. 본질적으로 아무런 문제를 야기하지 않는다면, 기체(20)로서는 임의의 결정 배향을 사용할 수 있다. 이 실시예에서, 기체(20)의 결정 배향은 (100)면이다. 기체(20)인 실리콘 결정은 문제를 야기하지 않는다면, 다결정이 될 수 있다. 나아가, 기판(80)은 초박형 실리콘 결정층(40)이 실리카 기판에 부착되는 구조를 가질 수 있다.
여기에서, 초박형 실리콘 결정층(SOI층, 40)의 두께가 큰 경우, 열 산화를 통해 표면층을 산화시키고 실리콘 결정층(SOI층, 40)의 두께를 감소시킴으로써 10 nm의 두께를 갖는 초박형층이 얻어질 수 있다. 열 산화후, 불산 처리를 통해 표면 산화막은 쉽게 제거될 수 있다. 덧붙여, 표면에 부착된 열 산화막이 없는 경우, 샘플 기판을 기판 표면을 수소로 종결 처리하기 위해 대략 1분 동안 약 1%의 농도를 갖는 희불산 용액으로 처리한다. 이런 수소 종결 처리를 통해, 실리콘 결정층(SOI층, 40)은 수소에 의해 종결된 표면 구조를 가지며 혐수성 표면이 된다.
다음, 도 3b에 도시된 바와 같이, 질화물 반도체 결정층(50a, 갈륨 질화 결정층)이 수소 종결 처리된 표면을 갖는 초박형 SOI층 기판 상에 성장(에피택셜 성장)된다. 샘플 기판인 기판(80)이 금속 유기 화학 진공 증착(MOCVD) 장치 내로 도입되고, 기판 온도가 500℃로 상승되며 소스 물질로서 트리메틸 갈륨(TMG)및 암모니아(NH3)를 사용하여 20 nm의 두께를 갖는 질화물 반도체 결정층(50a)이 형성된다.
다음, 도 4a에 도시된 바와 같이, 기판(80)의 온도가 1080℃로 상승된다. 이 때, 질화물 반도체 결정층(50a)과 초박형 실리콘 결정층(40) 간의 격자 부정합에 의해 야기되는 스트레스에 기인하여 초박형 실리콘 결정층(40) 측면 상에 전위(40t)가 도입됨으로써 플라스틱 변형이 일어난다. 덧붙여, 질화물 반도체 결정층(50a)에 가해진 응력은 초박형 실리콘 결정층(40)의 플라스틱 변형에 기인하여 해제된다. 이 단계의 조건은 도 4a에 개략적으로 도시되어 있다.
도 4b에 도시된 바와 같이, 다음, 1080℃에서, 소스 물질들로서 트리메틸 갈륨(TMG)와 암모니아(NH3)를 사용하여 2 ㎛의 두께를 갖는 질화물 반도체 결정층(50b, 갈륨 질화 결정층)이 형성된다.
나아가, 이 단계에서, 초박형 실리콘 결정층(40)을 구성하는 실리콘 원자의 일부 또는 전부가 질화물 반도체 결정층(50)과 반응하여, 갈륨 원자들 및 실리콘 원자들의 상호 확산이 발생하고 실리콘 원자들은 질화물 반도체 결정으로 통합된다. 그 결과, 질화물 반도체 결정층(50)의 성장 이전과 비교할 때, 초박형 실리콘 결정층(40)의 막 두께는 더 감소하거나 또는 초박형 실리콘 결정층(40)이 사라진다.
나아가, 저온에서 형성된 질화물 반도체 결정층(50a)이 온도를 1080℃로 상승시켰을 때 격자가 완화되는 것으로 앞서 언급하였는데, 질화물 반도체 결정층(50a)이 완전히 완화되지 않고 부분 응력이 남아 있는 경우라도, 이 단계에서 2 ㎛의 두께를 갖는 질화물 반도체 결정층(50b)이 고온에서 성장되는 단계에서, 완전한 격자 완화를 나타내는 질화물 반도체 결정층(50a)이 얻어질 것이다.
발광 다이오드(LED)로 예시되는 광학 반도체 장치들을 제작할 때, 질화물 반도체 결정층(50, 이하에서 설명) 상에 InGaN 등으로 형성되는 발광층을 적층할 수 있다. 덧붙여, 발광층이 발광하도록 전류를 주입하기 위해 n-형 Si, p-형 Mg 등으로 질화물 반도체 결정층(50)을 도핑하는 것이 가능하다. 통상적으로, 질화 갈륨을 1080℃에서 성장시키는 공정 시에 도핑을 수행할 수 있으며, 기재 물질 기판 측 상에 n-형 층을 형성하기 위해 대략 1×108 (원자?cm-3) 의 실리콘 원자를 갖는 층을 형성하는 것 또한 가능하다. 그러나, 질화물 반도체 결정층(50)이 초박형 실리콘 결정층(40) 상에 형성되는 본 실시예와 같은 경우에는, 질화물 반도체 결정층(50) 내 갈륨 원자들이 실리콘 결정과 반응하고, 실리콘 원자들은 질화물 반도체 결정층(50)으로 확산된다.
구체적으로, 성장 중에 모노실레인 가스가 주입되는 도핑이 없어도, 1×1019 (원자?cm-3) 이상 1×1020 (원자?cm-3) 이하의 농도의 실리콘 원자들이 초박형 실리콘 결정층(40) (성장층의 바닥 부분)과 접촉하는 갈륨 질화 결정층의 500 nm 내에 포함되어 있다. 그러므로, 초박형 실리콘 결정층(40)의 두께는 질화물 반도체 결정층(50)이 형성되기 이전보다 작거나 완전히 사라진다. 기판으로서 초박형 SOI층 대신 종래의 실리콘 결정 기판을 사용하는 경우, 더 많은 양의 실리콘 원자들이 질화물 반도체 결정층(50)의 전 영역으로 확산될 것이며, 성장층의 바닥 부분은 실리콘과 질화 갈륨의 혼합 결정에 가까운 형태를 띄게 될 것이다.
이 실시예에서, 금속 유기 화학 진공 증착(MOCVD)이 질화물 반도체 결정층(50)의 박막 결정 성장 기술로 주어졌지만, 분자 빔 에피택시(Molecular Beam Epitaxy: MBE)나 수소화물 진공 위상 에피택시 (Hydride Vapor Phase Epitaxy: HVPE)와 같은 임의의 박막 결정 성장 방법이 질화물 반도체 결정을 성장시키는데 사용될 수 있다.
일반적으로, 화합물 반도체 결정은 실리콘 결정과 격자 상수가 다르다. 그러므로, 실리콘 기판 결정 상에 화합물 반도체 결정을 형성하는 것은 곤란하다. 예를 들면, 실리콘 기판 상에 GaAs 결정이 에피택셜 성장될 때, 실리콘 결정의 격자 상수는 GaAs 결정의 격자 상수와 약 4%만큼 차이가 있기 때문에 GaAs 결정 내에서 전위가 발생한다. 그러므로, Si 기판 상에 성장된 GaAs 결정은 성장된 층에서 전위를 발생시킴에 의해 완화될 것이므로, 고품질의 GaAs 결정은 얻어질 수 없다.
최근에, 질화물 반도체 결정은 발광 장치 물질로 주목받고 있다. 질화물 반도체 결정에서, 많은 경우에, 통상적으로 실리콘 결정에 의해 얻어지는 입방체 결정과는 다른 결정을 갖는 육방정계 결정이 사용된다. 또한, 격자 상수의 차이도 훨씬 더 크다. 덧붙여, 온도 상승이나 하강 등의 열적 공정이 수행될 때마다 크랙이 발생하는 문제가 있는데, 이는 질화물 반도체 결정과 실리콘 결정의 열 팽창 계수의 차가 크기 때문이다.
이러한 문제를 해결하기 위하여, 실리콘 기판 상에 부서지기 쉬운 실리콘 결정층을 개재하여 박막 실리콘층을 준비하고, 이어서 그 위에 격자 부정합의 화합물 반도체 결정층을 형성하는 것과 같은 기술들이 제안되었다. 구체적으로, 다공성 실리콘층을 실리콘 기판 꼭대기 상에 형성하고, 이어서 표면 상에 연속이며 평탄한 초박형 층을 형성하고, 그 후 화합물 반도체층을 에피택셜 성장하는 기준 예시의 기술이 설명된다.
이런 기술에서, 실리콘과의 격자 부정합 및 열 팽창 계수의 차와 막 형성 온도에서 상온으로의 냉각에서 기인하여 발생되는 결정 결함들은 초박형 실리콘 층에만 도입되는 것으로 고려된다. 그러나, 이 방법에서는 다공성 층의 공극율이 큰 조건에서(빈 자리가 차지하는 다공성 층의 비율이 클 때), 표면에 평탄한 초박형 층을 형성하기 곤란하다. 반면, 기준 예시에서 설명되는 바와 같이, 공극율이 약 20%로 작은 조건에서 초박형 층이 표면에 평탄하게 형성되더라도 초박형 층의 80% 면적에서 실리콘 결정 부분이 기재 물질에 연결된다. 따라서, 사실상 초박형 부분은 겨우 20%만을 차지한다. 그러므로, 적층된 화합물 반도체 결정층과의 격자 부정합에 의해 야기되는 응력을 감소시키기 위해서 결함을 도입하는 목적에서, 재현성 문제는 여전하다.
다른 기준 예시에서, 질화물 반도체 결정층이 실리콘 기판의 꼭대기 상에 형성되는 다공성층 상에 직접 에피택셜 성장하는 방법이 제안된다. 격자 부정합에 의해 야기되는 응력 및 기판과 질화물 반도체 사이의 열 팽창 계수 차에서 야기되는 응력은 다공성 층에 의해 감소될 수 있는 것으로 생각된다. 그러나, 이 방법에서는 화합물 반도체 결정층이 성장되는 기재 물질이 평탄하지 않다. 다공성층의 표면으로부터 불연속적으로 노출되는 돌출부로부터 결정 성장이 시작한다. 그러므로, 성장이 시작한 직후, 고립된 결정들이 형성되고, 그들은 결국에는 측방향으로 합쳐진다. 이 경우에. 기재 물질로서 기능하는 실리콘 결정에서의 격자 상수 및 결정 형태는 성장된 화합물 반도체 결정의 격자 상수 및 결정 형태와 다르다. 독립적으로 성장을 시작한 결정들 간에서의 합침이 진행되는 부분에서 입자 경계가 형성되어, 결함들이 발생된다. 이들 문제를 일으킨다.
또한, 또 다른 기준 예시에서, 실리콘 결정 상에 질화물 반도체 결정을 형성할 때, GaN 결정에 의한 실리콘 결정 부분의 멜트 백 에칭 문제가 있다. 구체적으로, 실리콘 결정 상에 적층된 GaN 결정으로부터 고온에서 질소가 승화되고, Ga 원소는 분리된 후, 실리콘 결정 부분이 멜트 백 에칭되어 계면 부분에서 공동이 형성된다. 나아가, 멜트 백 에칭된 실리콘 결정 부분으로부터 분리된 실리콘 원자가 상부 GaN 결정 내로 확산된다. 그들은 고농도 n-형 불순물이 되고 도전형의 제어성을 떨어뜨린다.
따라서, 기준 예시에서는 화합물 반도체 결정, 특히 질화물 반도체 결정을 실리콘 기판 상에 적층할 때 발생하는 다양한 문제점이 있다.
반면, 이 실시예에서는, 기재 물질 실리콘 기판 결정의 격자 상수와 크게 다른 격자 상수를 갖는 화합물 반도체 결정층, 특히 질화물 반도체 결정층을 형성하기 위해, 고품질의 결정 층을 얻기 위한 구조 및 기술을 제공한다. 이런 구조 및 기술은 질화물 반도체 결정 측 상에서 격자 부정합에 의한 전위 도입의 억제를 실현한다.
이 실시예에서, 실리콘 기판 상에 질화물 반도체 결정층이 적층될 때 Ⅲ족 원소에 의해 실리콘 결정이 멜트 백 에칭되는 문제점을 억제하는 구조 및 기술이 제공된다. 그들은 또한, 멜트 백 에칭된 부분에서의 많은 양의 실리콘 원자가 질화물 반도체층으로 확산됨으로써 도전형 제어가 어려워지는 문제점을 억제시킨다.
고온에서의 박막 형성을 완료한 후 냉각시에, 실리콘 기판 상에 질화물 반도체 결정층을 적층할 시의 열 팽창 계수의 차에 의해 크래킹이 발생한다. 이 실시예에서는, 크래킹의 밀도를 감소시키기 위한 구조 및 기술이 제공된다.
실시예에 따르면, 초박형 실리콘 결정층(40) 상에 초박형 실리콘 결정층(40)보다 큰 두께를 갖는 질화물 반도체 결정층(50)이 적층된다. 초박형 실리콘 결정층(40)은 기재 물질의 결정 프로파일을 상속하지 않으며, 균일한 두께를 갖는다. 그로 인해, 초박형 실리콘 결정층(40) 측 상에 격자 부정합에 의해 야기되는 전위(40t)를 생성하고, 질화물 반도체 결정층(50)으로 도입되는 전위(40t)를 감소시키는 것이 가능하다.
이 실시예에서, 초박형 실리콘 결정층(40)은 Ⅲ족 원소와 낮은 반응성을 갖는 기체 상에 또는 기체 상에 개재되는 Ⅲ족 원소와 낮은 반응성을 갖는 중간층(30)을 통해 적층되고, 초박형 실리콘 결정층(40)보다 큰 두께를 갖는 질화물 반도체 결정층(50)이 그 위에 적층된다. 이에 따라, 실리콘 결정 부분이 질화물 반도체 결정층(50)에 의해 멜트 백 에칭될 때에도 멜트 백 에칭의 양을 제한한다. 이에 따라 질화물 반도체 결정층(50) 측으로 확산되는 실리콘 원자량을 억제하고 질화물 반도체 결정층(50)의 도전형을 제어하는 문제가 방지된다.
이 실시예에서, 초박형 실리콘 결정층(40)이 실리콘 결정으로부터 형성된 기체(20) 상에 SiO2층으로 형성된 중간층(30)을 개재하여 적층되고, 질화물 반도체 결정층(50)이 그 위에 에피택셜 성장된다. 이런 공정에 의해. 작은 열 팽창 계수를 갖는 SiO2층이 상대적으로 큰 열 팽창 계수를 갖는 실리콘 기판층과 훨씬 더 큰 열 팽창 계수를 갖는 질화물 반도체층(질화 갈륨) 사이에 개재되는 3층 구조가 형성된다. 이에 따라 질화물 반도체 결정층(50)이 형성된 후 냉각 시에 열 팽창 계수의 차에 의해 야기되는 수축이 작은 열 수축을 갖는 SiO2층을 개재함으로써 상쇄된다. 따라서, 실리콘 기판 및 질화물 반도체 결정층의 2층 구조에서의 뒤틀림이 억제되어, 그 뒤틀림과 연관되는 크래킹이 방지될 수 있다.
다음, 제1 실시예에 따라 질화물 반도체 결정층(50)을 사용하여 제작되는 반도체 장치의 구성이 설명될 것이다.
도 5a와 5b는 제1 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법을 사용하여 제작되는 반도체 장치의 구성을 도시하는 개략적인 단면도들이다.
먼저, 이 실시예에 따른 질화물 반도체 결정층을 제조하기 위한 방법을 사용하여 제작되는 반도체 장치의 일 예시가 도 5a 및 5b를 사용하여 설명될 것이다. 여기에서는, 질화 갈륨(GaN) 고전자 이동성 트랜지스터(HEMT: High Electron Mobility Transistor) 및 질화 갈륨 LED가 반도체 장치의 예시들로서 설명될 것이다.
도 5a에 도시된 바와 같이, 반도체 장치(100)는 GaN HEMT이다. 반도체 장치(100)에서, 반도체 적층체(150)가 질화물 반도체 결정층(50) 상에 제공된다. 구체적으로, 예컨대, 반도체 장치(100)는 질화물 반도체 결정층(50) 상에 버퍼층(102)을 개재시켜 제공되는 제1 반도체층(103) 및 제1 반도체층(103)보다 큰 밴드 간격을 갖는 제2 반도체층(104)을 포함한다. 제1 반도체층(103)은 채널층이며, 제2 반도체층(104)은 장벽층이다. 제1 반도체층(103)과 제2 반도체층(104) 사이에 이종 접합이 존재한다. 버퍼층(102), 제1 반도체층(103) 및 제2 반도체층(104)은 질화물 반도체 결정층(50) 상에 순차적으로 에피택셜 성장된다.
제1 반도체층(103)은, 예컨대 불순물을 포함하지 않은 도핑 안된 AlαGa1 -αN (이때, 0≤α≤1)을 포함한다. 제2 반도체층(104)은, 예컨대 도핑 안되거나 n-형의 AlβGa1 -βN (이때, 0≤β≤1, α<β)을 포함한다. 예를 들면, 제1 반도체층(103)으로 도핑 안된 GaN층이 사용되고, 제2 반도체층(104)으로 도핑 안되거나 n-형의 AlGaN층이 사용된다. AlN층 또는 AlGaN층, 예컨대 버퍼층(102)으로 사용된다. 버퍼층(102)이 반드시 필요한 것은 아니며 생략될 수 있음을 주의한다.
소스 전극(105) 및 드레인 전극(106)이 제2 반도체층(104) 상에 서로 간격을 두고 제공된다. 소스 전극(105)과 드레인 전극(106) 각각은 제2 반도체층(104)의 표면과 옴 접합되어 있다. 게이트 전극(107)은 소스 전극(105)과 드레인 전극(106) 사이의 제2 반도체층(104) 상에 제공된다. 게이트 전극(107)이 제2 반도체층(104)의 표면과 쇼트키 접합되어 있다.
제2 반도체층(104)의 격자 상수는 제1 반도체층(103)의 격자 상수보다 작다. 따라서, 제2 반도체층(104) 내에 응력(strain)이 발생되고, 압전 효과(piezoelectric effect)에 기인하여 제2 반도체층(104) 내에 압전 분극(piezoelectric polarization)이 발생된다. 따라서, 제1 반도체층(103)과 제2 반도체층(104) 사이의 계면의 빈 공간에 2-차원 전자 가스(109)가 형성된다. 반도체 장치(100)에서, 게이트 전자(107)에 인가되는 게이트 전압을 제어함으로써, 게이트 전극(107) 아래의 2-차원 전자 가스(109)의 농도가 변화되어, 소스 전극(105)과 드레인 전극(106) 사이의 전류 흐름이 변한다.
도 5b에 도시된 바와 같이, 반도체 장치(200)는 GaN LED이다. 반도체 장치(200)에서, 반도체 적층체(250)가 질화물 반도체 결정층(50) 상에 제공된다. 예를 들면, 반도체 장치(200)는 질화물 반도체 결정층(50) 상에 제공되는 n-형 GaN층(210), n-형 GaN층(210) 상에 제공되는 n-형 GaN 유도층(212), n-형 GaN 유도층(212) 상에 제공되는 활성층(214), 활성층(214) 상에 제공되는 p-형 GaN 유도층(216) 및 p-형 GaN 유도층(216) 상에 제공되는 p-형 GaN층(220)을 포함한다. 활성층(214)은 InGaN을 포함하고, 예컨대, In0 .15Ga0 .85N층과 In0 .02Ga0 .98N층이 적층되는 다중 양자 우물(MQW: Multi-Quantum Well) 구성을 갖는다.
반도체 장치(200)에서, n-형 GaN층(210)의 표면 일부분이 노출되고, n-측 전극(230)이 n-형 GaN층(210)의 노출된 부분 상에 제공된다. p-측 전극(240)은 p-형 GaN층(220) 상에 제공된다.
n-측 전극(230)과 p-측 전극(240) 사이에 미리 정해진 전압이 인가되면, 활성층(214) 내 정공과 전자가 재결합하여 예컨대 활성층(214)으로부터 청색광이 발광된다. 활성층(214)으로부터 발광되는 빛은 질화물 반도체 결정층(50) 측 또는 p-측 전극(240) 측면으로부터 추출된다.
이와 같은 반도체 장치(즉, 반도체 장치(100)과 반도체 장치(200))는 질화물 반도체 결정층을 사용하여 제작된다. 이하에서는, 이 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법이 설명될 것이다.
제2 실시예
도 6a 및 6b와 도 7a 내지 7c는 제2 실시예에 따라 질화물 반도체 결정층을 제조하기 위한 방법을 도시하는 개략적인 단면도들이다.
도 6a에 도시된 바와 같이, SOI 구조를 갖는 기판(80)이 기판으로서 준비된다. 기체 기판 결정인 기체(20)의 두께는 650㎛이고, 매립된 산화물막 층인 중간층(30)의 두께는 200 nm이고, 꼭대기 초박형 실리콘 결정층(SOI층, 40)의 두께는 10 nm이다. 표면 SOI층의 결정면 배향은 (111)면이다. 본질적으로 문제를 야기시키지만 않는다면, 기체로서 임의의 결정 배향이 사용될 수 있다. 이 실시예에서, 결정 배향은 (100)면이다. 샘플 기판은 기판 표면의 초박형 SOI층 표면을 수소로 종결 처리하기 위하여 약 1%의 농도를 갖는 희불산 용액으로 약 1분간 처리된다. 이런 수소 종결 처리를 통해, SOI층 표면은 수소에 의해 종결된 표면 구조로 되고, 혐수성 표면이 된다. 다음, 질화물 반도체 결정층(50a, 질화 갈륨 결정층)이 수소로 종결된 표면을 갖는 초박형 SOI층 기판 상에 박막 결정 성장(에피택셜 성장)된다.
예를 들면, 도 6b에 도시된 바와 같이, 샘플 기판은 금속 유기 화학 진공 증착(MOVCD) 장치로 도입되고, 기판 온도는 500℃로 상승된다. 다음, 질화물 반도체 결정층이 저온에서 성장하기 전에, TMG만 공급되고 3-원자층과 등가의 갈륨 원자들이 초박형 실리콘 결정층(40)의 표면 상에 증착된다. 이에 따라, 갈륨 원자층(11)이 형성된다. 이 단계에서, 갈륨 원자들의 일부가 초박형 실리콘 결정층(40) 내로 확산된다.
다음, 도 7a에 도시된 바와 같이, 20 ㎚의 두께를 갖는 질화물 반도체 결정층(50a, 질화 갈륨 결정층)이 소스 물질로서 TMG(트리메틸 갈륨)와 NH3(암모니아)를 사용하여 형성된다.
다음으로, 도 7b에 도시된 바와 같이, 기판(80)의 온도는 1080℃로 상승된다. 이때, 질화물 반도체 결정층(50a)과 초박형 실리콘 결정층(40) 간의 격자 부정합에 의해 야기되는 스트레스로 인해 초박형 실리콘 결정층(40) 측 상에서의 전위(40t)의 도입으로 인해 플라스틱 변형이 일어난다. 추가로, 초박형 실리콘 결정층(40)의 플라스틱 변형으로 인해 질화물 반도체 결정층(50a)에 가해진 응력이 해제된다.
이 실시예에서는, 초박형 실리콘 결정층(40) 내로 갈륨 원자가 이미 확산되어 있으므로, 전위(40t)의 도입에 의해 유발되는 초박형 실리콘 결정층(40)에서의 플라스틱 변형이 쉽게 발생한다. 격자 위치를 변경시키면서 실리콘 결정 내에 갈륨 원자들을 확산시키는 것은 잘 알려져 있다. 이 실시예의 조건에 따라, 갈륨 원자들은 두께가 10 ㎚인 실리콘 결정층(40)의 최하단부(실리콘 결정층(40)과 중간층(30) 간의 계면)까지 확산된다. 그러므로, 실리콘 결정 내로의 전위 도입이 촉진된다. 구체적으로 기술하자면, Ga 원자들의 확산이 중간층 계면까지 전체 실리콘 결정층을 관통할 때, 실리콘 결정층 표면(질화물 반도체 결정층의 성장 계면)으로부터 도입된 전위는 플라스틱 변형 효과의 발생 확률을 높게 만든다. 그러므로, 실리콘 결정층(40)의 두께는 갈륨 원자들이 용이하게 확산되는 두께로 하는 것이 중요하다.
또한, 제1 실시예에서는, 질화물 반도체 결정을 성장하기 전에 III족 원소를 도입시키는 것이 아니라; 실리콘 결정층 상에 갈륨 질화물 결정층을 성장시킬 때, 실리콘 원자 및 갈륨 원자들이 계면에서 발생하는 반응에 의해 각 층 내로 상호 확산되므로, 마찬가지로, 갈륨 원자들이 실리콘 결정층 내로 확산된다.
다음으로, 도 7c에 도시된 바와 같이, 소스 물질로서 TMG(트리메틸갈륨) 및 NH3(암모니아)를 이용하여 1080℃에서 두께가 2 ㎛인 질화물 반도체 결정층(50b)(갈륨 질화물 결정층)을 형성한다.
또한, 이 단계에서, 초박형 실리콘 결정층(40)을 구성하는 실리콘 원자들 일부 또는 전부가 질화물 반도체 결정층(50)과 반응하고, 갈륨 원자들 및 실리콘 원자들의 상호 확산이 발생하고, 실리콘 원자들이 질화물 반도체 결정으로 통합된다. 그 결과, 질화물 반도체 결정층(50)을 성장하기 전과 비교하여, 초박형 실리콘 결정층(40)이 더 감소하거나, 초박형 실리콘 결정층(40)이 사라진다.
저온에서 형성된 질화물 반도체 결정층(50b)은 온도를 1080℃로 상승시켰을 때 격자 완화를 나타낸 것으로 앞서 언급하였지만, 질화물 반도체 결정층(50a)이 완전하게 완화된 것이 아니라 부분 응력이 남아 있더라도, 이 단계에서 2 ㎛의 두께를 갖는 질화물 반도체 결정층(50b)을 고온에서 성장시키는 단계에서 완전한 격자 완화를 갖는 질화물 반도체 결정층(50)이 얻어질 것이다. 제1 실시예에서와 같이, 발광 다이오드(LED)로 예시되는 광 반도체 소자를 제작할 경우, 질화물 반도체 결정층(50) 위에 InGaN 등으로 형성되는 발광층을 적층하여, p-형 층을 형성하는 것이 유리하다.
제3 실시예
도 8a 내지 도 8d 및 도 10a 내지 도 10c는 제3 실시예에 따른 질화물 반도체 결정층을 제조하는 방법을 예시한 개략적인 단면도이다. 도 9a 및 도 9b는 제3 실시예에 따른 질화물 반도체 결정층을 제조하는 방법을 예시하는 개략도이다. 구체적으로 기술하자면, 도 9a는 평면 개략도이고, 도 9b는 도 9a의 X-Y 선을 따라 절취한 단면도이다.
도 9a에서 도시된 바와 같이, 기판으로서 SOI 구조를 갖는 기판(80)을 준비한다. 기체 기판 결정인 기체(20)의 두께는 650 ㎛이고, 매립된 산화물막 층인 중간층(30)의 두께는 1 ㎛이고, 상부 초박형 실리콘 결정층(SOI 층)(40)의 두께는 20 ㎚이다. 표면 SOI 층의 결정면의 배향은 (111)면이다. 기체로서, 본질적으로 어떤 문제를 일으키지 않는 한, 어떠한 결정 배향이라도 사용될 수 있다. 이 실시예에서, 결정 배향은 (100)면이다. 게다가, 초박형 실리콘 결정층(40)은 한 변의 길이가 1 ㎜인 사각형의 섬-형상으로 분할된다. 따라서, 실리콘 결정층(40)은 실리콘 결정층(40)의 층 면에 평행한 평면으로 분할될 수 있다.
구체적으로 기술하자면, 도 8b에 도시된 바와 같이, 절차는 초박형 실리콘 결정층(40) 위에 CVD법을 이용하여 산화물막(45)을 피착하는 단계와, 산화물막(45) 위에 포토레지스트를 도포하여 마스크 패턴(46)을 형성하는 단계를 포함한다.
다음으로, 도 8c에 도시된 바와 같이, 피착된 산화물막(45)을 건식 에칭을 이용하여 에칭한다.
그 후, 도 8d에 도시된 바와 같이, 에칭에 의해 패터닝된 산화물막(45a)을 마스크로서 이용하여 초박형 실리콘 결정층(40)을 에칭한다. 이로써, 한 변의 길이가 1 ㎜인 사각형의 섬-형상인 초박형 실리콘 부분(40p)이 매립된 산화물막인 중간층(30) 위에 1 ㎜의 간격으로 형성되는 구조가 형성된다.
도 9a 및 도 9b에 산화물막(45a)을 제거시킨 후의 기판(80)의 평면 및 단면이 도시된다. 도 9a 및 도 9b에 도시된 바와 같이, 초박형 실리콘 부분(40p)이, 예를 들어, 1 ㎜의 간격을 갖는 구조로 형성된다.
샘플 기판을, 사각형의 섬-형상을 갖는 초박형 실리콘 부분(40p)의 표면을 수소로 종결 처리하기 위해 약 1 분간 대략 1%의 농도를 갖는 희불산 용액으로 처리한다. 이런 수소 종결 처리를 통해, 초박형 실리콘 부분(40p)의 표면은 표면 구조가 수소에 의해 종결 처리되어, 혐수성 표면이 된다. 이어서, 질화물 반도체 결정층(50)은 수소 종결 처리된 표면을 갖는 초박형 SOI 층 기판 위에 성장(에픽택셜 성장)된다.
예를 들어, 도 10a에서 도시된 바와 같이, 동일 기판을 MOCVD(Metal Organic Chemical Vapor Deposition) 장치 내로 도입시키고, 기판 온도를 500℃로 상승시키고, 소스 물질로서 TMG(트리메틸갈륨) 및 NH3(암모니아)를 이용하여, 초박형 실리콘 부분(40p) 위에 질화물 반도체 결정층(50a)(갈륨 질화물 결정층)을 30 ㎚의 두께로 형성한다.
이어서, 도 10b에 도시된 바와 같이, 기판(80)의 온도를 1080℃로 상승시킨다. 이때, 질화물 반도체 결정층(50a)과 초박형 실리콘 부분(40p) 간의 격자 부정합에 의해 야기되는 스트레스로 인해 초박형 실리콘 부분(40p) 측 상에서의 전위(40t)의 도입으로 인해 플라스틱 변형이 일어난다. 추가로, 초박형 실리콘 부분(40p)의 플라스틱 변형으로 인해 질화물 반도체 결정층(50a)에 가해진 응력이 해제된다.
도 10c에 도시된 바와 같이, 이어서, 소스 물질로서 TMG(트리메틸갈륨) 및 NH3(암모니아)를 이용하여 1080℃에서 두께가 2 ㎛인 질화물 반도체 결정층(50b)(갈륨 질화물 결정층)을 형성한다.
이 실시예에서와 같이, 매립된 산화물막인 중간층(30) 위에 섬-형상의 초박형 실리콘 부분(40p)이 형성되는 기판(80)에 의해, 실리콘 층이 존재하는 영역에만 선택적으로 질화물 반도체 결정층(50)의 성장이 발생하고, 매립된 산화물 층인 중간층(30)이 노출된 영역에는 성장이 발생하지 않는다.
게다가, 이 단계에서, 초박형 실리콘 결정층(40)을 구성하는 실리콘 원자들 전부 또는 일부가 질화물 반도체 결정층(50)에 반응하고, 갈륨 원자들 및 실리콘 원자들의 상호 확산이 발생하여, 질화물 반도체 결정으로 실리콘 원자들이 통합된다. 그 결과, 질화물 반도체 결정층(50)을 성장하기 전과 비교하여, 초박형 실리콘 결정층(40)의 막 두께가 더 감소하거나, 초박형 실리콘 결정층(40)은 사라진다.
추가로, 저온 성장 및 온도 상승 후에 질화물 반도체 결정층(50a)에 부분 응력이 남아있더라도, 섬-형상이 형성되지 않을 때와 마찬가지로, 고온에서 2 ㎛의 두께를 갖는 질화물 반도체 결정층(50b)을 성장시키는 단계에서 완전한 격자 완화를 갖는 질화물 반도체 결정층(50)이 얻어질 것이다.
따라서, 이 실시예에서는, SiO2 층 위에 형성된 초박형 실리콘 결정층(40)을 대략 500 ㎛보다 작지 않고 1000 ㎛보다 크지 않은 섹션들의 섬-형상으로 가공 처리하고 그 섬-형상들을 0.1 ㎛보다 작지 않고 100 ㎛보다 크지 않은 간격으로 배열시킴으로써, 그 위에 에픽택셜 성장되는 질화물 반도체 결정층(50)은 상호 이격된 간격으로 초박형 실리콘 부분(40p)의 부분들의 상부에만 선택적으로 형성된다. 그러므로, 큰 열팽창 계수에 의해 유발되는 질화물 반도체 결정층의 수축에 의해 발생되는 스트레스를 피할 수 있으며, 크랙을 억제할 수 있다.
특히, 이 실시예에서와 같이 섬-형상으로 가공 처리된 초박형 실리콘층 위에 질화물 반도체 결정층의 선택적 성장시, 고온에서의 질화물 반도체 결정층의 성장 후 냉각 시 열팽창 계수의 차로 인한 스트레스의 영향을 억제시킬 수 있다.
구체적으로 기술하자면, 3 가지 물질, 갈륨 질화물, SiO2 및 실리콘의 열팽창 계수가 다르므로, 냉각 시 수축량이 차이가 난다. 그러나, 열팽창 계수가 작고 수축량이 적은 SiO2 층을, 열팽창 계수가 크고 상대적으로 수축량이 많은 실리콘과 열팽창 계수가 훨씬 더 크고 수축량이 훨씬 많은 큰 갈륨 질화물 사이에 개재시키고; 또한, 갈륨 질화물층을 섬-형상으로 선택적으로 형성한다. 그러므로, 발생된 스트레스를 상쇄시킬 수 있다. 이로써, 뒤틀림 및 크랙을 억제할 수 있다.
한편, 갈륨 질화물을 실리콘 기판 위에 직접 적층할 경우, 두 구성성분들 간에 스트레스가 가해져, 갈륨 질화물과 실리콘의 열팽창 계수의 차로 인해 크랙이 생긴다. 이러한 2-층 구조에서, 섬-형상 가공 처리에 의한 스트레스 분산 효과는 제한되는데, 이는 실리콘 표면 위에 패터닝된 산화물층을 형성하고 갈륨 질화물층을 선택적으로 형성할 경우에도, 갈륨 질화물층 및 실리콘 기판층이 직접 결합되기 때문이다.
따라서, 이 실시예에서는, SiO2 층 위에 형성된 초박형 실리콘 결정층(40)을 대략 500 ㎛보다 작지 않고(0.5 ㎜ 이상) 1000 ㎛보다 크지 않은 특성 길이를 갖는 섹션들의 섬-형상으로 가공 처리한다. 초박형 실리콘 부분(40p)이 사각형의 평면 형상을 갖는 섬-형상으로서 도시되어 있지만, 초박형 실리콘 부분(40p)의 평면 형상은 사각형으로만 제한되는 것은 아니다. 초박형 실리콘 부분(40p)의 평면 형상은 사각형 이외의 다각형 형상(즉, 삼각형 및 사각형상 이외의 직사각형 형상), 원형 등으로 포함한다. 이 실시예에서, "특성 길이"는, 특정되지 않은 형상의 크기를 가리키는 표시자이다. "특성 길이"란, 평면 형상이 원형이거나 거의 원형인 케이스에서는 직경을 가리키며, 평명 형상이 다각형인 케이스에서는 다각형 형상의 한 변의 길이를 가리킨다.
0.1 ㎛보다 작지 않고 100 ㎛보다 크지 않은 간격으로 섬들을 배치시킴으로써, 그 위에 에피택셜 성장되는 질화물 반도체 결정층(50)은 상호 이격되는 섬-형상에서 초박형 실리콘 결정의 부분들의 상부 위에만 선택적으로 형성된다. 환언하자면, 분할된 실리콘 결정층(40)이 질화물 반도체 결정의 성장 시에 기재 물질로서 이용된다. 그러므로, 큰 열팽창 계수로 인한 질화물 반도체 결정층의 수축에 의해 발생되는 스트레스를 피할 수 있으며, 크랙이 생기는 것을 억제할 수 있다.
질화물 반도체 결정층(50a)은 질화물 반도체 결정층(50)의 제1 부분에 대응한다. 질화물 반도체 결정층(50b)은 질화물 반도체 결정층(50)의 제2 부분에 대응한다. 제2 부분은 제1 부분 위에 형성되는 부분이다.
이전에 기술한 바와 같이, 이 실시예에서, 실리콘 결정층(40)의 평면 배향은 (111)면인 것이 바람직하다. 이로써, 우수한 결정도를 갖는 질화물 반도체 결정층(50)(예를 들어, GaN층)의 형성이 촉진된다. 이 실시예는 실리콘 결정층(40)이 완전한 결정도를 갖는 케이스 및 또한 실리콘 결정층(40)이 크게 배향되는 다결정 상태를 포함하며, 그 배향이 (111) 배향으로 배열되는 케이스를 포함한다.
위에서 기술된 단계(S120)(여기서, 실리콘 결정층(40)의 두께는 초기 두께인, 제2 두께보다 작게 되도록 줄어든다) 후에, 질화물 반도체 결정층(50)의 두께(제1 두께)는 초박형 실리콘 결정층(40)의 두께(제2 두께)보다 크게 되도록 증가한다.
실리콘 결정층(40)의 일부가 질화물 반도체 결정층(50)으로 통합됨으로써 실리콘 결정층(40) 위에 질화물 반도체 결정층(50)이 형성되어, 실리콘 결정층(40)의 두께는 제2 두께 미만으로 줄어든다. 실리콘 결정층(40)의 두께는 실리콘 결정층(40)의 전체가 질화물 반도체 결정층(50)으로 통합됨으로써 제2 두께로부터 줄어들 수 있다.
구체적으로 기술하자면, 질화물 반도체 결정층(50)은 실리콘 결정층(40)의 적어도 일부를 질화물 반도체 결정층(50)으로 통합시킴에 의해 형성되어, 실리콘 결정층(40)의 두께가 제2 두께로부터 줄어든다.
이후, 이 실시예에 따른 질화물 반도체 결정층을 제조하는 방법의 다른 예에 대해 기술하기로 한다. 이 제조 방법은 도 3a, 도 3b, 도 4a 및 도 4b를 참조하여 기술한 방법의 일례이다. 그러므로, 이들 도면들 역시 이하의 설명에서 참조하기로 한다.
도 3a에 도시된 바와 같이, 이 방법에서 기판으로서 SOI 구조를 갖는 기판(80)을 또한 이용한다.
또한, 기체(20)의 두께는 650 ㎛이다. 그러나, 이 예에서, 매립된 산화물층인 중간층(30)의 두께는 460 ㎚이다. 상부 초박형 실리콘 결정층(SOI 층)(40)의 두께는 8 ㎚이다. 따라서, 각 유형의 층들의 두께는 원하는 대로 가변적일 수 있다. 표면 SOI 층의 결정면의 배향은 (111)면이다.
이 예에서 이용된 SOI 기판은 SIMOX(Separation by Implanted Oxygen) 공정을 이용하여 제조된다.
보다 구체적으로 기술하자면, (111)의 표면 결정 배향을 갖는 Si 기판에 대해 "하이-도우즈(high-dose)"로 알려진 조건 하에서 산소 이온 주입 처리를 행한 후, 대략 0.5% 산소를 함유하는 불활성 가스 분위기에서 1350℃의 고온에서 어닐링을 행한다. 이로써, 이온 주입된 산소가 Si 원자들과 결합하여, 그 안에 산화물막(매립된 산화물막)이 형성된다. 그 결과, 대략 450 ㎚의 두께를 갖는 산화물막이 Si 기판에 형성되는 구조가 완성된다.
이 시점에서, 표면 측의 Si 층(SOI 층)의 두께는 대략 150 ㎚이다. 산소 이온 주입 후에 수행되는, 고온 어닐링에 이어서, 산화 농도가 20% 내지 100%로 증가된 산화 분위기에서 고온 어닐링(열적 산화)이 속행된다. 이 공정을 통해, 대략 200 ㎚의 두께를 갖는 산화물막이 표면 상에 형성된다. 이로써, SOI 층의 두께는 50 ㎚로 감소된다.
이때, 매립된 산화물막의 두께는 ITOX(Internal Oxidation)의 효과로 인해 약간 증가한다. 그 후, 불산 용액을 이용하여 표면의 산화물막을 제거한다.
여기서, 초박형 실리콘 결정층(SOI 층)의 두께는 SOI 층의 원하는 두께보다 크다. 그러므로, 실리콘 결정층(SOI 층)의 두께는 추가의 열적 산화 처리를 통해 대략 93 ㎚의 두께를 갖는 표면 층을 산화시킴에 의해 줄어든다. 따라서, SOI 층의 두께는 8 ㎚로 줄어든다. 이로써, 원하는 두께를 갖는 초박형 실리콘 결정층(SOI 층)(40)을 얻을 수 있다. 그 후, 표면의 산화물막 층을 불산 용액을 이용하여 다시 에칭한다. 이런 처리를 통해, 실리콘 결정층(SOI 층)(40)은 수소에 의해 종결 처리되는 표면 구조가 되어, 혐수성 표면으로 된다.
디음으로, 도 3b에 도시된 바와 같이, 질화물 반도체 결정층(50a)(갈륨 질화물 결정층)은 표면이 수소 종결 처리된 초박형 SOI 층 기판 위에 박막 결정 성장(에픽택셜 성장)된다. 샘플 기판인 기판(80)을 MOCVD 장치 내에 도입시키고, 기판 온도를 520℃로 올리고, 소스 물질로서 TMG(트리메틸갈륨) 및 NH3(암모니아)를 이용하여 70 ㎚의 두께를 갖는 질화물 반도체 결정층(50a)을 형성한다.
도 11은 제1 실시예에 따른 질화물 반도체 결정층을 제조하는 방법을 통해 결정층의 상태를 중간까지 예시하는 전자 현미경 사진이다.
도 11은 질화물 반도체 결정층(50a)이 형성된 상태에서, 전자 현미경을 이용하여 관찰한, 결정층의 단면의 결과물을 도시한 것이다.
도 11에 도시된 바와 같이, SiO2 층(중간층(30))과 갈륨 질화물 결정층(질화화물 반도체 결정층(50a)) 사이에서 SOI 층(실리콘 결정층(40))의 영역이 명확하게 관찰된다. 따라서, 이 단계에서, SOI 층과 GaN 층은 반응하지 않아, 각 층의 경계를 명확하게 식별할 수 있다.
추가로, 도 11로부터 명백한 바와 같이, GaN 층(질화물 반도체 결정층(50a))이 SOI 층을 완전히 커버하도록 형성된다. 이와 같이 저온 형성된 GaN 층은 불량한 평편도를 가지므로, 표면에 리세스 및 돌출부가 형성된다.
그 후, 도 4a에 도시된 바와 같이, 기판(80)의 온도를 1120℃로 상승시킨다.
도 4b에 도시된 바와 같이, 이어서, 1120℃에서, 100 ㎚의 두께를 갖는 질화물 반도체 결정층(50b)(갈륨 질화물 결정층)을 소스 물질로서 TMG(트리메틸갈륨) 및 NH3(암모니아)를 이용하여 5 분간 에픽택셜 성장으로 형성한다.
도 12는 제1 실시예에 따른 질화물 반도체 결정층을 제조하는 방법을 통해 결정층의 상태를 중간까지 예시하는 전자 현미경 사진이다.
도 12는 질화물 반도체 결정층(50b)이 형성된 상태에서, 전자 현미경을 이용하여 관찰한, 결정층의 단면의 결과물을 도시한 것이다.
도 12에서 명백한 바와 같이, 520℃의 저온에서 형성된 GaN 층(질화물 반도체 결정층(50a))과 함께, 대략 170 ㎚의 두께를 갖는 GaN 층이 평탄면을 갖는 SiO2 층(매립된 산화물막층, 중간층(30)) 위에 균일하게 형성된다. 환언하자면, 저온 성장 후 리세스 및 돌출부를 가졌던 표면이 고온 성장 공정에 의해 평탄화된다.
도 12에서 명백한 바와 같이, SiO2 층(중간층(30))과 GaN 층(질화물 반도체 결정층(50a)) 사이에 존재한 SOI 층(실리콘 결정층(40))은 명확하게 관찰할 수 없다.
도 13은 제1 실시예에 따른 질화물 반도체 결정층을 제조하는 방법을 통해 결정층의 상태를 중간까지 예시하는 그래프이다.
구체적으로 기술하자면, 도 12에서 예시된 상태에서 도 13은 SiO2 층과 GaN 층에서 Si 원소의 농도 프로파일 및 Ga 원소의 농도 프로파일을 측정하는 결과의 일례를 도시한다. SiO2 층은 중간층(30)에 대응한다. GaN 층은 질화물 반도체 결정층(50)(질화물 반도체 결정층(50a 및 50b))에 대응한다. Si 원소의 농도를 SIMS(Secondary Ion Mass Spectrometry)를 이용하여 측정하였다. 도 13에서, 측정 시 깊이 Dz는 수평축 상에서 도시된다. 깊이 Dz는 질화물 반도체 결정층(50)으로부터 중간층(30)을 향하는 방향을 따르는 질화물 반도체 결정층(50)의 표면으로부터의 깊이다. Si 원소의 농도 C(Si)는 수직축 상에서 도시된다. 도 13에서, Ga 원소의 농도의 경우, 얻어진 2차 이온 강도의 특성을 나타낸다.
도 13에 도시된 바와 같이, Ga 원소의 농도 C(Ga)는 GaN 층에서는 높고, SiO2 층에서는 낮다.
또한, 도 13에서 명백한 바와 같이, GaN 층에서의 Si 원소의 농도 C(Si)는 GaN 층과 SiO2 층 간의 계면 부근에서 대략 1 × 1021(원자?cm-3)이다. 그 계면으로부터 분리된 위치에서, GaN 층에서의 Si 원소의 농도 C(Si)는 대략 1 × 1018(원자?cm-3)로 감소한다.
앞서 기술한 바와 같이, 이 실시예에 따른 질화물 반도체 결정층을 제조하는 방법에서, 실리콘 결정층(40)의 두께는 실리콘 결정층(40)의 전체 또는 일부를 질화물 반도체 결정층(50)으로 통합시킴에 의해 줄어든다. 이런 구성에서, 실리콘 결정층(40)에서 발생되는 실리콘 원자들은 질화물 반도체 결정층(50)의 중간층(30) 측의 계면으로부터 질화물 반도체 결정층(50)으로 이동한다.
그러므로, 위에서 기술한 바와 같이, GaN 층의 SiO2 층(중간층(30)) 측 위의 제1 영역 중의 Si 원소의 농도 C(Si)는 높다. 또한, 제1 영역보다 SiO2 층(중간층(30))으로부터 더 멀리 떨어진 GaN 층의 제2 영역 중의 Si 원소의 농도 C(Si)는 제1 영역 중의 Si 원소의 농도 C(Si)보다 낮다.
구체적으로 기술하자면, 질화물 반도체 결정층(50)의 기판(20) 측 위의 제1 영역 중의 실리콘의 농도는 제1 영역보다 질화물 반도체 결정층(50)의 기판(20)으로부터 멀리 떨어진 제2 영역 중의 실리콘 농도보다 높다.
환언하자면, Si 원소의 농도 C(Si)는 위에서 기술한 바와 같이 확산되고, 농도가 GaN 층과 SiO2 층 사이의 계면 부근에서 대략 1 × 1021(원자?cm-3)로 매우 높은 고유한 구성이 이 실시예의 특유 구성(실리콘 결정층(40)의 전체 또는 일부가 질화물 반도체 결정층(50)으로 통합되는 구성)에 의해 달성된다.
실시예에서, 위에서 기술한 질화물 반도체 결정층(50b)(100 ㎚의 두께)보다 두꺼운 질화물 반도체 결정층을 저온 형성된 질화물 반도체 결정층(50a) 위에 형성할 수 있다. 예를 들어, 위에서 기술한 질화물 반도체 결정층(50a)을 형성한 후, GaN 층의 에피택셜 성장 시간을 60 분으로 설정하여 1120℃에서 대략 2.4 ㎛의 두께를 갖는 GaN 층을 형성하였다. 이 GaN 층은, 예를 들어, 위에서 기술한 반도체 적층체(150, 250 등) (또는 그 일부)에 대응하는 결정층이다.
도 14는 제1 실시예에 따른 질화물 반도체 결정층을 제조하는 방법의 결정층 상태를 예시하는 전자 현미경 사진이다.
도 14는 대략 2.4 ㎛의 두께를 갖는 GaN 층(결정층(51))을 위에서 기술한 바와 같이 형성한 상태에서 전자 현미경을 이용하여 관찰한, 결정층의 단면의 이미지를 도시한다.
도 14에서 명백한 바와 같이, 결정층(51)의 표면(대략 2.4 ㎛의 두께를 갖는 GaN 층)은 평편하다. 따라서, 이 실시예에 따른 제조 방법에 의하면, 평편한 GaN 층을 얻을 수 있다.
이하에서, 이 상태에서 샘플(샘플 S1)의 특성에 대한 평가 결과 및 기준 예시(샘플 S2)의 샘플에 대해 설명하기로 한다. 기준 예시의 샘플 S2는 저온(520℃)에서 벌크 실리콘 기판 위에 GaN 층을 성장시키고 나서 고온(1120℃)에서 대략 2 ㎛위 두께를 갖는 GaN 층을 성장시켜 얻어진 샘플이다. 환언하자면, 기준 예시의 샘플 S2는 이 실시예에 따른 제조 방법의 중간층(30) 및 실리콘 결정층(40)을 포함하지 않은 샘플에 대응한다.
도 15는 기준 예시의 질화물 반도체 결정층을 제조하는 방법의 결정층 상태를 예시하는 전자 현미경 사진이다.
도 15는 기준 예시의 샘플 S2의 GaN/Si 계면(질화물 반도체 결정층(59)과 벌크 실리콘 기판(29) 사이의 계면) 부근에서의 단면에 대한 전자 현미경 사진이다. 도 15로부터 명백한 바와 같이, 벌크 실리콘 기판(29)과 질화물 반도체 결정층(59) 사이의 계면에서 반응이 발생된 부분이 관찰된다.
이 실시예에 따른 샘플 S1 및 기준 예시의 샘플 S2에서의 Si 원소 및 Ga 원소 분포를 EDX 분석을 이용하여 평가하였다.
도 16a 내지 도 16d는 질화물 반도체 결정층의 특성을 예시하는 분석 결과를 나타낸 이미지이다.
도 16a 및 도 16b는 샘플 S1에 대응한다. 도 16c 및 도 16d는 샘플 S2에 대응한다. 도 16a 및 도 16c는 Si 원소의 농도를 표현한 것이다. 이들 도면에서, 밝은 부분(밝기가 낮은 도면의 부분)은 어두운 부분(밝기가 높은 도면의 부분)에 비해 Si 원소의 농도가 더 높은 것을 나타낸다. 도 16b 및 도 16d는 Ga 원소의 농도를 표현한 것이다. 이들 도면에서, 밝은 부분은 어두운 부분에 비해 Ga 원소의 농도가 더 높은 것을 나타낸다.
도 16c에서 도시된 바와 같이, 기준 예시의 샘플 S2에서, GaN 층(질화물 반도체 결정층(59))에서 넓은 영역 전체에 걸쳐 밝은 부분(Si 원소의 농도가 높은 부분)이 관찰된다. 도 16d에 도시된 바와 같이, GaN 층(질화물 반도체 결정층(59))에서 이미지의 밝기에 변화가 있어, Ga 원소의 농도가 균일하지 않음을 나타낸다. 기준 예시의 샘플 S2에서 GaN 층(질화물 반도체 결정층(59))에서 넓은 영역 전체에 걸쳐 Si 원소가 확산되는 것이 명백하다. GaN 층에서 Si 원소의 농도는 30%인 것으로 산정된다. 구체적으로 기술하자면, Si 원소가 GaN 결정 내로 혼합될 뿐 아니라, GaN 결정이 Si, SiN 층 등과 혼합되는 것으로 추정된다.
도 16a 및 도 16b에서 도시된 바와 같이, 이 실시예에 따른 샘플 S1에서, 이미지의 밝은 부분 및 이미지의 어두운 부분이 명확하게 규정된다. GaN 층의 중심부에서의 Si 원소의 농도는 EDX 분석에 의해 검출 제한치 아래이다. 이 농도는, 예를 들어, 1% 이하인 것으로 산정된다.
도 17a 및 도 17b는 제1 실시예에 따른 질화물 반도체 결정층을 제조하는 방법에 의해 형성되는 결정층의 분석 결과를 예시하는 도면이다.
도 17a는 샘플 S1의 EDX 스펙트럼을 도시한다. 도 17b는 샘플 S1에서 EDX 분석이 행해진 측정된 면적 MA를 나타낸다. 도 17a에서, 피크 GaK 및 피크 GaL은 Ga 원소의 K 쉘 및 L 쉘 각각으로부터의 신호에 대응한다. 도 17b에 나타난 바와 같이, 이 측정에서, SiO2 층에 상대적으로 가까운 GaN 층에서의 위치가 평가된다.
도 17a에서 명백한 바와 같이, 샘플 S1에서, GaN 층에서의 Si 원소의 농도는 낮고, 그 농도는 이 측정의 검출 제한치인 1% 이하인 것으로 산정된다.
도 18a 및 도 18b은 기준 예시의 결정층의 특성을 예시하는 분석 결과를 보여주는 도면이다.
도 18a는 샘플 S2의 EDX 스펙트럼을 도시한다. 도 18b는 샘플 S2에서 EDX 분석이 행해진 위치를 나타낸다.
도 18a에 도시된 바와 같이, 샘플 S2에서, GaN 층(질화물 반도체 결정층(59))에서의 Si 원소의 농도 또한 높다. 따라서, 샘플 S2에서, GaN 층에서 확산되는 Si 원소의 양은 매우 많다.
위에서 기술한 바와 같이 GaN 결정층을 벌크 실리콘 기판(29) 위에 직접 적층하는 경우에, GaN 중의 Ga 금속이 계면에서 질소 원소로부터 분해된, Ga-Si 반응이 발생한다. 그러므로, Si 결정 부분이 부식되고, 게다가, 이런 반응으로 인해, 많은 양의 Si 원소가 GaN 층 측 내로 확산된다. 이로 인해, GaN 결정의 품질이 심하게 저하한다.
한편, 벌크 실리콘 기판 위에 질화물 반도체 결정층을 적층하는 경우에, 알루미늄 질화물을 계면 내로 도입시키는 구성이 제안된다. 그러나, 이런 구성에서는, 알루미늄 질화물로부터 여분의 전위 등이 쉽게 발생한다.
이에 대비되어, 이전에 기술한 바와 같이, 이 실시예에 따른 제조 방법에서, 초박형 실리콘 결정층(40) 위에 GaN 층을 적층시킨다. 이런 구성에서는, Si와 GaN 결정 간의 반응이 제한된다. 그러므로, Si 원소가 GaN 층 내로 확산되는 것 또한 제한된다. 따라서, 우수한 품질의 GaN 결정 층이 얻어진다.
이와 같이, 이 실시예에 따른 특정 구성을 통해 얻은 특성들은 도 11 내지 도 18a 및 도 18b에 관련하여 기술한 경험 데이터를 통해 확인할 수 있다.
이 실시예에 따라 고 품질의 질화물 반도체 결정층을 제조하는 방법이 제공된다.
본 명세서에서, "질화물 반도체"란 용어는, 식 BxInyAlzGa1 -x-y- zN에서 x, y, 및 z의 조성비가 0≤x≤1, 0≤y≤1, 0≤z≤1 및 x+y+z≤1의 각각의 범위 내에 속하는 모든 조성의 반도체들을 포함한다. 또한, 위에서 기술한 식에 따르면, "질화물 반도체"는 또한, N(질소) 이외의 V족 원소를 더 포함하는 반도체 및 도전형 등의 각종 물리적 특성을 제어하도록 첨가되는 각종 도펀트를 더 포함하는 반도체를 포함하는 것으로 이해된다.
이상으로, 본 발명의 실시예들을 예들을 참조하면서 기술하였다. 그러나, 본 발명은 이들 예들에만 제한되는 것은 아니다, 환언하자면, 당업자에 의해 위에서 기술한 예들에 대해 행해진 각종 변형은 본 발명의 목적이 포함되는 정도까지 본 발명의 사상 내에 포함됨은 말할 필요도 없다. 예를 들어, 위에서 예로 들은 예들에 포함되는 구성성분들 및 배열, 구성성분들의 물질, 조건, 구성, 크기 등은 이들 예시된 것에만 한하지 않고, 적절하게 변형될 수 있다.
또한, 위에서 기술한 실시예들에 포함되는 구성성분들은 기술적인 실현가능성 정도 내에서 결합될 수 있으며, 본 발명의 목적이 포함되는 정도까지 본 발명의 사상에 포함된다.
또한, 당업자들에게는 본 발명의 사상 내에서의 각종 변형 및 수정예는 쉽사리 명확해질 것이다.
비록 지금까지 특정 실시예들에 대해서만 기술 및 도시하였지만, 이들 실시예들은 단지 일예에 불과한 것으로, 본 발명의 사상을 제한하려는 의도는 아니다. 사실상, 본원에 기술된 새로운 실시예들은 각종 다른 형태로 구현가능할 수 있으며, 또한 본원에 개시된 실시예들의 각종 생략, 치환, 변경은 본 발명의 범주를 벗어나지 않는 한 이루어질 수 있다. 첨부된 청구범위 및 그 등가물은 본 발명의 사상 및 범주 내에 속할 수 있는 그러한 변형을 커버하는 것으로 의도된다.
20: 기체
30: 중간층
40: 초박형 실리콘 결정층
50: 질화물 반도체 결정층

Claims (20)

  1. 질화물 반도체 결정층을 제조하기 위한 방법으로서,
    기체 상에 제공되는 실리콘 결정층 상에 제1 두께를 갖는 질화물 반도체 결정층을 형성하는 단계를 포함하고,
    상기 실리콘 결정층은 상기 질화물 반도체 결정층을 형성하는 단계 이전에 상기 제1 두께보다 얇은 제2 두께를 가지며,
    상기 질화물 반도체 결정층을 형성하는 단계는, 상기 실리콘 결정층의 적어도 일부를 상기 질화물 반도체 결정층으로 통합하여 상기 실리콘 결정층의 두께를 상기 제2 두께로부터 감소하는 단계를 포함하는, 질화물 반도체 결정층 제조 방법.
  2. 제1항에 있어서, 상기 실리콘 결정층 내에서 전위(dislocation) 도입에 의한 플라스틱 변형이 발생되는, 질화물 반도체 결정층 제조 방법.
  3. 제2항에 있어서, 상기 전위 도입에 수반되는 상기 플라스틱 변형은 상기 실리콘 결정층 내로 3족 원소를 확산시킴으로써 촉진되는, 질화물 반도체 결정층 제조 방법.
  4. 제1항에 있어서, 상기 제2 두께는 50 나노미터 이하인, 질화물 반도체 결정층 제조 방법.
  5. 제1항에 있어서, 상기 질화물 반도체 결정층을 형성하는 단계는,
    상기 실리콘 층 위에 상기 질화물 반도체 결정층의 제1 부분을 제1 온도에서 형성하는 단계 및
    상기 질화물 반도체 결정층의 제2 부분을 상기 제1 온도보다 높은 제2 온도에서 상기 제1 부분 상에 형성하는 단계를 포함하는, 질화물 반도체 결정층 제조 방법.
  6. 제5항에 있어서, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 얇은, 질화물 반도체 결정층 제조 방법.
  7. 제5항에 있어서, 상기 제1 부분을 형성하는 단계 이전에 상기 실리콘 결정층 상에 3족 원소를 포함하는 층이 적층되는, 질화물 반도체 결정층 제조 방법.
  8. 제1항에 있어서, 상기 기체는 표면에 산화 실리콘 막이 형성되어 있는 실리콘 기판 또는 실리카 유리 기판인, 질화물 반도체 결정층 제조 방법.
  9. 제1항에 있어서,
    상기 실리콘 결정층은 상기 실리콘 결정층의 층 면(face)에 평행한 평면에서 0.5 mm 이상 10 mm 이하의 특성 길이를 갖는 섬 형상들로 분할되고,
    상기 질화물 반도체 결정층을 형성하는 단계는 상기 분할된 실리콘 결정층 상에 상기 질화물 반도체 결정층을 형성하는 단계를 포함하는, 질화물 반도체 결정층 제조 방법.
  10. 제1항에 있어서, 상기 기체의 측 상의 제1 영역에서 상기 질화물 반도체 결정층의 실리콘 농도는 상기 제1 영역보다 상기 기체에서 더 먼 제2 영역에서 상기 질화물 반도체 결정층의 실리콘 농도보다 높은, 질화물 반도체 결정층 제조 방법.
  11. 제1항에 있어서, 상기 실리콘 결정층의 결정면의 배향은 (111)면인, 질화물 반도체 결정층 제조 방법.
  12. 제1항에 있어서, 상기 질화물 반도체 결정층을 형성하는 단계는 상기 실리콘 결정층 전부를 상기 질화물 반도체 결정층으로 통합시키는, 질화물 반도체 결정층 제조 방법.
  13. 제12항에 있어서, 상기 실리콘 결정층 내에서 전위 도입에 의한 플라스틱 변형이 발생되는, 질화물 반도체 결정층 제조 방법.
  14. 제13항에 있어서, 상기 전위 도입에 수반되는 상기 플라스틱 변형은 상기 실리콘 결정층 내로 3족 원소를 확산시킴으로써 촉진되는, 질화물 반도체 결정층 제조 방법.
  15. 제12항에 있어서, 상기 제2 두께는 50 나노미터 이하인, 질화물 반도체 결정층 제조 방법.
  16. 질화물 반도체 결정층을 제조하기 위한 방법으로서,
    기체 상에 제공되는 결정층 상에 제1 두께를 갖는 질화물 반도체 결정층을 형성하는 단계를 포함하고,
    상기 결정층은 상기 질화물 반도체 결정층을 형성하는 단계 이전에 상기 제1 두께보다 얇은 제2 두께를 가지며,
    상기 질화물 반도체 결정층을 형성하는 단계는, 상기 결정층의 적어도 일부를 상기 질화물 반도체 결정층으로 통합하여 상기 결정층의 두께를 상기 제2 두께로부터 감소하는 단계를 포함하는, 질화물 반도체 결정층 제조 방법.
  17. 제16항에 있어서, 상기 결정층 내에서 전위 도입에 의한 플라스틱 변형이 발생되는, 질화물 반도체 결정층 제조 방법.
  18. 제17항에 있어서, 상기 전위 도입에 수반되는 상기 플라스틱 변형은 상기 결정층으로 3족 원소를 확산시킴으로써 촉진되는, 질화물 반도체 결정층 제조 방법.
  19. 제16항에 있어서,
    상기 결정층은 상기 결정층의 층 면(face)에 평행한 평면에서 0.5 mm 이상 10 mm 이하의 특성 길이를 갖는 섬 형상들로 분할되고,
    상기 질화물 반도체 결정층을 형성하는 단계는 상기 분할된 결정층 상에 상기 질화물 반도체 결정층을 형성하는 단계를 포함하는, 질화물 반도체 결정층 제조 방법.
  20. 제16항에 있어서, 상기 기체는 실리콘 기판인, 질화물 반도체 결정층 제조 방법.
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