KR101644691B1 - 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체 층의 형성 방법 - Google Patents
질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체 층의 형성 방법 Download PDFInfo
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Abstract
실시예에 따르면, 적층체 및 기능층을 포함하는 질화물 반도체 소자가 제공된다. 적층체는, 제1 GaN 층, 제1 층 및 제2 GaN 층을 포함한다. 제1 GaN 층은 제1 볼록부를 포함한다. 제1 층은 제1 GaN 층에 설치되며 Si 및 Mg 중 적어도 어느 하나를 함유한다. 제2 GaN 층은 제2 볼록부를 포함한다. 제2 볼록부의 저부 길이는 제1 볼록부의 저부 길이보다 짧다. 기능층은 적층체 상에 설치되며 질화물 반도체를 포함한다.
Description
본 출원은, 2013년 6월 27일 출원된 일본 특허 출원 제2013-135277호 및 2014년 2월 26일 출원된 일본 특허출원 제2014-035256호에 기초하며 그 우선권을 주장하는 것으로서, 이들의 전체 내용은 본 명세서에 참조된다.
본 발명의 실시예는, 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체 층의 형성 방법에 관한 것이다.
질화물 반도체에 기초하는 질화물 반도체 소자로서, 예를 들어 발광 다이오드(LED)는, 표시 장치나 조명 등에 사용되고 있다. 질화물 반도체 소자로서, 고속 전자 디바이스나 파워 디바이스 등의 전자 디바이스도 있다.
이러한 질화물 반도체 소자는, 주로 사파이어나 실리콘(Si) 등의 이종 기판 상에 형성된다. 그러나, 격자 상수의 차이 및 열팽창 계수의 차이에 기인한 결함이나 기판의 휨(크랙)이 발생하기 쉽다. 디바이스의 고성능화를 위해서는, 질화물 반도체에서의 결함을 저감하는 것이 중요하다. 전위(轉位; dislocation)가 적은 질화물 반도체 결정을 제조하는 기술이 요망되고 있다.
도 1의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 나타내는 도식적 단면도이다.
도 2의 (a) 내지 (c)는 이러한 실시예에 따른 제1 GaN 층을 나타내는 SEM 이미지의 예이다.
도 3의 (a) 내지 (d)는 질화물 반도체 소자의 특성을 예시하는 그래프이다.
도 4는 제1 실시예에 따른 질화물 반도체 소자의 일부를 나타내는 도식적 단면도다.
도 5의 (a) 내지 (d)는 샘플을 나타내는 도식적 단면도다.
도 6의 (a) 내지 (d)는 버퍼층 및 적층체의 예를 나타내는 단면 SEM 이미지이다.
도 7의 (a) 내지 (c)는 참조예에 따른 질화물 반도체 소자의 일 예를 나타내는 투과형 전자 현미경 이미지이다.
도 8의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 9는 제1 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 10은 제1 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 11의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 12의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 나타내는 그래프이다.
도 13의 (a) 내지 도 13의 (d)는 이러한 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 14의 (a) 내지 (d)는 제2 실시예에 따른 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 도시하는 도면이다.
도 15는 제2 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 16은 실시예에 따른 대안적인 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 나타내는 도식적 단면도다.
도 17의 (a) 및 (b) 실시예에 따른 대안적인 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 나타내는 도식적 단면도다.
도 18의 (a) 내지 (d)는 샘플을 나타내는 도식적 단면도다.
도 19의 (a) 내지 (d)는 버퍼층 및 적층체의 예를 나타내는 단면 SEM 이미지이다.
도 20은 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 21의 (a) 내지 (d)는 실시예에 따른 질화물 반도체 소자를 나타내는 그래프이다.
도 22의 (a) 및 (b)는 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 23은 실시예에 따른 대안적인 질화물 반도체 소자를 나타내는 도식적 단면도다.
도 24는 실시예에 따른 대안적인 질화물 반도체 소자를 나타내는 도식적 단면도다.
도 25는 실시예에 따른 대안적인 질화물 반도체 소자를 나타내는 도식적 단면도다.
도 26은 제3 실시예에 따른 질화물 반도체 층의 형성 방법을 나타내는 흐름도이다.
도 27은 제3 실시예에 따른 질화물 반도체 층의 대안적인 형성 방법을 나타내는 흐름도이다.
도 2의 (a) 내지 (c)는 이러한 실시예에 따른 제1 GaN 층을 나타내는 SEM 이미지의 예이다.
도 3의 (a) 내지 (d)는 질화물 반도체 소자의 특성을 예시하는 그래프이다.
도 4는 제1 실시예에 따른 질화물 반도체 소자의 일부를 나타내는 도식적 단면도다.
도 5의 (a) 내지 (d)는 샘플을 나타내는 도식적 단면도다.
도 6의 (a) 내지 (d)는 버퍼층 및 적층체의 예를 나타내는 단면 SEM 이미지이다.
도 7의 (a) 내지 (c)는 참조예에 따른 질화물 반도체 소자의 일 예를 나타내는 투과형 전자 현미경 이미지이다.
도 8의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 9는 제1 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 10은 제1 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 11의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 12의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 나타내는 그래프이다.
도 13의 (a) 내지 도 13의 (d)는 이러한 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 14의 (a) 내지 (d)는 제2 실시예에 따른 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 도시하는 도면이다.
도 15는 제2 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 16은 실시예에 따른 대안적인 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 나타내는 도식적 단면도다.
도 17의 (a) 및 (b) 실시예에 따른 대안적인 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 나타내는 도식적 단면도다.
도 18의 (a) 내지 (d)는 샘플을 나타내는 도식적 단면도다.
도 19의 (a) 내지 (d)는 버퍼층 및 적층체의 예를 나타내는 단면 SEM 이미지이다.
도 20은 실시예에 따른 질화물 반도체 소자의 특성을 나타내는 그래프이다.
도 21의 (a) 내지 (d)는 실시예에 따른 질화물 반도체 소자를 나타내는 그래프이다.
도 22의 (a) 및 (b)는 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 23은 실시예에 따른 대안적인 질화물 반도체 소자를 나타내는 도식적 단면도다.
도 24는 실시예에 따른 대안적인 질화물 반도체 소자를 나타내는 도식적 단면도다.
도 25는 실시예에 따른 대안적인 질화물 반도체 소자를 나타내는 도식적 단면도다.
도 26은 제3 실시예에 따른 질화물 반도체 층의 형성 방법을 나타내는 흐름도이다.
도 27은 제3 실시예에 따른 질화물 반도체 층의 대안적인 형성 방법을 나타내는 흐름도이다.
일반적으로, 일 실시예에 따르면, 질화물 반도체 소자는 적층체 및 기능층을 포함한다. 적층체는 제1 GaN 층, 제1 층 및 제2 GaN 층을 포함한다. 제1 GaN 층은 제1 볼록부를 포함한다. 제1 층은, 제1 GaN 층에 설치되고, Si 및 Mg 중 적어도 어느 하나를 함유한다. 제2 GaN 층은, 제1 층에 설치되고, 제2 볼록부를 포함한다. 제2 볼록부의 저부 길이는 제1 볼록부의 저부 길이보다 짧다. 기능층은, 적층체에 설치되고, 질화물 반도체를 포함한다.
이하에, 본 발명의 각 실시예에 대해서 도면을 참조하면서 설명한다.
또한, 도면은 도식적 또는 개념적인 것이며, 각 부분의 두께와 폭과의 관계, 부분간의 크기의 비율 등은, 반드시 실제값과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우라도, 도면에 의해 서로의 치수나 비율이 상이하게 표현될 경우도 있다.
또한, 본 명세서와 각 도면에 있어서, 도면에 관하여 이미 설명된 것과 마찬가지의 요소에는 동일한 부호를 부여해서 상세한 설명은 적절히 생략한다.
(제1 실시예)
본 실시예는, 질화물 반도체 소자 및 질화물 반도체 웨이퍼에 관계된다. 본 실시예에 따른 질화물 반도체 소자는, 반도체 발광 소자, 반도체 수광 소자 및 전자 디바이스 등의 반도체 장치를 포함한다. 반도체 발광 소자는, 예를 들어 발광 다이오드(LED) 및 레이저 다이오드(LD) 등을 포함한다. 반도체 수광 소자는 포토 다이오드(PD) 등을 포함한다. 전자 디바이스는, 예를 들어, 고 전자 이동도 트랜지스터(HEMT), 헤테로 접합 바이폴라 트랜지스터(HBT), 전계 트랜지스터(FET) 및 쇼트키 배리어 다이오드(SBD) 등을 포함한다. 본 실시예에 따른 질화물 반도체 웨이퍼는 본 실시예에 따른 질화물 반도체 소자의 적어도 일부를 포함한다.
도 1의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 나타내는 도식적 단면도다.
도 1의 (b)는 도 1의 (a)의 일부를 추출한 도면이다.
도 1의 (a)에 도시된 바와 같이, 본 실시예에 따른 질화물 반도체 소자(110)는, 버퍼층(60), 적층체(50) 및 기능층(10)을 포함한다. 적층체(50)는 버퍼층(60) 상에 설치된다. 적층체(50)는 버퍼층(60)과 기능층(10) 사이에 설치된다.
적층체(50)로부터 기능층(10)을 향하는 방향을 Z축 방향으로 한다. Z축 방향은, 버퍼층(60), 적층체(50) 및 기능층(10)의 적층 방향이다. Z축 방향에 대하여 수직인 1개의 방향을 X축 방향으로 한다. Z축 방향과 X축 방향에 대하여 수직인 방향을 Y축 방향으로 한다. 이하에서는, Z축 방향(적층 방향)을 "상측 방향"또는 "위"라고 지칭하기도 한다. 그러나, 질화물 반도체 소자(110)의 상하 방향이 반전되는 경우에는, 전술한 "상측 방향" 및 "위"가 반전된다.
본 예에서 질화물 반도체 소자(110)는 기판(40)을 더 포함한다. 기판(40)과 적층체(50) 사이에 버퍼층(60)이 배치된다.
기판(40)은, 예를 들어 Si(111) 기판이다. 본 실시예에서, 기판(40)이 실리콘 기판인 경우, 기판(40)의 면 방위는, (111) 면이 아니어도 좋고, 예를 들어(11n)(n: 정수)로 표현되는 면 방위나 (100) 면이라도 좋다. 예를 들어, (110) 면은, 실리콘 기판과 질화물 반도체 층 사이의 격자 부정합이 작아지기 때문에 바람직하다.
기판(40)은, 산화물 층을 포함하는 기판이어도 좋다. 예를 들어, 기판(40)은, 실리콘-온-인슐레이터(SOI:silicon on insulator) 기판 등이어도 좋다. 기판(40)은 격자 상수가 기능층(10)과는 상이한 재료를 포함하는 기판이어도 좋다. 기판(40)은 열팽창 계수가 기능층(10)과는 상이한 재료를 포함하는 기판이어도 좋다. 예를 들어, 기판(40)은, 사파이어, 스피넬, GaAs, InP, ZnO, Ge, SiGe, GaN, AlN 및 SiC 중 어느 하나의 기판이어도 좋다.
예를 들어, 기판(40) 위에 버퍼층(60)이 형성된다. 버퍼층(60) 상에 적층체(50)가 형성된다. 적층체(50) 상에 기능층(10)이 형성된다. 이들 형성 단계에 서 에피택셜 성장이 수행된다.
본 실시예에 따른 질화물 반도체 소자(110)는, 기판(40), 버퍼층(60), 적층체(50) 및 기능층(10)의 일부가 제거된 상태에서 사용될 경우가 있다. 질화물 반도체 소자(110)가 발광 소자인 경우, 기능층(10)은, 예를 들어, n형 반도체 층, 발광층 및 p형 반도체 층을 포함한다.
본 명세서에서, "적층되는(stacked)" 상태는, 서로 접해서 적층되는 상태 뿐만 아니라 사이에 다른 층이 삽입되어서 적층되는 상태를 포함한다. "상에 설치되는(provided on)" 상태는, 직접 접해서 설치되는 상태 뿐만 아니라, 사이에 다른 층이 삽입되어서 설치되는 상태를 포함한다.
버퍼층(60)은, 예를 들어, AlN 버퍼층(62)을 포함한다.
AlN 버퍼층(62)의 두께는, 예를 들어 10 나노미터(nm)이상 400nm 이하인 것이 바람직하고, 예를 들어 약 200nm이다. 버퍼층은 AlN 층에 한하지 않고, GaN 층이어도 좋다. 버퍼층(60)으로서 GaN 층을 사용하는 경우, GaN 층의 두께는, 예를 들어 10nm 이상 50nm 이하이다. GaN 층의 두께는, 예를 들어 약 30nm이다. 버퍼층(60)으로서, AlGaN이나 InGaN 등의 혼합 결정을 사용할 수 있다.
기판(40)에 실리콘 기판을 사용하는 경우, 기판(40)(실리콘 기판)과 화학적 반응이 발생하기 어려운 AlN을 실리콘에 접하는 버퍼층(60)으로서 한다. 이는 실리콘과 갈륨의 반응에 의해 발생하는 멜트-백(melt-back) 에칭 등의 문제 해결을 용이하게 해 준다. 버퍼층(60)으로서 사용되는 AlN의 적어도 일부는 단결정을 포함하는 것이 바람직하다. AlN을 1000도 이상의 고온에서 에피택셜 성장시킴으로써, 단결정의 AlN 버퍼층(62)을 형성할 수 있다. 기판(40)에 실리콘 기판을 사용하는 경우, 질화물 반도체와 실리콘 기판과의 사이의 열팽창 계수 차가, 질화물 반도체와 실리콘과는 상이한 재료의 기판의 사이의 열팽창 계수 차보다 크다. 그로 인해, 에피택셜 성장 후에 발생하는 기판(40)의 휨이 커지기 쉽고, 크랙이 발생하기 쉽다. 단결정을 포함하는 AlN 층을 버퍼층(60)으로서 사용함으로써 에피택셜 성장중의 질화물 반도체 중에 응력(왜곡)이 형성된다. 이는 성장 종료 후의 기판 휨을 저감할 수 있다.
AlN 버퍼층(62)에는, 인장 응력(왜곡)이 형성되는 것이 바람직하다. AlN 버퍼층(62)에 인장 응력(왜곡)이 형성됨으로써, 기판(40)과 버퍼층(60)의 계면에서의 결함 형성이 억제된다.
버퍼층(60)이 In을 포함하면, 버퍼층(60)과 기판(40)(실리콘 기판)의 격자 부정합이 완화된다. 이는 전위의 발생을 억제한다. 버퍼층(60)이 In을 포함하는 경우, 결정 성장중에 In의 이탈 반응이 발생하기 쉽다. 평탄성이 좋은 버퍼층(60)을 얻기 위해서, In 조성비를 50% 이하로 하는 것이 바람직하다.
적층체(50)는 제1 GaN 층(53), 제1 층(54) 및 제2 GaN 층(55)를 포함한다. 예를 들어, 적층체(50)는 AlGaN 층(51), 제2 층(56), 제3 층(52) 및 제3 GaN 층(57)을 더 포함해도 좋다.
AlGaN 층(51)에는 AlxGa1 - xN (0 <x≤1)이 사용된다. AlGaN 층(51)의 두께는, 예를 들어, 100nm 이상 1000nm 이하인 것이 바람직하고, 예를 들어 약 250nm이다. AlGaN 층(51)의 Al의 조성비는, 예를 들어 0.1 이상 0.9 이하인 것이 바람직하고, 예를 들어 0.25이다. AlGaN 층(51)은 멜트-백 에칭의 억제 효과를 증가시킬 수 있다. AlGaN 층(51)은 적층체(50)에 형성되는 압축 응력(왜곡)을 증가시킬 수 있다.
서로 조성이 상이한 복수의 질화물 반도체 층을 적층하는 경우에, 위에 적층되는 질화물 반도체 층(예를 들어, AlGaN 층(51))은, 아래에 형성된 질화물 반도체 층(예를 들어, AlN 버퍼층(62))의 격자 간격(격자의 길이)에 정합하게 형성된다. 이로 인해, 질화물 반도체 층의 실제 격자 간격은, 왜곡이 없는 격자 간격(격자 상수)과는 상이하다.
본 명세서에 있어서는, 질화물 반도체의 왜곡이 없는 격자 간격을 "격자 상수"라 한다. 본 명세서에 있어서는, 형성된 질화물 반도체 층의 실제 격자 길이를 "격자 간격"이라 한다. 격자 상수는, 예를 들어 물성 상수다. 격자 간격은, 예를 들어 형성된 질화물 반도체 소자에 포함되는 질화물 반도체 층에서의 실제의 격자 길이다. 격자 간격은, 예를 들어 X선 회절 측정으로부터 구해진다.
AlGaN 층(51)은 적어도 일부에 결정성을 갖는다. 즉, AlGaN 층(51)의 적어도 일부는, 비정질이 아니고, 다결정 또는 단결정이다. 단결정의 AlN 버퍼층(62) 상에 AlN 버퍼층(62)의 격자 간격보다도 격자 상수가 큰 AlGaN 층(51)이 형성된다. 따라서, 결정성을 갖는 AlGaN 층(51)에 압축 응력(왜곡)이 형성된다. 압축 응력(왜곡)이 형성된 AlGaN 층(51)의 격자 간격은, 왜곡이 없는 격자 간격(격자 상수)보다 작다. 압축 응력(왜곡)을 형성함으로써, 결정 성장 후의 강온 과정에서 질화물 반도체와 실리콘 기판과의 사이의 열팽창 계수 차에 의해 발생하는 인장 응력(왜곡)을 저감할 수 있다. 이는 기판(40)에서 휨이나 크랙의 발생을 억제할 수 있다.
AlGaN 층(51)이 결정성을 가짐으로써, AlGaN 층(51) 상에 형성되는 적층체(50)의 일부를 구성하는 GaN 층이 3차원 성장하기 쉽다. 이에 의해, 전위가 저감되기 쉽다. AlGaN 층(51)이 결정성을 갖는 것은, 예를 들어 X선 회절 측정 등에 의해, 회절 피크가 관측되는 것으로 평가할 수 있다. 예를 들어, AlGaN 층(51)의 결정성은 성장 방향(적층 방향)에 대하여 평행한 방향의 결정면(예를 들어, (0002) 면)의 회절 피크를 관찰함으로써 평가할 수 있다.
AlGaN 층(51)은 피트가 없는 평탄한 표면을 갖는 것이 바람직하다. 평탄한 표면 상에 적층체(50)의 일부가 되는 GaN 층이 형성된다. 이로 인해 보다 큰 압축 응력(왜곡)이 GaN 층에 형성되기 쉬워진다.
AlN 버퍼층(62) 상에 AlGaN 층(51)을 형성함으로써, AlN 버퍼층(62)과 AlGaN 층(51) 사이의 계면에서 전위를 저감할 수 있다.
AlGaN 층(51)은, 1층이어도 좋고, 복수의 층을 포함해도 좋다. 본 예에서는, AlGaN 층(51)은, 제1 AlGaN 층(51a), 제2 AlGaN 층(51b) 및 제3 AlGaN 층(51c)를 포함한다. AlGaN 층(51)에 포함되는 층의 수는, 2 이어도 좋고, 4 이상이라도 좋다. 제2 AlGaN 층(51b)은 제1 AlGaN 층(51a) 상에 설치된다. 제3 AlGaN 층(51c)은 제2 AlGaN 층(51b) 상에 설치된다. AlGaN 층(51)으로서 복수의 층을 형성함으로써, AlGaN 층(51) 중에 형성되는 압축 응력(왜곡)을 증가시킬 수 있다. 이 경우, 버퍼층(60)으로부터 위쪽으로(예를 들어, 버퍼층(60)로부터 기능층(10)을 향하는 방향으로), Al 조성비가 작아지도록 적층하는 것이 바람직하다. 즉, 제2 AlGaN 층(51b)에서의 Al 조성비가 제1 AlGaN 층(51a)에서의 Al 조성비보다도 낮은 것이 바람직하고, 제3 AlGaN 층(51c)에서의 Al 조성비가 제2 AlGaN 층(51b)에서의 Al 조성비보다도 낮은 것이 바람직하다.
예를 들어, 버퍼층(60)에 AlN을 사용하는 경우, AlN과 GaN 사이에 실온에서의 격자 부정합율을 AlGaN 층(51)의 적층수로 등간격으로 분할한 격자 부정합율이 되는 Al 조성비의 AlGaN 층(51)을 형성하는 것이 바람직하다. 즉, 예를 들어 각 층의 격자 부정합율이, AlN과 GaN 사이에 실온에서의 격자 부정합율을 적층수에 1을 가산한 수로 나눈 값 정도가 되는 Al 조성비의 AlGaN 층(51)을 형성하는 것이 바람직하다. 이에 의해, AlGaN 층(51) 중에 형성되는 압축 응력(왜곡)이 증가하기 쉽다.
AlN과 GaN 층 사이에 실온에서의 격자 부정합율은 약 2.1% 이다. 따라서, 예를 들어 3층의 AlGaN 층(51)을 형성하는 경우, 각 층의 격자 부정합율이 0.5% 정도(예를 들어 0.4% 이상 0.6% 이하)가 되도록 하는 Al 조성비의 AlGaN 층(51)을 형성할 수 있다.
예를 들어, Al 조성비가 약 0.55, 0.3 및 0.15인 AlGaN 층(51)을 이 순서대로 적층할 수 있다. 예를 들어, 제1 AlGaN 층(51a)에서의 Al 조성비는 약 0.55이다. 제2 AlGaN 층(51b)에서의 Al 조성비는 약 0.3이다. 제3 AlGaN 층(51c)에서의 Al 조성비는 약 0.15이다. Al 조성비가 상기 값 (약 0.55, 약 0.3, 약 0.15)의 ±0.05의 범위라면, 각 층의 격자 부정합율을 0.5% 정도(예를 들어 0.4% 이상 0.6% 이하)로 할 수 있다.
예를 들어, 2층의 AlGaN 층(51)을 형성하는 경우, 각 층의 격자 부정합율이 0.7% 정도(예를 들어, 0.6% 이상 0.8% 이하)가 되도록 하는 Al 조성비의 AlGaN 층(51)을 형성할 수 있다.
예를 들어, Al 조성비가 약 0.45 및 0.18인 AlGaN 층(51)을 이 순서대로 적층할 수 있다. 예를 들어, 제1 AlGaN 층(51a)에서의 Al 조성비는 약 0.45이다. 제2 AlGaN 층(51b)에서의 Al 조성비는 약 0.18이다.
각 AlGaN 층(51)(본 예에서는, 제1 AlGaN 층(51a), 제2 AlGaN 층(51b) 및 제3 AlGaN 층(51c)) 사이의 Al 조성비의 차가 일정해지지 않는 이유는, AlGaN 층(51) 중에 왜곡(응력)이 형성되기 때문이다. 여기서, AlGaN 층(51)의 격자 부정합율은 실온에서 X선 회절 측정에 의해 산출될 수 있다.
AlGaN 층(51)으로서 복수의 층을 형성하는 경우, 버퍼층(60)으로부터 위쪽으로(예를 들어 버퍼층(60)으로부터 기능층(10)을 향하는 방향으로), 막 두께가 증가하도록 적층하는 것이 바람직하다. 즉, 제2 AlGaN 층(51b)의 막 두께가 제1 AlGaN 층(51a)의 막 두께보다도 두꺼운 것이 바람직하고, 제3 AlGaN 층(51c)의 막 두께가 제2 AlGaN 층(51b)의 막 두께보다도 두꺼운 것이 바람직하다. 이에 의해, AlGaN 층(51)에 형성되는 압축 응력(왜곡)이 증가하기 쉽다.
제3 층(52)은 AlGaN 층(51) 상에 설치된다. 제1 GaN 층(53)은 제3 층(52) 상에 설치된다. 제1 층(54)은 제1 GaN 층(53) 상에 설치된다. 제2 GaN 층(55)은 제1 층(54) 상에 설치된다. 제2 층(56)은 제2 GaN 층(55) 상에 설치된다. 예를 들어, 제3 GaN 층(57)이 설치되는 경우에, 제3 GaN 층(57)은 제2 층(56) 상에 설치된다. 이하에서는 제3 GaN 층(57)이 설치되는 경우를 예로 들어 설명한다.
본 실시예에서의 제1 층(54), 제2 층(56) 및 제3 층(52) 각각은, 실리콘(Si) 및 마그네슘(Mg) 중 적어도 어느 하나를 함유한다. 본 실시예서의 제1 층(54), 제2 층(56) 및 제3 층(52) 각각은, Si 및 Mg 양자 모두를 함유해도 좋다. 제1 층(54), 제2 층(56) 및 제3 층(52) 각각은, SiN 및 MgN 중 적어도 어느 하나를 포함해도 좋다. 제1 층(54), 제2 층(56) 및 제3 층(52) 각각은, SiN 및 MgN 양자 모두를 포함해도 좋다. 제1 층(54), 제2 층(56) 및 제3 층(52) 각각은, Si 및 Mg 중 적어도 어느 하나가 고농도로 도핑된 GaN 층(δ-도핑층)이어도 좋다. 제1 층(54), 제2 층(56) 및 제3 층(52) 각각은, Si 및 Mg 양자 모두가 고농도로 도핑된 GaN 층(δ-도핑층)이어도 좋다.
제1 층(54), 제2 층(56) 및 제3 층(52) 각각에 포함되는 원소로서, Si의 쪽이, 기능층(10)의 일부로서 형성되는 n형 반도체 층(11)의 도전성을 손상시키지 않기 때문에 보다 바람직하다. 이하에서는, 제1 층(54), 제2 층(56) 및 제3 층(52) 각각이 Si를 함유하는 경우를 예로 들어 설명한다.
제3 층(52)은, 제3 층(52) 상에 제1 GaN 층(53)을 형성할 때에, 제1 GaN 층(53)을 3차원적으로 성장시키는 효과를 갖는다. 이것은, 제3 층(52)이, 적층 방향에 수직인 면에서(X-Y 평면에서)에서, Si 농도나 두께에 요동을 갖고 있으며, Si 농도가 낮은 부분 및 두께가 얇은 부분 중 적어도 어느 하나 위에 선택적으로 제1 GaN 층(53)이 성장하기 때문이다. 제1 GaN 층(53)이 3차원적으로 성장함으로써, 버퍼층(60)에 발생한 전위를 적층 방향(Z축 방향)에 대하여 수직 방향으로 구부릴 수 있다. 이에 의해, 기능층(10)에 도달하는 전위를 저감할 수 있다. 제3 층(52)에 의해 제1 GaN 층(53)의 성장이 저해되는 영역에서는, 버퍼층(60)에 발생한 전위가 제3 층(52)에 의해 차폐된다. 이에 의해, 전위가 위쪽으로 전파되는 것이 저해된다. 제3 층(52)의 AlGaN 층(51)에 대한 피복률이 높을수록, 전위의 저감 효과는 증가한다.
본 예에서, 제3 층(52)은 AlGaN 층(51)에 접한다. 제3 층(52)이 AlGaN 층(51)에 접하기 때문에, 제1 GaN 층(53)은 AlGaN 층(51)과의 격자 부정합차의 영향을 받으면서 성장한다. 격자 부정합차를 제공함으로써, 제1 GaN 층(53)은 3차원 성장이 보다 용이하게 된다. 이는 전위 저감 효과를 증가시킨다. 격자 부정합차를 제공함으로써, AlGaN 층(51)과 제1 GaN 층(53) 사이의 계면에서 발생하는 전위를 저감할 수 있다.
제1 GaN 층(53)에서 압축 응력(왜곡)이 형성되는 것이 바람직하다. 제1 GaN 층(53)에 압축 응력(왜곡)을 형성함으로써, 에피택셜 성장후의 기판(40)의 휨을 저감할 수 있다. 압축 왜곡을 형성함으로써, 제1 GaN 층(53)이 섬-형상으로 성장되기 쉽다.
본 명세서에서 섬-형상의 막도 "층"이라 지칭된다.
AlGaN 층(51)의 적어도 일부는 단결정의 AlGaN로 이루어진다. 이로 인해, 제1 GaN 층(53)에 압축 응력(왜곡)을 형성할 수 있다. 비정질의 AlGaN 층인 경우에는, AlGaN 층(51)의 격자 간격이 커지기 쉽다. 이로 인해, 제1 GaN 층(53)에 압축 응력(왜곡)을 형성하는 것이 곤란하게 된다.
제3 층(52)의 두께는, 예를 들어 1 원자 층이며, 0.4 원자 층 이상 2.1 원자 층 이하인 것이 바람직하다. 제3 층(52)의 두께가 0.4 원자 층보다도 얇으면, 제1 GaN 층(53)의 3차원 성장이 발생하기 어렵다. 따라서, 전위의 저감 효과를 얻기 어렵다. 한편, 제3 층(52)의 두께가 2.1 원자보다도 두꺼우면, 제1 GaN 층(53)이 성장하지 않는 영역이 증가한다. 따라서, 제3 GaN 층(57)의 평탄성이 저하되기 쉽다.
제3 층(52)은, 균일한 층이 아니어도 좋고, 불연속인 섬-형상의 층 등이어도 좋다. 제3 층(52)은 개구부가 설치된 층이어도 좋다.
제3 층(52)의 두께는, 예를 들어 투과형 전자 현미경 (TEM: Transmission Electron Microscope) 이미지 또는 주사형 전자 현미경(SEM: Scanning Electron Microscope) 이미지를 사용하는 직접 관찰에 의해 얻어진다. SEM에 의한 관찰을 행할 때에는, 질화물 반도체 층 또는 기판의 골 면(cleavage plane)을 따라 절단한 단면을 사용한다. 제3 층(52)의 두께는, 2차 이온-질량 분석법(SIMS: Secondary Ion-Microprobe Mass Spectrometry)으로부터 얻어진다. 2차 이온-질량 분석법에 있어서, 층중의 Si 농도가 2×1020/㎤ 정도인 경우에는, 제3 층(52)의 두께가 1 원자 층에 상당한다. 이 Si 농도는, 면 밀도로 환산하면, 1×1015/㎠ 정도의 Si 면 밀도에 대응한다.
제1 GaN 층(53)은 요철을 포함한다. 이 요철은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제1 경사면)(53s)을 갖는다. 제1 GaN 층(53)은, X-Y 평면에서 불연속인 섬-형상의 결정층이어도 좋다. 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 제1 경사면(53s)는, 예를 들어 (10-11) 면이나 (11-22) 면 등의 파셋트면(facet surface)이다. 제1 경사면(53s)은 특정한 결정면이 아니어도 좋다. 제1 GaN 층(53)은 돔 형상의 형상이어도 좋다. 제1 GaN 층(53)은 경사진 표면이 아니라 X-Y 평면에 대하여 수직인 평면을 가져도 좋다.
도 2의 (a) 내지 (c)는 실시예에 따른 제1 GaN 층을 나타내는 SEM 이미지의 예이다. 도 2의 (a)에 도시된 제1 예(S01)에서는, 기판 온도 1040도에서, 농도가 10ppm인 실란(SiH4)이 350cc/분 유량으로, 암모니아가 20L/분 유량으로, 3분간 AlGaN 층(51) 상에 공급된다. 이에 의해, 제3 층(52)이 형성된다. 그 후, 기판 온도 1090도에서, TMG가 56cc/분 유량으로, 암모니아가 40L/분 유량으로, 5분간 공급된다. 이에 의해, 제1 GaN 층(53)이 형성된다. 제1 GaN 층(53)의 형성시의V/III 비는 6500에 상당한다. 제3 층(52)의 두께는 약 0.4 원자 층이다.
도 2의 (b)에 도시된 제2 예(S02)에서는, 제3 층(52)의 형성시의 성장 시간이 8분으로 설정된다. 제3 층(52)의 두께는 약 1 원자 층이다.
도 2의 (c)에 도시된 제3 예(S03)에서는, 제1 GaN 층(53)의 형성시의 암모니아 유량이 2.5L/분으로 설정된다. 즉, 제1 GaN 층(53)의 형성시의 V/III 비가 490으로 감소된다.
도 2의 (a)로부터 알 수 있는 바와 같이, 제1 GaN 층(53)은 섬-형상의 결정층이다. 제1 GaN 층(53)의 볼록부(53c)(제1 볼록부)의 두께(높이)는 150nm 내지 200nm이다. 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)(도 1의 (a) 참조)의 직경(폭)(53v)(즉, X-Y 평면에 평행한 방향의 볼록부 저부의 길이)는 약 1.5μm이다. 높이 50nm 이하인 미세 결정이 다수 형성된다.
도 2의 (b)에 도시된 바와 같이, 제3 층(52)의 형성 시간을 8분으로 늘리면, 제1 GaN 층(53)의 볼록부(53c)의 두께(높이)가 200nm 내지 500nm로 증가한다. 한편, 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 직경(폭)(53v)은 약 0.8μm정도로 감소한다. 도 2의 (a)에 관측되는 높이 50nm 이하의 미세 결정은 실질적으로 형성되지 않는다. 이와 같이, 제3 층(52)의 두께에 의해, 제1 GaN 층(53)의 볼록부(53c)의 높이(두께)와 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 직경(폭)(53v)을 변화시킬 수 있다. 제3 층(52)의 두께가 두꺼우면, 제1 GaN 층(53)의 볼록부(53c)의 높이(두께)가 높아지는 경향이 있다.
한편, 도 2의 (c)에 도시된 바와 같이, 제1 GaN 층(53)의 V/III 비가 490으로 감소되면, 제1 GaN 층(53)의 볼록부(53c)의 높이(두께)가 400nm 내지 700nm로 증가한다. 제1 경사면(53s)의 면적이 증가하고, 볼록부(53c)가 원뿔 또는 돔 형상이 된다. 한편, 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 직경(폭)(53v)은 약 1.5μm로 유지된다. 이와 같이, 제1 GaN 층(53)의 V/III 비에 의해, 제1 GaN 층(53)의 볼록부(53c)의 높이(두께) 및 제1 경사면(53s)의 형상을 변화시킬 수 있다. 제1 GaN 층(53)의 V/III 비가 낮으면, 제1 GaN 층(53)의 볼록부(53c)의 높이(두께)가 높아지고(두꺼워지고), 제1 경사면(53s)이 차지하는 비율이 커지는 경향이 있다.
제1 GaN 층(53)의 볼록부(53c)의 높이(두께) t1(도 1의 (b) 참조)은, 예를 들어 100nm 이상 1200nm 이하이다. 도 2의 (a) 내지 (c)에 도시된 예에서는, 제3 층(52)의 일부 상에 제1 GaN 층(53)이 설치된다. 이 경우, 제1 GaN 층(53)의 볼록부(53c)의 높이(두께) t1은, 제3 층(52)의 상면과, 제1 GaN 층(53)의 볼록부(53c)의 상단부 사이의 거리이다. 제1 GaN 층(53)이 정상면(제1 정상면(53t))을 갖는 경우, 높이 t1은, 제3 층(52)의 상면과 정상면(제1 정상면(53t)) 사이의 거리이다. 제1 GaN 층(53)의 높이 t1은, 제1 GaN 층(53)의 볼록부(제1 볼록부)(53c) 중 가장 높이가 높은 볼록부(53c)에서 제3 층(52)의 상면과 제1 GaN 층(53)의 볼록부(53c)의 상단부 사이의 거리이다.
제1 GaN 층(53)과 제3 층(52) 사이에 다른 층이 설치되는 경우, 또는, 제3 층(52)이 설치되지 않는 경우에, 제1 GaN 층(53)의 볼록부(53c)의 높이(두께) t1은, 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)와 제1 GaN 층(53)의 볼록부(53c)의 상단부(제1 GaN 층(53)이 제1 정상면(53t)를 갖는 경우, 제1 정상면(53t)) 사이의 거리이다.
제1 GaN 층(53)은 제3 층(52)을 덮어도 좋다. 이 경우에는, 제1 GaN 층(53)에서 볼록부(53c)의 높이(두께)는, 제1 GaN 층(53)의 요철의 높이(깊이), 즉, 요철의 볼록부와 오목부 사이의 Z축 방향을 따른 거리에 대응한다. 제1 GaN 층(53)이 제3 층(52)을 덮는 경우에, 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 직경(폭)(53v)은, 요철의 제1 오목부와 제1 오목부에 인접한 제2 오목부 사이의 거리에 대응한다.
제1 GaN 층(53)에 볼록부(53c)가 제공된다. 제1 GaN 층(53)의 두께는 균일하지 않다. 제1 GaN 층(53)의 두께는 제1 GaN 층(53)의 볼록부(53c)의 높이와 상이하다. 제1 GaN 층(53)의 두께는 제1 GaN 층(53)의 평균 두께다.
도 3의 (a) 내지 (d)는 질화물 반도체 소자의 특성을 도시하는 그래프이다.
도 3의 (a) 내지 (d)는, 제3 층(52)의 성장 시간(두께) TM 및 제1 GaN 층(53)을 형성할 때의, V/III 비 (V/III), 성장 온도(기판 온도) GT 및 성장 속도 GR을 바꾸었을 때의, 제1 GaN 층(53)의 높이(두께) t1의 예를 도시하고 있다.
이 예에서, 제3 층(52) 및 제1 GaN 층(53)에 관해서 이하에서 설명되지 않는 조건은, 도 2의 (a) 내지 (c)에 관해서 전술한 것과 동일하다.
도 3의 (a)는, 제3 층(52)의 성장 시간(두께) TM을 바꾸었을 때의, 제1 GaN 층(53)의 높이(두께) t1을 도시하고 있다. 도 3의 (a)에 도시된 바와 같이, 예를 들어 제3 층(52)의 성장 시간 TM이 5분인 경우에는, 제1 GaN 층(53)의 높이(두께) t1은 300nm이다. 성장 시간 TM이 11분인 경우에는, 제1 GaN 층(53)의 높이(두께) t1은 600nm이다. 이와 같이, 제3 층(52)의 성장 시간 TM이 길면, 제1 GaN 층(53)의 높이(두께) t1이 높아(두꺼워)진다. 제3 층(52)의 성장 시간 TM이 길면, 제1 GaN 층(53)의 섬 밀도가 낮아지고, 제1 GaN 층(53)들 사이의 간격이 증가한다.
도 3의 (b)는, 제1 GaN 층(53)을 형성할 때, V/III 비 (V/III)을 바꾸었을 때의, 제1 GaN 층(53)의 높이(두께) t1을 도시하고 있다. 본 예에서, III족 원료 가스인 TMGa의 공급량을 56cc/분으로 일정하게 하고, 암모니아의 공급량이 변경된다.
도 3의 (b)에 도시된 바와 같이, 예를 들어, 제1 GaN 층(53)의 V/III 비가 "3250"인인 경우에, 제1 GaN 층(53)의 높이(두께) t1은 450nm이다. 제1 GaN 층(53)의 V/III 비가 "410"인 경우에, 제1 GaN 층(53)의 높이(두께) t1은 1000nm이다. 이와 같이, 제1 GaN 층(53)의 V/III 비가 작으면, 제1 GaN 층(53)의 높이(두께) t1이 높아(두꺼워)진다. 제1 GaN 층(53)의 V/III 비가 작으면, 제1 GaN 층(53)의 섬 밀도가 낮아지고, 제1 GaN 층(53)들 사이의 간격이 커진다.
도 3의 (c)는, 제1 GaN 층(53)을 형성할 때의, 성장 온도(기판 온도) GT를 바꾸었을 때의, 제1 GaN 층(53)의 높이(두께) t1을 도시하고 있다. 도 3의 (c)에 도시된 바와 같이, 예를 들어 제1 GaN 층(53)의 성장 온도 GT가, 1050도인 경우에, 제1 GaN 층(53)의 높이(두께) t1은 550nm이다. 제1 GaN 층(53)의 성장 온도 GT가, 1120도인 경우에, 제1 GaN 층(53)의 높이(두께) t1은 210nm이다. 이와 같이, 제1 GaN 층(53)의 성장 온도 GT가 낮으면, 제1 GaN 층(53)의 높이(두께) t1이 높아(두꺼워)진다. 제1 GaN 층(53)의 성장 온도 GT가 1120도보다 높으면, 멜트-백 에칭이 발생하기 쉬워져, 결정이 열화되기 쉽다. 제1 GaN 층(53)의 성장 온도 GT가 1000도보다 낮으면, 피트(pits)가 발생하기 쉬워져, 결정이 열화되기 쉽다. 따라서, 제1 GaN 층(53)의 성장 온도 GT는, 1000도 이상 1120도 이하가 바람직하다. 제1 GaN 층(53)의 성장 온도 GT가 높으면, 결정 표면에서의 Ga 원료의 이탈 반응이 증가하고, 제1 GaN 층(53)의 섬 밀도가 낮아진다. 이는 제1 GaN 층(53)의 볼록부(53c)의 사이즈를 감소시킨다.
도 3의 (d)는, 제1 GaN 층(53)을 형성할 때, 성장 속도 GR을 바꾸었을 때의, 제1 GaN 층(53)의 높이(두께) t1을 나타내고 있다. 이 실험에서는, TMGa의 공급량을 변화시킨다. 이 경우, 제1 GaN 층(53)의 형성시의 원료 가스의 총 공급량이 일정해지도록 성장 시간을 변화시킨다. 예를 들어, TMGa의 유량을 112cc/분으로 2배로 할 경우에, 성장 시간을 2.5분으로 1/2배로 한다.
도 3의 (d)에 도시된 바와 같이, 예를 들어 제1 GaN 층(53)의 성장 속도 GR이, 19nm/분인 경우에, 제1 GaN 층(53)의 높이(두께) t1은 550nm이다. 제1 GaN 층(53)의 성장 속도 GR이, 48nm/분인 경우에, 제1 GaN 층(53)의 높이(두께) t1은 250nm이다. 이와 같이, 제1 GaN 층(53)의 성장 속도 GR이 늦으면, 제1 GaN 층(53)의 높이(두께) t1이 높아(두꺼워)진다. 제1 GaN 층(53)의 성장 속도 GR이 늦으면, 결정 표면에서의 Ga 원료의 이탈 반응이 증가하고, 제1 GaN 층(53)의 섬 밀도가 낮아진다. 즉, 제1 GaN 층(53)의 성장 속도 GR이 빠를수록, 고밀도로 섬-형상의 제1 GaN 층(53)을 형성할 수 있다.
도 2의 (a) 내지 (c) 및 도 3의 (a) 내지 (d)에서, 제1 GaN 층(53)에는 도핑되지 않은 GaN이 사용되고 있다. 제1 GaN 층(53)에, n형의 불순물이 도핑된 n-GaN을 사용해도 좋다. n-GaN이 사용되는 경우에, n형 불순물(Si)을 도핑하지 않을 경우에 비해, 제1 GaN 층(53)의 볼록부(53c)의 사이즈가 작고, 요철의 밀도가 높고, 경사면의 면적이 증가하기 쉽다. 이는 n형 불순물을 도핑하는 것에 의해 파셋트의 형성이 촉진되기 때문이다. 제1 GaN 층(53)의 볼록부(53c)의 제1 경사면(53s) 상에 형성되는 제1 층(54)의 면적이 증가함으로써, 전위의 차폐 또는 굴곡 효과가 증가한다. 이는 전위 저감을 촉진한다.
제1 GaN 층(53)에서의 n형 불순물의 농도는, 1.0×1017/㎤ 이상 1.0×1020/㎤ 이하인 것이 바람직하다. 제1 GaN 층(53)에서의 n형 불순물의 농도는, 1.0×1018/㎤ 이상 5.0×1019/㎤ 이하인 것이 더욱 바람직하다. 제1 GaN 층(53)에서의 n형 불순물의 농도가 1.0×1017/㎤인 경우에는, 실질적으로 도핑되지 않은 GaN 층의 n형 불순물의 농도에 상당한다. 제1 GaN 층(53)에의 n형 불순물의 농도가 1.0×1020/㎤ 보다 높으면, n형 불순물에 의해 제1 GaN 층(53)의 성장이 저해된다. 이로 인해 제1 GaN 층(53)의 볼록부(53c)의 경사면(제1 경사면(53s))의 면적이 감소하고, 전위 밀도의 저감 효과가 감소한다.
제1 GaN 층(53)에서의 n형 불순물의 농도는, 예를 들어 2차 이온-질량 분석법(SIMS)에 의해 평가될 수 있다.
도 1의 (a)에 도시된 바와 같이 제1 GaN 층(53) 상에 제1 층(54)이 형성된다. 본 예에서, 제1 GaN 층(53)은 X-Y 평면에서 불연속인 섬-형상이다. 제1 층(54) 중 일부는 제1 GaN 층(53)에 접한다. 제1 층(54) 중 다른 일부는 제3 층(52)에 접한다. 제1 GaN 층(53)의 경사면(제1 경사면(53s))에 제1 층(54)이 형성된다. 따라서, 제1 GaN 층(53)과 제1 층(54) 사이의 계면에서, 전위의 차폐 또는 굴곡이 발생된다. 이는 기능층(10)에 전파되는 전위를 저감할 수 있다. 제1 층(54)이 제3 층(52)과 접하기 때문에, 제1 층(54)에서 전위의 차폐 또는 굴곡 효과가 증가한다. 이는 버퍼층(60)에 발생된 전위가 기능층(10)으로 전파되는 것을 억제하는 효과를 증가시킨다.
제1 층(54)의 두께는, 예를 들어 0.5 원자 층이며, 0.2 원자 층 이상 2 원자 층 이하가 바람직하다. 제1 층(54)의 두께가 0.2 원자 층보다 얇으면, 제1 경사면(53s)에서의 전위 굴곡 효과가 얻어지지 않고, 전위가 증가하기 쉽다. 한편, 제1 층(54)의 두께가 2 원자 층보다 두꺼우면, 제1 GaN 층(53)이 실질적으로 성장하지 않는다. 이로 인해 제3 GaN 층(57)의 평탄성이 저하된다.
제1 층(54)은 균일한 층이 아니어도 좋고 불연속인 섬-형상의 층 등이어도 좋다. 제1 층(54)은 개구부가 설치된 층이어도 좋다.
제1 층(54)의 두께는 제3 층(52)의 두께보다도 얇은 것이 바람직하다. 제1 층(54)의 두께가 제3 층(52)의 두께보다 두꺼워지면, 제1 GaN 층(53)의 경사면(제1 경사면(53s)) 상에서의 GaN의 성장이 저해된다. 이에 의해, 표면 평탄성이 저하되고, 기능층(10)의 특성이 저하된다.
제1 층(54) 상에 제2 GaN 층(55)이 형성된다. 제2 GaN 층(55)은 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제2 경사면(55s))을 갖는 요철을 포함하는 섬-형상의 결정을 포함한다. 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제2 경사면(55s))은, 예를 들어(10-11) 면이나 (11-22) 면 등의 파셋트면이다. 제2 경사면(55s)은, 특정한 결정면이 아니어도 좋다. 제2 GaN 층(55)은 돔 형상이어도 좋다. 제2 GaN 층(55)은 경사면이 아니고 X-Y 평면에 대하여 수직인 평면을 가져도 좋다.
예를 들어, 제2 GaN 층(55)은 제1 GaN 층(53)의 정상면(제1 정상면(53t)) 상에 형성된다. 예를 들어, 제2 GaN 층(55)은 제1 GaN 층(53)의 경사면(제1 경사면(53s)) 상에 형성된다. 본 명세서서, "제2 GaN 층(55)이 제1 GaN 층(53) 상에 설치된다"라는 상태는, 제2 GaN 층(55)이 제1 GaN 층(53)의 정상면(제1 정상면(53t)) 위 및 제1 GaN 층(53)의 경사면(제1 경사면(53s)) 위 중 적어도 어느 하나에 설치되는 상태를 포함한다.
제2 GaN 층(55)의 볼록부(제2 볼록부)(55c)의 높이(두께) t2(도 1의 (a) 참조)는, 예를 들어 10nm 이상 1000nm 이하이다. 제2 GaN 층(55)의 볼록부(55c)의 높이(두께) t2는 제1 층(54)의 상면과 제2 GaN 층(55)의 볼록부(55c)의 상단부 사이의 거리이다. 제2 GaN 층(55)이 정상면(제2 정상면)(55t)을 갖는 경우에, 높이 t2는 제1 층(54)의 상면과 제2 정상면(55t) 사이의 거리이다. 제1 GaN 층(53)의 경사면(제1 경사면(53s)) 상에 설치된 제2 GaN 층(55)에서, 높이 t2는 제1 층(54)의 상면과 제2 GaN 층(55)의 볼록부(55c)의 상단부 사이의 제1 GaN 층(53)의 경사면(제1 경사면(53s))에 수직인 방향의 거리이다. 제2 GaN 층(55)의 높이 t2는 제2 GaN 층(55)의 볼록부(55c)들 중에서 가장 높이가 높은 볼록부(55c)에서 제1 층(54)의 상면과 제2 GaN 층(55)의 볼록부(55c)의 상단부 사이의 거리로 한다.
제2 GaN 층(55)의 볼록부(55c)의 높이(두께) t2가 10nm 보다 낮으면(얇으면), 제2 경사면(55s)의 형성이 불충분하다. 따라서, 제1 층(54)에서 전위의 굴곡 또는 차폐 효과가 충분히 얻어지지 않는다. 이 경우에, 제1 GaN 층(53)의 결정 체적(표면적)이 작다. 따라서, 결정에서 전위의 굴곡이 발생하기 어렵다. 이로 인해 제1 GaN 층(53) 내에서의 전위 저감 효과가 작다.
한편, 높이(두께) t2가 1000nm 보다 큰 경우에, 인접하는 제2 GaN 층(55)의 결정들이 합체하기 쉽다. 따라서, 제2 GaN 층(55)은 연속적인 층이 되기 쉽다. 그 결과, 제2 경사면(55s)에서의 차폐 효과가 저감되고, 전위가 증가되기 쉽다.
제2 GaN 층(55)에는 도핑되지 않은 GaN이 사용되어도 좋다. 제2 GaN 층(55)에는 n형의 불순물이 도핑된 n-GaN이 사용되어도 좋다. n-GaN이 사용되는 경우에, n형 불순물(Si)을 도핑하지 않을 경우에 비해, 볼록부의 사이즈가 작고, 요철의 밀도가 높고, 경사면의 면적이 증가하기 쉽다. 이는 n형 불순물을 도핑하는 것에 의해 파셋트의 형성이 촉진되기 쉽기 때문이다. 즉, 제1 GaN 층(53) 상에 작은 사이즈의 제2 GaN 층(55)이 형성되기 쉽다. 제2 GaN 층(55)의 볼록부(55c)의 제2 경사면(55s) 상에 형성되는 제2 층(56)의 면적이 증가한다. 이에 의해, 예를 들어 전위의 차폐 또는 굴곡 효과가 증가하고, 전위가 저감되기 쉽다.
제2 GaN 층(55)에서 n형 불순물의 농도는, 예를 들어 1.0×1017/㎤ 이상 1.0×1020/㎤ 이하인 것이 바람직하다. 제2 GaN 층(55)에서 n형 불순물의 농도는, 1.0×1018/㎤ 이상 5.0×1019/㎤ 이하인 것이 더욱 바람직하다. 제2 GaN 층(55)에서 n형 불순물의 농도가 1.0×1017/㎤인 경우에는, 실질적으로 도핑되지 않은 GaN 층인 경우의 n형 불순물의 농도에 상당한다. 제2 GaN 층(55)에서 n형 불순물의 농도가 1.0×1020/㎤ 보다 높은 경우에, n형 불순물에 의해 제2 GaN 층(55)의 성장이 저해된다. 이로 인해 제2 GaN 층(55)의 볼록부(55c)의 경사면(제2 경사면(55s))의 면적이 감소하고, 전위 밀도의 저감 효과가 감소한다.
제2 GaN 층(55)에서 n형 불순물의 농도는, 예를 들어 2차 이온-질량 분석법(SIMS)에 의해 평가될 수 있다.
제2 GaN 층(55) 상에 제2 층(56)이 형성된다. 본 예에서, 제2 GaN 층(55)은 X-Y 평면에서 불연속인 섬 형상이다. 제2 층(56) 중 일부는 제2 GaN 층(55)에 접한다. 제2 층(56) 중 다른 일부는 제1 층(54)에 접한다.
AlGaN 층(51)은 상면(51au)을 갖는다. 상면(51au)에 대하여 수직인 방향이 Z축 방향에 대응한다. AlGaN 층(51)의 상면(51au)은 X-Y 평면에 대하여 평행하다. 도 1의 (a) 및 (b)에 도시된 바와 같이, AlGaN 층(51)의 상면(51au)에 대하여 평행 방향(제1 방향)으로, 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(폭)(55v)는 제1 방향의 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 길이(폭)(53v)보다 짧다. 제1 GaN 층(53)의 경사면(제1 경사면(53s)) 상의 어느 하나의 접선 방향(제2 방향)의 제2 GaN 층(55)의 볼록부(55c)의 길이(55w)는, 제2 방향의 제1 GaN 층(53)의 볼록부(53c)의 길이(53w)보다 짧다.
환원하면, 제2 GaN 층(55)의 볼록부(55c)의 사이즈는, 제1 GaN 층(53)의 볼록부(53c)의 사이즈보다 작다.
Z축 방향(적층 방향)에 대하여 수직인 평면(X-Y 평면) 상에서, 단위 면적당의 제2 GaN 층(55)의 제2 경사면(55s)의 수는, 단위 면적당의 제1 GaN 층(53)의 제1 경사면(53s)의 수보다 많다.
여기서, 본 명세서에 있어서, "층의 사이즈"는, 층("섬-형상의 층"을 포함한다)의 폭을 지칭한다. "층의 폭"은, AlGaN 층(51)의 상면(51au)에 대하여 평행한 방향(제1 방향)의 층의 길이다. "층의 폭"은 제1 GaN 층(53)의 경사면(제1 경사면(53s)) 중 어느 하나의 접선 방향(제2 방향)의 층의 길이를 사용해도 좋다.
제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 길이(53v)에 대한 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(55v)의 비율(길이(55v)/길이(53v))은, 예를 들어 약 0.005 이상 1 미만이다. 보다 바람직하게는, 예를 들어 약 0.005 이상 0.95 이하이다. 또한, 보다 바람직하게는, 0.01 이상 0.7 이하이다.
제1 GaN 층(53) 상에 제1 GaN 층(53)의 사이즈보다 작은 사이즈의 제2 GaN 층(55)이 형성된다. 따라서, 제1 GaN 층(53) 및 제1 층(54)을 관통하는 전위를 제2 GaN 층(55) 내로 굴곡시킬 수 있다. 제1 GaN 층(53)은 정상면(제1 정상면(53t))을 가져도 된다. 제1 GaN 층(53)의 정상면(제1 정상면(53t))에서는 전위의 차폐 또는 굴곡 효과가 작고, 전위의 대부분이 기능층(10) 쪽으로 연장된다. 제1 GaN 층(53)의 정상면(제1 정상면(53t)) 상에 제 2 경사면(55s)을 갖는 섬-형상의 제2 GaN 층(55)이 형성된다. 따라서, 제2 GaN 층(55)에 전위의 굴곡을 발생시킬 수 있다. 이에 의해, 기능층(10)에 도달하는 전위를 저감할 수 있다.
제2 GaN 층(55)의 볼록부(55c)의 저부(55u)는, 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(55v)가 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 길이(53v)보다 긴 구조를 가져도 된다. 제1 GaN 층(53)의 볼록부(53c)와 제2 GaN 층(55)의 볼록부(55c)가 적층된 구조에서, 바람직하게는 10% 이상의 구조에서, 더욱 바람직하게는 50% 이상의 구조에서, 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(55v)가 제1 GaN 층(53)의 볼록부(53c)의 저부(53u)의 길이(53v)보다 짧은 것이, 전위 밀도의 저감에는 바람직하다.
예를 들어, 제2 GaN 층(55)의 성장 온도(기판 온도)를, 제1 GaN 층(53)의 성장 온도에 비해 높게 하면, 제1 GaN 층(53) 상에 제1 GaN 층(53)보다 작은 사이즈의 제2 GaN 층(55)이 형성되기 쉽다. 예를 들어, 제2 GaN 층(55)의 성장 온도(기판 온도)를, 제1 GaN 층(53)의 성장 온도에 비하여, 약 20도 내지 60도 높게 한다.
예를 들어, 제2 GaN 층(55)의 성장 속도를, 제1 GaN 층(53)의 성장 속도에 비해 늦게 하면, 제1 GaN 층(53) 상에 제1 GaN 층(53)보다 작은 사이즈의 제2 GaN 층(55)이 형성되기 쉽다. 예를 들어, 제2 GaN 층(55)의 성장 속도를, 제1 GaN 층(53)의 성장 속도에 대하여, 1/4배 내지 1/2배 정도로 늦게 한다.
예를 들어, 제2 GaN 층(55)의 성장 시간을, 제1 GaN 층(53)의 성장 시간에 비해 짧게 하면, 제1 GaN 층(53) 상에 제1 GaN 층(53)보다 작은 사이즈의 제2 GaN 층(55)이 형성되기 쉽다.
예를 들어, 제2 GaN 층(55)의 성장 압력을, 제1 GaN 층(53)의 성장 압력에 비해 높게 하면, 제1 GaN 층(53) 상에 제1 GaN 층(53)보다 작은 사이즈의 제2 GaN 층(55)이 형성되기 쉽다. 예를 들어, 제1 GaN 층(53)의 성장 압력을 400 헥토파스칼(hPa)로 하고, 제2 GaN 층(55)의 성장 압력을 1013 hPa로 한다.
제2 층(56)의 두께는, 예를 들어 0.5 원자 층이며, 0.2 원자 층 이상 2 원자 층 이하가 바람직하다. 제2 층(56)의 두께가 0.2 원자 층보다 얇으면, 제2 경사면(55s)에서의 전위 굴곡 효과를 얻기 어렵고, 전위가 증가되기 쉽다. 한편, 제2 층(56)의 두께가 2 원자 층보다 두꺼우면, 제2 GaN 층(55)이 실질적으로 성장하지 않는다. 이로 인해 제3 GaN 층(57)에서의 평탄화가 곤란해진다.
제2 층(56)은 균일한 층이 아니어도 좋고, 불연속인 섬-형상의 층 등이어도 좋다. 제2 층(56)은 개구부가 설치된 층이어도 좋다.
제2 층(56)의 두께는 제3 층(52)의 두께보다 얇은 것이 바람직하다. 제2 층(56)의 두께가 제3 층(52)의 두께보다 두꺼워지면, 제2 GaN 층(55)이 경사진 표면(제2 경사면(55s)) 상에서의 GaN의 성장이 저해된다. 이에 의해, 표면 평탄성이 저하되고, 기능층(10)의 특성이 저하된다.
제2 층(56) 상에 제3 GaN 층(57)이 형성된다. 제3 GaN 층(57)의 상면은, 예를 들어 평탄하다. 제3 GaN 층(57) 상에 기능층(10)이 형성된다. 제3 GaN 층(57)의 두께(t3)는, 예를 들어 100nm 이상 5000nm 이하이다. 제3 GaN 층(57)의 두께(t3)는, 제2 층(56)의 상단부와 제3 GaN 층(57)의 상면(본 예에서는, 적층체(50)와 기능층(10) 사이의 계면(10l)) 사이의 Z축 방향을 따르는 거리이다.
도 4는, 제1 실시예에 따른 질화물 반도체 소자의 일부를 예시하는 도식적 단면도이다.
도 4는 기능층(10)의 예를 도시하고 있다. 질화물 반도체 소자(110)가 발광 소자인 경우, 기능층(10)은, 예를 들어 적층체(50) 상에 형성된 n형 반도체 층(11), n형 반도체 층(11) 상에 형성된 발광층(13) 및 발광층(13) 상에 형성된 p형 반도체 층(12)을 포함한다. 발광층(13)은, GaN의 복수의 장벽층(13a) 및 장벽층(13a)의 사이에 설치된 웰층(13b)을 포함한다. 웰층(13b)의 수는 1개라도 좋고 복수이어도 좋다. 즉, 발광층(13)은, 예를 들어 SQW(Single-Quantum Well) 구조 또는 MQW(Multi-Quantum Well) 구조를 갖는다.
장벽층(13a)의 밴드 갭 에너지는 웰층(13b)의 밴드 갭 에너지보다 크다. 장벽층(13a)에는, 예를 들어 GaN이 사용된다. 웰층(13b)에는, 예를 들어 InGaN(예를 들어, In0 .15Ga0 .85N)이 사용된다. 장벽층(13a)에 InGaN이 사용되는 경우, 장벽층(13a)에서의 In 조성비는 웰층(13b)에서의 In 조성비보다 낮다. 발광층(13)으로부터 방출되는 광의 피크 파장은, 예를 들어 200nm 이상 1900nm 이하이다. 기능층(10)의 두께는, 예를 들어 5nm 이상 5μm 이하가 바람직하고, 예를 들어 약 3.5μm이다.
기능층(10)은 저불순물 농도층(11i)를 더 포함해도 좋다. 저불순물 농도층(11i)에서의 불순물 농도는 n형 반도체 층(11)에서의 불순물 농도보다 낮다. 저불순물 농도층(11i)은 필요에 따라서 설치되거나 생략되어도 좋다. 저불순물 농도층(11i)은, 예를 들어 적층체(50)와 n형 반도체 층(11) 사이에 설치된다.
질화물 반도체 소자(110)는, 예를 들어 질화갈륨(GaN)계 HEMT(High Electron Mobility Transistor)의 질화물 반도체 소자로서 사용된다. 이 경우, 기능층(10)은, 예를 들어 불순물을 포함하지 않는 도핑되지 않은 Alz1Ga1 - z1N (0≤z1≤1) 층 및 도핑되지 않은 또는 n형의 Alz2Ga1 - z2N (0≤z2≤1, z1 <z2) 층의 적층 구조를 갖는다.
따라서, 본 실시예에 따른 질화물 반도체 소자(110)는, 버퍼층(60), 질화물 반도체를 포함하는 기능층(10) 및 버퍼층(60)과 기능층(10) 사이에 설치된 적층체(50)를 포함한다. 적층체(50)는, 버퍼층(60) 상에 설치된 AlxGa1 - xN (0 <x≤1)층 (51), 제3 층(52), 제1 GaN 층(53), 제1 층(54), 제2 GaN 층(55), 제2 층(56), 제3 GaN 층(57)이 이 순서대로 적층된 구조를 포함한다. 제3 층(52)은, AlxGa1 - xN (0 <x≤1) 층(51)에 접한다. 제1 GaN 층(53)은, 적층 방향에 수직인 주면에 대하여 경사진 제1 경사면(53s)을 갖는 요철(제1 볼록부(53c))을 포함한다. 제2 GaN 층(55)은, 적층 방향에 수직인 주면에 대하여 경사진 제2 경사면(55s)을 갖는 요철(제2 볼록부(55c))을 포함한다. 제1 층(54) 중 적어도 일부가 제1 GaN 층(53) 및 제3 층(52)에 접한다. 제2 층(56) 중 적어도 일부가 제2 GaN 층(55) 및 제1 층(54)에 접한다. 제2 GaN 층(55)의 상면에 대하여 평행한 제1 방향의 제2 볼록부(55c)의 길이는, 제1 방향의 제1 볼록부(53c)의 길이보다 짧다. 이에 의해, 전위를 저감하는 효과가 얻어지고, 기능층(10)에 도달하는 전위가 저감된다.
도 1의 (a) 및 (b)는 또한 본 실시예에 따른 질화물 반도체 웨이퍼(210)의 구성을 도시하고 있다. 질화물 반도체 웨이퍼(210)는 기판(40), 버퍼층(60) 및 적층체(50)를 포함한다. 질화물 반도체 웨이퍼(210)는 기능층(10)을 더 포함해도 좋다. 기판(40), 버퍼층(60), 적층체(50) 및 기능층(10)에는 질화물 반도체 소자(110)에 관해서 설명한 구성 각각을 적용할 수 있다.
이어서, 본 실시예의 질화물 반도체 소자의 특성에 대해서 도면을 참조하면서 설명한다.
도 5의 (a) 내지 (d)는 샘플을 도시하는 도식적 단면도다.
도 6의 (a) 내지 (d)는 버퍼층 및 적층체의 예를 나타내는 단면 SEM 이미지이다.
도 7의 (a) 내지 (c)는 참조예에 따른 질화물 반도체 소자의 예를 나타내는 투과형 전자 현미경 이미지이다.
도 8의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
이하, 본 실시예에 따른 제1 실시예의 질화물 반도체 소자에 대해서 설명한다.
도 5의 (a)에 도시된 제1 실시예의 질화물 반도체 소자(120)는, 도 1의 (a) 및 (b)에 도시된 질화물 반도체 소자(110)의 구성과 유사한 구성을 갖는다. 질화물 반도체 소자(120)는 이하와 같이 제작된다.
먼저, 주면이 (111) 면인 실리콘으로 이루어지는 기판(40)을 황산과 과산화수소와의 혼합 약액 및 희불산을 사용한 세정을 행한다. 그 후, 기판(40)을 MOCVD 장치의 반응실 내에 도입한다.
기판(40)을 1070도까지 가열한다. 수소와 질소의 비율이 2:1로, 400hPa의 감압 분위기에서, 트리메틸 알루미늄(TMAl)을 유량 50cc/분으로, 암모니아(NH3)를 유량 0.8L/분으로, 20분간 공급한다. 이에 의해, AlN의 버퍼층(60)(AlN 버퍼층(62))을 형성한다. AlN 버퍼층(62)의 두께는 약 200nm이다.
이어서, 기판 온도(기판(40)의 온도)을 1020도(제4 온도)로 한다. 제4 온도는, 후술하는 제2 온도 이하이다. 트리메틸 갈륨(TMGa)을 유량 10cc/분, TMAl을 유량 50cc/분으로, 암모니아를 유량 2.5L/분으로, 5분간 공급한다. 이에 의해, Al 조성비가 0.55의 제1 AlGaN 층(51a)를 형성한다. 제1 AlGaN 층(51a)의 두께는 약 100nm이다.
계속해서, TMG의 유량을 17cc/분으로, TMA의 유량을 30cc/분으로 변경하여, 10분간 공급한다. 이에 의해, Al 조성비가 0.3인 제2 AlGaN 층(51b)을 형성한다. 제2 AlGaN 층(51b)의 두께는 약 200nm이다.
또한, TMG의 유량을 20cc/분으로, TMA의 유량을 15cc/분으로 변경하여, 11분간 공급한다. 이에 의해, Al 조성비가 0.15인 제3 AlGaN 층(51c)을 형성한다. 제3 AlGaN 층(51c)의 두께는 약 250nm이다.
이어서, 기판 온도를 1040도로 하고, 성장 압력을 1013hPa의 대기압으로 변경하여, 농도 10ppm의 실란(SiH4)을 유량 350cc/분으로, 암모니아를 유량 20L/분으로, 8분간 공급한다. 이에 의해, 제3 층(52)을 형성한다. 제3 층(52)의 두께는 약 1 원자 층이다. 제3 층(52)에 Mg를 포함시킬 경우에는, 예를 들어 비스(시클로펜타디에닐)(bis(cyclopentadienyl)) 마그네슘(Cp2Mg)을 제2 가스에 포함시킨다. 예를 들어 실란, 비스(시클로펜타디에닐) 마그네슘 및 암모니아를 포함하는 제2 가스를 공급하면, Si와 Mg를 포함하는 제3 층(52)을 형성할 수 있다.
이어서, 기판 온도를 1090도(제1 온도)로 하고, 예를 들어 TMG와 실란과 암모니아를 포함하는 제1 가스를, TMG를 유량 112cc/분으로, 농도 10ppm의 실란(SiH4)을 유량 11cc/분으로, 암모니아를 유량 40L/분으로, 2.5분간 공급한다. 실란은 TMG 및 암모니아와는 다른 경로에 의해 공급되어도 좋다. 실란은 제1 가스에 포함되어 있지 않더라도 좋다. 이에 의해, 제1 GaN 층(53)을 형성한다. 제1 GaN 층(53)은, 적층 방향에 수직인 주면에 대하여 경사진 표면(제1 경사면(53s))을 갖는 섬-형상의 결정을 포함한다. 제1 GaN 층(53)의 두께(높이)는 약 300nm이다.
이어서, 기판 온도를 다시, 제1 온도 이하의 1040도(제2 온도)로 하고, 실란과 암모니아를 포함하는 제2 가스를, 농도 10ppm의 실란(SiH4)을 유량 350cc/분으로, 암모니아를 유량 20L/분으로으로, 3분간 공급한다. 이에 의해, 제1 층(54)을 형성한다. 제1 층(54)의 두께는 약 0.5 원자 층이다. 제1 층(54)에 Mg를 포함시킬 경우에는, 예를 들어 비스(시클로펜타디에닐) 마그네슘(Cp2Mg)을 제2 가스에 포함시킨다. 예를 들어 실란과 비스(시클로펜타디에닐) 마그네슘과 암모니아를 포함하는 제2 가스를 공급하면, Si와 Mg를 포함하는 제1 층(54)을 형성할 수 있다.
이어서, 기판 온도를 제1 온도 이상인 1120도(제3 온도)로 하고, 예를 들어 TMG, 실란 및 암모니아를 포함하는 제1 가스를, TMG를 유량 56cc/분으로, 실란(SiH4)을 유량 5.6cc/분으로, 암모니아를 유량 40L/분으로, 2.5분간 공급한다. 실란은 TMG 및 암모니아와는 다른 경로에 의해 공급되어도 좋다. 실란은 제1 가스에 포함되어 있지 않더라도 좋다. 이에 의해, 제1 GaN 층(53) 상에 제2 GaN 층(55)을 형성한다. 제2 GaN 층(55)은, 적층 방향에 수직인 주면에 대하여 경사진 표면(제2 경사면(55s))을 갖는 섬-형상의 결정을 포함한다. 제2 GaN 층(55)의 두께(높이)는 약 100nm정도다.
제1 GaN 층(53)의 성장시에 비하여, 성장 온도를 30도 높게 하고, TMG 유량을 1/2배로 한다. 이에 의해, Ga의 부착을 억제하고, 제1 GaN 층(53) 상에 제1 GaN 층(53)보다 작은 크기(사이즈)의 섬-형상의 결정을 포함하는 제2 GaN 층(55)을 선택적으로 형성한다. 제2 GaN 층(55)의 성장 속도는 제1 GaN 층(53)의 성장 속도에 비해 약 1/2배로 늦다.
이어서, 기판 온도를 다시, 1040도로 하고, 실란과 암모니아를 포함하는 제2 가스를, 농도 10ppm의 실란(SiH4)의 유량을 350cc/분으로, 암모니아를 유량 20L/분으로, 3분간 공급한다. 이에 의해, 제2 층(56)을 형성한다. 제2 층(56)의 두께는 약 0.5 원자 층이다. 제2 층(56)에 Mg를 포함시킬 경우에는, 예를 들어 비스(시클로펜타디에닐) 마그네슘(Cp2Mg)을 제2 가스에 포함시킨다. 예를 들어 실란과 비스(시클로펜타디에닐) 마그네슘과 암모니아를 포함하는 제2 가스를 공급하면, Si와 Mg를 포함하는 제2 층(56)을 형성할 수 있다.
계속해서, 기판 온도를 1090도로 한다. 그리고, 먼저, TMG를 유량 28cc/분으로, 암모니아를 유량 40L/분으로, 10분간 공급한다. 이에 의해, 제2 GaN 층(55)의 일부를 합체시킨다. 10분간 형성되는 제3 GaN 층(57)의 두께는 약 80nm이다. 그 후, TMG를 유량 56cc/분으로 증가시켜, 60분간 공급한다. 이에 의해, 제1 GaN 층(53) 및 제2 GaN 층(55)을 합체시켜, 평탄한 제3 GaN 층(57)을 형성한다. 제3 GaN 층(57)의 두께는 약 2μm이다. 제3 GaN 층(57)의 형성시, 제3 GaN 층(57) 중 적어도 일부를, 제1 GaN 층(53)의 성장시 및 제2 GaN 층(55)의 성장시에 비하여, TMG 유량을 낮게 한다. 이로 인해, 제3 GaN 층(57)이 평탄해지는 막 두께가 작아지기 쉽다. 제3 GaN 층(57)의 성장 속도를, 제1 GaN 층(53)의 성장 속도 및 제2 GaN 층(55)의 성장 속도에 비하여 느리게 한다. 이로 인해, 제3 GaN 층(57)이 평탄해지는 막 두께를 작게 할 수 있다. 이에 의해, 기판(40)의 휨을 저감할 수 있다.
그 후, 기능층(10)의 형성으로서, TMG를 유량 56cc/분으로, 암모니아를 유량 20L/분으로, 실란(SiH4)을 유량 56cc으로, 30분간 공급한다. 이에 의해, Si 농도가 5×1018/㎤인 n-GaN 층(n형 GaN 층)을 형성한다. 기능층(10)의 두께는, 약 1μm이다. n형 GaN 층은 n형 반도체 층(11)(기능층(10)의 적어도 일부)이 된다. 이에 의해, 본 실시예에 따른 질화물 반도체 소자 또는 질화물 반도체 웨이퍼를 형성할 수 있다.
상술한 형성시, 변경되는 조건 이외의 성장 조건에 관해서는, 선행 공정과 마찬가지의 조건으로 형성하고 있다. 각 층을 형성할 때의 조건 변경시에는, 암모니아 가스를 공급하면서, III족 가스 및 실란의 공급을 정지하고, 질화물 반도체의 성장을 중단시킨다.
도 6의 (a) 내지 (d)는 질화물 반도체 층의 (1-100) 면으로 절단한 단면을 관찰한 SEM 이미지를 도시하는 도면이다.
도 6의 (a)는 제1 실시예의 질화물 반도체 소자(120)의 단면 SEM 이미지를 도시하는 도면이다.
도 6의 (a)에 도시된 바와 같이, 제1 GaN 층(53)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제1 경사면(53s))을 갖는 요철을 포함한다. 제1 GaN 층(53)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면내)에서 불연속인 섬-형상의 결정을 포함한다.
제1 층(54)은 제1 GaN 층(53)에 접한다. 제1 층(54) 중 일부가 제3 층(52)에 접한다. 제2 GaN 층(55)은 제1 GaN 층(53) 상에 형성된다. 제2 GaN 층(55)은 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제2 경사면(55s))을 갖는 요철을 포함한다. 제2 GaN 층(55)의 사이즈는 제1 GaN 층(53)의 사이즈보다 작다. 본 예에서, 제2 GaN 층(55)은, 제1 GaN 층(53)의 제1 정상면(53t) 및 제1 경사면(53s) 상에 형성된다.
제2 층(56)은 제2 GaN 층(55)에 접한다. 제2 층 중 일부가 제1 층(54)에 접한다. 제1 GaN 층(53)의 간격은 100nm 정도로 작다. 제1 GaN 층(53)은 고밀도로 형성되는 것이 발견된다. 제1 GaN 층(53)을 고밀도로 형성함으로써, 높이가 낮은 결정이어도 제1 경사면(53s)의 면적을 증가시켜 전위의 저감 효과를 크게 할 수 있다. 높이를 낮게 할 수 있기 때문에, 섬-형상의 제1 GaN 층(53)들의 합체시 발생하는 인장 응력(왜곡)을 저감할 수 있다. 이에 의해, 제1 GaN 층(53)에 형성되는 압축 응력(왜곡)을 유지한 상태로 평탄한 GaN 층을 형성할 수 있다. 이로 인해 기판(40)의 휨을 저감할 수 있다.
이하, 참조예가 설명된다.
(제1 참조예)
도 5의 (b)는 제1 참조예의 질화물 반도체 소자(131)를 도시하는 도식적 단면도이다.
제1 참조예의 질화물 반도체 소자(131)에서는, 제2 GaN 층(55)이 제1 층(54) 위에 연속적인 막으로서 형성되어 있다. 즉, 제1 참조예의 질화물 반도체 소자(131)에서는, 제2 GaN 층(55)이 섬-형상의 결정을 포함하지 않는다.
제1 참조예에서는, 제1 GaN 층(53)의 형성시에 실란의 공급을 멈춘다. 이와 함께, 제2 GaN 층(55)의 형성시, 기판 온도를 1090도로 하고, 실란의 공급을 정지하고, TMG를 유량 112cc/분으로, 암모니아를 유량 40L/분으로, 2.5분간 공급한다. 즉, 제2 GaN 층(55)의 형성에서, 제1 GaN 층(53)의 형성 공정과 마찬가지의 공정을 다시 행한다. 기타의 조건은, 질화물 반도체 소자(120)와 같다.
도 6의 (b)는 제1 참조예의 질화물 반도체 소자(131)의 단면 SEM 이미지를 도시하는 도면이다.
도 6의 (b)로부터 알 수 있는 바와 같이, 제2 GaN 층(55)이 제1 층(54) 위에 연속적인 막으로서 형성되어 있고, 섬-형상의 결정을 포함하지 않는다. 이와 같이, 제1 GaN 층(53)의 형성과 유사한 공정을 반복할 경우에, 섬-형상의 결정은 형성되지 않는다. 이 경우에, 제1 GaN 층(53)은 기하학적으로 유사한 방식으로 확대하기 쉽다.
(제2 참조예)
도 5의 (c)는 제2 참조예의 질화물 반도체 소자(132)를 도시하는 도식적 단면도다.
제2 참조예의 질화물 반도체 소자(132)에서는 제2 GaN 층(55) 및 제2 층(56)이 설치되어 있지 않다.
도 6의 (c)는 제2 참조예의 질화물 반도체 소자(132)의 단면 SEM 이미지를 도시하는 도면이다.
(제3 참조예)
도 5의 (d)는 제3 참조예의 질화물 반도체 소자(133)를 나타내는 도식적 단면도다.
제3 참조예의 질화물 반도체 소자(133)에서, 제1 GaN 층(53) 및 제2 GaN 층(55)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면을 갖고 있지 않다. 제1 GaN 층(53) 및 제2 GaN 층(55)은 평탄한 층이다.
제3 참조예에서는, 제1 GaN 층(53)을 형성할 때에, 실란의 공급을 정지하고, TMG를 유량 56cc/분으로, 암모니아를 유량 40L/분으로, 15분간 공급한다. 그 후, 제1 GaN 층(53)과 제1 층(54)과의 형성 공정을 2회 반복한다. 기타의 조건은, 질화물 반도체 소자(120)와 같다.
도 6의 (d)는 제3 참조예의 질화물 반도체 소자(133)의 단면 SEM 이미지를 도시하는 도면이다.
도 6의 (d)로부터 알 수 있는 바와 같이, 제1 GaN 층(53) 및 제2 GaN 층(55)은 평탄하다. 제1 GaN 층(53)의 두께는 약 600nm이다. 제2 GaN 층(55)의 두께는 약 600nm이다.
도 7의 (a) 내지 (c)는 제2 참조예에서 도시한 질화물 반도체 소자(132)의 단면 TEM 이미지를 도시하는 도면이다.
도 7의 (a)는 기판(40)으로부터 기능층(10)까지의 영역의 단면 TEM 이미지이다. 도 7의 (b)는, 제1 GaN 층(53)에서, 제1 경사면(53s)을 포함하는 영역(도 7의 (a)에 도시한 영역 RN1)과 유사한 영역을 확대한 단면 TEM 이미지이다. 도 7의 (c)는, 제1 GaN 층(53)에서, 적층 방향에 수직인 평면(제1 정상면(53t))을 포함하는 영역(도 7의 (a)에 도시한 영역 RN2)과 유사한 영역을 확대한 단면 TEM 이미지이다. 도 7의 (a) 내지 (c)에 나타낸 검은 선은 전위를 나타낸다. 도 7의 (a)에 는 제1 층(54)을 점선으로 그리고 있다.
도 7의 (a)로부터 알 수 있는 바와 같이, 기판(40)과 AlN 버퍼층(62) 사이의 계면에서 발생하는 전위(20)는 제3 층(52)에서 상당히 감소하고 있다. 제3 층(52)을 관통하여 기능층(10) 쪽으로 전파되는 전위(20)의 일부는, 제1 GaN 층(53)의 내부에서 굴곡되어 있다. 이에 의해, 적층 방향으로의 전파가 억제되고 있다. 그 이유는 다음과 같다. 단결정의 AlGaN 층(51) 상에 형성하는 제1 GaN 층(53)이 압축 응력(왜곡)을 받고, 3차원적으로 성장하기 때문이다. 더욱이, 제3 층(52)에 의해, 선택적인 성장이 강조되기 때문이다.
3차원 성장하는 섬-형상의 제1 GaN 층(53) 상에 제1 층(54)이 형성된다. 제1 층(54) 중 일부는, 제3 층(52)에 접한다. 제1 층(54)이 제3 층(52)에 접하는 영역에서는, AlN 버퍼층(62)로부터 발생하는 대부분의 전위(20)의 전파가 차단되고 있다. 이에 의해, 제3 GaN 층(57)의 전위 밀도가 상당히 감소하고 있다.
도 7의 (b)로부터 알 수 있는 바와 같이, 제1 GaN 층(53)의 제1 경사면(53s)에 접해서 제1 층(54)이 형성된다. 이에 의해, 기능층(10) 쪽으로 전파하는 전위(20)가 제1 층(54)에 의해 차단되고 있다. 이와 같이, 제1 경사면(53s)에 접해서 형성된 제1 층(54)에서 전위(20)가 감소되기 쉽다. 예를 들어, 제1 GaN 층(53)은 볼록부(53c)에서 제1 경사면(53s)에 연결되는 복수의 제1 전위(21)를 포함한다. 제1 층(54)을 통해 제1 전위(21)에 연속하는 전위(20)이며, 제2 GaN 층(55)에 배치되는 전위(20)의 수는, 복수의 제1 전위(21)의 수보다 적다.
한편, 도 7의 (c)에 도시된 바와 같이, 적층 방향에 수직인 주면(제1 정상면(53t)) 상에 형성된 제1 층(54)인 경우에는, 전위(20)의 전파에 변화가 관찰되지 않는다. 전위(20)는 기능층(10) 쪽으로 직접 전파된다.
도 8의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 8의 (a)는 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)의 단면 TEM 이미지이다. 도 8의 (b)는 도 8의 (a)를 기초로 그린 모식도다. 도 8의 (b)에서는, 적층체(50)에 포함되는 제3 층(52), 제1 GaN 층(53), 제1 층(54), 제2 GaN 층(55), 제2 층(56) 및 제3 GaN 층(57)의 구성이 도식적으로 그려지고 있다. 제3 층(52)의 형상, 제1 층(54)의 형상 및 제2 층(56)의 형상이, 실선으로 그려지고 있다. 제3 층(52) 위의 영역에서의 전위(20)는 점선으로 도식적으로 그려지고 있다.
도 8의 (a) 및 (b)로부터 알 수 있는 바와 같이, 제1 GaN 층(53)의 제1 경사면(53s)에 접해서 제1 층(54)이 형성된다. 이에 의해, 기능층(10) 쪽으로 전파하는 전위(20)가 제1 층(54)에서 굴곡되거나 또는 차폐된다. 적층 방향에 수직인 주면(제1 정상면(53t)) 상에 형성된 제1 층(54)의 영역에서는, 전위(20)의 전파에 변화가 작다. 전위(20)는 제2 GaN 층(55)의 내부로 전파된다. 제2 GaN 층(55) 내부로 전파되는 전위(20)의 일부는, 제2 GaN 층(55) 내에서의 전위의 굴곡 및 제2 층(56)에서의 전위의 굴곡에 의해 차단되고 있다. 이에 의해, 기능층(10) 쪽으로의 전위(20)의 전파가 차단되고 있다.
제2 GaN 층(55)에서 전위의 굴곡은, 예를 들어 제1 층(54)에 의해, 제2 GaN 층(55)의 3차원 성장이 발생하기 때문에 발생한다. 제2 층(56)에서의 전위의 감소는, 전술한 제1 층(54)과 마찬가지로, 제2 GaN 층(55)의 제2 경사면(55s)에서 발생하기 쉽다. 예를 들어, 제2 GaN 층(55)은, 볼록부(55c) 내에서 제2 경사면(55s)에 연결되는 복수의 제2 전위(22)를 갖는다. 제2 층(56)을 통해 제2 전위(22)와 연속하는 전위(20)이며, 제3 GaN 층(57) 내의 전위(20)의 수는, 복수의 제2 전위(22)의 수보다 적다.
이와 같이, 제1 GaN 층(53)과 제1 층(54)으로 형성된 섬-형상의 결정 상에, 제1 GaN 층(53)의 사이즈보다 작은 사이즈의 섬-형상 결정이며, 제2 GaN 층(55)(및 제2 층(56))으로 형성된 섬-형상의 결정이 형성된다. 이로 인해, 전위(20)를 상당히 저감할 수 있다.
도 9는 제1 실시예에 따른 질화물 반도체 소자의 특성을 도시하는 그래프이다. 도 9는, 제1 실시예에 따른 질화물 반도체 소자에서, 칼날 전위 밀도 De 및 기판의 휨 WP를 나타낸 그래프이다. 칼날 전위 밀도 De는, X선 회절 측정에서, (0002) 면, (0004) 면, (10-11) 면, (20-22) 면의 로킹 커브(rocking curve) 반값 폭으로부터 유도된다. 기판의 휨 WP는, 휨 측정기에 의해 기판(40)(실리콘 기판)의 휨을 계측함으로써 유도된다.
제1 실시예의 질화물 반도체 소자(120)의 칼날 전위 밀도 De는 2.9×108/㎠이다. 이는 제1 내지 3 참조예의 질화물 반도체 소자(131, 132, 133)의 칼날 전위 밀도 De보다 낮다. 제1 실시예의 질화물 반도체 소자(120)의 기판(40)의 휨 WP는, 오목 형상으로 29μm이다. 이는 비교적 작은 휨량이다. 제1 실시예의 질화물 반도체 소자(120)에 크랙은 발생하지 않는다.
제1 참조예의 질화물 반도체 소자(131)의 칼날 전위 밀도 De는 5.9×108/㎠이다. 이는 제1 실시예의 질화물 반도체 소자(120)의 칼날 전위 밀도 De보다 높다. 제1 참조예의 질화물 반도체 소자(131)의 기판(40)의 휨 WP는, 오목 형상으로 45μm이다. 이는 제1 실시예의 질화물 반도체 소자(120)의 휨 WP보다도 큰 휨량이다. 제1 참조예의 질화물 반도체 소자(131)에는 크랙이 형성된다.
제1 참조예에서 칼날 전위 밀도 De가 높다. 이러한 이유는 다음과 같이 생각된다. 제1 참조예에서, 제2 GaN 층(55)은 층처럼 형성된다. 따라서, 섬-형상의 결정 경사면에서의 전위의 굴곡 또는 차폐가 발생하지 않는다. 제1 참조예의 질화물 반도체 소자(131)의 칼날 전위 밀도 De는, 후술하는 제2 참조예의 질화물 반도체 소자(132)의 칼날 전위 밀도 De와 동일한 정도이다. 제1 GaN 층(53)을 유사한 형태로 확대하는 것만으로는, 전위의 저감 효과가 얻어지지 않는다고 말할 수 있다.
제2 참조예의 질화물 반도체 소자(132)의 칼날 전위 밀도 De는 5.5×108/㎠이다. 이는 제1 실시예의 질화물 반도체 소자(120)의 칼날 전위 밀도 De보다 높다. 제2 참조예의 질화물 반도체 소자(132)의 기판(40)의 휨 WP는, 오목 형상으로 28μm이다. 이는 비교적 낮은 휨량이다. 제2 참조예의 질화물 반도체 소자(132)에 크랙은 발생하지 않는다. 제1 실시예에 비해, 칼날 전위 밀도 De는 약 2배의 값을 나타내고 있다. 따라서, 제2 GaN 층(55)을 섬-형상으로 형성하고, 제1 경사면(53s)에 접해서 제2 층(56)을 형성함으로써, 전위를 약 50%로 저감할 수 있다는 것이 발견된다.
제3 참조예의 질화물 반도체 소자(133)의 칼날 전위 밀도 De는 1.1×109/㎠이다. 이는 제1 실시예의 질화물 반도체 소자(120)의 칼날 전위 밀도 De보다 높다. 제3 참조예의 질화물 반도체 소자(133)의 기판(40)의 휨은, 오목 형상으로 55μm이다. 이는 제1 참조예의 질화물 반도체 소자(131)의 휨 WP보다도 큰 휨량이다. 제3 참조예의 질화물 반도체 소자(133)에는 크랙이 형성된다.
제3 참조예에서 칼날 전위 밀도 De가 높다. 이러한 이유는 다음과 같이 생각된다. 제1 GaN 층(53) 및 제2 GaN 층(55)이 섬-형상으로 형성되지 않는다. 따라서, 전위의 굴곡 효과가 약하다.
이와 같이, 예를 들어 제3 층(52)을, 적어도 일부에 단결정을 갖는 AlGaN 층(51)에 접해서 설치한다. 따라서, 제1 GaN 층(53)이 3차원적으로 성장한다. 이에 의해, 버퍼층(60)에서 발생하는 전위는 적층 방향(Z축 방향)에 평행한 방향으로 굴곡된다. 이로 인해 기능층(10)에 도달하는 전위를 저감할 수 있다. 제3 층(52)에 의해 제1 GaN 층(53)의 성장이 저해되는 영역에서는, AlN 버퍼층(62)에서 발생한 전위가 제3 층(52)에 의해 차폐된다. 이에 의해, 전위가 상부로 전파되는 것이 저해된다. 따라서, 전위를 저감할 수 있다.
제1 GaN 층(53)의 제1 경사면(53s)에 접해서 제1 층(54)이 형성된다. 따라서, 예를 들어 기능층(10) 쪽으로 전파하는 전위(20)가 제1 층(54)에 의해 굴곡 또는 차단된다. 그 결과, 기능층(10)에 도달하는 전위를 상당히 저감할 수 있다.
제2 GaN 층(55)이 제1 GaN 층(53) 상에 섬 형상으로 형성된다. 또한 제2 GaN 층(55)에 접해서 제2 층(56)이 형성된다. 이로 인해, 예를 들어 제1 GaN 층(53) 및 제1 층(54)을 관통하는 전위를 굴곡시킬 수 있다. 이에 의해, 전위를 상당히 저감할 수 있다.
다음에, 제1 GaN 층(53)의 형상의 효과 예에 대해서 설명한다.
도 10은 제1 실시예에 따른 질화물 반도체 소자의 특성을 도시하는 그래프이다. 도 10은, 제1 GaN 층(53)의 높이(두께) t1을 변화시켰을 때의, 질화물 반도체 소자(120)의 칼날 전위 밀도 De를 도시하고 있다. 도 10의 횡축은, 제1 GaN 층(53)의 높이(두께) t1이다. 높이는, 단면 SEM 이미지에 관찰되는 요철 형상에서 가장 큰 볼록부(섬)의 높이(두께)를 도시한 것이다. 제1 GaN 층(53)의 높이(두께) t1은, 제3 층(52)의 두께(성장 시간 TM), 제1 GaN 층(53)의 성장 온도 GT, 제1 GaN 층(53)의 성장 속도 GR 또는, 제1 GaN 층(53)의 암모니아 공급량 (V/III 비)에 의해 변화시킨다. 구체적으로, 제3 층(52)의 두께를 두껍게 하거나(성장 시간 TM을 길게 하거나), 제1 GaN 층(53)의 성장 온도 GT를 낮게 하거나, 성장 속도 GR을 가속화하거나, 암모니아 공급량 (V/III 비)을 감소시키는 등에 의해, 제1 GaN 층(53)의 높이(두께)를 증가시킨다.
도 10에 도시된 바와 같이, 제1 GaN 층(53)이 평탄할 경우(높이 t1이 0nm에 대응함), 100nm 내지 1200nm의 높이(두께)의 제1 GaN 층(53)이 형성되면, 칼날 전위 밀도 De가 저감되는 것이 발견된다. 높이(두께) t1이 100nm 보다 낮거나(얇거나) 또는, 1200nm 보다 높은(두꺼운) 경우에는, 칼날 전위 밀도 De가 증가하는 경향이 있다.
높이(두께) t1이 100nm 보다 낮은 경우에, 도 2의 (a)에 도시된 바와 같이, 제1 경사면(53s)의 형성이 불충분하다. 따라서, 적층 방향에 수직인 평탄면 (제1 정상면(53t))이 결정 표면에 차지하는 비율이 크다. 그로 인해, 제1 층(54)에서의 전위의 차폐 효과가 충분히 얻어지지 않는다고 생각된다. 제1 GaN 층(53)의 결정 체적(표면적)이 작다. 따라서, 결정내에서 전위의 전파 방향이 변화되지 않는다. 이는 제1 GaN 층(53)에서 전위의 저감 효과를 감소시킨다고 생각된다.
한편, 높이(두께) t1이 1200nm 보다 높은 경우에, 인접하는 제1 GaN 층(53)의 결정끼리가 합체하기 쉬워져, 제3 층(52)과 제1 층(54)이 접하는 영역이 좁아진다. 그 결과, AlN 버퍼층(62)에서 발생되는 전위의 차폐 효과가 저감되고, 칼날 전위 밀도 De가 증가한다고 생각된다.
높이(두께) t1이 1200nm 보다 높은(두꺼운) 요철을 형성하는 경우에, 제3 GaN 층(57)의 표면에 피트가 형성되었다. 본 실시예에서, 제3 GaN 층(57)의 두께는 2μm이다. 따라서, 제3 GaN 층(57)의 두께의 절반 이상의 두께를 갖는 제1 GaN 층(53)의 섬을 평탄화하는 것이 곤란하다고 생각된다. 즉, 평탄한 제3 GaN 층(57)을 얻기 위한 제3 GaN 층(57)의 두께는, 제1 GaN 층(53)의 높이(두께) t1에 2배 정도이다. 최적인 높이 t1은 1200nm에 한정되지는 않지만, 제3 GaN 층(57)의 막 두께 1/2 이하인 것이 바람직하다. 또한, "평탄"이란 90% 이상의 영역이 주면과 평행한 결정면에 형성되는 것을 의미한다.
이와 같이, 제1 GaN 층(53)의 높이(두께) t1이 100nm 이상 1200nm 이하인 경우에, 칼날 전위 밀도 De가 저감되는 것이 발견된다. 보다 바람직하게는, 제1 GaN 층(53)의 높이(두께) t1은, 300nm 이상, 제3 GaN 층(57)의 두께의 1/2배 이하이다. 제3 GaN 층(57)의 두께의 1/2배는 본 실시예에서 1000nm이다.
다음에, 제3 층(52)의 두께의 효과 예에 대해서 설명한다.
도 11의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자의 특성을 도시하는 그래프이다.
도 11의 (a)는, 제3 층(52)의 성장 시간(두께) TM을 변화시켰을 때의, 질화물 반도체 소자(120)의 칼날 전위 밀도 De를 도시하고 있다. 도 11의 (a)의 횡축은, 제3 층(52)의 성장 시간 TM을 나타내고 있고, 제3 층(52)의 두께에 대응한다.
도 11의 (a)에 도시된 바와 같이, 제3 층(52)의 성장 시간 TM이 3분 이상 17분 이하인 경우에 칼날 전위 밀도 De가 낮아지는 경향이 있는 것이 발견된다. 성장 시간 TM이 3분 보다 짧은 경우에는, 섬-형상의 결정이 성장하기 어렵다. 따라서, 제1 GaN 층(53)이 층 형태의 결정이 된다. 제1 GaN 층(53)에는 부분적으로 피트가 제공되는 요철이 형성되어 있다. 이 경우에, 도 2의 (a)에 도시한 바와 같이, 제1 경사면(53s)의 형성이 불충분하다. 따라서, 적층 방향에 수직인 평탄면 (제1 정상면(53t))이 결정 표면에 차지하는 비율이 크다. 그로 인해, 제1 층(54)에서의 전위의 차폐 효과를 충분히 얻지 못하고, 전위 밀도가 높아진다고 생각된다. 한편, 성장 시간 TM이 17분 보다도 긴 경우에는, 제1 GaN 층(53)의 높이가 1300nm 정도가 된다. 따라서, 평탄한 제3 GaN 층(57)이 얻어지지 않는다. 제3 GaN 층(57)의 표면에는 피트가 형성되었다. 즉, 제3 GaN 층(57)의 두께의 1/2배 이상의 높이의 제1 GaN 층(53)이 형성된다. 따라서, 칼날 전위 밀도 De가 증가하기 쉬워진다고 생각된다.
본 예에서는, 제3 층(52)의 성장 시간 TM이 8분인 경우에, 1 원자 층에 상당한다. 즉, 제3 층(52)의 두께가 0.4 원자 층 이상 2.1 원자 층 이하인 경우에, 칼날 전위 밀도 De가 저감된다. 제3 층(52)의 두께가 0.4 원자 층보다 얇은 경우에 칼날 전위 밀도 De가 높아진다. 이는 제1 GaN 층(53)의 3차원 성장이 발생하지 않고, 전위의 저감 효과를 얻지 못하기 때문이라고 생각된다. 한편, 제3 층(52)의 두께가 2.1 원자보다 두꺼울 경우에 칼날 전위 밀도 De가 높아진다. 이는 제1 GaN 층(53)의 섬-형상 결정의 밀도가 낮아지고, 그 상에 형성되는 제3 GaN 층(57)의 평탄성이 저하되기 때문이라고 생각된다.
도 11의 (b)는 제3 층(52)에서 Si 농도 CS를 변화시켰을 때의, 질화물 반도체 소자(120)의 칼날 전위 밀도 De를 도시하고 있다.
도 1의 (a)에 관해서 전술한 바와 같이, 제3 층(52)의 두께는, 투과형 전자 현미경 이미지(TEM)에 의한 직접 관찰이나 2차 이온-질량 분석법(SIMS)에 의해 추정될 수 있다. SIMS 분석법에서, 층 중의 Si 농도가 2×1020/㎤정도인 경우에, 제3 층(52)의 두께가 1 원자 층에 대응한다. 이 Si 농도는, 면 밀도로 환산하면, 1×1015/㎠정도의 Si 면 밀도에 대응한다.
SIMS 분석인 경우, 스퍼터 레이트(sputter rate) 등의 측정 조건에 의해, Si 농도가 두께(깊이) 방향으로 확산되는 것으로서 관측되는 경우가 있다. 이 경우, 예를 들어 제1 층(54), 제2 층(56) 및 제3 층(52) 각각에 대응하는 영역에서의 Si 농도의 극대값(최대값)에 대하여, Si 농도가 10%의 값으로 저감하는 영역까지의 Si 농도의 총합(Si 원자의 두께 방향의 적분값)을, 제1 층(54), 제2 층(56) 및 제3 층(52) 각각에 포함되는 단위 면적당의 Si 원자의 수(Si 면 밀도)로 간주할 수 있다.
제1 층(54), 제2 층(56) 및 제3 층(52)의 각각의 두께에 대해서는, 이 Si 농도의 총합(Si 면 밀도)을 사용해서 추정할 수 있다. 즉, 제1 층(54), 제2 층(56) 및 제3 층(52) 각각에서 Si 원자가 균일하게 GaN 층의 Ga 원자(III족 원자)로 치환될 경우에 Si를 치환하는 GaN 층의 두께로서 추정할 수 있다.
본 명세서에, 제1 층(54), 제2 층(56) 및 제3 층(52) 각각의 Si 원자의 수가 GaN 층의 1층분에 대응하는 Ga 원자를 치환하는 수일 경우에, 그 제1 층(54), 제2 층(56) 및 제3 층(52)의 각각의 두께를 1 원자 층으로 한다.
예를 들어, GaN 층에서 (0001) 면의 Ga 원자(III족 원자)의 면 밀도는 약 1×1015/㎠이다. 따라서, 막중의 Si의 면 밀도가 1×1015/㎠ 정도인 경우에, 제1 층(54) 및 제2 층(56)의 두께가 1 원자 층에 대응한다.
SIMS 분석에서, 예를 들어 Si 농도의 피크값이 2×1020/㎤이고, 확산 폭이 200nm인 경우, 면 밀도로 환산하면, 1×1015/㎠ 정도의 Si 면 밀도에 대응한다.
즉, 층에서의 Si 농도가 2×1020/㎤ 정도인 경우가, 제1 층(54), 제2 층(56) 및 제3 층(52)의 각각의 두께가 1 원자 층인 것에 대응한다. 따라서, "제3 층(52)의 두께가 0.4 원자 층 이상 2.1 원자 층 이하인 경우에 전위 밀도가 저감한다"란, "제3 층(52)에서의 Si 농도가, 7.0×1019/㎤ 이상 4.5×1020/㎤ 이하인 경우에 전위 밀도가 저감한다"는 것에 대응한다. 이 경우, 전위 밀도가 낮아진다. 따라서, 층에서의 Si 면 밀도가 3.5×1014/㎠ 이상 2.3×1015/㎠ 이하인 경우에, 전위 밀도가 낮아진다.
따라서, 제3 층(52)에서 Si 농도가, 7.0×1019/㎤ 이상 4.5×1020/㎤ 이하인 경우에, 칼날 전위 밀도 De가 낮아지는 경향이 있다고 말할 수 있다. 층에서의 Si 면 밀도가 3.5×1014/㎠이상 2.3×1015/㎠ 이하인 경우에, 칼날 전위 밀도 De가 낮아지는 경향이 있다고 말할 수 있다.
도 12의 (a) 및 (b)는 제1 실시예에 따른 질화물 반도체 소자를 도시하는 그래프이다.
도 12의 (a) 및 (b)는 본 실시예에 따른 질화물 반도체 소자(110)(즉, 질화물 반도체 웨이퍼(210))의 SIMS 분석 결과의 예를 도시고 있다. 본 예에서는, 깊이 방향(적층 방향)에 따라, 5nm 간격으로 측정된다. 도 12의 (a) 및 (b)의 횡축은, 깊이 Zd(Z축 방향의 위치에 대응함)이다. 도 12의 (a) 및 (b)의 종축은, Si 농도 CS(atoms/㎤)이다.
도 12의 (a)의 예에서 제3 층(52)의 성장 시간 TM은 8분이다. 이 조건은 제3 층(52)에서의 Si 면 밀도가 1.0×1015/㎠인 조건에 대응한다. 제1 층(54)의 성장 시간은 3분이다. 이 조건은 제1 층(54)에서의 Si 면 밀도가 3.8×1014/㎠인 조건에 대응한다. 제2 층(56)의 성장 시간은 3분이다. 이 조건은 제2 층(56)에서의 Si 면 밀도가 3.8×1014/㎠인 조건에 대응한다.
도 12의 (b)의 예에서 제3 층(52)의 성장 시간 TM은 10분이다. 이 조건은 제3 층(52)에서의 Si 면 밀도가 1.2×1015/㎠인 조건에 대응한다. 기타의 조건에 대해서는 도 12의 (a)의 예와 같다.
도 12의 (a)로부터 알 수 있는 바와 같이, 적층체(50)의 범위에서, 3단계의 Si의 피크가 관찰된다. 예를 들어, 적층체(50)에서의 Si 농도 프로파일은, 제1 내지 제7 부분(p1 내지 p7)을 갖는다. 제1 내지 제7 부분(p1 내지 p7)은, Z축 방향을 따라서 적층된다.
제1 부분 p1은 제1 Si 농도를 갖는다. 제1 Si 농도는 7.0×1019/㎤ 이상 4.5×1020/㎤ 이하이다.
제2 부분 p2는 제1 부분 p1의 상측에 설치된다. 즉, 제2 부분 p2는 제1 부분 p1과 기능층(10) 사이에 설치된다. 제2 부분 p2는 제2 Si 농도를 갖는다. 제2 Si 농도는 제1 Si 농도보다 낮다. 제2 Si 농도는 예를 들어 1×1017/㎤ 이하이다. 제2 부분 p2에서 Si 농도는 비교적 일정하다.
제3 부분 p3은 제1 부분 p1과 제2 부분 p2 사이에 설치된다. 제3 부분 p3은 제3 Si 농도를 갖는다. 제3 Si 농도는 제1 Si 농도와 제2 Si 농도 사이이다. 제3 Si 농도는, 예를 들어 3×1018/㎤ 이상 5×1019/㎤ 이하이다. 제3 부분 p3에서 Si 농도는 비교적 일정하다.
제4 부분 p4는 제3 부분 p3과 제2 부분 p2 사이에 설치된다. 제4 부분 p4는 제4 Si 농도를 갖는다. 제4 Si 농도는, 제3 Si 농도와 제2 Si 농도의 사이이다. 제4 Si 농도는, 예를 들어 1×1018/㎤ 이상 3×1019/㎤ 이하이다. 제4 부분 p4에서 Si 농도는 비교적 일정하다.
제5 부분 p5은 제1 부분 p1과 제3 부분 p3 사이에 설치된다. 제5 부분 p5에서 Si 농도의 두께에 대한 변화율은, 제3 부분 p3에서의 Si 농도의 두께에 대한 변화율보다 높다. 제5 부분 p5에서는 Si 농도가 급격하게 변화한다.
제6 부분 p6은 제3 부분 p3과 제4 부분 p4 사이에 설치된다. 제6 부분 p6에서 Si 농도의 두께에 대한 변화율은, 제3 부분 p3에서의 Si 농도의 두께에 대한 변화율보다 높다. 제6 부분 p6에서 Si 농도의 두께에 대한 변화율은, 제4 부분 p4에서의 Si 농도에 대한 변화율보다 높다. 제6 부분 p6에서는 Si 농도가 급격하게 변화한다.
제7 부분 p7은 제4 부분 p4과 제2 부분 p2 사이에 설치된다. 제7 부분 p7에서 Si 농도의 두께에 대한 변화율은, 제4 부분 p4에서 Si 농도의 두께에 대한 변화율보다 높다. 제7 부분 p7에서 Si 농도의 두께에 대한 변화율은, 제2 부분 p2에서의 Si 농도에 대한 변화율보다 높다.
제1 부분 p1에서 Si 농도의 피크 폭(두께 방향의 폭)이 좁다. 제1 부분 p1은 제3 층(52)에 대응한다.
본 예에서, 제1 부분 p1에서 Si 농도의 피크(최대값)는 2.6×1020/㎤이다. Si 농도가 피크값의 10%의 값으로 저감할 때까지의 피크의 폭은 약 120nm이다. 이 영역의 총 Si 농도(두께 방향의 Si 농도의 적분값)은 1.1×1015/㎠이다. 이는 제3 층(52)의 Si 면 밀도에 대응한다.
제1 부분 p1의 두께(폭)은 예를 들어 1nm 이상 200nm 이하이다. 제1 부분 p1의 두께가 1nm 보다 얇으면, 제1 GaN 층(53)의 3차원 성장이 충분히 발생하지 않는다. 제1 부분 p1의 두께가 200nm 보다 두꺼운 경우에는, 제1 GaN 층(53)의 성장이 저해된다. 이로 인해 경사면의 면적이 감소된다. 따라서, 전위 밀도의 저감 효과가 충분히 얻어지지 않는다.
제5 부분 p5은 제1 GaN 층(53)에 대응한다. 제3 부분 p3은 제1 층(54)에 대응한다. 제1 층(54)에서의 Si 농도는, 2.5×1019/㎤이다. 제1 GaN 층(53) 중 적어도 일부에서의 Si 농도는, 1×1017/㎤ 이상 1×1020/㎤ 이하이다. 제1 GaN 층(53)은 볼록부(53c)를 포함하고 있다. 볼록부(53c) 상에 제1 층(54)이 설치된다. 제1 GaN 층(53)의 볼록부(53c)의 직경(폭)(53v)(또는 53w)은, 예를 들어 50nm 이상 1500nm 이하이다. SIMS 분석에서, 분석 면적은, 볼록부의 크기(면적)보다 넓다. 이로 인해, SIMS 분석에 의한 Si 농도는, 복수의 볼록부를 포함하는 범위(제2 층(56), 제2 GaN 층(55), 제1 층(54) 및 제1 GaN 층(53)의 범위)의 평균이 값으로서 검출된다. 예를 들어, 제3 GaN 층(57)이 설치되는 경우에, 제3 GaN 층(57)의 범위는, 복수의 볼록부를 포함하는 범위에 포함된다. 이로 인해, Si 농도 프로파일은 두께(깊이) 방향으로 확산된다. 또한, 피크값이 실제의 Si 농도에 비해 작다. 이로 인해 제5 부분 p5 및 제 3 부분 p3의 프로파일이 발생한다.
본 예에서, 제3 부분 p3에서의 Si 농도의 피크는 약 2.5×1019/㎤이다. 제3 부분 p3 및 제 5 부분 p5의 폭(Si 농도가 피크값에 10%의 값으로 저감할 때까지의 피크의 폭에 상당)은 약 200nm이다. 이 영역의 총 Si 농도(두께 방향의 Si 농도의 적분값)는, 5.2×1014/㎠이다. 이는 제1 층(54)의 Si 면 밀도에 대응한다.
제5 부분 p5의 두께(폭)은, 예를 들어 100nm 이상 1200nm 이하이다. 제5 부분 p5의 두께가 100nm 보다 얇은 경우는, 제1 GaN 층(53)의 높이가 100nm 이하인 경우에 대응한다. 이 경우, 제1 경사면(53s)의 형성이 불충분해서, 전위 밀도의 저감 효과가 감소한다. 제5 부분 p5의 두께가 1200nm 보다도 두꺼운 경우는, 제1 GaN 층(53)의 높이가 1200nm 이상인 경우에 대응한다. 예를 들어, 제3 GaN 층(57)이 설치되는 경우에는, 제3 GaN 층(57)의 평탄성이 저하되기 쉽다.
제6 부분 p6은 제2 GaN 층(55)에 대응한다. 제4 부분 p4는 제2 층(56)에 대응한다. 본 예에서, 제2 층(56)에서의 Si 농도는 1.5×1019/㎤이다. 제2 GaN 층(55) 중 적어도 일부에서의 Si 농도는, 1×1017/㎤ 이상 1×1020/㎤ 이하이다. 제2 GaN 층(55)은 볼록부(55c)를 포함한다. 볼록부(55c) 상에 제2 층(56)이 설치된다. 제2 GaN 층(55)의 볼록부 직경(폭)(55v)(또는 55w)은, 예를 들어 10nm 이상 1000nm 이하이다. 제2 GaN 층(55)의 사이즈는 제1 GaN 층(53)의 사이즈보다 작다.
본 예에서, 제4 부분 p4에서의 Si 농도의 피크는 약 1.5×1019/㎤이다. 제4 부분 p4 및 제 6 부분 p6 각각의 폭(Si 농도가 피크값의 10%의 값으로 저감할 때까지의 피크의 폭에 대응)은 약 220nm이다. 이 영역의 총 Si 농도(두께 방향의 Si 농도의 적분값)은, 2.5×1014/㎠이며, 제2 층(56)의 Si 면 밀도에 대응한다.
예를 들어, 제7 부분 p7 및 제2 부분 p2는 제3 GaN 층(57)에 대응한다. 예를 들어, 제3 GaN 층(57)의 일부(하측의 일부)에, 제3 층(52), 제1 층(54) 및 제2 층(56) 중 적어도 어느 하나로부터, Si가 확산한다고 생각된다. 이 Si의 확산 영역이 제7 부분 p7에 대응한다고 생각된다.
제7 부분 p7의 두께는, 예를 들어 10nm 이상 2500nm 이하이다. 제7 부분 p7의 두께가 10nm 보다 얇은 경우, 제1 층(54) 및 제2 층(56)에서의 전위의 굴곡 효과 또는 차폐 효과가 충분히 얻어지지 않는다. 제7 부분 p7의 두께가 2500nm 보다도 두꺼운 경우에는, 제3 GaN 층(57)의 평탄성이 저하되기 쉽다.
예를 들어, SIMS 분석에 있어서, 제1 부분 p1의 존재에 의해, 제3 층(52)의 존재를 판단할 수 있다. 제3 부분 p3의 존재에 의해, 제1 층(54)의 존재를 판단할 수 있다. 제4 부분 p4의 존재에 의해, 제2 층(56)의 존재를 판단할 수 있다.
도 12의 (b)로부터 알 수 있는 바와 같이, 이 예의 적층체(50)의 범위에서도, 3단계의 Si의 피크가 관찰된다. 예를 들어, 도 12의 (b)에 도시된 예의 적층체(50)에서 Si 농도 프로파일은 도 12의 (a)의 예와 유사하다.
제1 부분 p1은 제1 농도를 갖는다. 제1 농도는 Si 농도가 7.0×1019/㎤ 이상 4.5×1020/㎤ 이하이다. 제2 부분 p2는 제2 농도를 갖는다. 제2 농도는 Si 농도가 예를 들어 1×1017/㎤ 미만이다. 제3 부분 p3은 제3 농도를 갖는다. 제3 농도는 Si 농도가 예를 들어 3×1018/㎤ 이상 5×1019/㎤ 이하이다. 제4 부분 p4은 예를 들어 1×1018/㎤ 이상 3×1019/㎤ 이하인 제4 농도를 갖는다.
도 12의 (a)의 예와 마찬가지로, 예를 들어 SIMS 분석에서, 제1 부분 p1의 존재에 의해, 제3 층(52)의 존재를 판단할 수 있다. 제3 부분 p3의 존재에 의해, 제1 층(54)의 존재를 판단할 수 있다. 제4 부분 p4의 존재에 의해, 제2 층(56)의 존재를 판단할 수 있다.
도 13의 (a) 내지 (d)는 본 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 13의 (a) 내지 (c)는 본 실시예에 따른 질화물 반도체 소자(110)(즉, 질화물 반도체 웨이퍼(210))의 에너지 분산형 X선 분광 분석(EDS 분석)의 결과의 예를 도시하는 그래프이다. 도 13의 (d)는 EDS 분석에서의 분석의 장소를 도시하고 있다. 도 13의 (d)는, EDS 분석의 장소로서, 제1 분석 위치 Ap1, 제2 분석 위치 Ap2 및 제 3 분석 위치 Ap3을, 단면 TEM 이미지 상에 도시하고 있다. 제1 분석 위치 Ap1은 제3 층(52)의 위치에 대응한다. 제2 분석 위치 Ap2는 제1 층(54)의 위치에 대응한다. 제3 분석 위치 Ap3은 제2 층(56)의 위치에 대응한다.
도 13의 (a)는 제1 분석 위치 Ap1의 분석 결과를 나타낸다. 도 13의 (b)는 제2 분석 위치 Ap2의 분석 결과를 나타낸다. 도 13의 (c)는 제3 분석 위치 Ap3의 분석 결과를 나타낸다. 도 13의 (a) 내지 (c)의 횡축은 에너지 Eg(keV: kiloelectronic bolt)이다. 도 13의 (a) 내지 도 13의 (c)의 종축은 강도 Int(counts)이다. 본 EDS 분석에서, Si의 검출 한계는 1000ppm이다.
본 예에서, 제3 층(52)의 성장 시간 TM은 8분이다. 이 조건은, 제3 층(52)에서 Si 면 밀도가 1.0×1015/㎠인 조건에 대응한다. 제1 층(54)의 성장 시간은 3분이다. 이 조건은, 제1 층(54)에서 Si 면 밀도가 3.8×1014/㎠인 조건에 대응한다. 제2 층(56)의 성장 시간 TM은 3분이다. 이 조건은, 제2 층(56)에서 Si 면 밀도가 3.8×1014/㎠인 조건에 대응한다.
도 13의 (a) 내지 (c)로부터 알 수 있는 바와 같이, 본 실시예에서는, 제3 층(52), 제1 층(54) 및 제2 층(56)로부터, Si가 검출된다. 제3 층(52)에서 Si 농도는 약 4.6(atomic/%)이라고 추정된다. 제1 층(54)에서의 Si 농도는 약 3.9(atomic/%)라고 추정된다. 제2 층(56)에서의 Si 농도는 약 4.2(atomic/%)라고 추정된다. 이와 같이, 본 실시예에서, 제1 층(54), 제2 층(56) 및 제3 층(52) 각각에서의 Si 농도는, 검출 한계(1000ppm) 이상이다. 제1 층(54), 제2 층(56) 및 제3 층(52) 각각에서의 Si 농도를 1000ppm 이상으로 함으로써, 상당한 전위 저감의 효과가 얻어진다.
본 실시예에 따른 질화물 반도체 소자 및 질화물 반도체 웨이퍼에서, 제1 GaN 층(53)의 볼록부 내의 전위(20)는, 볼록부의 경사면(제1 경사면(53s)) 상에 설치된 제1 층(54)에서 감소한다. 제1 GaN 층(53)의 볼록부 상에 설치되고, 제1 GaN 층(53)보다 작은 사이즈의 제2 GaN 층(55)에서, 제1 GaN 층(53)의 볼록부 내의 전위(20) 또한 감소한다. 그리고, 이미 설명한 바와 같이, 본 실시예에서, 제1 층(54), 제2 층(56) 및 제3 층(52) 각각에서의 Si 농도는, 충분히 검출 한계 이상이다. 제3 층(52)에서의 Si 농도는, 예를 들어 7.0×1019/㎤ 이상 4.5×1020/㎤ 이하이다. 제1 층(54)에서의 Si 농도는, 예를 들어 1.0×1017/㎤ 이상 1.0×1020/㎤ 이하이다. 제2 층(56)에서의 Si 농도는, 예를 들어 1.0×1017/㎤ 이상 1.0×1020/㎤ 이하이다.
(제2 실시예)
본 실시예는, 질화물 반도체 소자에 관한 것이다.
도 14의 (a) 내지 (d)는, 제2 실시예에 따른 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 도시하는 도면이다.
도 14의 (a)는 도식적 단면도다. 도 14의 (b)는 적층 중간층에서의 Al 조성비 CAl를 도시하는 그래프이다. 도 14의 (c)는 적층 중간층에서의 성장 온도 GT(형성 온도)를 도시하는 그래프이다. 도 14의 (d)는 적층 중간층에서의 a축의 격자 간격 Ld를 도시하는 그래프이다.
도 14의 (b), 도 14의 (c) 및 도 14의 (d)에서, 종축은, Z축 방향의 위치이다. 도 14의 (b)의 횡축은, Al 조성비 CAl이다. 도 14의 (b)에 도시된 바와 같이, 적층 중간층(70)에서, Al 조성비 CAl은, 제1 GaN 중간층(71a) 및 제2 GaN 중간층(7lb)에서 실질적으로 0이다. Al 조성비 CAl은, 제1 AlN 중간층(72a) 및 제2 AlN 중간층(72b)에 있어서 실질적으로 1이다. Al 조성비 CAl은, 제1 AlGaN 중간층(73a) 및 제2 AlGaN 중간층(73b)에서 0 보다 높고 1 보다 낮다.
도 14의 (a)에 도시된 바와 같이, 본 실시예에 따른 질화물 반도체 소자(130) 및 질화물 반도체 웨이퍼(230)는, 버퍼층(60), 적층 중간층(70), 적층체(50) 및 기능층(10)을 포함한다. 버퍼층(60), 적층체(50) 및 기능층(10) 각각에는, 제1 실시예에 관해서 설명한 구성을 적용할 수 있다. 이하, 적층 중간층(70)에 대해서 설명한다.
버퍼층(60)은 AlGaN 버퍼층(61)을 포함한다. AlGaN 버퍼층(61)은 전술한 적층체(50)에서의 AlGaN 층(51)과 유사한 특성을 갖는다. AlGaN 버퍼층(61)의 형성 조건 등은 AlGaN 층(51)로 설명한 것과 유사하다.
적층 중간층(70)은 제1 중간층(70a) 및 제2 중간층(70b)를 포함한다. 제1 중간층(70a)은 제1 GaN 중간층(71a), 제1 AlN 중간층(72a) 및 제1 AlGaN 중간층(73a)을 포함한다. 제2 중간층(70b)은 제2 GaN 중간층(7lb), 제2 AlN 중간층(72b) 및 제2 AlGaN 중간층(73b)을 포함한다. 본 실시예에서는, GaN 중간층(71), AlN 중간층(72) 및 AlGaN 중간층(73)을 포함하는 구성이, 2회 반복해 적층된다. 반복수는 2회에 한하지 않고, 3회 이상 반복해도 좋다. 적층 중간층(70)은 제1 중간층(70a)만을 포함하여도 좋다.
도 14의 (d)에 도시된 바와 같이, 실시예의 적층 중간층(70)에서, a축의 격자 간격 Ld(적층 방향(Z축 방향)에 대하여 수직인 방향의 격자 간격)는, GaN 중간층(71)에서 가장 크고, AlN 중간층(72)에서 급격하게 작아진다.
즉, AlGaN 버퍼층(61) 상에 AlGaN 버퍼층(61)보다 격자 상수가 큰 제1 GaN 중간층(71a)가 형성된다. 제1 GaN 중간층(71a)의 형성 온도(기판 온도)는, 예를 들어 AlGaN 버퍼층(61)의 형성 온도보다 높고, 약 1090도다. 제1 GaN 중간층(71a)의 형성 온도를, AlGaN 버퍼층(61)의 형성 온도보다 높게 함으로써, 제1 GaN 중간층(71a)에 압축 왜곡(응력)이 축적되기 쉽다. 제1 GaN 중간층(71a)의 두께는, 예를 들어 100nm 이상, 2000nm 이하가 바람직하고, 예를 들어 약 300nm이다. 제1 GaN 중간층(71a)은, 성장의 초기에는, AlGaN 버퍼층(61)의 격자 상수에 격자 정합하게 형성되고, 압축 왜곡(응력)을 받으면서 성장한다. 그리고, GaN의 성장이 진행함에 따라서 서서히 왜곡(응력)이 완화된다. 따라서, GaN의 격자 간격은, 왜곡을 받지 않는 상태의 GaN의 격자 상수에 가까워진다.
제1 AlN 중간층(72a)이 제1 GaN 중간층(71a) 상에 형성된다. 제1 AlN 중간층(72a)의 두께는, 예를 들어 5nm 이상, 100nm 이하가 바람직하고, 예를 들어 약 12nm이다. 제1 AlN 중간층(72a)의 결정 성장 온도(기판 온도)은, 도 14의 (c)에 도시된 바와 같이, 제1 GaN 중간층(71a)의 온도보다 낮게, 예를 들어 500도 이상, 1050도 이하인 것이 바람직하다. 제1 AlN 중간층(72a)의 형성 온도(기판 온도)는, 예를 들어 800도이다. 제1 AlN 중간층(72a)의 적어도 일부는 단결정이다. 그로 인해, 제1 AlN 중간층(72a)의 격자 완화가 쉬워진다. 이에 의해, 제1 AlN 중간층(72a)의 형성의 초기로부터, 하부에 있는 제1 GaN 중간층(71a)으로부터의 인장 왜곡(응력)을 받기 어려워진다. 그 결과, 하부에 있는 제1 GaN 중간층(71a)으로부터의 왜곡(응력)의 영향을 저감하도록 제1 AlN 중간층(72a)을 형성할 수 있다. 이와 같이 하여, 격자 완화된 제1 AlN 중간층(72a)이 제1 GaN 중간층(71a) 상에 형성된다.
계속해서, 제1 AlGaN 중간층(73a)이 제1 AlN 중간층(72a) 상에 형성된다. 제1 AlGaN 중간층(73a)의 Al 조성비 CAl은, 제1 AlN 중간층(72a)의 Al 조성비 CAl보다 낮다. AlGaN은, 두께가 얇은 상태 즉 성장의 초기에서는, AlN의 격자 간격에 격자 정합하게 형성되고, 압축 왜곡을 받으면서 성장한다. 그리고, AlGaN의 성장이 진행함에 따라서 서서히 왜곡이 완화되고, AlGaN은, 왜곡을 받지 않는 상태의 AlXGa1-XN (0 <X <1)의 격자 간격에 가까워진다.
제1 AlGaN 중간층(73a)의 형성 온도(기판 온도)는, 예를 들어 제1 AlN 중간층(72a)의 형성 온도(기판 온도) 및 제1 GaN 중간층(71a)의 형성 온도(기판 온도) 보다 높다. 제1 AlGaN 중간층(73a)의 형성 온도를, 제1 AlN 중간층(72a)의 형성 온도 및 제1 GaN 중간층(71a)의 형성 온도보다 높게 함으로써, 제1 AlGaN 중간층(73a)이 완화되기 어려워진다. 제1 AlGaN 중간층(73a)의 형성 온도(기판 온도)는, 예를 들어 약 1120도다. 제1 AlGaN 중간층(73a)의 Al의 조성비는, 제1 AlN 중간층(72a)의 완화율 α 이하로 된다.
제1 AlGaN 중간층(73a)의 Al의 조성비가, 제1 AlN 중간층(72a)의 완화율 α보다 크면, 제1 AlGaN 중간층(73a)에 인장 왜곡(응력)이 발생한다. 이로 인해 크랙이 발생하기 쉽다. 따라서, 격자 완화가 발생하고, 전위가 증가하기 쉽다.
완화율 α은, 왜곡이 없는 GaN의 제1 축(예를 들어 a축)의 격자 간격 dg와 왜곡이 없는 AlN의 제1 축(예를 들어 a축)의 격자 간격 Da의 차의 절대값에 대한, 왜곡이 없는 GaN의 제1 축(예를 들어 a축)의 격자 간격 dg와 제1 AlN 중간층(72a)의 제1 축(예를 들어 a축)의 실제의 격자 간격 da의 차의 비율로서 정의되는 값이다. 제1 축은 적층 방향(Z축 방향)에 대하여 수직인 1개의 축이다.
제1 AlGaN 중간층(73a)의 두께는, 예를 들어 5nm 이상, 100nm 이하인 것이 바람직하다. 제1 AlGaN 중간층(73a)의 두께가 5nm 보다 얇으면, 전위를 저감시키는 효과가 얻어지기 어렵다. 제1 AlGaN 중간층(73a)의 두께가 100nm 보다 두꺼우면, 전위를 저감시키는 효과가 포화된다. 또한, 크랙이 발생하기 쉬워진다. 제1 AlGaN 중간층(73a)의 두께가 보다 바람직하게는 50nm 미만이다. 제1 AlGaN 중간층(73a)의 두께를 50nm 미만으로 함으로써, 전위를 효과적으로 저감할 수 있다. 제2 AlGaN 중간층(73b)의 두께는 예를 들어 약 25nm이다.
제1 AlGaN 중간층(73a)의 형성 온도(기판 온도)가 제1 AlN 중간층(72a)의 형성 온도(기판 온도) 보다 80도 이상 높으면, AlN의 격자 상수에 격자 정합하게 성장하는 효과가 보다 크게 얻어진다. 전위를 저감하는 효과가 보다 크게 얻어진다. 제1 AlGaN 중간층(73a)의 형성 온도는, 예를 들어 약 1120도이다.
계속해서, 제2 GaN 중간층(7lb)이 제1 AlGaN 중간층(73a) 상에 형성된다. 또한, 제2 AlN 중간층(72b)이 제2 GaN 중간층(7lb) 상에 형성된다. 또한, 제2 AlGaN 중간층(73b)이 제2 AlN 중간층(72b) 상에 형성된다. 제2 GaN 중간층(7lb), 제2 AlN 중간층(72b) 및 제2 AlGaN 중간층(73b)에 대해서는, 전술한 제1 GaN 중간층(71a), 제1 AlN 중간층(72a) 및 제1 AlGaN 중간층(73a)과 유사하게 구성될 수 있기 때문에, 설명을 생략한다.
본 실시예에서, 제2 AlGaN 중간층(73b)이 적층체(50)에서 AlGaN 층(51)로서 사용되고 있다. 이와 같이, 적층 중간층(70)이 설치되는 경우에는, 가장 기능층(10)에 가까운 측의 AlGaN 중간층(73)을 적층체(50)에서의 AlGaN 층(51)으로서 사용할 수 있다.
이어서, 본 실시예에 따른 제2 실시예의 질화물 반도체 소자의 특성에 대해서 설명한다.
질화물 반도체 소자(130)에 있어서, 적층 중간층(70) 이외는, 전술한 제1 실시예의 질화물 반도체 소자와 유사하므로 설명을 생략한다. 질화물 반도체 소자(130)의 적층 중간층(70)은 이하와 같이 제조된다.
AlN 버퍼층(62)이 형성된다. 기판 온도를 1020도로 한다. 트리메틸 갈륨(TMGa)을 유량 10cc/분으로, TMAl을 유량 50cc/분으로, 암모니아를 유량 2.5L/분으로 8분간 공급한다. 이에 의해, Al 조성비가 0.55인 제1 AlGaN 버퍼층(61a)이 형성된다. 제1 AlGaN 버퍼층(61a)의 두께는 약 100nm이다. 계속해서, TMG의 유량을 17cc/분으로, TMA의 유량을 30cc/분으로 변경하고, 10분간 공급한다. 이에 의해, Al 조성비가 0.3인 제2 AlGaN 버퍼층(6lb)을 형성한다. 제2 AlGaN 버퍼층(6lb)의 두께는 약 200nm이다. 또한, TMG의 유량을 20cc/분으로, TMA의 유량을 15cc/분으로 변경하고, 11분간 공급한다. 이에 의해, Al 조성비가 0.15인 제3 AlGaN 버퍼층(61c)을 형성한다. 제3 AlGaN 버퍼층(61c)의 두께는 약 250nm이다.
이어서, 기판 온도를 1090도로 한다. TMG를 유량 56cc/분으로, 암모니아를 유량 40L/분으로, 15분간 공급한다. 이에 의해, 제1 GaN 중간층(71a)이 형성된다. 제1 GaN 중간층(71a)의 두께는 약 300nm이다.
이어서, 기판 온도를 800도로 한다. TMA를 유량 17cc/분으로, 암모니아를 유량 10L/분으로, 3분간 공급한다. 이에 의해, 제1 AlN 중간층(72a)을 형성한다. 제1 AlN 중간층(72a)의 두께는 약 12nm이다.
이어서, 기판 온도를 1120도로 한다. TMGa를 유량 18cc/분으로, TMAl을 유량 6cc/분으로, 암모니아를 유량 2.5L/분으로 2.5분간 공급한다. 이에 의해, Al 조성비가 0.5인 제1 AlGaN 중간층(73a)을 형성한다. 제1 AlGaN 중간층(73a)의 두께는 약 25nm이다.
이어서, 기판 온도를 1090도로 한다. TMG를 유량 56cc/분으로, 암모니아를 유량 40L/분으로, 15분간 공급한다. 이에 의해, 제2 GaN 중간층(7lb)을 형성한다. 제2 GaN 중간층(7lb)의 두께는 약 300nm이다.
이어서, 기판 온도를 800도로 한다. TMA를 유량 17cc/분으로, 암모니아를 유량 10L/분으로, 3분간 공급한다. 이에 의해, 제2 AlN 중간층(72b)을 형성한다. 제2 AlN 중간층(72b)의 두께는 약 12nm이다.
이어서, 기판 온도를 1120도로 한다. TMGa를 유량 18cc/분으로, TMAl을 유량 6cc/분으로, 암모니아를 유량 2.5L/분으로 2.5분간 공급한다. 이에 의해, Al 조성비가 0.5의 제2 AlGaN 중간층(73b)을 형성한다. 제2 AlGaN 중간층(73b)의 두께는 약 25nm이다.
이와 같이, 적층 중간층(70)이 형성된다. 적층 중간층(70) 상에 적층체(50) 및 기능층(10)이 형성된다. 적층체(50) 및 기능층(10)은 질화물 반도체 소자(120)에서 전술한 조건과 유사한 조건으로 형성된다.
제조된 질화물 반도체 소자(130)의 칼날 전위 밀도 De를 평가하면, 2.1×108/㎠ 정도로 낮은 값을 나타낸다. 질화물 반도체 소자(120)의 칼날 전위 밀도 De는 2.9×108/㎠이다. 적층 중간층(70)을 설치함으로써, 전위 밀도가 약 70%로 저감된다.
실온에서 기판(40)을 포함하는 질화물 반도체 소자(130)의 휨을 평가하면, 휨은 볼록 형상으로 10μm이다. 질화물 반도체 소자(110)의 휨은 오목 형상으로 29μm이다. 적층 중간층(70)을 설치함으로써, 질화물 반도체 소자의 내부에 형성되는 압축 응력이 증가된다. 이는 휨을 더 저감한다.
이와 같이, 버퍼층(60)과 적층체(50) 사이에, 적층 중간층(70)을 설치하는 것에 의해서도, 유사하게, 전위 밀도가 낮은 질화물 반도체 소자가 얻어진다.
적층 중간층(70)을 설치함으로써, 질화물 반도체 소자(130)의 휨을 저감할 수 있고, 크랙을 억제할 수 있다.
도 15는 제2 실시예에 따른 질화물 반도체 소자의 특성을 도시하는 그래프이다. 도 15는 (11-24) 면의 역 격자 맵핑 이미지의 예다. 역 격자 맵핑은 X선 회절 측정에 의해 측정된다. 도 15의 횡축은 성장 방향(적층 방향)에 대하여 수직인 방향의 (11-20) 면의 격자면 간격의 역수 Qx이다. 역수 Qx는, a축의 격자 간격의 역수에 비례하는 값이다. 도 15의 종축은 성장 방향(적층 방향)에 대하여 평행한 방향의 (0004) 면의 격자면 간격의 역수 Qz다. 역수 Qz는, c축의 격자 간격의 역수에 비례하는 값이다. 도 15는 GaN의 (11-24) 면의 회절 피크 Pg(GaN의 격자 간격의 역수에 대응)의 지점과, AlN의 (11-24) 면의 회절 피크 Pa(AlN 버퍼층(62)의 격자 간격의 역수에 대응)의 지점을 도시하고 있다. 회절 피크 Pg의 지점과 회절 피크 Pa의 지점을 연결한 점선 L1은, 베가르드의 법칙(Vegard's law)을 따르는 AlGaN 층의 Al 조성비에 대응하는 격자 간격의 역수의 특성을 나타낸다.
도 15는 AlGaN 버퍼층(61)에 대응하는 (11-24) 면의 회절 피크의 지점 P61과, AlGaN 중간층(73)(또는 적층체에서의 AlGaN 층(51))에 대응하는 (11-24) 면의 회절 피크의 지점 P73을 도시하고 있다. AlGaN 버퍼층(61) 및 AlGaN 중간층(73)의 피크의 확인은, AlGaN 버퍼층(61) 및 AlGaN 중간층(73)은 적어도 일부가 단결정인 것을 나타낸다.
도 15에서, AlGaN 층의 격자 간격의 측정 결과의 피크(지점 P61 및 지점 P73)가 점선 L1보다 아래에 발생하는 것은, 결정이 압축 왜곡을 갖는다(압축 응력을 받고 있다)는 것에 대응한다. 측정 결과의 피크(지점 P61 및 지점 P73)이, 점선 L1 보다 위에 발생하는 것은, 결정이 인장 왜곡을 갖는다(인장 응력을 받고 있다)는 것에 대응한다.
도 15로부터 알 수 있는 바와 같이, AlGaN 버퍼층(61)으로 인한 피크의 지점 P61은, 점선 L1보다 아래에 드러나고 있다. 이는 AlGaN 버퍼층(61)이 압축 왜곡을 갖는다(압축 응력을 받고 있다)는 것을 나타낸다.
이러한 AlGaN 버퍼층(61) 상에 적층 중간층(70) 및 적층체(50)가 형성된다. AlGaN 버퍼층(61) 상에 적층 중간층(70) 및 적층체(50)를 형성함으로써, 적층 중간층(70) 및 적층체(50)에 형성되는 압축 응력(왜곡)이 증가한다. 이에 의해, 결정 성장 후의 강온 과정에서 발생하는 인장 왜곡이 저감된다. 따라서, 크랙을 억제하는 효과가 증가한다.
도 15에 도시된 바와 같이, AlGaN 중간층(73)(또는 적층체에서의 AlGaN 층(51))의 Al의 조성비 z가 0.5인 경우, 점선 L1보다 아래에 피크가 발생된다. 이는 AlGaN 중간층(73)(또는 적층체에서의 AlGaN 층(51))은 압축 왜곡을 갖는다(압축 응력을 받고 있다)는 것을 나타낸다. 이러한 AlGaN 중간층(73)(또는 적층체에서의 AlGaN 층(51))을 형성함으로써, 전위를 저감할 수 있다.
이와 같이, X선 회절 측정에 의해, AlGaN 버퍼층(61), AlGaN 중간층(73) 및 적층체(50) 내의 AlGaN 층(51)의 응력(왜곡)을 평가할 수 있다.
이어서, X선 회절 측정에 의해 제1 AlN 중간층(72a)의 적층 방향에 수직인 격자 간격(본 예에서, a축의 격자 간격에 상당한다)이 평가된다. 그 결과, 제1 AlN 중간층(72a)의 격자 간격 Da는 0.3145nm이다. 이는 왜곡이 없는 AlN의 격자 간격 da의 0.3112nm 보다 큰 값이다. 제1 AlN 중간층(72a) 상에 형성되는 제1 AlGaN 중간층(73a)에 압축 응력(왜곡)이 형성되는 것이 발견된다. 왜곡이 없는 GaN의 a축의 격자 간격 dg는 0.3189nm이다. 따라서, 제1 AlN 중간층(72a)의 완화율 α은 0.57에 상당한다.
제1 AlN 중간층(72a)의 완화율 α은, 왜곡이 없는 GaN의 격자 간격 dg와 왜곡이 없는 AlN의 격자 간격 da의 차의 절대값에 대한, 왜곡이 없는 GaN의 격자 간격 dg와 제1 AlN 중간층(72a)의 실제의 격자 간격 Da의 차의 절대값의 비율이다. 즉, 제1 AlN 중간층(72a)의 완화율 α은, |dg-Da|/|dg-da|이다. 왜곡이 없는 GaN의 격자 간격 dg는 GaN의 격자 상수에 대응한다. 왜곡이 없는 AlN의 격자 간격 da는 AlN의 격자 상수에 대응한다.
본 예에서는, 제1 AlGaN 중간층(73a)의 Al 조성비가 0.5이다. 이는 제1 AlN 중간층(72a)의 완화율 α보다 작다. 그로 인해, 제1 AlGaN 중간층(73a)에 압축 응력(왜곡)이 형성된다.
한편, 예를 들어 Al 조성비가 0.7인 제1 AlGaN 중간층(73a)이 형성되면, 크랙이 발생한다. 이 샘플에 대해서 상기와 마찬가지의 평가를 행하면, 제1 AlGaN 중간층(73a)에는 인장 응력(왜곡)이 형성되는 것이 나타난다. 즉, AlN 층 상에, 왜곡이 없고, AlN보다 격자 간격이 크고, Al 조성비 0.7인 AlGaN 층을 형성하고 있음에도 불구하고, AlGaN 층에 인장 응력(왜곡)이 형성되었다. 이것은, 제1 AlGaN 중간층(73a)이 왜곡되고 있고, 실제 격자 간격이 왜곡이 없는 격자 간격보다 크기 때문이다. 이와 같이, 완화율 α 이하의 Al 조성비의 AlGaN 중간층을 형성함으로써, AlGaN 중간층에 압축 응력(왜곡)을 형성할 수 있다. 이에 의해, 크랙이 적은 고품질의 질화물 반도체 소자가 얻어진다.
이러한 질화물 반도체 소자(130)에 의해, 실리콘 기판 상에 형성되는 전위가 적은 고품질의 질화물 반도체 소자를 제공할 수 있다.
도 16은 실시예에 따른 대안적인 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 도시하는 도식적 단면도다.
도 16에 도시된 바와 같이, 실시예에 따른 대안적인 질화물 반도체 소자(140)는, 버퍼층(60), 적층체(50), 적층 중간층(70) 및 기능층(10)을 포함한다. 버퍼층(60) 상에 적층체(50)가 설치된다. 적층체(50) 상에 적층 중간층(70)이 설치된다. 적층 중간층(70) 상에 기능층(10)이 설치된다. 본 실시예에 따른 질화물 반도체 웨이퍼(240)는, 기판(40), 버퍼층(60), 적층 중간층(70) 및 적층체(50)를 포함한다. 질화물 반도체 웨이퍼(240)는 기능층(10)을 더 포함해도 좋다. 기판(40), 버퍼층(60), 적층체(50), 적층 중간층(70) 및 기능층(10) 각각에는, 질화물 반도체 소자(130)에 관해서 설명한 구성을 적용할 수 있다.
본 실시예에서는, 제3 AlGaN 버퍼층(61c)이 적층체(50)에서의 AlGaN 층(51)로서 사용되고 있다. 이와 같이, AlGaN 버퍼층(61)이 설치되는 경우에는, 기능층(10)에 가장 가까운 측의 AlGaN 버퍼층(61)을 적층체(50)에서의 AlGaN 층(51)로서 사용할 수 있다.
질화물 반도체 소자(140)(및 질화물 반도체 웨이퍼(240))에서, 적층 중간층(70)은 제1 중간층(70a) 및 제2 중간층(70b)을 포함한다. 제2 중간층(70b)은 제1 중간층(70a) 상에 설치된다.
제1 중간층(70a)은 제1 GaN 중간층(71a), 제1 AlN 중간층(72a) 및 제1 AlGaN 중간층(73a)을 포함한다. 제1 AlN 중간층(72a)은 제1 GaN 중간층(71a) 상에 설치된다. 제1 AlGaN 중간층(73a)은 제1 AlN 중간층(72a) 상에 설치된다.
제2 중간층(70b)은 제2 GaN 중간층(7lb), 제2 AlN 중간층(72b) 및 제2 AlGaN 중간층(73b)을 포함한다. 제2 GaN 중간층(7lb)은 제1 AlGaN 중간층(73a) 상에 설치된다. 제2 AlN 중간층(72b)은 제2 GaN 중간층(7lb) 상에 설치된다. 제2 AlGaN 중간층(73b)은 제2 AlN 중간층(72b) 상에 설치된다.
질화물 반도체 소자(140)(및 질화물 반도체 웨이퍼(240))의 제조 방법은, 질화물 반도체 소자(130)에 관해서 설명한 제조 방법을 적절히 변경하여 적용할 수 있다.
질화물 반도체 소자(140) 및 질화물 반도체 웨이퍼(240)에서, 칼날 전위 밀도 De는 2.5×108/㎠ 정도로 낮은 값을 나타낸다.
기판(40)을 포함하는 질화물 반도체 소자(140) 및 질화물 반도체 웨이퍼(240)의 실온에서의 휨은 볼록 형상이다. 휨의 크기는 35μm이다.
한편, 기판(40)을 포함하는 질화물 반도체 소자(110) 및 질화물 반도체 웨이퍼(210)에서의 휨은 오목 형상이다. 휨의 크기는 39μm이다. 기판(40)을 포함하는 질화물 반도체 소자(130) 및 질화물 반도체 웨이퍼(230)에서의 휨은 볼록 형상이다. 휨의 크기는 10μm이다.
질화물 반도체 소자(140) 및 질화물 반도체 웨이퍼(240)에서, 적층체(50) 상에 적층 중간층(70)이 설치된다. 이로 인해 질화물 반도체 소자의 내부에 형성되는 압축 응력(왜곡)이 증가된다. 따라서, 크랙을 저감하는 효과가 증가한다.
도 17의 (a) 및 (b)는, 실시예에 따른 대안적인 질화물 반도체 소자 및 질화물 반도체 웨이퍼를 도시하는 도식적 단면도다.
도 17의 (b)는 도 17의 (a)의 일부를 추출한 도면이다.
도 17의 (a)에 도시된 바와 같이, 실시예에 따른 질화물 반도체 소자(180)는 버퍼층(60), 적층체(50a) 및 기능층(10)을 포함한다. 적층체(50a)는, 도 1의 (a)에 도시된 적층체(50)에 대하여, 제4 층(58), 제4 GaN 층(59), 제5 층(64) 및 제5 GaN 층(65)을 더 포함한다.
실시예에서, 제3 GaN 층(57)은 제2 층(56) 상에 설치된다. 제4 층(58)은 제3 GaN 층(57) 상에 설치된다. 제4 GaN 층(59)은 제4 층(58) 상에 설치된다. 제5 층(64)은 제4 GaN 층(59) 상에 설치된다. 제5 GaN 층(65)은 제5 층(64) 상에 설치된다.
제4 층(58) 및 제5 층(64) 각각은, 실리콘(Si) 및 마그네슘(Mg) 중 적어도 어느 하나를 함유한다. 제4 층(58) 및 제5 층(64) 각각은, Si 및 Mg 양자 모두를 함유해도 좋다. 제4 층(58) 및 제5 층(64) 각각은, SiN 및 MgN 중 적어도 어느 하나를 포함해도 좋다. 제4 층(58) 및 제5 층(64) 각각은, SiN 및 MgN 양자 모두를 포함해도 좋다. 제4 층(58) 및 제5 층(64) 각각은, Si 및 Mg 중 적어도 어느 하나가 고농도로 도핑된 GaN 층(δ-도핑층)이어도 좋다. 제4 층(58) 및 제5 층(64) 각각은, Si 및 Mg 양자 모두가 고농도로 도핑된 GaN 층(δ-도핑층)이어도 좋다.
제4 층(58) 및 제5 층(64) 각각에 포함되는 원소로서는, Si가, 기능층(10)의 일부로서 형성되는 n형 반도체 층(11)의 도전성을 손상시키지 않기 때문에 바람직하다. 이하에서는, 제4 층(58) 및 제5 층(64) 각각이 Si를 함유하는 경우를 예로 들어 설명한다.
실시예에 따른 질화물 반도체 소자(180)에서, 제3 GaN 층(57)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면내)에 대하여 경사진 표면(제3 경사면(57s))을 갖는 요철을 포함하는 섬-형상의 결정을 포함한다. 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면내)에 대하여 경사진 표면(제3 경사면(57s))은, 예를 들어(10-11) 면이나 (11-22) 면 등의 파셋트면이다. 제3 경사면(57s)는 특정한 결정면이 아니어도 좋다. 제3 GaN 층(57)은 돔 형상이어도 좋다. 제3 GaN 층(57)은, 경사진 표면이 아니고 X-Y 평면에 대하여 수직인 평면을 가져도 좋다.
예를 들어, 제3 GaN 층(57)은 제2 GaN 층(55)의 정상면(제2 정상면(55t)) 상에 형성된다. 예를 들어, 제3 GaN 층(57)은 제2 GaN 층(55)의 경사면(제2 경사면(55s)) 상에 형성된다. 본 명세서, "제3 GaN 층(57)이 제2 GaN 층(55) 상에 설치된다"라는 상태는, 제3 GaN 층(57)이, 제2 GaN 층(55)의 정상면(제2 정상면(55t)) 위 및 제2 GaN 층(55)의 경사면(제2 경사면(55s)) 위 중 적어도 어느 하나에 설치되는 상태를 포함한다.
제3 GaN 층(57)의 볼록부(제3 볼록부)(57c)의 높이(두께) t3은, 제2 GaN 층(55)의 볼록부(55c)의 높이 t2와 대략 동일하다. 또는, 제3 GaN 층(57)의 볼록부(57c)의 높이 t3은, 제2 GaN 층(55)의 볼록부(55c)의 높이 t2보다 낮다. 제3 GaN 층(57)의 볼록부(57c)의 높이 t3의 정의에는, 제2 GaN 층(55)의 볼록부(55c)의 높이 t2의 정의를 적용할 수 있다.
도 17의 (a) 및 (b)에 도시된 바와 같이, AlGaN 층(51)의 상면(51au)에 대하여 평행 방향(제1 방향)의 제3 GaN 층(57)의 볼록부(57c)의 저부(57u)의 길이(폭)(57v)는, 제1 방향의 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(폭(55v))와 대략 동일하다. 또는, 제1 방향의 제3 GaN 층(57)의 볼록부(57c)의 저부(57u)의 길이(폭)(57v)는, 제1 방향의 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(폭(55v))보다 짧다. 제2 GaN 층(55)의 경사면(제2 경사면(55s)) 상 어느 하나의 접선 방향(제2 방향)의 제3 GaN 층(57)의 볼록부(57c)의 길이(57w)는, 제2 방향의 제2 GaN 층(55)의 볼록부(55c)의 길이(55w)와 대략 동일하다. 또는, 제2 방향의 제3 GaN 층(57)의 볼록부(57c)의 길이(57w)는, 제2 방향의 제2 GaN 층(55)의 볼록부(55c)의 길이(55w)보다 짧다.
환원하면, 제3 GaN 층(57)의 볼록부(57c)의 사이즈는, 제2 GaN 층(55)의 볼록부(55c)의 사이즈와 대략 동일하다. 또는, 제3 GaN 층(57)의 볼록부(57c)의 사이즈는, 제2 GaN 층(55)의 볼록부(55c)의 사이즈보다 작다.
Z축 방향(적층 방향)에 대하여 수직인 평면(X-Y 평면) 상에서, 단위 면적당의 제3 GaN 층(57)의 제3 경사면(57s)의 수는, 단위 면적당의 제1 GaN 층(53)의 제1 경사면(53s)의 수보다 많다. Z축 방향(적층 방향)에 대하여 수직인 평면(X-Y 평면) 상에서, 단위 면적당의 제3 GaN 층(57)의 제3 경사면(57s)의 수는, 단위 면적당의 제2 GaN 층(55)의 제2 경사면(55s)의 수와 대략 동일하거나 또는 단위 면적당의 제2 GaN 층(55)의 제2 경사면(55s)의 수보다 많다.
본 예에서, 제3 GaN 층(57)은 X-Y 평면에서 불연속인 섬-형상이다. 제4 층(58) 중 일부는 제3 GaN 층(57)에 접한다. 제4 층(58) 가운데 다른 일부는 제2 층(56)에 접한다.
제4 GaN 층(59)은 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면내)에 대하여 경사진 표면(제4 경사면(59s))을 갖는 요철을 포함하는 섬-형상의 결정을 포함한다. 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면내)에 대하여 경사진 표면(제4 경사면(59s))은, 예를 들어(10-11) 면이나 (11-22) 면 등의 파셋트면이다. 제4 경사면(59s)은 특정한 결정면이 아니어도 좋다. 제4 GaN 층(59)은 돔 형상이어도 좋다. 제4 GaN 층(59)은 경사진 표면이 아니고 X-Y 평면에 대하여 수직인 평면을 가져도 좋다.
예를 들어, 제4 GaN 층(59)은 제3 GaN 층(57)의 정상면(제3 정상면(57t)) 상에 형성된다. 예를 들어, 제4 GaN 층(59)은 제3 GaN 층(57)의 경사면(제3 경사면(57s)) 상에 형성된다. 본 명세서에 있어서, "제4 GaN 층(59)이 제3 GaN 층(57) 상에 설치된다"라는 상태는, 제4 GaN 층(59)이, 제3 GaN 층(57)의 정상면(제3 정상면(57t)) 위 및 제3 GaN 층(57)의 경사면(제3 경사면(57s)) 위 중 적어도 어느 하나에 설치되는 상태를 포함한다.
제4 GaN 층(59)의 볼록부(제4 볼록부)(59c)의 높이(두께) t4는 제3 GaN 층(57)의 볼록부(57c)의 높이 t3과 대략 동일하다. 또는, 제4 GaN 층(59)의 볼록부(59c)의 높이 t4는 제3 GaN 층(57)의 볼록부(57c)의 높이 t3보다 낮다. 제4 GaN 층(59)의 볼록부(59c)의 높이 t4의 정의에는, 제2 GaN 층(55)의 볼록부(55c)의 높이 t2의 정의를 적용할 수 있다.
도 17의 (a) 및 (b)에 도시된 바와 같이, 제1 방향의 제4 GaN 층(59)의 볼록부(59c)의 저부(59u)의 길이(폭)(59v)는, 제1 방향의 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(폭(55v))와 대략 동일하다. 또는, 제1 방향의 제4 GaN 층(59)의 볼록부(59c)의 저부(59u)의 길이(폭)(59v)는, 제1 방향의 제2 GaN 층(55)의 볼록부(55c)의 저부(55u)의 길이(폭(55v))보다 짧다. 제2 방향의 제4 GaN 층(59)의 볼록부(59c)의 길이(59w)는, 제2 방향의 제2 GaN 층(55)의 볼록부(55c)의 길이(55w)와 대략 동일하다. 또는, 제2 방향의 제4 GaN 층(59)의 볼록부(59c)의 길이(59w)는, 제2 방향의 제2 GaN 층(55)의 볼록부(55c)의 길이(55w)보다 짧다.
환원하면, 제4 GaN 층(59)의 볼록부(59c)의 사이즈는, 제2 GaN 층(55)의 볼록부(55c)의 사이즈와 대략 동일하다. 또는, 제4 GaN 층(59)의 볼록부(59c)의 사이즈는, 제2 GaN 층(55)의 볼록부(55c)의 사이즈보다 작다.
Z축 방향(적층 방향)에 대하여 수직인 평면(X-Y 평면) 상에서, 단위 면적당의 제4 GaN 층(59)의 제4 경사면(59s)의 수는, 단위 면적당의 제1 GaN 층(53)의 제1 경사면(53s)의 수보다 많다. Z축 방향(적층 방향)에 대하여 수직인 평면(X-Y 평면) 상에서, 단위 면적당의 제4 GaN 층(59)의 제4 경사면(59s)의 수는, 단위 면적당의 제2 GaN 층(55)의 제2 경사면(55s)의 수와 대략 동일하거나 또는 단위 면적당의 제2 GaN 층(55)의 제2 경사면(55s)의 수보다 많다.
본 예에서, 제4 GaN 층(59)은 X-Y 평면에서 불연속인 섬-형상이다. 제5 층(64) 중 일부는 제4 GaN 층(59)에 접한다. 제5 층(64) 가운데 다른 일부는 제4 층(58)에 접한다.
제5 GaN 층(65)의 상면은, 예를 들어 평탄하다. 제5 GaN 층(65) 상에 기능층(10)이 형성된다. 제5 GaN 층(65)의 두께 t5은, 예를 들어 100nm 이상 5000nm 이하이다. 제5 GaN 층(65)의 두께 t5는, 제5 층(64)의 상단부와, 제5 GaN 층(65)의 상면(본 예에서, 적층체(50a)와 기능층(10)과의 사이의 계면(10l)) 사이의 Z축 방향을 따른 거리이다.
기판(40), 버퍼층(60) 및 기능층(10)에는, 질화물 반도체 소자(110)에 관해서 설명한 구성 각각을 적용할 수 있다. 또한, AlGaN 층(51), 제3 층(52), 제1 GaN 층(53), 제1 층(54), 제2 GaN 층(55) 및 제2 층(56)에는, 질화물 반도체 소자(110)에 관해서 설명한 구성 각각을 적용할 수 있다. 또한, 제3 GaN 층(57) 및 제4 GaN 층(59)의 다른 구성에는, 질화물 반도체 소자(110)의 제2 GaN 층(55)의 구성을 적용할 수 있다. 또한, 제4 층(58) 및 제5 층(64)의 다른 구성에는, 질화물 반도체 소자(110)의 제2 층(56)의 구성을 적용할 수 있다.
도 17의 (a) 및 (b)는, 본 실시예에 따른 질화물 반도체 웨이퍼(240)의 구성도 도시하고 있다. 질화물 반도체 웨이퍼(240)는 기판(40), 버퍼층(60) 및 적층체(50a)를 포함한다. 질화물 반도체 웨이퍼(240)는 기능층(10)을 더 포함해도 좋다. 기판(40), 버퍼층(60), 적층체(50a) 및 기능층(10)에는 질화물 반도체 소자(180)에 관해서 설명한 구성 각각을 적용할 수 있다.
이어서, 실시예에 따른 질화물 반도체 소자(180) 및 질화물 반도체 웨이퍼(240)의 제조 방법의 예에 대해서 설명한다.
버퍼층(60), AlGaN 층(51), 제3 층(52), 제1 GaN 층(53) 및 제1 층(54)의 제조 방법은, 질화물 반도체 소자(120)의 제조 방법에 관해서 설명한 바와 같다.
계속해서, 기판 온도를 1090도로 한다. 수소와 질소와의 비율이 2:1인 혼합 분위기에서, TMGa를 유량 56cc/분으로, 암모니아를 유량 40L/분으로, 37초간 공급한다. 이에 의해, 제2 GaN 층(55)이 형성된다. 제2 GaN 층(55)의 두께는, 예를 들어 약 100nm이다.
또한, 기판 온도를 1040도로 되돌린다. 수소와 질소와의 비율이 2:1인 혼합 분위기에서, 농도 10ppm의 실란(SiH4)을 유량 350cc/분으로, 암모니아를 유량 20L/분으로, 3분간 공급한다. 이에 의해, 제2 층(56)이 형성된다.
이들을 반복함으로써, 제3 GaN 층(57), 제4 층(58), 제4 GaN 층(59) 및 제5 층(64)이 형성된다.
기판 온도를 1090도로 유지한 채, 수소와 질소와의 비율이 2:1인 혼합 분위기에서, TMGa를 유량 56cc/분으로, 암모니아를 유량 40L/분으로, 60분간 공급한다. 이에 의해, 제5 GaN 층(65)이 형성된다. 제5 GaN 층(65)의 두께는, 예를 들어 약 2μm이다.
또한, TMGa를 유량 56cc/분으로, 암모니아를 유량 40L/분으로, 농도 10ppm의 실란(SiH4)을 유량 56cc/분으로, 30분간 공급한다. 이에 의해, n형 GaN 층이 형성된다. n형 GaN 층에서의 Si 농도는, 예를 들어 5×1018/㎤이다. n형 GaN 층의 두께는, 예를 들어 약 1μm이다. n형 GaN 층은 n형 반도체 층(11)(기능층(10)의 적어도 일부)이 된다. 이에 의해, 본 실시예에 따른 질화물 반도체 소자(180) 또는 질화물 반도체 웨이퍼(240)를 형성할 수 있다.
이어서, 실시예의 질화물 반도체 소자의 특성에 대해서 도면을 참조하면서 설명한다.
도 18의 (a) 내지 (d)는 샘플을 예시하는 도식적 단면도다.
도 19의 (a) 내지 도 19의 (d)는 버퍼층 및 적층체의 예를 나타내는 단면 SEM 이미지이다.
도 20은 실시예에 따른 질화물 반도체 소자의 특성을 도시하는 그래프이다.
도 20은 실시예에 따른 질화물 반도체 소자에서의 칼날 전위 밀도 De를 도시하는 그래프이다. 칼날 전위 밀도 De는, X선 회절 측정에서, (0002) 면, (0004) 면, (10-11) 면, (20-22) 면의 로킹 커브 반값폭으로부터 유도된다.
실시예에 따른 질화물 반도체 소자(110, 110a, 180a, 180)가 제조된다. Si 기판 상의 AlN 버퍼(버퍼층(60)) 및 AlGaN 버퍼(AlGaN 층(51))에 대해서는, 전술한 제조 방법대로 제조한다. 질화물 반도체 소자(110, 110a, 180a, 180)에서, SiN 함유층과 GaN 층의 형성 방법이 서로 상이하다. 이하, 질화물 반도체 소자(110, 110a, 180a, 180)의 제조 방법을 설명한다.
도 18의 (a)에 도시된 질화물 반도체 소자(110)에 대해서, AlGaN 버퍼까지 형성한다. 그리고, 제3 층(52)까지 형성한다. 그 후, 성장 온도를 올린다. 그리고, 원료를 1분간 공급하여 제1 GaN 층(53)을 형성한다. 온도를 낮추어서 제1 층(54)을 형성한다. 그리고, 다시 성장 온도를 올려서 1분 15초간 원료를 공급하여, 제2 GaN 층(55)을 형성한다. 온도를 낮추어서 제2 층(56)을 형성한다. 온도를 올려서 제3 GaN 층(57)을 2μm 형성한다. 이에 의해, 질화물 반도체 소자(110)를 얻는다.
도 18의 (b)에 나타낸 질화물 반도체 소자(110a)에 대해서, AlGaN 버퍼까지 형성한다. 그리고, 제3 층(52)까지 형성한다. 그 후, 성장 온도를 올린 뒤에 원료를 2분 30초간 공급하여 제1 GaN 층(53)을 형성한다. 온도를 낮추어서 제1 층(54)을 형성한 뒤에, 다시 성장 온도를 올려서 37초간 원료를 공급하여, 제2 GaN 층(55)을 형성한다. 온도를 낮추어서 제2 층(56)을 형성한 뒤에, 온도를 올려서 제3 GaN 층(57)을 2μm 형성한다. 이에 의해, 질화물 반도체 소자(110a)를 얻는다.
도 18의 (a) 및 (b)에 도시된 바와 같이, 질화물 반도체 소자(110)의 제1 GaN 층(53)의 볼록부(53c)의 사이즈는, 질화물 반도체 소자(110a)의 제1 GaN 층(53)의 볼록부(53c)의 사이즈보다 작다. 질화물 반도체 소자(110)의 제2 GaN 층(55)의 볼록부(55c)의 사이즈는, 질화물 반도체 소자(110a)의 제2 GaN 층(55)의 볼록부(55c)의 사이즈보다 크다. 질화물 반도체 소자(110a)는, 질화물 반도체 소자(110)의 일 예이다. 즉, 질화물 반도체 소자(110a)에서, 제2 GaN 층(55)의 볼록부(55c)의 사이즈는 제1 GaN 층(53)의 볼록부(53c)의 사이즈보다 작다.
도 18의 (c)에 도시된 질화물 반도체 소자(180a)에 대해서, AlGaN 버퍼까지 형성한다. 그리고, 제3 층(52)까지 형성한다. 그 후, 성장 온도를 올린 뒤에 원료를 2분 30초간 공급하여 제1 GaN 층(53)을 형성한다. 온도를 낮추어서 제1 층(54)을 형성한 뒤에, 다시 성장 온도를 올려서 1분 15초간 원료를 공급하여, 제2 GaN 층(55)을 형성한다. 이것을 4회 반복해서 제2 층(56), 제3 GaN 층(57), 제4 층(58) 및 제4 GaN 층(59)을 형성한다. 온도를 낮추어서 제5 층(64)을 형성한 뒤에, 온도를 올려서 제5 GaN 층을 2μm 형성한다. 이에 의해, 질화물 반도체 소자(180a)를 얻는다.
도 18의 (d)에 도시된 질화물 반도체 소자(180)의 제조 방법은, 도 17의 (a) 및 (b)에 관해서 전술한 바와 같다.
도 18의 (c) 및 (d)에 도시된 바와 같이, 질화물 반도체 소자(180)의 제1 GaN 층(53)의 볼록부(53c)의 사이즈는, 질화물 반도체 소자(180a)의 제1 GaN 층(53)의 볼록부(53c)의 사이즈보다 작다. 질화물 반도체 소자(180)의 제2 GaN 층(55)의 볼록부(55c)의 사이즈는, 질화물 반도체 소자(180a)의 제2 GaN 층(55)의 볼록부(55c)의 사이즈보다 작다. 질화물 반도체 소자(180)의 제3 GaN 층(57)의 볼록부(57c)의 사이즈는, 질화물 반도체 소자(180a)의 제3 GaN 층(57)의 볼록부(57c)의 사이즈보다 작다. 질화물 반도체 소자(180)의 제4 GaN 층(59)의 볼록부(59c)의 사이즈는, 질화물 반도체 소자(180a)의 제4 GaN 층(59)의 볼록부(59c)의 사이즈보다 작다. 질화물 반도체 소자(180a)는 질화물 반도체 소자(180)의 일 예이다. 즉, 질화물 반도체 소자(180a)에서, 제2 GaN 층(55)의 볼록부(55c)의 사이즈는, 제1 GaN 층(53)의 볼록부(53c)의 사이즈보다 작다. 질화물 반도체 소자(180a)에서, 제3 GaN 층(57)의 볼록부(57c)의 사이즈는, 제2 GaN 층(55)의 볼록부(55c)의 사이즈와 대략 동일하거나 또는 제2 GaN 층(55)의 볼록부(55c)의 사이즈보다 작다. 제4 GaN 층(59)의 볼록부(59c)의 사이즈는, 제2 GaN 층(55)의 볼록부(55c)의 사이즈와 대략 동일하거나 또는 제2 GaN 층(55)의 볼록부(55c)의 사이즈보다 작다.
도 19의 (a) 내지 (d)는, 질화물 반도체 층의 (1-100) 면으로 절단한 단면을 관찰한 SEM 이미지를 도시하는 도면이다.
도 19의 (a)는 질화물 반도체 소자(110)의 단면 SEM 이미지를 도시하는 도면이다. 도 19의 (b)는 질화물 반도체 소자(110a)의 단면 SEM 이미지를 도시하는 도면이다. 도 19의 (c)는 질화물 반도체 소자(180a)의 단면 SEM 이미지를 도시하는 도면이다. 도 19의 (d)는 질화물 반도체 소자(180)의 단면 SEM 이미지를 도시하는 도면이다.
도 19의 (d)에 도시된 바와 같이, 질화물 반도체 소자(180)에는, 제3 층(52), 제1 층(54), 제2 층(56), 제4 층(58) 및 제5 층(64)이 형성된다.
제1 GaN 층(53)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제1 경사면(53s))을 갖는 요철을 포함한다. 제1 GaN 층(53)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에서 불연속인 섬-형상의 결정을 포함한다.
제2 GaN 층(55)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제2 경사면(55s))을 갖는 요철을 포함한다. 제2 GaN 층(55)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에서 불연속인 섬-형상의 결정을 포함한다.
제3 GaN 층(57)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제3 경사면(57s))을 갖는 요철을 포함한다. 제3 GaN 층(57)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에서 불연속인 섬-형상의 결정을 포함한다.
제4 GaN 층(59)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에 대하여 경사진 표면(제4 경사면(59s))을 갖는 요철을 포함한다. 제4 GaN 층(59)은, 적층 방향(Z축 방향)에 수직인 평면(X-Y 평면)에서 불연속인 섬-형상의 결정을 포함한다.
도 20에 도시된 바와 같이, 질화물 반도체 소자(110)의 칼날 전위 밀도 De는 4.3×108/㎠이다. 질화물 반도체 소자(110)의 칼날 전위 밀도 De는, 도 9에 나타낸 제1 내지 3 참조예의 질화물 반도체 소자(131, 132, 133)의 칼날 전위 밀도 De보다 낮다. 질화물 반도체 소자(110a)의 칼날 전위 밀도 De는, 4.6×108/㎠이다. 질화물 반도체 소자(110a)의 칼날 전위 밀도 De는, 제1 내지 3 참조예의 질화물 반도체 소자(131, 132, 133)의 칼날 전위 밀도 De보다 낮다.
질화물 반도체 소자(180a)의 칼날 전위 밀도 De는, 2.8×108/㎠이다. 질화물 반도체 소자(180a)의 칼날 전위 밀도 De는, 도 9에 도시된 제1 내지 3 참조예의 질화물 반도체 소자(131, 132, 133)의 칼날 전위 밀도 De보다 낮고, 질화물 반도체 소자(110)의 칼날 전위 밀도 De 및 질화물 반도체 소자(110a)의 칼날 전위 밀도 De보다도 낮다.
질화물 반도체 소자(180)의 칼날 전위 밀도 De는, 2.3×108/㎠이다. 질화물 반도체 소자(180)의 칼날 전위 밀도 De는, 도 9에 도시된 제1 내지 3 참조예의 질화물 반도체 소자(131, 132, 133)의 칼날 전위 밀도 De보다 낮고, 질화물 반도체 소자(110)의 칼날 전위 밀도 De, 질화물 반도체 소자(110a)의 칼날 전위 밀도 De 및 질화물 반도체 소자(180a)의 칼날 전위 밀도 De보다도 낮다.
이러한 이유는 다음과 같이 생각된다. SiN 함유층과 GaN 층과의 형성의 반복 횟수가 질화물 반도체 소자(110, 110a)보다 많기 때문이다. 따라서, 전위 전반의 차폐 효과가 크기 때문이다. 또한, 질화물 반도체 소자(180)에서, SiN 함유층과 GaN 층의 형성이 단순히 반복되는 것은 아니다. 제3 층(52)의 형성 후 제1 GaN 층(53)을 보다 작은 형상으로 형성된다. 따라서, 섬-형상 상부 C-면 영역을 작게 한다. 이에 의해, 관통하는 전위를 억제한다. 또한 섬-형상의 GaN을 조밀하게 배치하고 반복한다. 이로 인해, 차폐 효과를 최대한 발휘할 수 있도록 GaN 층이 배치되어 있다. 따라서, 질화물 반도체 소자(180)의 칼날 전위 밀도 De를, 질화물 반도체 소자(110, 110a)의 칼날 전위 밀도 De의 약 절반으로 저감하는 것이 가능하게 된다.
질화물 반도체 소자(180)에서, 제1 GaN 층(53)의 볼록부(53c), 제2 GaN 층(55)의 볼록부(55c), 제3 GaN 층(57)의 볼록부(57c) 및 제4 GaN 층(59)의 볼록부(59c)의 사이즈는, 제1 GaN 층(53)으로부터 제4 GaN 층(59)을 향해서(적층 방향을 향해), 서서히 작아져도 좋다. 즉, GaN 층의 볼록부의 높이(두께)는, 제1 GaN 층(53)으로부터 제4 GaN 층(59)을 향해서(적층 방향을 향해), 서서히 작아져도 좋다. GaN 층의 볼록부의 저부 길이(폭)는, 제1 GaN 층(53)으로부터 제4 GaN 층(59)을 향해서(적층 방향을 향해), 서서히 작아져도 좋다. Z축 방향(적층 방향)에 대하여 수직인 평면(X-Y 평면) 상에서, 단위 면적당의 GaN 층의 경사면의 수는, 제1 GaN 층(53)으로부터 제4 GaN 층(59)을 향해서(적층 방향을 향해), 서서히 많아져도 좋다. 이에 의해, 전위의 차폐 효과가 증가하고, 전위를 저감하기 쉽게 한다.
질화물 반도체 소자(180)의 칼날 전위 밀도 De에 대해서, 재차 설명한다.
질화물 반도체 소자(180)에서는, 이하와 같이, 칼날 전위 밀도 De가 저감하고 있다고 생각된다.
제1 GaN 층(53)이 3차원적으로 성장한다. 따라서, 버퍼층(60)에 발생한 전위(80)는 제1 GaN 층(53)에서 적층 방향(Z축 방향)에 대하여 평행한 방향으로 굴곡될 수 있다. 이에 의해, 상층(기능층(10))에 도달하는 전위(80)를 저감할 수 있다.
제3 층(52)에 의해 제1 GaN 층(53)의 성장이 억제되는 영역(볼록부(53c) 사이의 영역)에서는, 버퍼층(60)에 발생한 전위(80)가 제3 층(52)에 의해 차폐된다. 이에 의해, 전위(80)의 상층에의 전파가 억제된다. 따라서, 전위(80)를 저감할 수 있다.
또한, 제1 GaN 층(53)의 볼록부(53c)의 경사면(53s)에서, 상층측에 전파되는 전위(80)의 수가 감소한다. 경사면(53s)에서, 전위(80)가 굴곡된다. 즉, 경사면(53s) 상에 설치된 제1 층(54)에서, 전위(80)가 굴곡된다. 경사면(53s)에서, 전위(80)의 전파가 차단된다. 그 결과, 상층에 도달하는 전위(80)를 상당히 저감할 수 있다.
이와 같이, 적층체(50)에, AlGaN 층(51), 제3 층(52) 및 경사면(53s)을 갖는 볼록부(53c)를 포함하는 제1 GaN 층(53), 제1 층(54) 및 제2 GaN 층(55)을 설치함으로써, 전위 밀도를 저감할 수 있다. 따라서, 전위가 적은 질화물 반도체 소자 및 질화물 반도체 웨이퍼가 얻어진다.
도 21의 (a) 내지 (d)는, 실시예에 따른 질화물 반도체 소자를 도시하는 그래프이다.
도 22의 (a) 및 (b)는, 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 21의 (a)는, 실시예에 따른 질화물 반도체 소자(110)(즉, 질화물 반도체 소자 웨이퍼(210))의 SIMS 분석 결과의 예를 도시하고 있다. 도 21의 (b)는, 실시예에 따른 질화물 반도체 소자(110a)의 SIMS 분석 결과의 예를 도시하고 있다. 도 21의 (c)는, 실시예에 따른 질화물 반도체 소자(180a)의 SIMS 분석 결과의 예를 도시하고 있다. 도 21의 (d)는, 실시예에 따른 질화물 반도체 소자(180)(즉, 질화물 반도체 소자 웨이퍼(240))의 SIMS 분석 결과의 예를 도시하고 있다.
본 예에서는, 깊이 방향(적층 방향)에 따라, 5nm 간격으로 측정된다. 도 21의 (a) 내지 (d)의 횡축은 깊이 Zd(Z축 방향의 위치에 대응함)이다. 도 21의 (a) 내지 (d)의 좌측의 종축은 Si 농도 CS(atoms/㎤)이다. 도 21의 (a) 내지 (d)의 우측의 종축은 Al 2차 이온 강도 IA이다.
도 22의 (a) 및 (b)는, 실시예에 따른 질화물 반도체 소자를 도시하는 도면이다.
도 22의 (a)는, 실시예에 따른 질화물 반도체 소자(180)(즉, 질화물 반도체 웨이퍼(240))의 에너지 분산형 X선 분광 분석(EDS 분석)의 결과의 예를 도시하는 그래프이다. 도 22의 (b)는, 실시예에 따른 질화물 반도체 소자(180)(즉, 질화물 반도체 웨이퍼(240))의 EDS 분석에서의 분석의 장소를 나타내고 있다. 도 22의 (b)는, EDS 분석의 장소로서, 제1 분석 위치 Ap11, 제2 분석 위치 Ap12, 제3 분석 위치 Ap13 및 제4 분석 위치 Ap14를 단면 TEM 이미지 상에 도시하고 있다. 제1 분석 위치 Ap11은 제3 층(52)의 위치에 대응한다. 제2 분석 위치 Ap12는 제1 층(54)의 위치에 대응한다. 제3 분석 위치 Ap13은 제2 층(56)의 위치에 대응한다. 제4 분석 위치 Ap14는 제4 층(58)의 위치에 대응한다.
도 22의 (a)는 제1 분석 위치 Ap11의 분석 결과를 도시한다. 도 22의 (a)의 횡축은 에너지 Eg(keV: kiloelectronic Volts)이다. 도 22의 (a)의 종축은 강도 Int(counts)이다. 이 EDS 분석에서, Si의 검출 한계는 1000ppm이다.
도 21의 (a) 및 (b)로부터 알 수 있는 바와 같이, 질화물 반도체 소자(110, 110a)에서, 적층체(50)의 범위에, 3단계의 Si의 피크가 관찰된다. 예를 들어, 적층체(50)에서의 Si 농도 프로파일은 제1 내지 제7 부분(p1 내지 p7)을 포함한다. 제1 내지 제7 부분(p1 내지 p7)은 Z축 방향을 따라서 적층된다. 제1 내지 제7 부분(p1 내지 p7)에 대해서는 도 12의 (a) 및 (b)에 관해서 전술한 바와 같다. 예를 들어, SIMS 분석에서, 제1 부분 p1의 존재에 의해, 제3 층(52)의 존재를 판단할 수 있다. 제3 부분 p3의 존재에 의해, 제1 층(54)의 존재를 판단할 수 있다. 제4 부분 p4의 존재에 의해, 제2 층(56)의 존재를 판단할 수 있다.
한편, 도 21의 (c) 및 (d)에 도시된 바와 같이, 질화물 반도체 소자(180a, 180)에서, 적층체(50a)의 범위에, 5단계의 Si 피크가 관찰되는 것은 아니다. 도 21의 (c)로부터 알 수 있는 바와 같이, 질화물 반도체 소자(180a)에서는, 제1 부분 p1의 Si 피크 및 제3 부분 p3의 Si 피크를 관찰할 수 있을 뿐, 다른 Si 피크를 관찰할 수는 없다. 도 21의 (d)로부터 알 수 있는 바와 같이, 질화물 반도체 소자(180)에서는, 제1 부분 p1의 Si 피크를 관찰할 수 있을 뿐, 다른 Si 피크를 관찰할 수는 없다.
이와 같이, 실시예에 따른 질화물 반도체 소자(180a, 180)의 SIMS 분석 결과에서는, 5단계의 Si 피크를 관찰할 수 없기도 하다.
이러한 경우에도, 도 22의 (b)에 도시된 바와 같이, 제3 층(52), 제1 층(54), 제2 층(56), 제4 층(58) 및 제5 층(64)이 형성된다.
도 22의 (a)로부터 알 수 있는 바와 같이, 실시예에서, 제3 층(52), 제1 층(54), 제2 층(56) 및 제4 층(58)으로부터, Si가 검출된다. 제3 층(52)에서의 Si 농도는, 약 4.8(atomic/%)로 추정된다. 제1 층(54)에서의 Si 농도는, 약 5.0(atomic/%)으로 추정된다. 제2 층(56)에서의 Si 농도는, 약 5.3(atomic/%)으로 추정된다. 제4 층에서의 Si 농도는, 약 5.6(atomic/%)으로 추정된다. 이와 같이, 본 실시예에서, 제1 층(54), 제2 층(56), 제3 층(52) 및 제4 층(58) 각각에서의 Si 농도는 검출 한계(1000ppm) 이상이다. 제1 층(54), 제2 층(56), 제3 층(52) 및 제4 층(58) 각각에서의 Si 농도를 1000ppm 이상으로 함으로써, 전위 저감의 상당한 효과가 얻어진다.
도 23은, 실시예에 따른 다른 질화물 반도체 소자를 도시하는 도식적 단면도다.
도 23에 도시된 바와 같이, 실시예에 따른 질화물 반도체 소자(150)는, 제1 전극(81e) 및 제2 전극(82e)을 더 포함한다. 기능층(10)에는, n형 반도체 층(11), p형 반도체 층(12) 및 발광층(13)이 설치되어 있다. 본 예에서는, 저불순물 농도층(11i)도 설치되어 있다. 질화물 반도체 소자(150)는 반도체 발광 소자다.
본 예에서, n형 반도체 층(11)은, 제1 부분(11a) 및 제2 부분(11b)을 포함한다. 제2 부분(11b)은 제1 부분(11a)과 X-Y 평면으로 배열된다. 제2 부분(11b)와 p형 반도체 층(12) 사이에 발광층(13)이 설치된다.
제1 전극(81e)은 n형 반도체 층(11)의 제1 부분(11a)에 전기적으로 접속된다. 제2 전극(82e)은 p형 반도체 층(12)에 전기적으로 접속된다. 제1 전극(81e) 및 제2 전극(82e)을 통해, 기능층(10)에 전류가 공급된다. 이에 의해, 발광층(13)으로부터 광이 방출된다.
질화물 반도체 소자(150)는 실시예에 따른 적층체(50)를 포함한다. 따라서, 전위 밀도가 낮다. 그 결과, 예를 들어 높은 발광 효율이 얻어진다.
도 24는 실시예에 따른 대안적인 질화물 반도체 소자를 도시하는 도식적 단면도이다.
도 24에 도시된 바와 같이, 실시예에 따른 질화물 반도체 소자(160)도 제1 전극(81e) 및 제2 전극(82e)을 포함한다. 본 예에서, 기능층(10)이 적층체(50) 상에 형성된 후에, 기판(40), 버퍼층(60) 및 적층체(50)가 제거된다. 예를 들어, 기능층(10)의 n형 반도체 층(11), 발광층(13) 및 p형 반도체 층(12)을 형성한 후에, p형 반도체 층(12) 상에 제2 전극(82e)이 형성된다. 그리고, 제2 전극(82e) 상에 제1 접합 금속층(46)이 형성된다. 한편, 주면 상에 제2 접합 금속층(47)이 형성된 지지 기판(45)(예를 들어 실리콘판 또는 금속 기판 등)이 준비된다. 제1 접합 금속층(46)과 제2 접합 금속층(47)을 서로 접합한다. 그 후, 결정 성장을 위해서 사용한 기판(40), 버퍼층(60), 적층 중간층(70) 및 적층체(50)의 적어도 일부가 제거된다. 지지 기판(45)으로서, 예를 들어 금속층(도금 등으로 형성됨)을 사용해도 좋다.
질화물 반도체 소자(160)는 실시예에 따른 적층체(50) 상에 형성된 기능층(10)을 포함한다. 이로 인해 전위 밀도가 낮다. 그 결과, 예를 들어 높은 발광 효율이 얻어진다.
도 25는, 실시예에 따른 다른 질화물 반도체 소자를 도시하는 도식적 단면도다.
도 25에 도시된 바와 같이, 실시예에 따른 질화물 반도체 소자(170)는, HEMT(High Electron Mobility Transistor) 소자다. 질화물 반도체 소자(170)에는, 기능층(10)으로서, 제1 층(16) 및 제2 층(17)이 설치된다. 또한, 게이트 전극(18g), 소스 전극(18s) 및 드레인 전극(18d)이 설치된다.
제1 층(16)은 적층체(50) 상에 설치된다. 제2 층(17)은 제1 층(16) 상에 설치된다. 제1 층(16)에는, 예를 들어 불순물을 포함하지 않는 도핑되지 않은 AlαGa1-αN (0≤α≤1)이 사용된다. 제2 층(17)에는, 예를 들어 도핑되지 않은 또는 n형의 AlβGa1 -βN (0≤β≤1, α <β)이 사용된다. 예를 들어, 제1 층(16)에는 도핑되지 않은 GaN 층이 사용되고, 제2 층(17)에는 도핑되지 않은 또는 n형의 AlGaN 층이 사용된다.
게이트 전극(18g), 소스 전극(18s) 및 드레인 전극(18d)이 제2 층(17) 상에 설치된다. 소스 전극(18s)은 X-Y 평면에서 드레인 전극(18d)과 이격된다. 소스 전극(18s) 및 드레인 전극(18d)은 제2 층(17)과 오믹 접촉된다. 소스 전극(18s)과 드레인 전극(18d) 사이에, 제2 층(17) 상에 게이트 전극(18g)이 배치된다. 게이트 전극(18g)은 제2 층(17)과 쇼트키 접촉된다.
제2 층(17)의 격자 상수는 제1 층(16)의 격자 상수보다 작다. 이에 의해, 제2 층(17)에 왜곡이 발생한다. 따라서, 피에조 효과에 의해 제2 층(17) 내에 피에조 분극이 발생한다. 제1 층(16) 중 제2 층(17)과의 계면 부근에, 2차원 전자 가스(17g)가 형성된다. 질화물 반도체 소자(170)에서, 게이트 전극(18g)에 인가하는 전압을 제어함으로써, 게이트 전극(18g) 아래에 2차원 전자 가스 농도가 증감된다. 이에 의해, 소스 전극(18s)과 드레인 전극(18d) 사이에 흘러드는 전류가 제어된다.
질화물 반도체 소자(180)는 실시예에 따른 적층체(50) 상에 형성되는 기능층(10)을 포함한다. 이에 의해, 전위 밀도가 낮다. 그 결과, 양호한 전기적 특성이 얻어진다.
본 실시예에서, 버퍼층(60) 상에 적층체(50)이 설치되고, 적층체(50) 상에 적층 중간층(70)이 설치되고, 적층 중간층(70) 위에 기능층(10)이 설치되어도 좋다.
본 실시예에서, 적층 중간층(70)은 필요에 따라서 적절히 생략할 수 있다.
(제3 실시예)
도 26은 제3 실시예에 따른 질화물 반도체 층의 형성 방법을 도시하는 흐름도이다.
도 26에 도시된 바와 같이, 본 실시예에 따른 질화물 반도체 층의 형성 방법에서, 예를 들어 기판(40)의 온도를 1020도(제4 온도)로 한다. 기판(40) 상에 설치되어 질화물 반도체를 포함하는 버퍼층(60) 상에 갈륨 원료(예를 들어, TMGa), 알루미늄 원료(예를 들어, TMAl) 및 질소 원료(예를 들어, 암모니아)를 포함하는 제3 가스가 공급된다. 이에 의해, AlxGa1 - xN (0 <x≤1)의 AlGaN 층(51)이 형성된다(스텝 S105). 예를 들어 제4 온도는 제2 온도 이하이다.
또한, 예를 들어 기판(40)의 온도를 제1 온도 이하의 1040도(제2 온도)로 한다. AlGaN 층(51)의 상면(51au) 상에 실리콘 원료(예를 들어, 실란) 및 질소 원료(예를 들어, 암모니아)를 포함하는 제2 가스가 공급된다. 이에 의해, 7.0×1019/㎤ 이상 4.5×1020/㎤ 이하의 농도로 Si를 함유하는 제3 층(52)이 형성된다(스텝 S107).
또한, 예를 들어 기판(40)의 온도를 1090도(제1 온도)로 한다. 제3 층(52) 상에 갈륨 원료(예를 들어, TMG) 및 질소 원료(예를 들어, 암모니아)를 포함하는 제1 가스가 공급된다. 이에 의해, 상면(51au)에 대하여 경사진 제1 경사면(53s)을 갖는 볼록부를 포함하는 제1 GaN 층(53)이 형성된다(스텝 S109).
또한, 예를 들어 기판(40)의 온도를 제1 온도 이하의 1040도(제2 온도)로 한다. 제1 GaN 층(53) 상에 실리콘 원료(예를 들어, 실란) 및 질소 원료(예를 들어, 암모니아)를 포함하는 제2 가스가 공급된다. 이에 의해, Si를 함유하는 제1 층(54)이 형성된다(스텝 S111). 예를 들어 제2 온도는 제1 온도 이하이다. 제2 온도를 제1 온도 이하로 함으로써, 제1 층에서의 전위의 차폐 또는 굴곡이 증가된다. 이는 전위 저감을 쉽게 한다.
또한, 예를 들어 기판(40)의 온도를 제1 온도 이상인 1120도(제3 온도)로 한다. 제1 층(54) 상에 갈륨 원료(예를 들어, TMG) 및 질소 원료(예를 들어, 암모니아)를 포함하는 제1 가스가 공급된다. 이에 의해, 상면(51au)에 대하여 경사진 제2 경사면(55s)를 갖는 볼록부를 포함하는 제2 GaN 층(55)이 형성된다(스텝 S113). 제2 GaN 층(55)은 제1 GaN 층(53)의 사이즈보다 작다.
또한, 예를 들어 기판(40)의 온도를 제1 온도 이하의 1040도(제2 온도)로 한다. 제2 GaN 층(55) 상에 실리콘 원료(예를 들어, 실란) 및 질소 원료(예를 들어, 암모니아)를 포함하는 제2 가스가 공급된다. 이에 의해, Si를 함유하는 제2 층(56)이 형성된다(스텝 S115).
또한, 제2 층(56) 상에 제3 GaN 층(57)이 형성된다(스텝 S117).
이에 의해, AlGaN 층(51), 제3 층(52), 제1 GaN 층(53), 제1 층(54), 제2 GaN 층(55), 제2 층(56) 및 제3 GaN 층(57)을 포함하는 적층체(50)가 형성된다(스텝 S110).
본 형성 방법에 의하면, 전위가 적은 질화물 반도체 층의 형성 방법을 제공할 수 있다.
또한, 제3 층(52), 제1 층(54) 및 제2 층(56)을 형성하는 단계(스텝 S107, 스텝 S111, 스텝 S115)에서, 제2 가스를, 마그네슘 원료(예를 들어, Cp2Mg: 비스(시클로펜타디에닐) 마그네슘) 및 질소 원료(예를 들어, 암모니아)를 포함하는 가스로 한다. 그러면, Mg를 포함하는 제3 층(52), 제1 층(54) 및 제2 층(56)을 각각 형성할 수 있다.
대안적으로, 제2 가스를, 실리콘 원료, 마그네슘 원료 및 질소 원료(예를 들어, 암모니아)를 포함하는 가스로 한다. 그러면, Si 및 Mg 양자 모두를 포함하는 제3 층(52), 제1 층(54) 및 제2 층(56)을 각각 형성할 수 있다.
본 실시예에 따른 질화물 반도체 층의 형성 방법에서, 제1 GaN 층(53)을 형성하는 단계(스텝 S109)로부터 제2 층(56)을 형성하는 단계(스텝 S115)를 1조의 단계로 그룹화하여 그 1조의 단계를 반복해도 좋다. 이에 의하면, 제2 층(56) 상에 제1 GaN 층(53), 제1 층(54), 제2 GaN 층(55) 및 제2 층(56)이 반복하여 형성된다.
도 26에 도시된 바와 같이, 본 형성 방법은, 제3 GaN 층(57) 위에 기능층(10)을 형성하는 처리(스텝 S119)를, 더 포함해도 좋다. 본 형성 방법은, 기판(40) 상에 버퍼층(60)을 형성하는 처리(스텝 S101)를 더 포함해도 좋다. 본 형성 방법은, 버퍼층(60) 상에 적층 중간층(70)을 형성하는 처리(스텝 S103)를 더 포함해도 좋다. 이 경우에, AlGaN 층(51)의 형성(스텝 S105)에서, AlGaN 층(51)을 적층 중간층(70) 상에 형성한다.
실시예에서, 질화물 반도체 층의 성장에는, 예를 들어 유기 금속 기상 퇴적(Metal-Organic Chemical Vapor Deposition: MOCVD) 방법, 유기 금속 기상 성장(Metal-Organic Vapor Phase Epitaxy: MOVPE) 방법, 분자선 애피택시(Molecular Beam Epitaxy: MBE) 방법 및 할라이드 기상 애피택시(HVPE) 방법 등을 사용할 수 있다.
예를 들어, MOCVD 방법 또는 MOVPE 방법을 사용한 경우, 각 반도체 층의 형성시의 원료에는, 이하를 사용할 수 있다. Ga의 원료로서, 예를 들어 TMGa(트리메틸 갈륨) 및 TEGa(트리에틸 갈륨)를 사용할 수 있다. In의 원료로서, 예를 들어TMIn(트리메틸 인듐) 및 TEIn(트리에틸 인듐) 등을 사용할 수 있다. Al의 원료로서, 예를 들어 TMAl(트리메틸 알루미늄) 등을 사용할 수 있다. N의 원료로서, 예를 들어 NH3(암모니아), MMHy(모노메틸 히드라진) 및 DMHy(디메틸히드라진) 등을 사용할 수 있다. Si의 원료로서는, SiH4(모노실란), Si2H6(디실란) 등을 사용할 수 있다. Mg의 원료로서는, Cp2Mg(비스(시클로펜타디에닐) 마그네슘), EtCp2Mg(비스(에틸시클로펜타디에닐) 마그네슘) 등을 사용할 수 있다.
도 27은, 제3 실시예에 따른 질화물 반도체 층의 대안적인 형성 방법을 도시하는 흐름도이다.
AlGaN 층(51)을 형성하는 단계로부터 제1 층(54)을 형성하는 단계는, 도 26에 관해서 전술한 스텝 S105로부터 스텝 S111까지의 단계와 유사하다(스텝 S155 내지 스텝 S161).
계속해서, 예를 들어 기판(40)의 온도를 1090도로 한다. 수소와 질소와의 비율이 2:1인 혼합 분위기에서, TMGa를 유량 56cc/분으로, 암모니아를 유량 40L/분으로, 37초간 공급한다. 이에 의해, 제2 GaN 층(55)이 형성된다(스텝 S163). 제2 GaN 층(55)의 두께는 예를 들어 약 100nm이다.
또한, 기판 온도를 1040도로 되돌린다. 수소와 질소와의 비율이 2:1인 혼합 분위기에서, 농도 10ppm의 실란(SiH4)을 유량 350cc/분으로, 암모니아를 유량 20L/분으로, 3분간 공급한다. 이에 의해, 제2 층(56)이 형성된다(스텝 S165).
또한, 제2 GaN 층(55)을 형성하는 단계(스텝 S163) 및 제2 층(56)을 형성하는 단계(스텝 S165)를 1조의 단계로 그룹화해서 그 1조의 공정을 반복한다. 이에 의하면, 제1 층(54) 상에 제2 GaN 층(55) 및 제2 층(56)이 반복 형성된다. 즉, 제3 GaN 층(57), 제4 층(58), 제4 GaN 층(59) 및 제5 층(64)이 형성된다(스텝 S167 내지 스텝 S173).
또한, 제5 층(64) 상에 제5 GaN 층(65)이 형성된다(스텝 S175).
이와 같이, 본 실시예에 따른 질화물 반도체 층의 대안적 형성 방법에서는, 제2 GaN 층(55)을 형성하는 단계(스텝 S163) 및 제2 층(56)을 형성하는 단계(스텝 S165)를 1조의 공정으로 그룹화하여, 그 1조의 공정을 반복한다. 이에 의하면, 제1 층(54) 상에 제2 GaN 층(55) 및 제2 층(56)이 반복 형성된다.
이에 의해, AlGaN 층(51), 제3 층(52), 제1 GaN 층(53), 제1 층(54), 제2 GaN 층(55), 제2 층(56), 제3 GaN 층(57), 제4 층(58), 제4 GaN 층(59), 제5 층(64) 및 제5 GaN 층(65)를 포함하는 적층체(50a)가 형성된다(스텝 S160).
본 형성 방법에 의하면, 전위가 적은 질화물 반도체 층의 형성 방법을 제공할 수 있다.
또한, 제3 층(52), 제1 층(54), 제2 층(56), 제4 층(58) 및 제5 층(64)이 형성되는 공정(스텝 S157, 스텝 S161, 스텝 S165, 스텝 S169 및 스텝 S173)에서, 제2 가스를, 마그네슘 원료(예를 들어, Cp2Mg:비스(시클로펜타디에닐) 마그네슘) 및 질소 원료(예를 들어, 암모니아)를 포함하는 가스로 한다. 그러면, Mg를 포함하는 제3 층(52), 제1 층(54), 제2 층(56), 제4 층(58) 및 제5 층(64)을 각각 형성할 수 있다.
대안적으로, 제2 가스를, 실리콘 원료, 마그네슘 원료 및 질소 원료(예를 들어, 암모니아)를 포함하는 가스로 한다. 그러면, Si 및 Mg 양자 모두를 포함하는 제3 층(52), 제1 층(54), 제2 층(56), 제4 층(58) 및 제5 층(64)을 각각 형성할 수 있다.
도 27에 도시된 바와 같이, 본 형성 방법은, 제5 GaN 층(65) 위에 기능층(10)을 형성하는 처리(스텝 S177)를 더 포함해도 좋다. 본 형성 방법은, 기판(40) 상에 버퍼층(60)을 형성하는 처리(스텝 S151)를 더 포함해도 좋다. 본 형성 방법은, 버퍼층(60) 상에 적층 중간층(70)을 형성하는 처리(스텝 S153)를 더 포함해도 좋다. 이 경우에, AlGaN 층(51)의 형성(스텝 S155)에서는, AlGaN 층(51)을 적층 중간층(70) 상에 형성한다.
실시예에 따르면, 전위가 적은 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체 층의 형성 방법을 제공할 수 있다.
또한, 본 명세서에서 "질화물 반도체"란, 화학식 BxInyAlzGa1 -x-y- zN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)에서 조성비 x, y 및 z를 각각의 범위 내에서 변화시키는 모든 조성의 반도체를 포함하는 것으로 한다. 또한, 상기 화학식에서, N (질소) 이외의 V족 원소도 더 포함하는 것, 도전형 등의 각종의 물성을 제어하기 위해서 첨가되는 각종 원소를 더 포함하는 것 및 의도하지 않고 포함되는 각종 원소를 더 포함하는 것도, "질화물 반도체"에 포함되는 것으로 한다.
또한, 본 명세서에서, "수직" 및 "평행"은, 엄밀한 수직 및 엄밀한 평행 뿐만 아니라, 예를 들어 제조 단계에서의 변동 등을 포함하는 것이며, 실질적으로 수직 및 실질적으로 평행하면 좋다.
이상, 구체예를 참조하면서, 본 발명의 실시예에 대해서 설명했다. 그러나, 본 발명은, 이 구체예에 한정되는 것은 아니다. 예를 들어, 질화물 반도체 소자 및 질화물 반도체 웨이퍼에 포함되는 기판, 버퍼층, 적층 중간층, 적층체, AlGaN 층, GaN 층, 제1 층(54), 제2 층(56), 제3 층(52) 및 기능층 등의 각 요소의 구체적인 구성에 관해서는, 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 유사하게 실시하고, 유사한 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체예 중 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
기타, 본 발명의 실시예로서 상술한 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체 층의 형성 방법을 기초로 하고, 당업자가 적절히 설계 변경 해서 실시할 수 있는 모든 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체 층의 형성 방법도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
기타, 본 발명의 사상 범주에서, 당업자라면 각종 변경예 및 수정예에 인식할 수 있는 것이며, 그것들의 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것이라고 이해된다.
본 발명의 몇 가지의 실시예를 설명했지만, 이들 실시예는, 예로서 제시한 것이며, 본 발명의 범위를 한정하는 것은 의도하지 않고 있다. 이들 신규의 실시예는, 기타의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시예나 그 변형은, 발명의 범위나 요지에 포함되고, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
Claims (52)
- 제1 볼록부를 포함하는 제1 GaN 층, 상기 제1 볼록부 상에 설치되는 제2 볼록부를 포함하는 제2 GaN 층, 상기 제1 GaN 층과 상기 제2 GaN 층 사이에 설치되며 SiN 및 MgN 중 적어도 하나를 함유하는 제1 층, AlxGa1-xN (0 <x≤1)의 AlGaN 층 - 상기 제1 GaN 층은 상기 AlGaN 층 상에 설치됨-, 및 상기 AlGaN 층과 상기 제1 GaN 층 사이에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제3 층을 포함하는 적층체; 및
상기 적층체 상에 설치되고 질화물 반도체를 포함하는 기능층
을 포함하고,
상기 제2 볼록부의 저부 길이는 제1 볼록부의 저부 길이보다 짧은,
질화물 반도체 소자. - 삭제
- 제1항에 있어서,
상기 제1 볼록부의 저부 길이에 대한 상기 제2 볼록부의 저부 길이의 비율은, 0.005 이상 1 미만인, 질화물 반도체 소자. - 제1항에 있어서,
상기 적층체는, 상기 제2 GaN 층과 상기 기능층 사이에 설치되고, SiN 및 MgN 중 적어도 하나를 함유하는 제2 층을 더 포함하는, 질화물 반도체 소자. - 제1항에 있어서,
상기 제1 GaN 층은 상기 제1 볼록부를 복수 포함하고,
상기 복수의 제1 볼록부 중 적어도 하나의 높이는 100nm 이상 1200nm 이하인, 질화물 반도체 소자. - 삭제
- 제4항에 있어서,
상기 적층체는,
상기 제2 층 상에 설치되며, 제3 볼록부를 포함하는 제3 GaN 층- 상기 제3 볼록부의 저부 길이는, 상기 제2 볼록부의 저부 길이 이하임 -;
상기 제3 GaN 층 상에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제4 층;
상기 제4 층 상에 설치되며, 제4 볼록부를 포함하는 제4 GaN 층- 상기 제4 볼록부의 저부 길이는, 상기 제2 볼록부의 저부 길이 이하임 -; 및
상기 제4 GaN 층 상에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제5 층을 더 포함하는,
질화물 반도체 소자. - 삭제
- 제1항에 있어서,
상기 제3 층의 표면은 제1 영역 및 제2 영역을 포함하고,
상기 제1 GaN 층은 상기 제1 영역 상에 설치되고,
상기 제1 층의 일부는 상기 제2 영역에서 상기 제3 층의 일부와 접하는, 질화물 반도체 소자. - 제1 볼록부를 포함하는 제1 GaN 층, 상기 제1 볼록부 상에 설치되는 제2 볼록부를 포함하는 제2 GaN 층, 상기 제1 GaN 층과 상기 제2 GaN 층 사이에 설치되며 SiN 및 MgN 중 적어도 하나를 함유하는 제1 층, AlxGa1-xN (0 <x≤1)의 AlGaN 층 - 상기 제1 GaN 층은 상기 AlGaN 층 상에 설치됨-, 및 상기 AlGaN 층과 상기 제1 GaN 층 사이에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제3 층을 포함하는 적층체; 및
상기 적층체 상에 설치되고 질화물 반도체를 포함하는 기능층
을 포함하고,
상기 제1 볼록부는, 상기 제1 GaN 층으로부터 상기 제2 GaN 층으로 향하는 적층 방향에 수직인 평면에 대하여 경사진 제1 경사면을 갖고,
상기 제2 볼록부는, 상기 적층 방향에 수직인 평면에 대하여 경사진 제2 경사면을 갖고,
상기 적층 방향에 대하여 수직인 평면 상에서, 단위 면적당의 상기 제2 경사면의 수는, 단위 면적당의 상기 제1 경사면의 수보다 많은 질화물 반도체 소자. - 제10항에 있어서,
상기 적층체는,
상기 제2 GaN 층과 상기 기능층 사이에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제2 층;
상기 제2 층 상에 설치되며, 제3 볼록부를 포함하는 제3 GaN 층;
상기 제3 GaN 층 상에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제4 층;
상기 제4 층 상에 설치되며, 제4 볼록부를 포함하는 제4 GaN 층; 및
상기 제4 GaN 층 상에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제5 층
을 더 포함하고,
상기 제3 볼록부는, 상기 적층 방향에 수직인 평면에 대하여 경사진 제3 경사면을 갖고,
상기 제4 볼록부는, 상기 적층 방향에 수직인 평면에 대하여 경사진 제4 경사면을 갖고,
상기 적층 방향에 대하여 수직인 평면 상에서, 단위 면적당의 상기 제3 경사면의 수는 단위 면적당의 상기 제1 경사면의 수보다 많고,
상기 적층 방향에 대하여 수직인 평면 상에서, 단위 면적당의 상기 제4 경사면의 수는 단위 면적당의 상기 제1 경사면의 수보다 많은 질화물 반도체 소자. - 삭제
- 삭제
- 제1항에 있어서,
GaN 중간층;
상기 GaN 중간층 상에 설치된 AlN 중간층; 및
상기 AlN 중간층 상에 설치된 AlxGa1-xN (0 <x <1)의 AlGaN 중간층
을 포함하는 적층 중간층을 더 포함하고,
상기 적층 중간층과 상기 기능층 사이에 상기 적층체가 배치되는, 질화물 반도체 소자. - 제1항에 있어서,
기판; 및
버퍼층을 더 포함하고,
상기 기판과 상기 적층체 사이에 상기 버퍼층이 배치되는, 질화물 반도체 소자. - 제15항에 있어서,
상기 기판은 실리콘 기판인, 질화물 반도체 소자. - 기판; 및
제1 볼록부를 포함하는 제1 GaN 층, 상기 제1 볼록부 상에 설치되는 제2 볼록부를 포함하는 제2 GaN 층, 상기 제1 GaN 층과 상기 제2 GaN 층 사이에 설치되며 SiN 및 MgN 중 적어도 하나를 함유하는 제1 층, AlxGa1-xN (0 <x≤1)의 AlGaN 층 - 상기 제1 GaN 층은 상기 AlGaN 층 상에 설치됨-, 및 상기 AlGaN 층과 상기 제1 GaN 층 사이에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제3 층을 포함하는 적층체를 포함하고,
상기 제2 볼록부의 저부 길이는, 상기 제1 볼록부의 저부 길이보다 짧고, 상기 적층체는 상기 기판 상에 설치되는,
질화물 반도체 웨이퍼. - 삭제
- 제17항에 있어서,
상기 제1 볼록부의 저부 길이에 대한 상기 제2 볼록부의 저부 길이의 비율은, 0.005 이상 1 미만인, 질화물 반도체 웨이퍼. - 제17항에 있어서,
상기 적층체 상에 설치되며, 질화물 반도체를 포함하는 기능층을 더 포함하는, 질화물 반도체 웨이퍼. - 제20항에 있어서,
상기 적층체는, 상기 제2 GaN 층과 상기 기능층 사이에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제2 층을 더 포함하는, 질화물 반도체 웨이퍼. - 제17항에 있어서,
상기 제1 GaN 층은 상기 제1 볼록부를 복수 포함하고,
상기 복수의 제1 볼록부 중 적어도 하나의 높이는 100nm 이상 1200nm 이하인, 질화물 반도체 웨이퍼. - 삭제
- 제21항에 있어서,
상기 적층체는,
상기 제2 층 상에 설치되며, 제3 볼록부를 포함하는 제3 GaN 층- 상기 제3 볼록부의 저부 길이는 상기 제2 볼록부의 저부 길이 이하임 -;
상기 제3 GaN 층 상에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제4 층;
상기 제4 층 상에 설치되며, 제4 볼록부를 포함하는 제4 GaN 층- 상기 제4 볼록부의 저부 길이는 상기 제2 볼록부의 저부 길이 이하임 -; 및
상기 제4 GaN 층에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제5 층
을 더 포함하는, 질화물 반도체 웨이퍼. - 삭제
- 제17항에 있어서,
상기 제3 층의 표면은 제1 영역 및 제2 영역을 포함하고,
상기 제1 GaN 층은 상기 제1 영역 상에 설치되고,
상기 제1 층의 일부는 상기 제2 영역에서 상기 제3 층의 일부와 접하는, 질화물 반도체 웨이퍼. - 기판; 및
제1 볼록부를 포함하는 제1 GaN 층, 상기 제1 볼록부 상에 설치되는 제2 볼록부를 포함하는 제2 GaN 층, 상기 제1 GaN 층과 상기 제2 GaN 층 사이에 설치되며 SiN 및 MgN 중 적어도 하나를 함유하는 제1 층, AlxGa1-xN (0 <x≤1)의 AlGaN 층 - 상기 제1 GaN 층은 상기 AlGaN 층 상에 설치됨-, 및 상기 AlGaN 층과 상기 제1 GaN 층 사이에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제3 층을 포함하는 적층체
를 포함하고,
상기 적층체는 상기 기판 상에 설치되고,
상기 제1 볼록부는 상기 제1 GaN 층으로부터 상기 제2 GaN 층으로 향하는 적층 방향에 수직인 평면에 대하여 경사진 제1 경사면을 갖고,
상기 제2 볼록부는 상기 적층 방향에 수직인 평면에 대하여 경사진 제2 경사면을 갖고,
상기 적층 방향에 대하여 수직인 평면 상에서, 단위 면적당의 상기 제2 경사면의 수는 단위 면적당의 상기 제1 경사면의 수보다 많은, 질화물 반도체 웨이퍼. - 제27항에 있어서,
상기 적층체 상에 설치되며 질화물 반도체를 포함하는 기능층을 더 포함하고,
상기 적층체는,
상기 제2 GaN 층과 상기 기능층 사이에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제2 층;
상기 제2 층 상에 설치되며, 제3 볼록부를 포함하는 제3 GaN 층;
상기 제3 GaN 층 상에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제4 층;
상기 제4 층 상에 설치되며, 제4 볼록부를 포함하는 제4 GaN 층; 및
상기 제4 GaN 층 상에 설치되며, SiN 및 MgN 중 적어도 하나를 함유하는 제5 층
을 더 포함하고,
상기 제3 볼록부는, 상기 적층 방향에 수직인 평면에 대하여 경사진 제3 경사면을 갖고,
상기 제4 볼록부는, 상기 적층 방향에 수직인 평면에 대하여 경사진 제4 경사면을 갖고,
상기 적층 방향에 대하여 수직인 평면 상에서, 단위 면적당의 상기 제3 경사면의 수는, 단위 면적당의 상기 제1 경사면의 수보다 많고,
상기 적층 방향에 대하여 수직인 평면 상에서, 단위 면적당의 상기 제4 경사면의 수는, 단위 면적당의 상기 제1 경사면의 수보다 많은 질화물 반도체 웨이퍼. - 삭제
- 삭제
- 제20항에 있어서,
GaN 중간층;
상기 GaN 중간층 상에 설치된 AlN 중간층; 및
상기 AlN 중간층 상에 설치된 AlxGa1-xN (0 <x <1)의 AlGaN 중간층
을 포함하는 적층 중간층을 더 포함하고,
상기 적층 중간층과 상기 기능층 사이에 상기 적층체가 배치되는, 질화물 반도체 웨이퍼. - 제17항에 있어서,
상기 기판과 상기 적층체 사이에 설치되는 버퍼층을 더 포함하는, 질화물 반도체 웨이퍼. - 제32항에 있어서,
상기 기판은 실리콘 기판인, 질화물 반도체 웨이퍼. - 기판 상에 AlxGa1-xN (0 <x <1)의 AlGaN 층을 형성하는 단계;
상기 AlGaN 층 상에 SiN 및 MgN 중 적어도 하나를 함유하는 제3 층을 형성하는 단계;
상기 제3 층 상에, 제1 볼록부를 포함하는 제1 GaN 층을 형성하는 단계;
상기 제1 GaN 층 상에, SiN 및 MgN 중 적어도 하나를 함유하는 제1 층을 형성하는 단계;
상기 제1 층 상에, 제2 볼록부를 포함하는 제2 GaN 층을 형성하는 단계 - 상기 제2 볼록부의 저부 길이는, 상기 제1 볼록부의 저부 길이보다 짧음 -; 및
상기 제2 GaN 층 상에, 질화물 반도체를 포함하는 기능층을 형성하는 단계
를 포함하는, 질화물 반도체 층의 형성 방법. - 삭제
- 기판 상에 AlxGa1-xN (0 <x <1)의 AlGaN 층을 형성하는 단계;
상기 AlGaN 층 상에 SiN 및 MgN 중 적어도 하나를 함유하는 제3 층을 형성하는 단계;
상기 기판의 온도를 제1 온도로 설정하고, 제1 가스를 공급함으로써, 상기 제3 층 상에 제1 볼록부를 포함하는 제1 GaN 층을 형성하는 단계;
상기 기판의 온도를 상기 제1 온도 이하의 제2 온도로 설정하고, 제2 가스를 공급함으로써, 상기 제1 GaN 층 상에, SiN 및 MgN 중 적어도 하나를 함유하는 제1 층을 형성하는 단계;
상기 기판의 온도를 상기 제1 온도 이상의 제3 온도로 설정하고, 상기 제1 가스를 공급함으로써, 상기 제1 층 상에, 제2 볼록부를 포함하는 제2 GaN 층을 형성하는 단계 - 상기 제2 볼록부는 상기 제1 볼록부 상에 설치되고, 상기 제2 볼록부의 저부 길이가 상기 제1 볼록부의 저부 길이보다 짧음-; 및
상기 제2 GaN 층 상에, 질화물 반도체를 포함하는 기능층을 형성하는 단계
를 포함하는, 질화물 반도체 층의 형성 방법. - 제36항에 있어서,
상기 AlGaN 층을 형성하는 단계에서, 상기 기판의 온도를 상기 제2 온도 이하의 제4 온도로 설정하는, 질화물 반도체 층의 형성 방법. - 제34항에 있어서,
상기 제1 볼록부의 저부 길이에 대한 상기 제2 볼록부의 저부 길이의 비율을, 0.005 이상 1 미만인, 질화물 반도체 층의 형성 방법. - 제34항에 있어서,
상기 제2 GaN 층과 상기 기능층 사이에, SiN 및 MgN 중 적어도 하나를 함유하는 제2 층을 형성하는 단계를 더 포함하는, 질화물 반도체 층의 형성 방법. - 제34항에 있어서,
상기 제1 볼록부를 복수 형성하고,
상기 복수의 제1 볼록부 중 적어도 하나의 높이는 100nm 이상 1200nm 이하인, 질화물 반도체 층의 형성 방법. - 삭제
- 제39항에 있어서,
상기 제2 GaN 층 및 상기 제2 층을 포함하는 층을 반복하여 형성하는, 질화물 반도체 층의 형성 방법. - 제39항에 있어서,
상기 제1 GaN 층, 상기 제1 층, 상기 제2 GaN 층 및 상기 제2 층을 포함하는 층을 반복하여 형성하는, 질화물 반도체 층의 형성 방법. - 제42항에 있어서,
상기 제2 볼록부의 저부 길이는, 상기 제1 GaN 층으로부터 상기 제2 GaN 층으로 향하는 적층 방향을 따라 서서히 감소되는, 질화물 반도체 층의 형성 방법. - 제1항에 있어서,
상기 제1 층은 상기 제1 볼록부와 상기 제2 볼록부 사이에 설치되는, 질화물 반도체 소자. - 제10항에 있어서,
상기 제1 층은 상기 제1 볼록부와 상기 제2 볼록부 사이에 설치되는, 질화물 반도체 소자. - 제17항에 있어서,
상기 제1 층은 상기 제1 볼록부와 상기 제2 볼록부 사이에 설치되는, 질화물 반도체 웨이퍼. - 제27항에 있어서,
상기 제1 층은 상기 제1 볼록부와 상기 제2 볼록부 사이에 설치되는, 질화물 반도체 웨이퍼. - 제34항에 있어서,
상기 제1 층은 상기 제1 볼록부와 상기 제2 볼록부 사이에 설치되는, 질화물 반도체 층의 형성 방법. - 제36항에 있어서,
상기 제1 층은 상기 제1 볼록부와 상기 제2 볼록부 사이에 설치되는, 질화물 반도체 층의 형성 방법. - 제4항에 있어서,
상기 제2 층의 일부는 상기 제1 층의 일부와 접하는, 질화물 반도체 소자. - 제21항에 있어서,
상기 제2 층의 일부는 상기 제1 층의 일부와 접하는, 질화물 반도체 웨이퍼.
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| WO2018125062A1 (en) * | 2016-12-27 | 2018-07-05 | Intel Corporation | Magnetic contacts for spin qubits |
| US10204778B2 (en) * | 2016-12-28 | 2019-02-12 | QROMIS, Inc. | Method and system for vertical power devices |
| EP3451364B1 (en) * | 2017-08-28 | 2020-02-26 | Siltronic AG | Heteroepitaxial wafer and method for producing a heteroepitaxial wafer |
| US20210234527A1 (en) * | 2017-09-22 | 2021-07-29 | Anhui Anuki Technologies Co., Ltd. | Manufacturing Method for Piezoelectric Resonator and Piezoelectric Resonator |
| CN109659366A (zh) | 2018-12-21 | 2019-04-19 | 英诺赛科（珠海）科技有限公司 | 高电子迁移率晶体管及其制造方法 |
| US20240170565A1 (en) * | 2021-04-15 | 2024-05-23 | Sony Group Corporation | Semiconductor device and wireless communication device |
| CN115341194B (zh) * | 2022-07-05 | 2024-02-23 | 华灿光电(苏州）有限公司 | 提高微型发光二极管发光一致性的生长方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002335051A (ja) * | 2001-05-11 | 2002-11-22 | Sanyo Electric Co Ltd | 窒化物系半導体素子および窒化物系半導体の形成方法 |
| JP2010010675A (ja) * | 2008-06-24 | 2010-01-14 | Advanced Optoelectronic Technology Inc | 半導体装置の製造方法およびその構造 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3603713B2 (ja) | 1999-12-27 | 2004-12-22 | 豊田合成株式会社 | Ｉｉｉ族窒化物系化合物半導体膜の成長方法及びｉｉｉ族窒化物系化合物半導体素子 |
| JP2004363500A (ja) * | 2003-06-06 | 2004-12-24 | Satoru Tanaka | 窒化物系化合物半導体の製造方法および窒化物系化合物半導体 |
| TWI254470B (en) * | 2005-05-04 | 2006-05-01 | Genesis Photonics Inc | Gallium nitride-based semiconductor growing method |
| SG170031A1 (en) | 2006-02-23 | 2011-04-29 | Azzurro Semiconductors Ag | Nitride semiconductor component and process for its production |
| US8362503B2 (en) | 2007-03-09 | 2013-01-29 | Cree, Inc. | Thick nitride semiconductor structures with interlayer structures |
| WO2009070625A1 (en) * | 2007-11-27 | 2009-06-04 | Nanocrystal, Llc | Ultra-low dislocation density group iii - nitride semiconductor substrates grown via nano-or micro-particle film |
| JP5581777B2 (ja) * | 2010-03-31 | 2014-09-03 | 日亜化学工業株式会社 | Ｉｉｉ族窒化物半導体の成長方法 |
| GB2485418B (en) * | 2010-11-15 | 2014-10-01 | Dandan Zhu | Semiconductor materials |
| KR101810609B1 (ko) | 2011-02-14 | 2017-12-20 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| JP2012204540A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5023230B1 (ja) * | 2011-05-16 | 2012-09-12 | 株式会社東芝 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 |
| JP5649514B2 (ja) * | 2011-05-24 | 2015-01-07 | 株式会社東芝 | 半導体発光素子、窒化物半導体層、及び、窒化物半導体層の形成方法 |
| JP5127978B1 (ja) * | 2011-09-08 | 2013-01-23 | 株式会社東芝 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法 |
| JP5117609B1 (ja) * | 2011-10-11 | 2013-01-16 | 株式会社東芝 | 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法 |
| JP5768027B2 (ja) | 2012-09-20 | 2015-08-26 | 株式会社東芝 | 窒化物半導体層の形成方法 |
| JP5425284B1 (ja) | 2012-09-21 | 2014-02-26 | 株式会社東芝 | 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法 |
| JP5296255B1 (ja) | 2012-11-21 | 2013-09-25 | 株式会社東芝 | 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法 |
-
2014
- 2014-02-26 JP JP2014035256A patent/JP6270536B2/ja active Active
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002335051A (ja) * | 2001-05-11 | 2002-11-22 | Sanyo Electric Co Ltd | 窒化物系半導体素子および窒化物系半導体の形成方法 |
| JP2010010675A (ja) * | 2008-06-24 | 2010-01-14 | Advanced Optoelectronic Technology Inc | 半導体装置の製造方法およびその構造 |
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