JP2013021124A - Iii族窒化物エピタキシャル基板およびその製造方法 - Google Patents

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Abstract

【課題】デバイス化の工程で割れが発生することを抑制することが可能なIII族窒化物エピタキシャル基板およびその製造方法を提供する。
【解決手段】本発明のIII族窒化物エピタキシャル基板10は、Si基板11と、該Si基板11と接する初期層14と、該初期層14上に形成され、Al組成比が0.5超え1以下のAlGaNからなる第1層15A1(15B1)およびAl組成比が0超え0.5以下のAlGaNからなる第2層15A2(15B2)を順次有する積層体を複数組有する超格子積層体15と、を有し、前記第2層のAl組成比が、前記基板から離れるほど漸減することを特徴とする。
【選択図】図1

Description

本発明は、III族窒化物エピタキシャル基板およびその製造方法に関する。本発明は特に、デバイス化の工程で割れが発生することを抑制することが可能なIII族窒化物エピタキシャル基板およびその製造方法に関する。
近年、一般に、Al,Ga,InなどとNとの化合物からなるIII族窒化物半導体は、発光素子や電子デバイス用素子等に広く用いられている。このようなデバイスの特性は、III族窒化物半導体の結晶性に大きく影響されるため、結晶性の高いIII族窒化物半導体を成長させるための技術が求められている。
III族窒化物半導体は、従来、サファイア基板上にエピタキシャル成長させることによって形成されていた。しかしながら、サファイア基板は熱伝導率が小さいために放熱性が悪く、高出力デバイスの作成には適さないという問題があった。
そのため、近年、III族窒化物半導体の結晶成長基板として、シリコン基板(Si基板)を用いる技術が提案されている。Si基板は、上記サファイア基板よりも放熱性が高いため高出力デバイスの作成に適しており、また、大型基板が安価であることから、製造コストを抑えることができるという利点を有している。しかしながら、サファイア基板と同様に、Si基板はIII族窒化物半導体とは格子定数が異なり、このSi基板上に直接III族窒化物半導体を成長させても、結晶性の高いIII族窒化物半導体を得ることは期待できなかった。
また、Si基板上に直接III族窒化物半導体を成長させた場合、このIII族窒化物半導体の熱膨張係数はSiと比較して大きいため、高温の結晶成長工程から室温にまで冷却する過程において、III族窒化物半導体に大きな引っ張り歪が生じ、これに起因して、Si基板が反ってしまうと同時に、III族窒化物半導体に高密度のクラックが発生してしまうという問題があった。
そのため、特許文献1には、Si基板とIII族窒化物半導体との間に、AlGa1−xN(Al組成比xが0.5≦x≦1)からなる第1層とAlGa1−yN(Al組成比yが0.01≦y≦0.2)からなる第2層とを交互に各々複数層積層したAlN系超格子バッファ層を設けることにより、Si基板上に、結晶性が高く、かつ、クラックの発生を防止したIII族窒化物半導体を製造する技術が開示されている。
特開2007−67077号公報
特許文献1では、窒化物半導体層の表面を原子層レベルで平滑にすることで、結晶性を良くし、クラックの発生を防止することに言及している。このことは、Si基板上に超格子を含むバッファ層のみならず窒化物半導体層(主積層体)を形成した状態における、窒化物半導体層へのクラックの発生を防止することを意図するものである。このように、従来は窒化物半導体層の形成後の基板において、窒化物半導体層でのクラックの発生を防止することが一般的であった。
しかしながら、本発明者らの検討によると、Si基板に対して格子定数が小さく熱膨張係数が大きいバッファ層による反りを、バッファ層より格子定数が大きく熱膨張係数が大きい主積層体による逆の反りにより相殺させることにより、バッファ層上に主積層体をクラックがない状態で形成し、かつ、反りを小さくした場合であっても、その後、電極を形成したり、主積層体に個片化のための溝を形成したり、素子を搬送したりするデバイス化の工程において、突如として割れが発生し、意図せず基板が複数に分割されてしまうことがあるという問題があることがわかった。すなわち、従来の構成は、デバイス化前のウェハの状態でのクラック防止にしか着目されておらず、その後のデバイス化の工程中の割れまでは考慮されていなかった。ここで、本明細書における「割れ」とは、文字通り基板が複数に分割されることを意味し、「クラック」とは、基板が分割されることは無い程度のひび割れや亀裂を意味する。
そこで本発明は、上記課題に鑑み、デバイス化の工程で割れが発生することを抑制することが可能なIII族窒化物エピタキシャル基板およびその製造方法を提供することを目的とする。
この目的を達成すべく本発明者らがさらに検討したところ、以下の知見を得た。すなわち、超格子を含むバッファ層上に主積層体を形成した状態での反りの大小に関わらず、超格子を含むバッファ層を形成した後、主積層体を形成する前の反りが大きいと、デバイス化工程での割れが生じやすいことが判明した。すなわち、デバイス化工程では、例えばフォトリソグラフの露光精度のためにウェハが押し付けられる(外部応力の付加)、窒化物半導体層の一部が加工されて応力のバランスが崩れる(内部応力の集中)ことが起きる。さらに、搬送や位置決め時の衝撃が加わり、熱処理での熱衝撃も加わる。これらに耐えるようにするには、主積層体を形成した状態での反りによる外部応力の付加を減らすことにのみ着目するのではなく、外部応力に耐えられる範囲で主積層体に加わる内部応力を減らして衝撃への耐性を強化しなければ、デバイス化工程中の割れを抑制できないのである。そこで、本発明者らは、バッファ層を形成した後、主積層体を形成する前の反りに着目し、超格子積層体を有するバッファ層形成時の反りを抑制して、デバイス化工程での割れを抑制するとの着想を得た。そして、以下に示す構成によればこの目的が実現可能であることを見出し、本発明を完成させるに至った。
本発明は、上記知見に基づきなされたものであり、その要旨構成は以下の通りである。
(1)Si基板と、該Si基板と接する初期層と、該初期層上に形成され、Al組成比が0.5超え1以下のAlGaNからなる第1層およびAl組成比が0超え0.5以下のAlGaNからなる第2層を順次有する積層体を複数組有する超格子積層体と、を有し、
前記第2層のAl組成比が、前記基板から離れるほど漸減することを特徴とするIII族窒化物エピタキシャル基板。
(2)前記超格子積層体が、前記第1層および一定のAl組成比を有するAlGaNである前記第2層を交互に複数組積層してなる超格子層を複数有してなり、
前記超格子積層体中の前記超格子層の第2層のAl組成比が、前記Si基板から離れる位置の超格子層ほど小さい上記(1)に記載のIII族窒化物エピタキシャル基板。
(3)前記Si基板に最も近い前記第2層のAl組成比と、前記Si基板から最も遠い前記第2層のAl組成比との差が0.02以上である上記(1)または(2)に記載のIII族窒化物エピタキシャル基板。
(4)前記第1層がAlNである上記(1)〜(3)のいずれか1項に記載のIII族窒化物エピタキシャル基板。
(5)前記初期層が、AlN層と該AlN層上のAlGaN層とを含み、該AlGaN層のAl組成比が、第2層のうち前記基板に最も近いAlGaN層のAl組成比よりも大きい上記(1)〜(4)のいずれか1項に記載のIII族窒化物エピタキシャル基板。
(6)前記超格子積層体上に、少なくともGaN層を含むIII族窒化物層をエピタキシャル成長することにより形成された主積層体をさらに有する上記(1)〜(5)のいずれか1項に記載のIII族窒化物エピタキシャル基板。
(7)前記超格子積層体を最上層とした状態の下側に凸となる反り量が、130μm以下である上記(1)〜(6)のいずれか1項に記載のIII族窒化物エピタキシャル基板。
(8)Si基板上に、該Si基板と接する初期層を形成する第1工程と、
該初期層上に、Al組成比が0.5超え1以下のAlGaNからなる第1層およびAl組成比が0超え0.5以下のAlGaNからなる第2層を順次有する積層体を複数組有する超格子積層体を形成する第2工程と、を有し、
前記第2工程では、前記第2層のAl組成比を、前記基板から離れるほど漸減させることを特徴とするIII族窒化物エピタキシャル基板の製造方法。
本発明によれば、第2層のAl組成比が、前記基板から離れるほど漸減することにより、超格子積層体の形成後、主積層体の形成前における基板の反りを抑制することができ、その結果、デバイス化の工程で割れが発生することを抑制することが可能となった。
本発明に従うIII族窒化物エピタキシャル基板10の模式断面図である。 本発明に従う他のIII族窒化物エピタキシャル基板20の模式断面図である。
以下、図面を参照しつつ本発明をより詳細に説明する。なお、本明細書において、本発明の実施形態である2つのIII族窒化物エピタキシャル基板に共通する構成要素には、原則として下1桁が同一の参照番号を付し、説明は省略する。また、基板の模式断面図は、説明の便宜上、厚さ方向を誇張して描いたものである。
(実施形態1:III族窒化物エピタキシャル基板10)
本発明の一実施形態であるIII族窒化物エピタキシャル基板10は、図1に示すように、Si基板11と、このSi基板11上に形成されたバッファ層12とを有する。そして、このバッファ層12上にIII族窒化物層をエピタキシャル成長することにより形成された主積層体13を具えることができる。バッファ層12は、Si基板11と接する初期層14と、この初期層14上に形成され、Al組成比が0.5超え1以下のAlGaNからなる第1層およびAl組成比が0超え0.5以下のAlGaNからなる第2層を順次有する積層体を複数組有する超格子積層体15と、を有する。本実施形態では、超格子積層体15が、例えばAlNからなる第1層15A1および一定のAl組成比0.10を有するAl0.1Ga0.9Nからなる第2層15A2を交互に複数組積層してなる第1超格子層15Aと、例えばAlNからなる第1層15B1および一定のAl組成比0.05を有するAl0.05Ga0.95Nからなる第2層15B2を交互に複数組積層してなる第2超格子層15Bと、の2層の超格子層を有する。
Si基板11はSi単結晶基板であり、面方位は特に指定されず、(111),(100),(110)面等を使用することができるが、III族窒化物の(0001)面を成長させるためには(110),(111)面が望ましく、さらに、表面平坦性よく成長させるためには、(111)面を使用することが望ましい。また、p型、n型いずれの伝導型としてもよく、0.001〜100000Ω・cmまでの各種抵抗率に適用可能である。また、Si基板内に導電性を制御する以外の目的の不純物(C,O,N,Geなど)を含んでもよい。基板の厚みは、各層のエピタキシャル成長後の反り量等を勘案して適宜設定されるが、例えば
500〜2000μmの範囲内である。
初期層14を構成する典型的な材料としては、AlGaNまたはAlNが挙げられ、特に、初期層14の基板接触部分をAlN層とすることにより、Si基板11との反応を抑制し、縦方向耐圧を向上させることができる。また、初期層14は、膜厚方向に必ずしも均一組成である必要はなく、基板接触部分をAlN層とすれば、そのAlN層上にAlGaN層を形成するなど、異なる組成の複数層の積層としたり、組成傾斜させたりしてもよい。また、AlNとSi単結晶基板の界面部分に、Siの窒化膜・酸化膜・炭化膜等の薄膜を挿入したり、こうした膜とAlNが反応した薄膜を挿入してもよい。さらに、初期層14は、結晶品質を損ねない範囲の厚みで、例えば低温バッファ層のようなアモルファス層、多結晶層を形成してもよい。初期層14の厚みは、例えば10〜500nmの範囲内である。10nm未満の場合、上層の原料の一部であるGaとSi基板とが反応することにより欠陥が発生してしまう可能性があり、500nm超えの場合、初期層を形成した時点でクラックが発生する可能性があるからである。
本実施形態では、第1超格子層15Aの第2層15A2はAl組成比が0.1で、第2超格子層15Bの第2層15B2はAl組成比が0.05となっており、第2層のAl組成比が、Si基板11から離れるほど減少する点が特徴的構成である。このように高Al組成比のAlGaN層(AlN含む)と低Al組成比のAlGaN層との超格子積層体において、低Al組成比のAlGaN層のAl組成比を基板から離れるほど減少させることによって、超格子積層体15を形成した状態での基板の反り、すなわち超格子積層体15を最上層とした状態の反りを抑制することができることを、本発明者らは見出した。その結果、その後窒化物半導体層からなる主積層体を形成し、さらにデバイス化の工程を行った後の段階で、基板に割れが発生することを抑制することが可能となる。
本発明は理論に縛られるものではないが、以下のような作用により上記の効果が得られるものと考えられる。すなわち、超格子積層体を構成するIII族窒化物半導体の熱膨張係数は、Si基板の熱膨張係数よりも非常に大きいため、Si基板上に超格子積層体を成長させた場合、高温の成長工程から室温まで冷却する過程において、超格子積層体に大きな引っ張り歪が生じ、基板には、Si基板側を凸として反る方向の力が作用する。なお、以下、Si基板側を凸として反る場合を「下側に凸に反る」といい、その反対に超格子積層体側を凸として反る場合を「上側に凸に反る」という。ここで、AlGaNはAl組成比が小さくなるほど材料自体が本質的に持つ格子定数が大きくなる。このため、本発明のように、第2層のAl組成比が基板から離れるほど減少する場合、基板から離れた第2層すなわち上側の第2層ほど、その下に格子定数の小さい(格子定数差の大きい)層が存在するため、成長中に面内の結晶格子が縮みながら成長することになる。そのため、超格子積層体の成長中(高温状態)において、上側の第2層ほど膜内に圧縮応力が働き、伸びようとするため、基板には上側に凸に反る方向の力が作用する。このため、高温状態での上側に凸に反る力(圧縮応力)と冷却過程での下側に凸に反る力(引張応力)とが相殺し、超格子積層体15を形成した状態での基板の反りが抑制されるものと考えられる。仮に、第2超格子層15Bの第2層15B2のAl組成比も0.1であった場合、高温状態での圧縮応力が十分でないため、超格子積層体15を形成した状態での基板に引張応力が多く残存し、下側に大きく反るものと考えられる。
そして、超格子積層体に引張応力が残存している場合、仮に主積層体の形成後に反りが抑制されていたとしても、それは主積層体の圧縮応力と超格子積層体の引張応力とが相殺しているに過ぎず、超格子積層体に大きな引張応力が作用していることに変わりはない。そのため、デバイス化の工程で例えば主積層体をエッチングするなどして、主積層体の膜厚が局所的に薄くなると、その部分では局所的に力のバランスが崩れ、当該部分を起点として割れが生じてしまうものと考えられる。しかし、本発明によれば、超格子積層体における引張応力が低減されているため、このような割れの起点が生じず、デバイス化工程での割れを抑制することができる。
主積層体13は、バッファ層12上に、少なくともGaNを含むIII族窒化物層をエピタキシャル成長することにより形成される。本実施形態では、主積層体13は、第2超格子層15B上に形成されるGaNからなるチャネル層16と、チャネル層16上に形成され、チャネル層よりもバンドギャップの大きいAlGaNからなる電子供給層17とからなる。2次元電子ガスが発生する部分での合金散乱を避けるため、主積層体13におけるGaN層は、本実施形態のように最も電子供給層17側に位置することが好ましい。超格子積層体15の直上の層は、該層に圧縮応力が入るように、超格子積層体15中の最も上側の第2層よりも低いAl組成を有するAlGaNまたはGaNとすることが好ましい。本発明において、主積層体13の厚みは、0.1〜5μmの範囲内であることが好ましい。0.1μm未満の場合、ピットなどの欠陥が発生する可能性があり、5μm超えの場合、主積層体13にクラックが発生する可能性があるからである。チャネル層16および電子供給層17の厚みは、デバイス設計上適宜設定すればよい。
本実施形態のIII族窒化物エピタキシャル基板10は任意の電子デバイスに用いることができ、特にHEMT(High Electron Mobility Transistor)に用いるのが好ましい。
本発明のIII族窒化物エピタキシャル基板10をデバイス化する工程としては、基板10に電極を形成する工程、窒化物半導体層の個片化のために、エッチングで溝を形成する工程、表面パッシベーション膜を形成する工程、素子を分離する工程などが挙げられ、各工程間に素子の搬送が行われる。
(実施形態2:III族窒化物エピタキシャル基板20)
本発明の他の実施形態であるIII族窒化物エピタキシャル基板20は、図2に示すように、Si基板21と、このSi基板21上に形成されたバッファ層22とを有する。そして、このバッファ層22上にIII族窒化物層をエピタキシャル成長することにより形成された主積層体23を具えることができる。バッファ層22は、Si基板11と接する初期層24と、この初期層24上に形成され、Al組成比が0.5超え1以下のAlGaNからなる第1層およびAl組成比が0超え0.5以下のAlGaNからなる第2層を順次有する積層体を複数組有する超格子積層体25と、を有する。本実施形態では、超格子積層体25が、例えばAlNからなる第1層25A1および一定のAl組成比0.10を有するAl0.1Ga0.9Nからなる第2層25A2を交互に複数組積層してなる第1超格子層25Aと、例えばAlNからなる第1層25B1および一定のAl組成比0.08を有するAl0.08Ga0.92Nからなる第2層25B2を交互に複数組積層してなる第2超格子層25Bと、例えばAlNからなる第1層25C1および一定のAl組成比0.06を有するAl0.06Ga0.94Nからなる第2層25C2を交互に複数組積層してなる第3超格子層25Cと、例えばAlNからなる第1層25D1および一定のAl組成比0.04を有するAl0.04Ga0.96Nからなる第2層25D2を交互に複数組積層してなる第4超格子層25Dと、例えばAlNからなる第1層25E1および一定のAl組成比0.02を有するAl0.02Ga0.98Nからなる第2層25E2を交互に複数組積層してなる第5超格子層25Eと、の5層の超格子層を有する。
本実施形態でも、5つの超格子層25A〜25E中の第2層25A2〜25E2のAl組成比が、0.10>0.08>0.06>0.04>0.02と、Si基板21から離れるほど減少しており、実施形態1と同様、超格子積層体25を形成した状態での基板の反りを抑制することができる。
Si基板21、初期層24、チャネル層26、電子供給層27については実施形態1と同様である。
(他の実施形態)
上述したところはいずれも代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではなく、例えば以下のような実施形態をも包含するものである。
実施形態1,2の超格子積層体15,25では、複数の超格子層を設け、各超格子層にわたり第1層はAlNとし、各超格子層におけるAlGaNからなる第2層の一定のAl組成比を基板から離れるほど減少させる例を示した。しかし、超格子積層体中のAl組成比の変化の態様としては、例えば以下のようなものでもよい。
例えば、AlNからなる第1層と、AlGaNからなる第2層を交互に複数組形成する超格子積層体において、この第2層のAl組成比を基板から離れるほど漸減させても良い。ここで、漸減とは、連続または階段状に減少することを言い、上記の複数の超格子層により第2層のAl組成比が階段状に減少するもの以外に、ある第2層のAl組成比と第1層を介して隣り合う別の第2層のAl組成比とが、連続して減少し続ける場合を含む。このように第2層が連続して減少する場合であっても、実施形態1において説明した作用効果を奏することは明らかである。
また、本発明における第2層は、Al組成比が0超え0.5以下のAlGaNからなるものであり、第1層は、Al組成比が0.5超え1以下のAlGaNからなるものであるため、いずれの第2層も、素子から近いか遠いかに関わらず、必ず第1層よりも低いAl組成比を有している。よって、本発明において、第1層は素子からの距離に関わらず同一の組成(実施形態1,2ではAlN)とする必要ななく、複数の第1層の間で0.5超え1以下の範囲内で組成を変化させてもよい。
しかし、本発明では実施形態1,2に示したように、すべての第1層がAlNであることが好ましい。これにより、隣接する第2層とのAl組成比の差が最大となり、歪緩衝効果が最大となるからである。
本発明における第2層は、Al組成比が0超え0.5以下のAlGaNであれば特に限定されないが、第2層のうちSi基板に最も近いAlGaN層のAl組成比Xが0.08〜0.5の範囲内であることが好ましい。Xが0.08を下回ると、縦方向耐圧が十分に確保できない可能性があり、0.5を超えると、歪緩衝効果が不十分になり、超格子積層体にクラックが発生する可能性があるからである。
また、本発明では、第2層のうちSi基板から最も離れたAlGaN層のAl組成比Yも0となることはない。すなわち、第2層がGaNとなることはない。なぜならば、第2層がGaNとなる場合、素子の縦方向耐圧を十分に確保できなくなるからである。さらに、縦方向耐圧が特に重要な場合、このように素子の縦方向耐圧を確保する観点からは、Yが0.05以上であることが好ましい。
また、本発明では、第2層のうちSi基板に最も近いAlGaN層のAl組成比Xと、第2層のうちSi基板から最も離れたAlGaN層のAl組成比Yとの関係において、その差(X−Y)が0.02以上であることが好ましい。0.02未満では、反りの抑制効果が不十分となる可能性があるためである。さらに、その差(X−Y)が0.45以下であることが好ましく、0.2以下であることがより好ましい。
また、初期層14が、AlN層とこのAlN層上のAlGaN層とを含む場合には、初期層14を構成するAlGaN層のAl組成比Zが、第2層のうちSi基板に最も近いAlGaN層のAl組成比Xよりも大きいことが好ましい。Z>Xとすることにより、超格子層の引張応力を抑制でき、超格子背基礎体にクラックが発生するのを抑制できるからである。
本明細書において、バッファ層を構成する「AlGaN」は、他のIII族元素であるBおよび/またはInを合計1%以下含んでいてもよい。また、例えばSi,H,O,C,Mg,As,Pなどの微量の不純物を含んでいてもよい。なお、主積層体を構成するGaN,AlGaNなども同様に他のIII族元素を合計1%以下含んでいてもよい。
本発明における超格子積層体の一組の積層体(実施形態1,2では第1層および第2層)の厚みは、組成の組み合わせで適宜設定され、例えば1〜100nm程度とすればよい。また、第1層の厚みは、0.5〜200nm、第2層の厚みは、0.5〜100nmとすることができる。
本発明における超格子積層体の積層体(第1層および第2層)の組数は、必要とする耐圧により適宜設定され、例えば40〜300組とすることができる。また、超格子積層体の全体の厚みは1μm以上とすることが好ましい。1μm以上の場合、膜内に発生する応力の総和が十分に大きくなるため、本発明による効果が十分に発揮されるからである。
(III族窒化物エピタキシャル基板の製造方法)
次に、本発明のIII族窒化物エピタキシャル基板の製造方法の実施形態について説明する。本発明のIII族窒化物エピタキシャル基板の製造方法は、例えば図1に示すように、Si基板11上に、このSi基板11と接する初期層14を形成する第1工程と、この初期層14上に、Al組成比が0.5超え1以下のAlGaNからなる第1層15A1(15B1)およびAl組成比が0超え0.5以下のAlGaNからなる第2層15A2(15B2)を順次有する積層体を複数組有する超格子積層体15を形成する第2工程と、を有し、この第2工程では、第2層のAl組成比を、第1超格子層15Aよりも第2超格子層15Bで、すなわち、Si基板11から離れるほど漸減させることを特徴とする。これにより、超格子積層体15を形成した状態での基板の反りを抑制することができ、その後窒化物半導体層からなる主積層体を形成し、さらにデバイス化の工程を行った後の段階で、割れが発生することを抑制することが可能となる。
本発明における各層のエピタキシャル成長方法としては、MOCVD法、MBE法など公知の手法を用いることができる。AlGaNを形成する場合の原料ガスとしては、TMA(トリメチルアルミニウム)、TMG(トリメチルガリウム)、アンモニアを挙げることができ、膜中のAl組成比の制御は、TMAとTMGとの混合比を制御することにより行うことができる。また、エピタキシャル成長後のAl組成比や膜厚の評価は、TEM−EDSなど公知の手法を用いることができる。
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
(実施例1)
(111)面6インチp型Si単結晶基板(Bドープ、比抵抗0.02Ω・cm、厚さ:625μm)上に、バッファ層として、AlN(厚さ:120nm)とAl0.3Ga0.7N(厚さ:50nm)を順に積層した初期層を形成した。その後、初期層上に、AlN(厚さ:4.5nm)およびAl0.1Ga0.9N(厚さ:21nm)を交互に50組積層した第1超格子層と、AlN(厚さ:4.5nm)およびAl0.05Ga0.95N(厚さ:21nm)を交互に50組積層した第2超格子層とを順次エピタキシャル成長させ、超格子積層体とした。その後、超格子積層体上に、GaNチャネル層(厚さ:1.2μm)およびAl0.25Ga0.75N電子供給層(厚さ:30nm)をエピタキシャル成長させて、HEMT構造を持つ実施形態1のようなIII族窒化物エピタキシャル基板を作製した。このチャネル層および電子供給層の組合せを「半導体層1」とする。なお、成長方法としては、原料として、TMA(トリメチルアルミニウム)、TMG(トリメチルガリウム)、アンモニアを用いたMOCVD法を用いた。キャリアガスとしては、窒素・水素を用いた。各層の成長条件(圧力・温度)は、いずれも20kPa、1000℃、V/III比を2000とした。また、第2層の成長時の有機金属ガスの供給量は、第1超格子層および第2超格子層それぞれで、膜組成と同じモル比になるように調整した。
半導体層1に替えて、半導体層2として、Al0.02Ga0.98N(厚さ:1μm)、GaNチャネル層(厚さ:50nm)およびAl0.25Ga0.75N電子供給層(厚さ:30nm)をエピタキシャル成長させたこと以外は、上記と同様のIII族窒化物エピタキシャル基板も作製した。
また、半導体層1に替えて、半導体層3として、Al0.15Ga0.85N(厚さ:1μm)、GaNチャネル層(厚さ:20nm)およびAl0.25Ga0.75N電子供給層(厚さ:30nm)をエピタキシャル成長させたこと以外は、上記と同様のIII族窒化物エピタキシャル基板も作製した。
(実施例2)
超格子積層体を、AlN(厚さ:4.5nm)およびAl0.1Ga0.9N(厚さ:21nm)を交互に20組積層した第1超格子層と、AlN(厚さ:4.5nm)およびAl0.08Ga0.92N(厚さ:21nm)を交互に20組積層した第2超格子層と、AlN(厚さ:4.5nm)およびAl0.06Ga0.94N(厚さ:21nm)を交互に20組積層した第3超格子層と、AlN(厚さ:4.5nm)およびAl0.04Ga0.96N(厚さ:21nm)を交互に20組積層した第4超格子層と、AlN(厚さ:4.5nm)およびAl0.02Ga0.98N(厚さ:21nm)を交互に20組積層した第5超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ実施形態2のような3種類のIII族窒化物エピタキシャル基板を作製した。成長温度および成長圧力は実施例1と同様とし、第2層におけるAl組成比の制御は、TMAとTMGとの混合比を適宜制御することにより行った。以下の各実施例および各比較例においても同様である。
(実施例3)
超格子積層体を、AlN(厚さ:4.5nm)およびAl0.14Ga0.86N(厚さ:21nm)を交互に20組積層した第1超格子層と、AlN(厚さ:4.5nm)およびAl0.13Ga0.87N(厚さ:21nm)を交互に20組積層した第2超格子層と、AlN(厚さ:4.5nm)およびAl0.12Ga0.88N(厚さ:21nm)を交互に20組積層した第3超格子層と、AlN(厚さ:4.5nm)およびAl0.11Ga0.89N(厚さ:21nm)を交互に20組積層した第4超格子層と、AlN(厚さ:4.5nm)およびAl0.10Ga0.90N(厚さ:21nm)を交互に20組積層した第5超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ3種類のIII族窒化物エピタキシャル基板を作製した。
(比較例1)
超格子積層体を、AlN(厚さ:4.5nm)およびAl0.1Ga0.9N(厚さ:21nm)を交互に100組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例1にかかる3種類のIII族窒化物エピタキシャル基板を作製した。
(比較例2)
超格子積層体を、AlN(厚さ:4.5nm)およびAl0.05Ga0.95N(厚さ:21nm)を交互に100組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例2にかかる3種類のIII族窒化物エピタキシャル基板を作製した。
(比較例3)
超格子積層体を、AlN(厚さ:4.5nm)およびGaN(厚さ:21nm)を交互に100組積層した超格子層をエピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例3にかかる3種類のIII族窒化物エピタキシャル基板を作製した。
(比較例4)
超格子積層体を、AlN(厚さ:4.5nm)およびAl0.05Ga0.95N(厚さ:21nm)を交互に50組積層した第1超格子層と、AlN(厚さ:4.5nm)およびAl0.1Ga0.9N(厚さ:21nm)を交互に50組積層した第2超格子層と、を順次エピタキシャル成長させたものとした以外は、実施例1と同様にして、HEMT構造を持つ比較例4にかかる3種類のIII族窒化物エピタキシャル基板を作製した。
(評価1:基板の反りの測定)
光学干渉方式による反り測定装置(Nidek社製、FT−900)を用いて、超格子積層体の形成後、半導体層の形成前における基板の反り量AをSEMI規格に準じて測定し、結果を表1に示す。本発明における「反り量」は、SEMI規格に準じて測定したものを意味するものとする。また、同様の方法で、3種類の半導体層を形成した後の反りBも、それぞれ測定し、表1に示す。なお、表1では、下側に凸となる反りを「−(マイナス)」で、上側に凸となる反りを「+(プラス)」で表示する。
(評価2:デバイス工程での割れの測定)
実施例および比較例の基板をそれぞれ10枚作成し、これらの基板に対して、以下のデバイス化工程を行った。まず、基板上に電極を形成し、次に、窒化物半導体層の個片化のために、エッチングで溝を形成した。各実施例および比較例について、10枚中何枚で割れが生じたかを検査し、結果を表1に示す。
(評価3:縦方向耐圧の測定)
電子供給層上に、80μmφからなるTi/Au積層構造のオーミック電極を形成し、オーミック電極外側を50nmの厚みでエッチングした後、Si基板裏面を金属板に接地し、両電極間に流れる電流値を電圧に対して測定した。この際、空気中の放電を抑制するため、絶縁油で両電極間を絶縁している。また、基板裏面へのリークの影響をなくすため、基板下には絶縁板を配置している。本実験例において、縦方向耐圧は縦方向の電流値を上記オーミック電極の面積で単位面積当たりの値に換算した値が10−4A/cmに達する電圧値とした。
Figure 2013021124
表1に示すとおり、実施例では比較例よりも、超格子積層体の形成後、半導体層の形成前における基板の反り量Aを小さくすることができており、その結果、実施例では、10枚の試料のうちデバイス化工程後に割れが生じた試料はなかったが、比較例では、割れが生じる試料があった。また、半導体層に近い側の超格子層のAlの組成が高いほど、縦方向耐圧が高い傾向にあった。
本発明によれば、第2層のAl組成比が、前記基板から離れるほど減少することにより、超格子積層体の形成後、主積層体の形成前における基板の反りを抑制することができ、その結果、デバイス化の工程で割れが発生することを抑制することが可能となった。
10 III族窒化物エピタキシャル基板
11 Si基板
12 バッファ層
13 主積層体
14 初期層
15 超格子積層体
15A 第1超格子層
15A1 第1層(AlN)
15A2 第2層(Al0.1Ga0.9N)
15B 第2超格子層
15B1 第1層(AlN)
15B2 第2層(Al0.05Ga0.95N)
16 チャネル層(GaN)
17 電子供給層(AlGaN)

Claims (8)

  1. Si基板と、該Si基板と接する初期層と、該初期層上に形成され、Al組成比が0.5超え1以下のAlGaNからなる第1層およびAl組成比が0超え0.5以下のAlGaNからなる第2層を順次有する積層体を複数組有する超格子積層体と、を有し、
    前記第2層のAl組成比が、前記基板から離れるほど漸減することを特徴とするIII族窒化物エピタキシャル基板。
  2. 前記超格子積層体が、前記第1層および一定のAl組成比を有するAlGaNである前記第2層を交互に複数組積層してなる超格子層を複数有してなり、
    前記超格子積層体中の前記超格子層の第2層のAl組成比が、前記Si基板から離れる位置の超格子層ほど小さい請求項1に記載のIII族窒化物エピタキシャル基板。
  3. 前記Si基板に最も近い前記第2層のAl組成比と、前記Si基板から最も遠い前記第2層のAl組成比との差が0.02以上である請求項1または2に記載のIII族窒化物エピタキシャル基板。
  4. 前記第1層がAlNである請求項1〜3のいずれか1項に記載のIII族窒化物エピタキシャル基板。
  5. 前記初期層が、AlN層と該AlN層上のAlGaN層とを含み、該AlGaN層のAl組成比が、第2層のうち前記基板に最も近いAlGaN層のAl組成比よりも大きい請求項1〜4のいずれか1項に記載のIII族窒化物エピタキシャル基板。
  6. 前記超格子積層体上に、少なくともGaN層を含むIII族窒化物層をエピタキシャル成長することにより形成された主積層体をさらに有する請求項1〜5のいずれか1項に記載のIII族窒化物エピタキシャル基板。
  7. 前記超格子積層体を最上層とした状態の下側に凸となる反り量が、130μm以下である請求項1〜6のいずれか1項に記載のIII族窒化物エピタキシャル基板。
  8. Si基板上に、該Si基板と接する初期層を形成する第1工程と、
    該初期層上に、Al組成比が0.5超え1以下のAlGaNからなる第1層およびAl組成比が0超え0.5以下のAlGaNからなる第2層を順次有する積層体を複数組有する超格子積層体を形成する第2工程と、を有し、
    前記第2工程では、前記第2層のAl組成比を、前記基板から離れるほど漸減させることを特徴とするIII族窒化物エピタキシャル基板の製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015097265A (ja) * 2013-10-29 2015-05-21 アイメック・ヴェーゼットウェーImec Vzw Iii−v族材料の選択エリア成長用のエピ基板およびiii−v族材料をシリコン基板上に製造する方法
KR20150097210A (ko) * 2014-02-18 2015-08-26 엘지이노텍 주식회사 반도체 소자
JP2015177152A (ja) * 2014-03-18 2015-10-05 株式会社サイオクス 窒化物半導体積層物および半導体装置
JP2016004948A (ja) * 2014-06-18 2016-01-12 株式会社東芝 半導体装置
JP2016031961A (ja) * 2014-07-28 2016-03-07 国立大学法人 名古屋工業大学 大電流・高耐圧窒化物半導体縦型ショットキーバリアダイオード
WO2016072521A1 (ja) * 2014-11-07 2016-05-12 住友化学株式会社 半導体基板および半導体基板の検査方法
WO2016137220A1 (ko) * 2015-02-25 2016-09-01 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛
JP2016157878A (ja) * 2015-02-25 2016-09-01 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置
WO2016166949A1 (ja) * 2015-04-16 2016-10-20 株式会社デンソー 半導体ウエハ及び半導体装置
WO2017179944A1 (ko) * 2016-04-15 2017-10-19 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 발광모듈
WO2018101280A1 (ja) 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
WO2018101367A1 (ja) 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
JP2018174296A (ja) * 2017-01-23 2018-11-08 アイメック・ヴェーゼットウェーImec Vzw パワーエレクトロニクス装置用のiii−n系基板およびその製造方法
JP2019057588A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体基板及び半導体装置
JP2020057805A (ja) * 2019-12-16 2020-04-09 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5462377B1 (ja) * 2013-01-04 2014-04-02 Dowaエレクトロニクス株式会社 Iii族窒化物エピタキシャル基板およびその製造方法
JP2014220407A (ja) * 2013-05-09 2014-11-20 ローム株式会社 窒化物半導体素子
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
US20150115327A1 (en) * 2013-10-30 2015-04-30 International Rectifier Corporation Group III-V Device Including a Buffer Termination Body
US10109767B2 (en) * 2014-04-25 2018-10-23 Seoul Viosys Co., Ltd. Method of growing n-type nitride semiconductor, light emitting diode and method of fabricating the same
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
TWI566430B (zh) * 2015-05-06 2017-01-11 嘉晶電子股份有限公司 氮化物半導體結構
JP6582736B2 (ja) * 2015-08-25 2019-10-02 富士電機株式会社 窒化物半導体装置の製造方法
TW201718930A (zh) 2015-09-04 2017-06-01 南洋理工大學 具有經減低之線差排密度的基材之製造方法
CN106128937B (zh) * 2016-07-12 2019-03-29 河源市众拓光电科技有限公司 一种在Si衬底上外延生长的高质量AlN薄膜及其制备方法
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region
US11322650B2 (en) 2017-07-28 2022-05-03 Lumileds Llc Strained AlGaInP layers for efficient electron and hole blocking in light emitting devices
US10141477B1 (en) * 2017-07-28 2018-11-27 Lumileds Llc Strained AlGaInP layers for efficient electron and hole blocking in light emitting devices
EP3451364B1 (en) * 2017-08-28 2020-02-26 Siltronic AG Heteroepitaxial wafer and method for producing a heteroepitaxial wafer
JP6849641B2 (ja) * 2017-10-02 2021-03-24 Dowaエレクトロニクス株式会社 深紫外発光素子およびその製造方法
CN108400159B (zh) * 2018-01-25 2020-08-25 厦门市三安集成电路有限公司 具有多量子阱高阻缓冲层的hemt外延结构及制备方法
EP3576132A1 (en) * 2018-05-28 2019-12-04 IMEC vzw A iii-n semiconductor structure and a method for forming a iii-n semiconductor structure
CN112750904B (zh) * 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件
TWI735212B (zh) * 2020-04-24 2021-08-01 環球晶圓股份有限公司 具有超晶格疊層體的磊晶結構
US20220359739A1 (en) * 2021-05-05 2022-11-10 Infineon Technologies Austria Ag Hole draining structure for suppression of hole accumulation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230447A (ja) * 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法
JP2007221001A (ja) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The 半導体素子
JP2009158804A (ja) * 2007-12-27 2009-07-16 Dowa Electronics Materials Co Ltd 半導体材料、半導体材料の製造方法及び半導体素子
JP2009188252A (ja) * 2008-02-07 2009-08-20 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2010232377A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体素子
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
JP2007067077A (ja) 2005-08-30 2007-03-15 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子およびその製造方法
KR100756841B1 (ko) * 2006-03-13 2007-09-07 서울옵토디바이스주식회사 AlxGa1-xN 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
CN100555660C (zh) * 2006-09-01 2009-10-28 中国科学院半导体研究所 宽带隙氮化镓基异质结场效应晶体管结构及制作方法
US8067787B2 (en) 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230447A (ja) * 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法
JP2007221001A (ja) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The 半導体素子
JP2009158804A (ja) * 2007-12-27 2009-07-16 Dowa Electronics Materials Co Ltd 半導体材料、半導体材料の製造方法及び半導体素子
JP2009188252A (ja) * 2008-02-07 2009-08-20 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2010232377A (ja) * 2009-03-26 2010-10-14 Sumitomo Electric Device Innovations Inc 半導体素子
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015097265A (ja) * 2013-10-29 2015-05-21 アイメック・ヴェーゼットウェーImec Vzw Iii−v族材料の選択エリア成長用のエピ基板およびiii−v族材料をシリコン基板上に製造する方法
KR20150097210A (ko) * 2014-02-18 2015-08-26 엘지이노텍 주식회사 반도체 소자
KR102170215B1 (ko) * 2014-02-18 2020-10-26 엘지이노텍 주식회사 반도체 소자
JP2015177152A (ja) * 2014-03-18 2015-10-05 株式会社サイオクス 窒化物半導体積層物および半導体装置
JP2016004948A (ja) * 2014-06-18 2016-01-12 株式会社東芝 半導体装置
JP2016031961A (ja) * 2014-07-28 2016-03-07 国立大学法人 名古屋工業大学 大電流・高耐圧窒化物半導体縦型ショットキーバリアダイオード
WO2016072521A1 (ja) * 2014-11-07 2016-05-12 住友化学株式会社 半導体基板および半導体基板の検査方法
KR20170077227A (ko) 2014-11-07 2017-07-05 스미또모 가가꾸 가부시키가이샤 반도체 기판 및 반도체 기판의 검사 방법
JPWO2016072521A1 (ja) * 2014-11-07 2017-09-21 住友化学株式会社 半導体基板および半導体基板の検査方法
KR102416870B1 (ko) * 2014-11-07 2022-07-05 스미또모 가가꾸 가부시키가이샤 반도체 기판 및 반도체 기판의 검사 방법
US10763332B2 (en) 2014-11-07 2020-09-01 Sumitomo Chemical Company, Limited Semiconductor wafer and method of inspecting semiconductor wafer
JP2016157878A (ja) * 2015-02-25 2016-09-01 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置
WO2016137220A1 (ko) * 2015-02-25 2016-09-01 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛
US10381509B2 (en) 2015-02-25 2019-08-13 Lg Innotek Co., Ltd. Light emitting device and light unit having same
WO2016166949A1 (ja) * 2015-04-16 2016-10-20 株式会社デンソー 半導体ウエハ及び半導体装置
WO2017179944A1 (ko) * 2016-04-15 2017-10-19 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 발광모듈
JP7003058B2 (ja) 2016-04-15 2022-02-04 スージョウ レキン セミコンダクター カンパニー リミテッド 発光素子、発光素子パッケージおよび発光モジュール
US10644194B2 (en) 2016-04-15 2020-05-05 Lg Innotek Co., Ltd. Light-emitting device, light-emitting device package, and light-emitting module
JP2019514224A (ja) * 2016-04-15 2019-05-30 エルジー イノテック カンパニー リミテッド 発光素子、発光素子パッケージおよび発光モジュール
WO2018101280A1 (ja) 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
US11011630B2 (en) 2016-11-30 2021-05-18 Sumitomo Chemical Company, Limited Semiconductor wafer
WO2018101367A1 (ja) 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
JP2018174296A (ja) * 2017-01-23 2018-11-08 アイメック・ヴェーゼットウェーImec Vzw パワーエレクトロニクス装置用のiii−n系基板およびその製造方法
JP7158842B2 (ja) 2017-01-23 2022-10-24 アイメック・ヴェーゼットウェー パワーエレクトロニクス装置用のiii-n系基板およびその製造方法
JP2019057588A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体基板及び半導体装置
JP2020057805A (ja) * 2019-12-16 2020-04-09 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置
JP7016489B2 (ja) 2019-12-16 2022-02-07 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置

Also Published As

Publication number Publication date
WO2013008461A1 (ja) 2013-01-17
TWI528581B (zh) 2016-04-01
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JP5665676B2 (ja) 2015-02-04
US20140209862A1 (en) 2014-07-31
CN103782375A (zh) 2014-05-07
TW201318202A (zh) 2013-05-01

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