WO2016072521A1 - 半導体基板および半導体基板の検査方法 - Google Patents

半導体基板および半導体基板の検査方法 Download PDF

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大貴 山本
健司 笠原
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    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Definitions

  • the present invention relates to a semiconductor substrate and a semiconductor substrate inspection method.
  • Patent Document 1 discloses a group III nitride epitaxial substrate made for the purpose of suppressing cracks generated in a device fabrication process.
  • the III-nitride epitaxial substrate includes a Si substrate, an initial layer in contact with the Si substrate, a first layer formed on the initial layer and made of AlGaN having an Al composition ratio of 0.5 to 1 and an Al composition
  • a superlattice laminate having a plurality of laminates sequentially including second layers of AlGaN with a ratio of 0 to 0.5, and the Al composition ratio of the second layer gradually decreases as the distance from the substrate increases. It is characterized by doing.
  • Patent Document 2 discloses a compound semiconductor substrate that can suppress the generation of cracks, crystal defects, and warpage of a nitride semiconductor layer and can improve productivity.
  • the compound semiconductor substrate includes a silicon single crystal substrate whose crystal plane orientation is a (111) plane, and an Al x Ga 1-x N single crystal (0 ⁇ x ⁇ 1) formed on the silicon single crystal substrate. And a first buffer layer formed on the first buffer layer and made of Al y Ga 1-y N single crystal (0 ⁇ y ⁇ 0.1) having a thickness of 250 nm to 350 nm.
  • Patent Document 3 discloses a semiconductor electronic device that can further reduce the leakage current while suppressing the warpage of the wafer.
  • the said semiconductor electronic device is a semiconductor electronic device provided with the compound semiconductor layer laminated
  • the said buffer layer uses the nitride type compound semiconductor whose Al composition is 0.2 or less
  • Non-Patent Documents 1 to 3 describe techniques for forming an AlN layer on a Si substrate.
  • Non-Patent Documents 1 to 3 disclose images obtained by microscopic observation of the surface of the AlN layer formed on the Si substrate, and it is recognized from the images that a large number of holes are formed in the AlN layer. It is done.
  • Non-Patent Document 4 states that if GaN and AlN are alternately stacked, AlN on GaN is relaxed and GaN on AlN is allowed to grow so that compressive stress remains. It is expected that compressive stress can be imparted to the entire film using a periodic structure (called Strained Layer Super-lattice; hereinafter referred to as SLS). It is possible to apply compressive stress even with any combination ”.
  • SLS Strained Layer Super-lattice
  • the substrate is warped during epitaxial growth when the substrate is at a high temperature. Has occurred.
  • the substrate is warped, it is difficult to uniformly control the micro-growth conditions over the entire surface of the substrate, and the micro-growth conditions greatly affect characteristics such as crystal quality and sheet resistance.
  • the warpage of the substrate at room temperature and to maintain characteristics such as crystal quality uniformly over the entire area of the substrate surface.
  • the amount of warpage during epitaxial growth also increases, so it is more difficult to keep the amount of warpage low when returning to room temperature and maintain uniformity in crystal quality and the like. become.
  • the Si substrate and the stress generation layer are formed for the purpose of suppressing the reaction between Si atoms constituting the Si substrate and Ga atoms contained in the group III atoms.
  • a reaction suppression layer is disposed therebetween.
  • the present inventors have experimentally examined that the reaction suppression layer has a function of suppressing the reaction between Si atoms and Ga atoms and greatly affects the warpage of the substrate depending on the state of the interface with the Si substrate. It is grasped by. Therefore, in order to appropriately suppress the warpage of the substrate while efficiently protecting the Si substrate surface, it is necessary to appropriately control the growth of the reaction suppression layer.
  • An object of the present invention is to satisfy characteristics such as withstand voltage required for a group III nitride semiconductor layer when a group III nitride semiconductor layer is formed on a Si substrate by using an epitaxial growth method.
  • An object of the present invention is to provide a semiconductor substrate having a small amount of warpage while ensuring in-plane uniformity of physical properties such as resistance. In particular, even when a large Si substrate of 6 inches or more is used, the above-described required characteristics and in-plane uniformity are ensured, and a semiconductor substrate with a small amount of warpage is provided.
  • a further object of the present invention is to provide a semiconductor substrate capable of ensuring the above-described required characteristics, in-plane uniformity and suppressing warpage while efficiently protecting the surface of the Si substrate.
  • a semiconductor substrate having a silicon substrate and a nitride crystal layer on the silicon substrate, wherein the nitride crystal layer is silicon
  • a reaction suppression layer that suppresses a reaction between an atom and a group III atom, a stress generation layer that generates a compressive stress, and an active layer on which an electronic element is formed, the reaction suppression layer, the stress generation layer, and The active layer is arranged from the silicon substrate side in the order of the reaction suppression layer, the stress generation layer, and the active layer, and the stress generation layer is a first crystal layer having a lattice constant a1 in a bulk crystal state And a second crystal layer located in contact with the active layer side of the first crystal layer and having a lattice constant of a2 (a1 ⁇ a2) in the bulk crystal state.
  • the first crystal layer may have a portion containing a carbon atom of 2 ⁇ 10 18 cm ⁇ 3 or less, and the first crystal layer further contains a carbon atom of 1 ⁇ 10 18 cm ⁇ 3 or less. You may have a part.
  • the first crystal layer may have a portion containing carbon atoms of 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the second crystal layer may have a portion containing carbon atoms of 1 ⁇ 10 18 cm ⁇ 3 or more, and the second crystal layer further contains carbon atoms of 5 ⁇ 10 18 cm ⁇ 3 or more. You may have a part.
  • the thickness of the first crystal layer is preferably more than 5.0 nm and less than 20 nm.
  • the thickness of the second crystal layer is preferably 10 nm or more and 300 nm or less. If the thickness of the second crystal layer exceeds 300 nm, the semiconductor substrate tends to warp upward, and therefore the thickness of the second crystal layer is preferably 300 nm or less, more preferably 200 nm or less. More preferably, it is 100 nm.
  • the thickness of the first crystal layer is more preferably more than 5.0 nm and less than 10 nm, further preferably more than 6.0 nm and less than 10 nm, more preferably more than 6.0 nm and less than 9 nm. Is particularly preferred.
  • the ratio of the area of the hole in the reaction suppression layer to the total area is preferably 4% or less.
  • the Qx value at the diffraction plane (-1-14) of the reaction suppression layer by X-ray reciprocal mapping of the nitride crystal layer can be greater than -0.6427 and less than -0.63977.
  • the X-ray peak half-value width in the reciprocal lattice coordinates of the crystal constituting the reaction suppression layer is preferably in the range of 0.006 to 0.009 rlu (reciprocal lattice space unit).
  • the first crystal layer is Al x Ga 1-x N (0.9 ⁇ x ⁇ 1)
  • the second crystal layer is Al y Ga 1-y N (0 ⁇ y ⁇ 0.3). There may be.
  • the stress generation layer may have a plurality of two-layer stacks composed of the first crystal layer and the second crystal layer.
  • the stress generation layer may further include a third crystal layer positioned in contact with the active layer side of the second crystal layer and having a lattice constant of a3 (a2 ⁇ a3) in a bulk crystal state.
  • the stress generating layer is located in contact with the active layer side of the nth crystal layer located on the active layer side of the second crystal layer, and the lattice constant a4 in the bulk crystal state is the lattice constant of the nth crystal layer.
  • a larger fourth crystal layer may be further included.
  • the stress generation layer is located in contact with the fifth crystal layer having a lattice constant a5 in the bulk crystal state and the active layer side of the fifth crystal layer, and the lattice constant in the bulk crystal state is a6 (a5 ⁇ a6) And a sixth crystal layer.
  • the nitride crystal layer is located between the reaction suppression layer and the stress generation layer in contact with the reaction suppression layer, and an intermediate layer in which a lattice constant in a bulk crystal state is larger than a lattice constant of the reaction suppression layer, May further be included.
  • the nitride crystal layer may have a thickness of not less than 500 nm and not more than 13000 nm.
  • the stress generation layer may include carbon atoms of 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the thickness of the reaction suppression layer may be 30 nm or more and 300 nm or less, the thickness of the silicon substrate may be 400 ⁇ m or more, and the diameter of the silicon substrate may be 100 mm or more, preferably 150 mm or more. The diameter of the silicon substrate may be 200 mm or more.
  • the surface of the active layer may be a mirror surface.
  • a reaction comprising a silicon substrate and a nitride crystal layer on the silicon substrate, wherein the nitride crystal layer suppresses a reaction between a silicon atom and a group III atom.
  • the present invention provides a method for inspecting a semiconductor substrate that is determined to be acceptable when it exceeds .6427 and is less than ⁇ 0.63977.
  • the X-ray peak half-value width in the reciprocal lattice coordinates of the crystal constituting the reaction suppression layer is 0.006 to 0 If it is in the range of .009rlu, it may be determined to be acceptable.
  • a semiconductor substrate having a silicon substrate and a nitride crystal layer on the silicon substrate, wherein the nitride crystal layer is a reaction between a silicon atom and a group III atom.
  • a reaction suppression layer that suppresses a stress, a stress generation layer that generates a compressive stress, and an active layer on which an electronic element is formed, wherein the reaction suppression layer, the stress generation layer, and the active layer are the silicon substrate.
  • the reaction suppression layer, the stress generation layer, and the active layer are arranged in this order, and the stress generation layer has a lattice constant of a1 in a bulk crystal state and has a thickness of more than 5.0 nm and less than 20 nm.
  • a semiconductor substrate having a first crystal layer and a second crystal layer located in contact with the active layer side of the first crystal layer and having a lattice constant of a2 (a1 ⁇ a2) in a bulk crystal state.
  • the semiconductor substrate may further include an additional configuration, similar to the first aspect.
  • a semiconductor substrate having a silicon substrate and a nitride crystal layer on the silicon substrate, wherein the nitride crystal layer is a reaction between a silicon atom and a group III atom.
  • a reaction suppression layer that suppresses a stress, a stress generation layer that generates a compressive stress, and an active layer on which an electronic element is formed, wherein the reaction suppression layer, the stress generation layer, and the active layer are the silicon substrate.
  • the reaction suppression layer, the stress generation layer, and the active layer are disposed in this order from the side of the reaction suppression layer, and the surface of the reaction suppression layer on the stress generation layer side is 1 ⁇ 10 8 pieces / cm 2 or more and 1 ⁇ 10 6
  • a semiconductor substrate having a hole with an area of 7 ⁇ 10 ⁇ 12 cm 2 or more at a density of 9 / cm 2 or less.
  • the semiconductor substrate may further include an additional configuration, similar to the first aspect.
  • a semiconductor substrate having a silicon substrate and a nitride crystal layer on the silicon substrate, wherein the nitride crystal layer is a reaction between a silicon atom and a group III atom.
  • a reaction suppression layer that suppresses a stress, a stress generation layer that generates a compressive stress, and an active layer on which an electronic element is formed, wherein the reaction suppression layer, the stress generation layer, and the active layer are the silicon substrate.
  • the semiconductor substrate may further include an additional configuration, similar to the first aspect.
  • a semiconductor substrate having a silicon substrate and a nitride crystal layer on the silicon substrate, wherein the nitride crystal layer is a reaction between a silicon atom and a group III atom.
  • a reaction suppression layer that suppresses a stress, a stress generation layer that generates a compressive stress, and an active layer on which an electronic element is formed, wherein the reaction suppression layer, the stress generation layer, and the active layer are the silicon substrate.
  • the reaction suppression layer, the stress generation layer, and the active layer are disposed in this order from the side of the first crystal layer, and the stress generation layer includes: a first crystal layer having a lattice constant a1 in a bulk crystal state; A second crystal layer located in contact with the active layer side and having a lattice constant of a2 (a1 ⁇ a2) in a bulk crystal state, and the first crystal layer is 2 ⁇ 10 18 cm ⁇ 3 or less Semiconductor groups having moieties containing carbon atoms To provide.
  • the semiconductor substrate may further include an additional configuration, similar to the first aspect.
  • the semiconductor substrate may include a silicon substrate and a nitride crystal layer on the silicon substrate.
  • the nitride crystal layer is at least one selected from a reaction suppression layer that suppresses a reaction between a silicon atom and a group III atom, a stress generation layer that generates a compressive stress, and an active layer in which an electronic element is formed. May have layers.
  • the nitride crystal layer may include all of the reaction suppression layer, the stress generation layer, and the active layer.
  • the nitride crystal layer may include the reaction suppression layer and the stress generation layer.
  • the nitride crystal layer may include the reaction suppression layer and the active layer.
  • the nitride crystal layer may include the stress generation layer and the stress generation layer.
  • the reaction suppression layer, the stress generation layer, and the active layer may be disposed in the order of the reaction suppression layer, the stress generation layer, and the active layer from the silicon substrate side.
  • the stress generation layer may be positioned at least in contact with the first crystal layer having a lattice constant a1 in the bulk crystal state and the active layer side of the first crystal layer, and the lattice constant in the bulk crystal state is a2 ( and a second crystal layer where a1 ⁇ a2).
  • the stress generation layer may include both the first crystal layer and the second crystal layer.
  • the first crystal layer may have a portion containing carbon atoms of 2 ⁇ 10 18 cm ⁇ 3 or less.
  • the first crystal layer may have a portion containing carbon atoms of 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the thickness of the first crystal layer may be more than 5.0 nm and less than 20 nm.
  • the second crystal layer may have a thickness of 10 nm to 300 nm.
  • the ratio of the area of the hole in the reaction suppression layer to the total area may be 4% or less.
  • the Qx value at the diffraction plane (-1-14) of the reaction suppression layer by X-ray reciprocal mapping of the nitride crystal layer may be greater than -0.6427 and less than -0.63977.
  • the X-ray peak half-value width in the reciprocal lattice coordinates of the crystal constituting the reaction suppression layer may be in the range of 0.006 to 0.009 rlu (reciprocal lattice space unit).
  • the first crystal layer may have a portion containing 5 ⁇ 10 18 cm ⁇ 3 or less of carbon atoms.
  • the second crystal layer may have a portion containing 1 ⁇ 10 18 cm ⁇ 3 or more of carbon atoms.
  • the second crystal layer may have a portion containing 5 ⁇ 10 18 cm ⁇ 3 or more of carbon atoms.
  • the first crystal layer may be Al x Ga 1-x N (0.9 ⁇ x ⁇ 1).
  • the second crystal layer may be Al y Ga 1-y N (0 ⁇ y ⁇ 0.3).
  • the stress generation layer may include a plurality of two-layer stacks including the first crystal layer and the second crystal layer.
  • the stress generation layer may be positioned in contact with the active layer side of the second crystal layer, and may include a third crystal layer having a lattice constant a3 (a2 ⁇ a3) in a bulk crystal state.
  • the stress generation layer may be positioned in contact with an active layer side of an nth crystal layer positioned on the active layer side of the second crystal layer, and a lattice constant a4 in a bulk crystal state may be in the nth crystal layer. You may have a 4th crystalline layer larger than a lattice constant.
  • the stress generation layer is located at least in contact with the fifth crystal layer having a lattice constant a5 in the bulk crystal state and the active layer side of the fifth crystal layer, and the lattice constant in the bulk crystal state is a6 (a5 ⁇ and a sixth crystal layer which is a6).
  • the stress generation layer may include both the fifth crystal layer and the sixth crystal layer.
  • the nitride crystal layer may be positioned in contact with the reaction suppression layer between the reaction suppression layer and the stress generation layer, and a lattice constant in a bulk crystal state is larger than a lattice constant of the reaction suppression layer A layer.
  • the nitride crystal layer may have a thickness of not less than 500 nm and not more than 13000 nm.
  • the stress generation layer may include carbon atoms of 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the reaction suppression layer may have a thickness of 30 nm to 300 nm.
  • the thickness of the silicon substrate may be 400 ⁇ m or more.
  • the silicon substrate may have a diameter of 100 mm or more.
  • the surface of the active layer may be a mirror surface.
  • the Qx value of the reaction suppression layer by X-ray reciprocal mapping of the nitride crystal layer exceeds ⁇ 0.6427 and less than ⁇ 0.63977 You may judge it as acceptable.
  • the X-ray peak half-value width in the reciprocal lattice coordinates of the crystal constituting the reaction suppression layer is 0.006 to 0 If it is in the range of .009rlu, it may be determined to be acceptable.
  • FIG. 1 is a cross-sectional view of a semiconductor substrate 100.
  • FIG. 5 is a cross-sectional view showing a modified example of a semiconductor substrate 100.
  • FIG. 2 is a cross-sectional view of a semiconductor substrate 200.
  • FIG. 2 is a cross-sectional view of a semiconductor substrate 300.
  • FIG. 2 is a cross-sectional view of a semiconductor substrate 400.
  • FIG. 2 is a cross-sectional view of a semiconductor substrate 500.
  • FIG. It is the graph which plotted the curvature amount with respect to the thickness of the 1st crystal layer 106a. It is the graph which plotted the surface roughness with respect to the thickness of the 1st crystalline layer 106a.
  • FIG. 1 is a cross-sectional view of the semiconductor substrate 100.
  • the semiconductor substrate 100 has a silicon substrate 102 and a nitride crystal layer on the silicon substrate 102.
  • the silicon substrate 102 is a support substrate that supports the nitride crystal layer.
  • the material price can be reduced.
  • a semiconductor manufacturing apparatus used in a conventional silicon process can be used. Thereby, cost competitiveness can be improved.
  • a large substrate having a diameter of 150 mm or more can be used at low cost and industrially.
  • the nitride crystal layer includes a reaction suppression layer 104, a stress generation layer 106, and an active layer 108.
  • the reaction suppression layer 104, the stress generation layer 106, and the active layer 108 are reacted from the silicon substrate 102 side.
  • the suppression layer 104, the stress generation layer 106, and the active layer 108 are arranged in this order.
  • the reaction suppression layer 104 may suppress the reaction between silicon atoms and group III atoms. That is, the reaction suppression layer 104 can prevent alloying of Ga contained in the upper group III nitride semiconductor layer and Si contained in the silicon substrate 102.
  • the reaction suppression layer 104 Al x1 Ga 1-x1 N (0 ⁇ x1 ⁇ 1) can be given, and typically, an AlN layer can be given.
  • the reaction suppression layer 104 can protect the surface of the silicon substrate 102 and ensure the support of the nitride crystal layer.
  • the reaction suppression layer 104 forms initial nuclei of a nitride crystal layer formed on the silicon substrate 102.
  • the first nitride layer of the nitride crystal layer on the silicon substrate is the reaction suppression layer 104
  • the crystal characteristic of the reaction suppression layer 104 is a crystal of the nitride crystal layer that grows coherently thereafter. The characteristics are greatly affected.
  • the surface of the reaction suppression layer 104 on the stress generation layer 106 side has a density of 1 ⁇ 10 8 pieces / cm 2 or more and 1 ⁇ 10 9 pieces / cm 2 or less and an area of 7 ⁇ 10 ⁇ 12 cm 2 or more. You may have a hole. It is described in Non-Patent Documents 1 to 3 that holes can be formed in the reaction suppression layer 104, and the area and density of the holes vary depending on the surface treatment of the silicon substrate 102 and the film formation conditions of the reaction suppression layer 104. obtain. However, the present inventors can control the amount of warpage of the semiconductor substrate 100 to be small and effectively protect the surface of the silicon substrate 102 as long as the above-described hole density and area conditions are satisfied. It has been found that uniform uniformity can be ensured. Note that the ratio of the area of the holes in the reaction suppression layer 104 to the total area can be 4% or less.
  • the reaction suppressing layer 104 preferably has a Qx value by X-ray reciprocal mapping at the diffraction plane (-1-14) of the nitride crystal layer of more than ⁇ 0.6427 and less than ⁇ 0.63977.
  • the amount of warpage of the semiconductor substrate 100 can be controlled to be small while effectively protecting the surface of the silicon substrate 102, and appropriate uniformity can be ensured.
  • the X-ray peak half-value width in the reciprocal lattice coordinates of the crystal constituting the reaction suppression layer 104 is preferably in the range of 0.006 to 0.009 rlu (reciprocal lattice space unit).
  • the stress generation layer 106 includes a two-layer stack 106c including a first crystal layer 106a and a second crystal layer 106b.
  • the first crystal layer 106a includes a portion containing carbon atoms of 2 ⁇ 10 18 cm ⁇ 3 or less.
  • the carbon concentration of the first crystal layer By setting the carbon concentration of the first crystal layer to 2 ⁇ 10 18 cm ⁇ 3 or less, the crystallinity of the first crystal layer 106a itself is improved, and electrical characteristics such as withstand voltage and sheet resistance, and mechanical characteristics such as acoustic characteristics are improved. It is possible to improve the characteristics of the first crystal layer 106a, such as chemical characteristics such as mechanical characteristics and reaction with impurities.
  • the crystallinity of the first crystal layer 106a is improved, and the electrical, mechanical, and chemical properties of the upper layer are improved. Improved characteristics.
  • the upper layer is the active layer 108
  • the mobility of the active layer 108 can be improved. That is, characteristics such as the breakdown voltage and mobility of the active layer 108 can be improved while reducing the warpage of the substrate.
  • the first crystal layer 106a may include a portion including a carbon atom of 1 ⁇ 10 18 cm ⁇ 3 or less. In this case, the crystallinity or characteristics of the first crystal layer 106a and the upper layer can be further improved.
  • the first crystal layer 106a preferably has a lattice constant of a1 in a bulk crystal state and a thickness of more than 5.0 nm and less than 20 nm.
  • the second crystal layer 106b is preferably in contact with the active layer 108 side of the first crystal layer 106a, and the lattice constant in the bulk crystal state is preferably a2 (a1 ⁇ a2).
  • the first crystal layer 106a is made of, for example, Al x Ga 1-x N (0.9 ⁇ x ⁇ 1), and is typically an AlN layer.
  • the thickness of the first crystal layer 106a is preferably more than 5.0 nm and less than 10 nm, and preferably 6.0 nm. More preferably less than 10 nm and more preferably more than 6.0 nm and less than 9 nm.
  • the second crystal layer 106b is made of, for example, Al y Ga 1-y N (0 ⁇ y ⁇ 0.3).
  • the thickness of the second crystal layer 106b can be greater than or equal to 10 nm and less than or equal to 300 nm.
  • the thickness of the second crystal layer 106b exceeds 300 nm, the semiconductor substrate 100 tends to warp upward, and therefore the thickness of the second crystal layer 106b is preferably 300 nm or less.
  • the thickness of the second crystal layer 106b is more preferably 200 nm or less, and still more preferably 100 nm.
  • the second crystal layer 106b is ideally formed so that the crystal lattice is coherently continuous with the crystal lattice of the first crystal layer 106a at the heterojunction surface with the first crystal layer 106a.
  • the lattice constant a2 in the bulk state of the second crystal layer 106b is larger than the lattice constant a1 in the bulk state of the first crystal layer 106a, if the second crystal layer 106b is coherent with respect to the first crystal layer 106a.
  • compressive stress with respect to the first crystal layer 106a is accumulated. Thereby, a compressive stress is generated in the stress generation layer 106.
  • the first crystal layer 106a may include a portion containing carbon atoms of 5 ⁇ 10 18 cm ⁇ 3 or less, preferably 2 ⁇ 10 18 cm ⁇ 3 or less.
  • the carbon concentration of the first crystal layer is improved, and electrical characteristics such as withstand voltage and sheet resistance, and mechanical characteristics such as acoustic characteristics are improved. It is possible to improve the characteristics of the first crystal layer 106a, such as chemical characteristics such as mechanical characteristics and reaction with impurities.
  • the crystallinity of the first crystal layer 106a is improved, and the electrical, mechanical, and chemical properties of the upper layer are improved. Improved characteristics.
  • the upper layer is the active layer 108
  • the mobility of the active layer 108 can be improved. That is, characteristics such as the breakdown voltage and mobility of the active layer 108 can be improved while reducing the warpage of the substrate.
  • the second crystalline layer 106b may include a portion including 1 ⁇ 10 18 cm ⁇ 3 or more of carbon atoms.
  • the withstand voltage of the second crystal layer 106b can be improved, and thus the withstand voltage of the stress generation layer 106 can be improved.
  • the second crystal layer 106b has a portion containing 5 ⁇ 10 18 cm ⁇ 3 or more of carbon atoms. In this case, the withstand voltage of the second crystal layer 106b and the stress generation layer 106 can be further improved.
  • the heterointerface between the first crystal layer 106a and the second crystal layer 106b is not an ideal coherent interface, but is actually an interface that has some defects and is lattice-relaxed at the defect portions. it is conceivable that. It is considered that a coherently grown portion and a lattice relaxed portion due to defects are mixed in the actual heterointerface, and the coherent portion dominates in the heterointerface between the first crystal layer 106a and the second crystal layer 106b. It seems to have become.
  • the stress generation layer 106 When the stress generation layer 106 generates a compressive stress, the compressive stress and the tensile stress generated in the nitride crystal layer due to the difference in thermal expansion coefficient are balanced, and the warpage of the semiconductor substrate 100 is reduced. Can do. Further, by setting the thickness of the first crystal layer 106a to more than 5.0 nm and less than 20 nm, the withstand voltage can be increased and the in-plane variation in physical properties such as sheet resistance can be suppressed to a low level. That is, the uniformity of the nitride crystal layer formed on the silicon substrate 102 can be improved.
  • the first crystal layer and the second crystal layer are formed so as to be coherently continuous, but the lattice constants of the crystals have different values.
  • the difference in lattice constants increases, and when the film thickness increases, stress strain accumulates in the film as it grows. Therefore, many defects may occur. If the growth is continued after a large number of defects are generated, coherent growth cannot be expected, and a three-dimensional growth is finally obtained, so that a semiconductor substrate that is not a mirror surface but cloudy is obtained.
  • the nitride crystal layer or the surface of the semiconductor substrate (active layer) The surface of 108 becomes a mirror surface. For example, when the growth temperature became 900 ° C.
  • the nitride crystal layer grew three-dimensionally, the semiconductor substrate became cloudy, and the surface was not a mirror surface.
  • the semiconductor substrate whose surface is not a mirror surface has a very high sheet resistance and does not operate as a device.
  • the thickness of the nitride crystal layer (for example, the stress generation layer 106), it is generally expected that the greater the thickness, the higher the resistance, that is, the higher the withstand voltage.
  • the withstand voltage is maintained and the warpage is improved.
  • the surface is a mirror surface means that there is no white turbidity under normal fluorescent lamp illumination (1000 to 5000 lux).
  • the active layer 108 is made of, for example, Al x4 Ga 1-x4 N (0 ⁇ x4 ⁇ 1), and is typically a GaN layer.
  • the active layer 108 may be an AlInGaN layer.
  • the active layer 108 is a layer where an electronic element is formed later.
  • the active layer 108 can be divided into two layers.
  • the upper layer can be a high-purity layer in which the concentration of impurities such as carbon atoms is minimized
  • the lower layer can be a layer containing carbon atoms. By including carbon atoms in the lower layer, withstand voltage can be increased, and by increasing the purity of the upper layer, carrier scattering due to impurity atoms can be reduced and mobility can be increased.
  • the thickness of the nitride crystal layer is preferably 500 nm or more and 13000 nm or less. By setting the thickness of the nitride crystal layer within the range, the warpage amount of the semiconductor substrate 100 can be reduced.
  • the thickness of the silicon substrate 102 is 400 ⁇ m or more and the diameter of the silicon substrate 102 is 100 mm or more
  • the thickness of the reaction suppression layer 104 is preferably 30 nm or more and 300 nm or less. By setting the silicon substrate 102 and the reaction suppression layer 104 within the above ranges, the warpage amount of the semiconductor substrate 100 can be reduced.
  • the above-described nitride crystal layer has a larger thermal expansion coefficient than that of the silicon substrate 102, and when the temperature drops from a high temperature during epitaxial growth to room temperature, the nitride crystal layer contracts more than the silicon substrate 102, and as a result, the nitride crystal layer A tensile stress is generated in the crystal layer.
  • the semiconductor substrate 100 of the present embodiment since the compressive stress is generated by the stress generating layer 106, the compressive stress is balanced with the tensile stress due to the temperature drop of the nitride crystal layer, and the warpage of the semiconductor substrate 100 can be suppressed.
  • the withstand voltage can be increased and the in-plane uniformity of film properties such as sheet resistance can be improved. Can do.
  • the stress generation layer 106 includes the two-layer stack 106c including the first crystal layer 106a and the second crystal layer 106b
  • other layer configurations of the stress generation layer 106 are arbitrary.
  • the crystal layer constituting the stress generation layer 106 may be a so-called graded crystal layer in which the composition continuously changes in the depth direction. In this case, the Ga composition ratio may be increased as it approaches the surface.
  • a layer configuration that cancels or reduces the compressive stress generated by the two-layer stack 106c is not preferable.
  • Arbitrary layers can be arranged between the reaction suppression layer 104 and the stress generation layer 106, or between the stress generation layer 106 and the active layer 108, and above the active layer 108.
  • an intermediate layer 110 may be formed between the reaction suppression layer 104 and the stress generation layer 106, and a Schottky layer 112 may be formed above the active layer 108.
  • the intermediate layer 110 is located between the reaction suppression layer 104 and the stress generation layer 106 in contact with the reaction suppression layer 104, and has a larger lattice constant in the bulk crystal state than the lattice constant of the reaction suppression layer 104.
  • the intermediate layer 110 is made of, for example, Al x2 Ga 1-x2 N (0 ⁇ x2 ⁇ 1).
  • the intermediate layer 110 can ideally be formed so that the crystal lattice is coherently continuous with the crystal lattice of the reaction suppression layer 104 at the heterojunction surface with the reaction suppression layer 104. Thereby, the intermediate layer 110 generates a compressive stress due to a difference in lattice constant from the reaction suppression layer 104.
  • the intermediate layer 110 enlarges the initial nucleus formed in the reaction suppression layer 104 and forms the lower ground of the stress generation layer 106 formed in the upper layer.
  • the heterointerface between the intermediate layer 110 and the reaction suppression layer 104 is coherently continuous means an ideal state. In fact, lattice relaxation due to defects and the like is also mixed, and coherent growth is performed. It is the same as the case of the heterointerface between the first crystal layer 106a and the second crystal layer 106b that the formed region is only dominant.
  • the Schottky layer 112 is, for example, Al x5 Ga 1-x5 N (0 ⁇ x5 ⁇ 1). Two-dimensional electron gas (2DEG) is generated at the heterointerface between the active layer 108 and the Schottky layer 112, and can function as a channel layer of the transistor.
  • 2DEG Two-dimensional electron gas
  • the Schottky layer 112 can be changed as appropriate depending on a structure of a transistor to be formed.
  • FIG. 3 is a cross-sectional view of the semiconductor substrate 200. Similar to the semiconductor substrate 100, the semiconductor substrate 200 includes a nitride crystal layer on the silicon substrate 102, and the nitride crystal layer includes a reaction suppression layer 104, a stress generation layer 106, and an active layer 108. However, the stress generation layer 106 of the semiconductor substrate 200 includes a plurality of two-layer stacks 106c. Other configurations of the semiconductor substrate 200 are the same as those of the semiconductor substrate 100.
  • the plurality of two-layer stacks 106c may constitute a multilayer stack structure in which a large number of two-layer stacks 106c are stacked repeatedly, a so-called superlattice structure.
  • the number of repetitions of the two-layer stack 106c can be 2 to 500, for example.
  • the compressive stress generated by the stress generating layer 106 can be increased.
  • the magnitude of the compressive stress generated by the stress generation layer 106 can be easily controlled by the number of the two-layer stack 106c.
  • the withstand voltage can be further improved by the first crystal layer 106a.
  • FIG. 4 is a cross-sectional view of the semiconductor substrate 300. Similar to the semiconductor substrate 100, the semiconductor substrate 300 includes a nitride crystal layer on the silicon substrate 102, and the nitride crystal layer includes a reaction suppression layer 104, a stress generation layer 106, and an active layer 108. However, the stress generation layer 106 of the semiconductor substrate 300 is provided with a third crystal layer 106d located in contact with the active layer 108 side of the second crystal layer 106b and having a lattice constant a3 (a2 ⁇ a3) in the bulk crystal state. Also have. Other configurations of the semiconductor substrate 300 are the same as those of the semiconductor substrate 100.
  • the third crystal layer 106d is made of, for example, Al y Ga 1-y N (0 ⁇ y ⁇ 1), and is typically an AlGaN layer.
  • the thickness of the third crystal layer 106d is arbitrary.
  • the third crystal layer 106d is ideally formed so that the crystal lattice is coherently continuous with the crystal lattice of the second crystal layer 106b at the heterojunction surface with the second crystal layer 106b. Since the lattice constant a3 in the bulk state of the third crystal layer 106d is larger than the lattice constant a2 in the bulk state of the second crystal layer 106b, compressive stress on the second crystal layer 106b is accumulated in the third crystal layer 106d.
  • the compressive stress generated by the first crystal layer 106 a and the second crystal layer 106 b is superimposed on the compressive stress generated by the third crystal layer 106 d and the second crystal layer 106 b, and a large compressive stress is generated by the stress generating layer 106.
  • the heterointerface between the third crystal layer 106d and the second crystal layer 106b is coherently continuous means an ideal state, and actually, lattice relaxation due to defects or the like is also mixed. As in the case of the heterointerface between the first crystal layer 106a and the second crystal layer 106b, the coherently grown region is only dominant.
  • FIG. 5 is a cross-sectional view of the semiconductor substrate 400. Similar to the semiconductor substrate 100, the semiconductor substrate 400 includes a nitride crystal layer on the silicon substrate 102, and the nitride crystal layer includes the reaction suppression layer 104, the stress generation layer 106, and the active layer 108. However, the stress generation layer 106 of the semiconductor substrate 400 is located in contact with the active layer 108 side of the nth crystal layer 106n located on the active layer 108 side of the second crystal layer 106b, and has a lattice constant a4 in the bulk crystal state. Further includes a fourth crystal layer 106e having a lattice constant larger than that of the n-th crystal layer 106n.
  • n-th crystal layer 106n is the third crystal layer 106d in the semiconductor substrate 300
  • the first crystal layer 106a, the second crystal layer 106b, the third crystal layer 106d, and the fourth crystal layer 106e are sequentially stacked, and the first crystal layer
  • the lattice constant in the bulk crystal state increases as the layer 106a progresses to the fourth crystal layer 106e.
  • the fourth crystal layer 106e is made of, for example, Al y Ga 1-y N (0 ⁇ y ⁇ 1), and is typically an AlGaN layer.
  • the thickness of the fourth crystal layer 106e is arbitrary.
  • the fourth crystal layer 106e is ideally formed so that the crystal lattice is coherently continuous with the crystal lattice of the nth crystal layer 106n at the heterojunction surface with the nth crystal layer 106n. Since the lattice constant in the bulk state of the fourth crystal layer 106e is larger than the lattice constant in the bulk state of the nth crystal layer 106n, compressive stress on the nth crystal layer 106n is accumulated in the fourth crystal layer 106e.
  • the compressive stress generated by the first crystal layer 106a and the second crystal layer 106b is superimposed on the compressive stress generated by the fourth crystal layer 106e and the nth crystal layer 106n, and a large compressive stress is generated by the stress generating layer 106.
  • the heterointerface between the fourth crystal layer 106e and the nth crystal layer 106n is coherently continuous means an ideal state, and actually, lattice relaxation due to defects or the like is also mixed. As in the case of the heterointerface between the first crystal layer 106a and the second crystal layer 106b, the coherently grown region is only dominant.
  • FIG. 6 is a cross-sectional view of the semiconductor substrate 500. Similar to the semiconductor substrate 100, the semiconductor substrate 500 includes a nitride crystal layer on the silicon substrate 102, and the nitride crystal layer includes a reaction suppression layer 104, a stress generation layer 106, and an active layer 108. However, the stress generation layer 106 of the semiconductor substrate 500 is located in contact with the fifth crystal layer 106f whose lattice constant in the bulk crystal state is a5 and the active layer 108 side of the fifth crystal layer 106f, and in the bulk crystal state. And a sixth crystal layer 106g having a lattice constant of a6 (a5 ⁇ a6). Other configurations of the semiconductor substrate 500 are the same as those of the semiconductor substrate 100.
  • the fifth crystal layer 106f is made of, for example, Al y Ga 1-y N (0 ⁇ y ⁇ 1), and is typically an AlGaN layer.
  • the thickness of the fifth crystal layer 106f is arbitrary and may be 5 nm or less.
  • the sixth crystal layer 106g is made of, for example, Al y Ga 1-y N (0 ⁇ y ⁇ 1), and is typically an AlGaN layer.
  • the thickness of the sixth crystal layer 106g is arbitrary.
  • the sixth crystal layer 106g is ideally formed so that the crystal lattice is coherently continuous with the crystal lattice of the fifth crystal layer 106f at the heterojunction surface with the fifth crystal layer 106f.
  • the lattice constant a6 in the bulk state of the sixth crystal layer 106g is larger than the lattice constant a5 in the bulk state of the fifth crystal layer 106f, if the sixth crystal layer 106g is coherent with the fifth crystal layer 106f, The sixth crystal layer 106g accumulates compressive stress with respect to the fifth crystal layer 106f. Therefore, the compressive stress generated by the first crystal layer 106a and the second crystal layer 106b is superimposed on the compressive stress generated by the fifth crystal layer 106f and the sixth crystal layer 106g, and a large compressive stress is generated by the stress generating layer 106.
  • the heterointerface between the fifth crystal layer 106f and the sixth crystal layer 106g is coherently continuous means an ideal state, and actually, lattice relaxation due to defects or the like is also mixed. As in the case of the heterointerface between the first crystal layer 106a and the second crystal layer 106b, the coherently grown region is only dominant.
  • the fifth crystal layer 106f and the sixth crystal layer 106g are disposed on the substrate side from the two-layer stack 106c, but may be disposed on the active layer 108 side from the two-layer stack 106c.
  • the layer configurations described in Embodiments 2 to 5 can be arbitrarily combined as long as the combination does not contradict the gist of the invention.
  • the composition of each crystal layer and the distribution in the layers described in the first to fifth embodiments are arbitrary as long as the specified conditions are satisfied.
  • the composition distribution in the thickness direction in each crystal layer may be uniform or may be changed to graded.
  • the thickness of each crystal layer described in Embodiments 1 to 5 is arbitrary as long as the specified conditions are satisfied. Combinations of composition distribution and thickness in each crystal layer can be arbitrarily combined as long as the specified conditions are satisfied.
  • Each crystal layer described in the first to fifth embodiments can be formed by a general epitaxial growth method, for example, MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • Well-known materials, apparatuses, and conditions can be applied to manufacturing conditions such as source gas used in the MOCVD method, manufacturing apparatus, and film forming temperature.
  • the thickness t of the first crystal layer 106a is determined according to the equation shown in Equation 1, and the first crystal layer 106a can be formed with the determined thickness t.
  • the crystal lattice of the first crystal layer 106a is at the heterojunction surface between the lower crystal layer located closer to the silicon substrate 102 than the first crystal layer 106a and the first crystal layer 106a. It is preferable that the lattice relaxation is not performed coherently with respect to the crystal lattice of the lower crystal layer.
  • coherent lattice relaxation without being continuous does not mean that the lattice is ideally completely relaxed, but coherent regions and lattice relaxed regions are mixed at the interface. A state in which the lattice-relaxed region is dominant.
  • the lattice constant in the bulk crystal state of each crystal layer constituting the nitride crystal layer represented by Al x Ga 1-x N (0 ⁇ x ⁇ 1) is It can be adjusted by the Al composition ratio x. Further, coherent or non-coherent growth on the heterojunction surface can be adjusted by process conditions such as a growth temperature.
  • the characteristics of the present invention are grasped as the semiconductor substrates 100 to 500, but the characteristics of the present invention can also be grasped as an inspection method. That is, a silicon substrate 102 and a nitride crystal layer on the silicon substrate 102, and the nitride crystal layer suppresses a reaction between a silicon atom and a group III atom, and a compressive stress.
  • a stress generation layer 106 that generates an electronic device and an active layer 108 on which an electronic element is formed.
  • the reaction suppression layer 104, the stress generation layer 106, and the active layer 108 are formed from the side of the silicon substrate 102.
  • the X-ray peak half-value width in the reciprocal lattice coordinates of the crystals constituting the reaction suppression layer 104 is further set to 0.
  • it is in the range of 006 to 0.009rlu, it can be determined that the test is acceptable.
  • Example 1 A reaction suppression layer 104, an intermediate layer 110, a stress generation layer 106, an active layer 108, and a Schottky layer 112 were sequentially formed on a silicon substrate (size: diameter 150 mm) 102 by MOCVD.
  • An AlN layer having a thickness of 150 to 230 nm was formed as the reaction suppression layer 104, and an AlGaN layer having a thickness of 250 nm was formed as the intermediate layer 110.
  • An AlN layer having a thickness of 4.6 to 8.5 nm is formed as the first crystal layer 106a, an AlGaN layer having a thickness of 20 to 28 nm is formed as the second crystal layer 106b, and a two-layer stack including the AlN layer and the AlGaN layer is formed.
  • 106 c was repeated 60 to 120 times to form a stress generation layer 106.
  • a GaN layer having a thickness of 600 to 1200 nm was formed as the active layer 108, and an AlGaN layer having a thickness of 25 nm was formed as the Schottky layer 112.
  • the composition of each layer was changed by changing the ratio of the Al source gas to the Ga source gas.
  • the growth temperature was changed in the range of 1100 to 1175 ° C.
  • Table 1 shows the design thickness (unit: nm) of each crystal layer in each experimental example.
  • Table 2 shows the evaluation results of the semiconductor substrates of Experimental Examples 1 to 14 with respect to variations in total thickness, warpage, surface roughness, breakdown voltage, and sheet resistance.
  • the thickness was measured by ellipsometry, and the surface roughness was evaluated by RMS (roughness of root mean square) in an AFM (Atomic Force Microscope) 10 ⁇ m square field.
  • FIGS. 7 to 10 are graphs plotting variations in warpage, surface roughness, breakdown voltage, and sheet resistance with respect to the thickness of the first crystal layer 106a, respectively.
  • the thickness of the first crystal layer 106a is less than 20 nm, preferably 10 nm or less, more preferably 9 nm or less.
  • the breakdown voltage increases, that is, the withstand voltage improves as the thickness of the first crystal layer 106a increases. It was confirmed that a good withstand voltage of a breakdown voltage of 600 V or higher was realized in the range where the thickness of the first crystal layer 106a exceeded 5.0 nm.
  • the variation in the sheet resistance value increases when the thickness of the first crystal layer 106a is 5.0 nm or less.
  • Example 2 On the silicon substrate 102, the reaction suppression layer 104, the intermediate layer 110, the stress generation layer 106, the active layer 108, and the Schottky layer 112 were sequentially formed by the MOCVD method. Before the formation of the reaction suppression layer 104, the surface of the silicon substrate 102 was treated with ammonia or an Al source gas, and an AlN layer having a thickness of 150 nm was formed as the reaction suppression layer 104. An AlGaN layer having a thickness of 250 nm was formed as the intermediate layer 110.
  • An AlN layer having a thickness of 7 nm is formed as the first crystal layer 106a, an AlGaN layer having a thickness of 28 nm is formed as the second crystal layer 106b, and a two-layer stack 106c composed of the AlN layer and the AlGaN layer is repeatedly stacked 84 times.
  • the stress generation layer 106 was obtained.
  • a GaN layer having a thickness of 1500 nm was formed as the active layer 108, and an AlGaN layer having a thickness of 25 nm was formed as the Schottky layer 112.
  • the composition of each layer was changed by changing the ratio of the Al source gas to the Ga source gas.
  • the growth temperature was varied in the range of 1130 to 1260 ° C.
  • FIG. 11 is an AFM image when the surface of the reaction suppression layer 104 at the stage where the reaction suppression layer 104 is formed is observed with an AFM (Atomic Force Microscope).
  • the part that looks black (dark) is a hole.
  • the size (area) of the hole is about 7 ⁇ 10 ⁇ 12 cm 2 or more.
  • FIG. 12 is a graph showing the state of warping when the pretreatment conditions before forming the reaction suppression layer 104 are changed.
  • the horizontal axis indicates the distance from the substrate center
  • the vertical axis indicates the surface position (height) corresponding to the distance from the substrate center.
  • the substrate has an upwardly convex or downwardly convex warp, and the height of the warp differs by changing the pretreatment conditions.
  • FIG. 13 is a graph showing the relationship between warpage and hole density
  • FIG. 14 is a graph showing the relationship between warpage and area ratio.
  • Warpage is small when the hole density is 1 ⁇ 10 8 holes / cm 2 or more and 1 ⁇ 10 9 holes / cm 2 or less, and the ratio of the hole area to the total area (area ratio) is 4% or less. Is small.
  • Example 3 Similar to Example 2, the reaction suppression layer 104, the intermediate layer 110, the stress generation layer 106, the active layer 108, and the Schottky layer 112 were formed on the silicon substrate 102.
  • FIG. 15 is a diagram showing the result of X-ray reciprocal mapping on the diffraction plane (-1-14) of the semiconductor substrate, and shows the peak on the X-ray reciprocal lattice plane of the reaction suppression layer 104.
  • FIG. The peak of the reaction suppression layer 104 is indicated by a black dot in the figure.
  • the values of Qz and Qx can be read from the position of the peak (black spot) corresponding to the reaction suppression layer 104.
  • Qz corresponds to the c-axis length
  • Qx corresponds to the a-axis length.
  • the amount of warpage of the substrate also changes (see FIG. 12).
  • the position of the peak top of the reaction suppression layer 104 in the line reciprocal lattice plane (Qx-Qz plane) moves.
  • FIG. 16 is a graph showing the relationship between warpage and Qx. It can be seen that the warpage increases as the value of Qx increases. It can be seen that when the Qx value of the AlN layer which is the reaction suppression layer 104 is more than ⁇ 0.6427 and less than ⁇ 0.63977, the value of warpage is within an appropriate range.
  • FIG. 17 is a graph showing the relationship between warpage and X-ray peak half width. It shows that the warp becomes smaller as the X-ray peak half width is smaller.
  • Example 4 The reaction suppression layer 104, the intermediate layer 110, and the stress generation layer 106 are formed on the silicon substrate 102 under the same conditions as in Example 1, and the depth profile of the carbon atom concentration is obtained using SIMS (Secondary Ion Mass Spectrometry). It was measured.
  • SIMS Single Ion Mass Spectrometry
  • FIG. 18 is a graph showing a depth profile of carbon atom concentration.
  • the composition ratio of Ga atoms and Al atoms is also shown.
  • a region with a high Al composition ratio corresponds to the first crystal layer 106a
  • a region with a high Ga composition ratio corresponds to the second crystal layer 106b.
  • the first crystal layer 106a having a high Al composition ratio has a low carbon concentration
  • the second crystal layer 106b having a high Ga composition ratio has a high carbon concentration.
  • the carbon concentration in the first crystal layer 106a is 2 ⁇ 10 18 cm ⁇ 3 or less, and at least part of the carbon concentration is 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the carbon concentration in the second crystal layer 106b is 1 It can be seen that ⁇ 10 18 cm ⁇ 3 or more, and at least a part thereof shows a value of 5 ⁇ 10 18 cm ⁇ 3 or more.
  • Example 5 The reaction suppression layer 104, the intermediate layer 110, and the stress generation layer 106 are formed on the silicon substrate 102 under the same conditions as in Experimental Example 3 of Example 1, and the carbon atom concentration is measured using SIMS (Secondary Ion Mass Spectrometry). The depth profile was measured.
  • the carbon concentration in the first crystal layer 106a does not have a region of 2 ⁇ 10 18 cm ⁇ 3 or less.
  • the warp amount is large as the characteristics of the semiconductor substrate, and the withstand voltage is 600 V Was less than. That is, it can be seen that when the carbon concentration in the first crystal layer 106a is 2 ⁇ 10 18 cm ⁇ 3 or less, the amount of warpage is small and an epi with sufficient withstand voltage can be obtained.
  • DESCRIPTION OF SYMBOLS 100 ... Semiconductor substrate, 102 ... Silicon substrate, 104 ... Reaction suppression layer, 106 ... Stress generation layer, 106a ... First crystal layer, 106b ... Second crystal layer, 106c ... Two-layer lamination, 106d ... Third crystal layer, 106e ... 4th crystal layer, 106f ... 5th crystal layer, 106g ... 6th crystal layer, 106n ... nth crystal layer, 108 ... active layer, 110 ... intermediate layer, 112 ... Schottky layer, 200 ... semiconductor substrate, 300 ... semiconductor Substrate, 400... Semiconductor substrate, 500... Semiconductor substrate.

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Abstract

　Ｓｉ基板上にエピタキシャル成長法を用いてＩＩＩ族窒化物半導体層を形成する場合において、当該ＩＩＩ族窒化物半導体層に要求される耐電圧等の特性を満足し、また、シート抵抗等物性値の面内均一性を確保しつつ、反り量が小さい半導体基板を提供する。シリコン基板上の窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、反応抑制層、応力発生層および活性層が、シリコン基板の側から、反応抑制層、応力発生層、活性層の順に配置され、応力発生層が、バルク結晶状態における格子定数がａ１である第１結晶層と、第１結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ２（ａ１＜ａ２）である第２結晶層と、を有する半導体基板を提供する。

Description

半導体基板および半導体基板の検査方法
　本発明は、半導体基板および半導体基板の検査方法に関する。
　Ｓｉ基板上にＩＩＩ族窒化物半導体を結晶成長する技術が検討されている。たとえば、特許文献１は、デバイス化の工程で発生する割れの抑制を目的として為されたＩＩＩ族窒化物エピタキシャル基板を開示する。当該ＩＩＩ族窒化物エピタキシャル基板は、Ｓｉ基板と、該Ｓｉ基板と接する初期層と、該初期層上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体と、を有し、前記第２層のＡｌ組成比が、前記基板から離れるほど漸減することを特徴としている。
　たとえば、特許文献２は、窒化物半導体層の割れ（クラック）や結晶欠陥、反りの発生を抑制し、かつ生産性の向上が可能な化合物半導体基板を開示する。当該化合物半導体基板は、結晶面方位が（１１１）面であるシリコン単結晶基板と、前記シリコン単結晶基板上に形成され、ＡｌｘＧａ１－ｘＮ単結晶（０＜ｘ≦１）で構成された第１バッファ層と、前記第１バッファ層上に形成され、厚さが２５０ｎｍ以上３５０ｎｍ以下のＡｌｙＧａ１－ｙＮ単結晶（０≦ｙ＜０．１）で構成された第１単層と、厚さが５．０ｎｍ以上２０ｎｍ以下のＡｌｚＧａ１－ｚＮ単結晶（０．９＜ｚ≦１）で構成された第２単層とが交互に複数積層された第２バッファ層と、前記第２バッファ層上に形成され、少なくとも１層以上の窒化物系半導体単結晶層を含む半導体素子形成領域と、を備える。
　たとえば、特許文献３は、ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる半導体電子デバイスを開示する。当該半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスであって、前記バッファ層は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層が積層された複合層を有する。
　非特許文献１～３には、Ｓｉ基板上にＡｌＮ層を形成する技術が記載されている。当該非特許文献１～３には、Ｓｉ基板上に形成したＡｌＮ層の表面を顕微観察した画像が開示されており、当該画像から、ＡｌＮ層には多数の穴が形成されていることが認められる。
　非特許文献４には、「ＧａＮとＡｌＮを交互に積層させてＧａＮの上のＡｌＮは緩和させ，ＡｌＮの上のＧａＮには圧縮応力が残るような成長が可能であればＧａＮ／ＡｌＮのヒズミ周期構造（Ｓｔｒａｉｎｅｄ　Ｌａｙｅｒ　Ｓｕｐｅｒ－ｌａｔｔｉｃｅと呼称される。以下ＳＬＳ）を用いて膜全体に圧縮応力を持たせることが可能と予想される。ＳＬＳ以外にも上に積層させる膜ほど格子定数が広がるような組み合わせにしても圧縮応力を加えることが可能と思われる。」との記載がある。
特開２０１３－０２１１２４号公報 特開２０１０－２３２３２２号公報 特開２００８－１７１８４３号公報
Y. Ohba. R. Sato, J. Crystal Growth 221, 258 (2000). G. Sarusi et al., J. Electron. Mater. 35, L15 (2006). M. Tungare et al., J. Appl. Phys. 113, 163108 (2013). K. Matsumoto et al., J. Vac. Soc. Jpn. 54, 6 (2011), p376-380.
　Ｓｉ基板上にＩＩＩ族窒化物半導体層を形成する場合、ＳｉとＩＩＩ族窒化物半導体結晶との熱膨張係数の違いに起因して、基板の反りやＩＩＩ族窒化物半導体層の割れ（クラック）が発生する。このため、前記した特許文献および非特許文献に記載されているように、内部圧縮応力を発生する層（応力発生層）を形成し、当該圧縮応力と熱膨張係数の相違に起因して窒化物結晶層に発生する引張応力とが均衡され、室温に戻った状態での半導体基板の反りを抑え、ＩＩＩ族窒化物半導体層の割れを防止するようにしている。
　しかし、応力発生層を用いた半導体基板の反り抑制においては、基板温度が室温に戻った状態での反りが小さくなるよう設計することから、基板が高温状態にあるエピタキシャル成長中は、基板に反りが生じている。基板が反った状態では、ミクロな成長条件を基板表面の全域に渡って均一に制御することは困難であり、また、ミクロな成長条件は結晶品質およびシート抵抗等の特性に大きく影響することから、室温における基板の反りを低減するとともに、結晶品質等の特性を基板面内の全域に渡って均一に維持することは困難である。特に、６インチ等大きなＳｉ基板を用いる場合、エピタキシャル成長中の反り量も大きくなるため、室温に戻したときの反り量を低く抑え、かつ、結晶品質等の均一性を維持することは、より困難になる。
　また、Ｓｉ基板上にＩＩＩ族窒化物半導体層を形成する場合、Ｓｉ基板を構成するＳｉ原子とＩＩＩ族原子に含まれるＧａ原子との反応を抑制する目的で、Ｓｉ基板と応力発生層との間に反応抑制層が配置される。しかし、当該反応抑制層は、Ｓｉ原子とＧａ原子との反応を抑制する機能を有する他、Ｓｉ基板との界面の状態に応じて基板の反りに大きく影響することを本発明者らは実験検討により把握している。よって、Ｓｉ基板表面の効率的な保護とともに基板の反りを適正に抑制するには、適切な反応抑制層の成長制御が必要である。
　本発明の目的は、Ｓｉ基板上にエピタキシャル成長法を用いてＩＩＩ族窒化物半導体層を形成する場合において、当該ＩＩＩ族窒化物半導体層に要求される耐電圧等の特性を満足し、また、シート抵抗等物性値の面内均一性を確保しつつ、反り量が小さい半導体基板を提供することにある。特に、６インチ以上の大きなＳｉ基板を用いた場合であっても、上記した要求特性および面内均一性が確保され、かつ反り量が小さい半導体基板を提供することにある。さらに本発明の目的は、Ｓｉ基板の表面を効率的に保護しつつ、上記した要求特性、面内均一性の確保および反りの抑制が可能な半導体基板を提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有する半導体基板であって、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置され、前記応力発生層が、バルク結晶状態における格子定数がａ１である第１結晶層と、前記第１結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ２（ａ１＜ａ２）である第２結晶層と、を有する半導体基板を提供する。
　前記第１結晶層が、２×１０１８ｃｍ－３以下の炭素原子を含む部分を有してもよく、さらに、前記第１結晶層が、１×１０１８ｃｍ－３以下の炭素原子を含む部分を有してもよい。前記第１結晶層の厚さが、５．０ｎｍを超え２０ｎｍ未満である場合、前記第１結晶層は、５×１０１８ｃｍ－３以下の炭素原子を含む部分を有してもよい。前記第２結晶層が、１×１０１８ｃｍ－３以上の炭素原子を含む部分を有してもよく、さらに、前記第２結晶層が、５×１０１８ｃｍ－３以上の炭素原子を含む部分を有してもよい。
　前記第１結晶層の厚さが、５．０ｎｍを超え２０ｎｍ未満であることが好ましく、この場合、前記第２結晶層の厚さが、１０ｎｍ以上３００ｎｍ以下であることが好ましい。第２結晶層の厚さが３００ｎｍを超えると、半導体基板が上凸に反る傾向が強くなるため、第２結晶層の厚さは、３００ｎｍ以下であることが好ましいが、より好ましくは２００ｎｍ以下、さらに好ましくは１００ｎｍであることが好ましい。なお、前記第１結晶層の厚さは、５．０ｎｍを超え１０ｎｍ未満であることがより好ましく、６．０ｎｍを超え１０ｎｍ未満であることがさらに好ましく、６．０ｎｍを超え９ｎｍ未満であることが特に好ましい。
　前記反応抑制層の前記応力発生層の側の面に、１×１０８個／ｃｍ２以上かつ１×１０９個／ｃｍ２以下の密度で、７×１０－１２ｃｍ２以上の面積の穴を有してもよく、この場合、前記反応抑制層に有する前記穴の面積の全面積に対する比が４％以下であることが好ましい。
　前記窒化物結晶層のＸ線逆格子マッピングによる前記反応抑制層の回折面（－１－１４）におけるＱｘ値が、－０．６４２７を超え、－０．６３９７７未満とすることができ、この場合、前記反応抑制層を構成する結晶の逆格子座標におけるＸ線ピーク半値幅が、０．００６から０．００９ｒｌｕ（逆格子空間単位）の範囲とすることが好ましい。ここで、回折面（－１－１４）は、Ｘ線の回折面をミラー指数で表記したものであり、ミラー指数による面（ｈｋｌ）の表記におけるｈ＝－１、ｋ＝－１、ｌ＝４の場合をいう。なお指数－１は、１の上に横線を引いた記号（バー１）として表記される場合がある。
　前記第１結晶層が、ＡｌｘＧａ１－ｘＮ（０．９≦ｘ≦１）であり、前記第２結晶層が、ＡｌｙＧａ１－ｙＮ（０≦ｙ≦０．３）であってもよい。
　前記応力発生層が、前記第１結晶層および前記第２結晶層からなる二層積層を複数有するものであってもよい。前記応力発生層が、前記第２結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ３（ａ２＜ａ３）である第３結晶層、をさらに有してもよい。前記応力発生層が、前記第２結晶層より前記活性層の側に位置する第ｎ結晶層の活性層側に接して位置し、バルク結晶状態における格子定数ａ４が前記第ｎ結晶層の格子定数より大きい第４結晶層、をさらに有してもよい。前記応力発生層が、バルク結晶状態における格子定数がａ５である第５結晶層と、前記第５結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ６（ａ５＜ａ６）である第６結晶層と、をさらに有してもよい。
　前記窒化物結晶層が、前記反応抑制層と前記応力発生層との間に、前記反応抑制層に接して位置し、バルク結晶状態における格子定数が前記反応抑制層の格子定数より大きい中間層、をさらに有してもよい。前記窒化物結晶層の厚さが、５００ｎｍ以上１３０００ｎｍ以下であってもよい。前記応力発生層が、１×１０１９ｃｍ－３以上の炭素原子を含んでもよい。
　前記反応抑制層の厚さが、３０ｎｍ以上３００ｎｍ以下であり、前記シリコン基板の厚さが、４００μｍ以上であり、前記シリコン基板の直径が、１００ｍｍ以上、好ましくは１５０ｍｍ以上であってもよい。また、前記シリコン基板の直径が、２００ｍｍ以上であってもよい。前記活性層の表面が、鏡面であってもよい。
　本発明の第２の態様においては、シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有し、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置された半導体基板の検査方法であって、前記窒化物結晶層のＸ線逆格子マッピングによる前記反応抑制層のＱｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に合格と判定する半導体基板の検査方法を提供する。
　前記Ｑｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に加え、さらに、前記反応抑制層を構成する結晶の逆格子座標におけるＸ線ピーク半値幅が、０．００６から０．００９ｒｌｕの範囲である場合に合格と判定してもよい。
　本発明の第３の態様においては、シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有する半導体基板であって、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置され、前記応力発生層が、バルク結晶状態における格子定数がａ１であり、厚さが５．０ｎｍを超え２０ｎｍ未満である第１結晶層と、前記第１結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ２（ａ１＜ａ２）である第２結晶層と、を有する半導体基板を提供する。半導体基板は、上記の第１の様態と同様に、追加の構成を更に備えてもよい。
　本発明の第４の態様においては、シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有する半導体基板であって、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置され、前記反応抑制層の前記応力発生層の側の面に、１×１０８個／ｃｍ２以上かつ１×１０９個／ｃｍ２以下の密度で、７×１０－１２ｃｍ２以上の面積の穴を有する半導体基板を提供する。半導体基板は、上記の第１の様態と同様に、追加の構成を更に備えてもよい。
　本発明の第５の態様においては、シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有する半導体基板であって、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置され、前記窒化物結晶層のＸ線逆格子マッピングによる前記反応抑制層の回折面（－１－１４）におけるＱｘ値が、－０．６４２７を超え、－０．６３９７７未満である半導体基板を提供する。半導体基板は、上記の第１の様態と同様に、追加の構成を更に備えてもよい。
　本発明の第６の態様においては、シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有する半導体基板であって、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置され、前記応力発生層が、バルク結晶状態における格子定数がａ１である第１結晶層と、前記第１結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ２（ａ１＜ａ２）である第２結晶層と、を有し、前記第１結晶層が、２×１０１８ｃｍ－３以下の炭素原子を含む部分を有する半導体基板を提供する。半導体基板は、上記の第１の様態と同様に、追加の構成を更に備えてもよい。
（一般的開示）
　半導体基板は、シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有してよい。前記窒化物結晶層は、少なくとも、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層、圧縮応力を発生する応力発生層、および、電子素子が形成される活性層から選択された何れかの層を有してよい。一例では、前記窒化物結晶層は、前記反応抑制層、前記応力発生層、および、前記活性層の全てを有してよい。他の例では、前記窒化物結晶層は、前記反応抑制層および前記応力発生層を有してよい。他の例では、前記窒化物結晶層は、前記反応抑制層および前記活性層を有してよい。他の例では、前記窒化物結晶層は、前記応力発生層および前記応力発生層を有してよい。
　前記反応抑制層、前記応力発生層および前記活性層は、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置されてよい。前記応力発生層は、少なくとも、バルク結晶状態における格子定数がａ１である第１結晶層と、前記第１結晶層の活性層側に接して位置してよく、バルク結晶状態における格子定数がａ２（ａ１＜ａ２）である第２結晶層と、の何れかを有してよい。一例では、前記応力発生層は、前記第１結晶層および前記第２結晶層の両方を有してよい。
　前記第１結晶層が、２×１０１８ｃｍ－３以下の炭素原子を含む部分を有してよい。前記第１結晶層が、１×１０１８ｃｍ－３以下の炭素原子を含む部分を有してよい。前記第１結晶層の厚さが、５．０ｎｍを超え２０ｎｍ未満であってよい。前記第２結晶層の厚さが、１０ｎｍ以上３００ｎｍ以下であってよい。前記反応抑制層の前記応力発生層の側の面に、１×１０８個／ｃｍ２以上かつ１×１０９個／ｃｍ２以下の密度で、７×１０－１２ｃｍ２以上の面積の穴を有してよい。前記反応抑制層に有する前記穴の面積の全面積に対する比が４％以下であってよい。前記窒化物結晶層のＸ線逆格子マッピングによる前記反応抑制層の回折面（－１－１４）におけるＱｘ値が、－０．６４２７を超えてよく、－０．６３９７７未満であってよい。前記反応抑制層を構成する結晶の逆格子座標におけるＸ線ピーク半値幅が、０．００６から０．００９ｒｌｕ（逆格子空間単位）の範囲であってよい。前記第１結晶層が、５×１０１８ｃｍ－３以下の炭素原子を含む部分を有してよい。前記第２結晶層が、１×１０１８ｃｍ－３以上の炭素原子を含む部分を有してよい。前記第２結晶層が、５×１０１８ｃｍ－３以上の炭素原子を含む部分を有してよい。前記第１結晶層が、ＡｌｘＧａ１－ｘＮ（０．９≦ｘ≦１）であってよい。前記第２結晶層が、ＡｌｙＧａ１－ｙＮ（０≦ｙ≦０．３）であってよい。前記応力発生層が、前記第１結晶層および前記第２結晶層からなる二層積層を複数有してよい。前記応力発生層が、前記第２結晶層の活性層側に接して位置してよく、バルク結晶状態における格子定数がａ３（ａ２＜ａ３）である第３結晶層を有してよい。前記応力発生層が、前記第２結晶層より前記活性層の側に位置する第ｎ結晶層の活性層側に接して位置してよく、バルク結晶状態における格子定数ａ４が前記第ｎ結晶層の格子定数より大きい第４結晶層を有してよい。前記応力発生層が、少なくとも、バルク結晶状態における格子定数がａ５である第５結晶層と、前記第５結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ６（ａ５＜ａ６）である第６結晶層と、のいずれかを有してよい。一例では、前記応力発生層が、前記第５結晶層および前記第６結晶層の両方も有してよい。前記窒化物結晶層が、前記反応抑制層と前記応力発生層との間に、前記反応抑制層に接して位置してよく、バルク結晶状態における格子定数が前記反応抑制層の格子定数より大きい中間層、を有してよい。前記窒化物結晶層の厚さが、５００ｎｍ以上１３０００ｎｍ以下であってよい。前記応力発生層が、１×１０１９ｃｍ－３以上の炭素原子を含んでよい。前記反応抑制層の厚さが、３０ｎｍ以上３００ｎｍ以下であってよい。前記シリコン基板の厚さが、４００μｍ以上であってよい。前記シリコン基板の直径が、１００ｍｍ以上であってよい。前記活性層の表面が、鏡面であってよい。
　上記で述べた半導体基板の検査方法であって、前記窒化物結晶層のＸ線逆格子マッピングによる前記反応抑制層のＱｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に合格と判定してよい。前記Ｑｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に加え、さらに、前記反応抑制層を構成する結晶の逆格子座標におけるＸ線ピーク半値幅が、０．００６から０．００９ｒｌｕの範囲である場合に合格と判定してよい。
半導体基板１００の断面図である。 半導体基板１００の変更例を示した断面図である。 半導体基板２００の断面図である。 半導体基板３００の断面図である。 半導体基板４００の断面図である。 半導体基板５００の断面図である。 第１結晶層１０６ａの厚さに対する反り量をプロットしたグラフである。 第１結晶層１０６ａの厚さに対する表面粗さをプロットしたグラフである。 第１結晶層１０６ａの厚さに対する破壊電圧をプロットしたグラフである。 第１結晶層１０６ａの厚さに対するシート抵抗のばらつきをプロットしたグラフである。 反応抑制層１０４の表面を観察したときのＡＦＭ像である。 反りの様子を示したグラフである。 反りと穴密度の関係を示すグラフである。 反りと面積比の関係を示すグラフである。 回折面（－１－１４）におけるＸ線逆格子マッピングの結果を示す図である。 反りとＱｘの関係を示すグラフである。 反りとＸ線ピーク半値幅の関係を示すグラフである。 炭素原子の濃度をＳＩＭＳによる深さプロファイルとして示したグラフである。
（実施形態１）
　図１は、半導体基板１００の断面図である。半導体基板１００は、シリコン基板１０２と、シリコン基板１０２の上の窒化物結晶層とを有する。シリコン基板１０２は、窒化物結晶層を支持する支持基板である。支持基板としてシリコン基板１０２を用いることにより、材料価格を下げることができる。また、支持基板としてシリコン基板１０２を用いることにより、従来のシリコンプロセスで用いられている半導体製造装置を利用することができる。これにより、コスト競争力を高めることができる。さらに、支持基板としてシリコン基板１０２を用いることにより、直径１５０ｍｍ以上の大型の基板を安価にかつ工業的に利用することができるようになる。
　窒化物結晶層は、反応抑制層１０４と、応力発生層１０６と、活性層１０８と、を有し、反応抑制層１０４、応力発生層１０６および活性層１０８は、シリコン基板１０２の側から、反応抑制層１０４、応力発生層１０６、活性層１０８の順に配置されている。
　反応抑制層１０４は、シリコン原子とＩＩＩ族原子との反応を抑制するものであってもよい。すなわち、反応抑制層１０４により上層のＩＩＩ族窒化物半導体層に含まれるＧａとシリコン基板１０２に含まれるＳｉとの合金化を防止することができる。反応抑制層１０４として、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０＜ｘ１≦１）を挙げることができ、代表的にはＡｌＮ層を挙げることができる。反応抑制層１０４により、シリコン基板１０２の表面を保護し、窒化物結晶層の支持を確実にすることができる。また、反応抑制層１０４は、シリコン基板１０２上に形成される窒化物結晶層の初期核を形成する。
　本発明の半導体基板では、シリコン基板上の窒化物結晶層の最初の窒化物層が反応抑制層１０４であり、この反応抑制層１０４の結晶特性が、その後コヒーレントに成長する窒化物結晶層の結晶特性に大きく影響する。
　反応抑制層１０４の応力発生層１０６の側の面には、１×１０８個／ｃｍ２以上かつ１×１０９個／ｃｍ２以下の密度で、７×１０－１２ｃｍ２以上の面積の穴を有してもよい。反応抑制層１０４に穴が形成され得ることは、非特許文献１～３に記載の通りであり、シリコン基板１０２の表面処理や反応抑制層１０４の成膜条件によって、穴の面積や密度が変わり得る。しかしながら、本発明者らは、上記した穴の密度および面積の条件を満足する限りにおいて、シリコン基板１０２の表面を効果的に保護しつつ、半導体基板１００の反り量を小さく制御でき、かつ、適切な均一性が確保できることを見出したものである。なお、反応抑制層１０４に有する穴の面積の全面積に対する比は４％以下とすることができる。
　反応抑制層１０４は、窒化物結晶層の回折面（－１－１４）におけるＸ線逆格子マッピングによるＱｘ値が、－０．６４２７を超え－０．６３９７７未満であるものが好ましい。Ｑｘ値が上記数値範囲にある反応抑制層１０４とすることで、シリコン基板１０２の表面を効果的に保護しつつ、半導体基板１００の反り量を小さく制御でき、かつ、適切な均一性が確保できる。また、反応抑制層１０４を構成する結晶の逆格子座標におけるＸ線ピーク半値幅は、０．００６から０．００９ｒｌｕ（逆格子空間単位）の範囲であることが好ましい。Ｘ線ピーク半値幅が上記数値範囲にある反応抑制層１０４とすることで、同様の効果が得られる。
　応力発生層１０６は、第１結晶層１０６ａと第２結晶層１０６ｂからなる二層積層１０６ｃを含む。第１結晶層１０６ａは、２×１０１８ｃｍ－３以下の炭素原子を含む部分を有する。第１結晶層の炭素濃度を２×１０１８ｃｍ－３以下とすることで、第１結晶層１０６ａ自体の結晶性が向上し、耐電圧、シート抵抗等の電気的特性、音響特性等の機械的特性、不純物との反応等の化学的特性等、第１結晶層１０６ａの特性を向上できる。また、第１結晶層１０６ａの結晶性が向上することで、第１結晶層１０６ａの上に形成する上層、たとえば活性層１０８の結晶性が向上し、当該上層の電気的、機械的、化学的特性が向上する。当該上層が活性層１０８ある場合、活性層１０８の移動度を向上できる。つまり、基板の反りを低減しつつ、活性層１０８の耐圧、移動度等の特性を向上することができる。
　第１結晶層１０６ａは、１×１０１８ｃｍ－３以下の炭素原子を含む部分を有してもよい。この場合、第１結晶層１０６ａおよびその上層の結晶性または特性をより向上することができる。
　第１結晶層１０６ａは、バルク結晶状態における格子定数がａ１であり厚さが５．０ｎｍを超え２０ｎｍ未満であることが好ましい。第２結晶層１０６ｂは、第１結晶層１０６ａの活性層１０８側に接して位置しバルク結晶状態における格子定数がａ２（ａ１＜ａ２）であることが好ましい。
　第１結晶層１０６ａは、たとえばＡｌｘＧａ１－ｘＮ（０．９≦ｘ≦１）からなり、代表的にはＡｌＮ層である。第１結晶層１０６ａの厚さを５．０ｎｍを超えるものとすることで、応力発生層１０６の耐電圧を大きくすることができる。なお、第１結晶層１０６ａの厚さを大きくすると、膜の平坦性が損なわれる傾向にあるため、第１結晶層１０６ａの厚さは、５．０ｎｍを超え１０ｎｍ未満が好ましく、６．０ｎｍを超え１０ｎｍ未満がより好ましく、６．０ｎｍを超え９ｎｍ未満が特に好ましい。
　第２結晶層１０６ｂは、たとえばＡｌｙＧａ１－ｙＮ（０≦ｙ≦０．３）からなる。第２結晶層１０６ｂの厚さは、１０ｎｍ以上３００ｎｍ以下とすることができる。第２結晶層１０６ｂの厚さが３００ｎｍを超えると、半導体基板１００が上凸に反る傾向が強くなるため、第２結晶層１０６ｂの厚さは、３００ｎｍ以下であることが好ましい。第２結晶層１０６ｂの厚さは、より好ましくは２００ｎｍ以下、さらに好ましくは１００ｎｍである。第２結晶層１０６ｂは、第１結晶層１０６ａとのヘテロ接合面において、理想的には、結晶格子が第１結晶層１０６ａの結晶格子に対しコヒーレントに連続するよう形成される。前記したとおり、第２結晶層１０６ｂのバルク状態における格子定数ａ２は第１結晶層１０６ａのバルク状態における格子定数ａ１より大きいため、第２結晶層１０６ｂが第１結晶層１０６ａに対しコヒーレントであれば、第２結晶層１０６ｂには第１結晶層１０６ａに対する圧縮応力が蓄積される。これにより、応力発生層１０６に圧縮応力が生じる。
　第１結晶層１０６ａは、５×１０１８ｃｍ－３以下、好ましくは２×１０１８ｃｍ－３以下の炭素原子を含む部分を有してもよい。第１結晶層の炭素濃度を５×１０１８ｃｍ－３以下とすることで、第１結晶層１０６ａ自体の結晶性が向上し、耐電圧、シート抵抗等の電気的特性、音響特性等の機械的特性、不純物との反応等の化学的特性等、第１結晶層１０６ａの特性を向上できる。また、第１結晶層１０６ａの結晶性が向上することで、第１結晶層１０６ａの上に形成する上層、たとえば活性層１０８の結晶性が向上し、当該上層の電気的、機械的、化学的特性が向上する。当該上層が活性層１０８である場合、活性層１０８の移動度を向上できる。つまり、基板の反りを低減しつつ、活性層１０８の耐圧、移動度等の特性を向上することができる。
　第２結晶層１０６ｂは、１×１０１８ｃｍ－３以上の炭素原子を含む部分を有してもよい。第２結晶層１０６ｂが１×１０１８ｃｍ－３以上の炭素原子を含むことで、第２結晶層１０６ｂの耐電圧を向上し、ひいては応力発生層１０６の耐電圧を向上することができる。第２結晶層１０６ｂは５×１０１８ｃｍ－３以上の炭素原子を含む部分を有することがより好ましい。この場合、第２結晶層１０６ｂおよび応力発生層１０６の耐電圧をさらに向上することができる。
　一般に、窒化物層の耐電圧を向上させるために、炭素ドープによるｎ型不純物の補償が試みられる場合があるが、本発明者らが検討した結果、炭素ドープによって必ずしも十分な耐電圧が得られるわけではなく、逆に第１結晶層１０６ａの炭素ドープ量を低減させることで、十分な耐電圧を得ることが分かった。第１結晶層１０６ａの炭素ドープ量を減らすことで十分な耐電圧を得られたメカニズムについての詳細は不明であるが、炭素ドープによる補償効果よりも、第１結晶層１０６ａの結晶性の向上による抵抗率向上効果のほうが、６００Ｖという高電圧領域では結果的に効果が高いと推察している。
　なお、第１結晶層１０６ａと第２結晶層１０６ｂのヘテロ界面は、理想的なコヒーレント界面ではなく、実際には一部に欠陥を有し、当該欠陥部分で格子緩和されるような界面であると考えられる。現実のヘテロ界面には、コヒーレントに成長された部分と欠陥により格子緩和された部分が混在すると考えられ、第１結晶層１０６ａと第２結晶層１０６ｂとのヘテロ界面においては、コヒーレントな部分が支配的になっていると思われる。
　応力発生層１０６が圧縮応力を発生することで、当該圧縮応力と、熱膨張係数の相違に起因して窒化物結晶層に発生する引張応力とが均衡され、半導体基板１００の反りを低減することができる。また、第１結晶層１０６ａの厚さを５．０ｎｍを超え２０ｎｍ未満とすることで、耐電圧を高め、シート抵抗等の物性値の面内バラツキを低く抑えることができる。すなわち、シリコン基板１０２の上に形成する窒化物結晶層の均一性を高めることができる。
　第１結晶層と第２結晶層は、コヒーレントに連続するよう形成されるが、結晶の格子定数は互いに異なる値をもつ。このように格子定数が異なる場合、格子定数差が大きくなり、膜厚が大きくなる場合、成長するに従い膜内に応力歪が蓄積され、成長膜厚が臨界膜厚を超えると、歪の緩和のために多数の欠陥が発生する場合がある。多数の欠陥が発生した後に成長を続けると、コヒーレントな成長は望めず、３次元成長し、最終的には鏡面ではなく、白濁した半導体基板が得られることになる。
　上記のような成長上の問題点があるため、第１結晶層１０６ａおよび第２結晶層１０６ｂのようなヘテロな積層構造の場合、第１結晶層１０６ａを５ｎｍ以上にすると、良好な特性を得ることは困難である。本発明においても、第１結晶層１０６ａの厚さを大きくすると膜の平坦性が損なわれる傾向があるが、適宜成長条件等を調整することにより、窒化物結晶層もしくは半導体基板の表面（活性層１０８の表面）が鏡面となる。例えば、成長炉のヒーター異常で成長温度が９００℃以下となったときには、窒化物結晶層が３次元成長し、半導体基板が白濁し、表面が鏡面ではなくなった。この表面が鏡面でない半導体基板ではシート抵抗が極めて大きく、デバイスとしては動作しなかった。
　窒化物結晶層（たとえば応力発生層１０６）の厚みに関しては、一般的に厚くするほど抵抗が高くなる、すなわち耐電圧が高くなることが期待される。本発明においては、第１結晶層１０６ａが５ｎｍ以上であり、かつ、表面が鏡面である基板を用いた場合、耐電圧については維持したまま、反りの改善とともに、意外なことに、移動度の均一性が向上するという効果が得られた。ここで「表面が鏡面である」とは、通常の蛍光灯照明下（１０００～５０００ルクス）で、白濁のないことを言う。これら、互いに無関係と思える特性パラメーターが、バランスよく向上するメカニズムについては不明であるが、発明者らは成長過程での反りの状態が影響していると推測している。
　活性層１０８は、たとえばＡｌｘ４Ｇａ１－ｘ４Ｎ（０≦ｘ４＜１）からなり、代表的にはＧａＮ層である。活性層１０８は、ＡｌＩｎＧａＮ層であってもよい。活性層１０８は、後に電子素子が形成される層である。活性層１０８は、２層に分けることができ、上層は炭素原子等の不純物濃度を極力少なくした高純度層とし、下層は炭素原子を含む層とすることができる。下層に炭素原子を含むことで耐電圧を高めることができ、上層の純度を高めることで不純物原子によるキャリアの散乱を少なくし、移動度を高めることができる。
　窒化物結晶層の厚さは、５００ｎｍ以上１３０００ｎｍ以下とすることが好ましい。窒化物結晶層の厚さを当該範囲とすることで、半導体基板１００の反り量を小さくすることができる。シリコン基板１０２の厚さが４００μｍ以上であり、シリコン基板１０２の直径が１００ｍｍ以上である場合、反応抑制層１０４の厚さは、３０ｎｍ以上３００ｎｍ以下とすることが好ましい。シリコン基板１０２および反応抑制層１０４を当該範囲とすることで、半導体基板１００の反り量を小さくすることができる。
　上記した窒化物結晶層は、シリコン基板１０２より熱膨張係数が大きく、エピタキシャル成長時の高い温度から室温にまで温度が下がると、窒化物結晶層はシリコン基板１０２より大きく収縮し、その結果、窒化物結晶層に引張応力を生じる。しかし、本実施形態の半導体基板１００では、応力発生層１０６により圧縮応力が発生されるので、当該圧縮応力を窒化物結晶層の降温による引張応力と均衡させ、半導体基板１００の反りを抑制できる。また、本実施形態の半導体基板１００では、第１結晶層１０６ａの厚さが５．０ｎｍを超えるので、耐電圧を高くすることができ、シート抵抗等の膜物性の面内均一性を高めることができる。
　なお、応力発生層１０６に第１結晶層１０６ａおよび第２結晶層１０６ｂからなる二層積層１０６ｃを含む限り、応力発生層１０６のその他の層構成は任意である。たとえば、応力発生層１０６を構成する結晶層が深さ方向に組成が連続的に変化する、いわゆるグレーティッド型の結晶層であってもよい。この場合、表面に近づくに従いＧａ組成比が上がるように構成されてもよい。ただし、二層積層１０６ｃが生じる圧縮応力を相殺または減殺するような層構成は好ましくない。
　反応抑制層１０４と応力発生層１０６との間、あるいは応力発生層１０６と活性層１０８との間、活性層１０８の上層には、任意の層が配置され得る。たとえば図２に示すように、反応抑制層１０４と応力発生層１０６との間に中間層１１０を形成しても良く、活性層１０８の上層にショットキ層１１２を形成してもよい。
　中間層１１０は、反応抑制層１０４と応力発生層１０６との間に反応抑制層１０４に接して位置し、バルク結晶状態における格子定数が反応抑制層１０４の格子定数より大きい層である。中間層１１０は、たとえばＡｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２＜１）からなる。中間層１１０は、反応抑制層１０４とのヘテロ接合面において、理想的には、結晶格子が反応抑制層１０４の結晶格子に対しコヒーレントに連続しているように形成できる。これにより、中間層１１０は、反応抑制層１０４との格子定数差に起因して圧縮応力を発生する。また、中間層１１０は、反応抑制層１０４で形成した初期核を拡大し、上層に形成する応力発生層１０６の下地面を形成する。
　なお、中間層１１０と反応抑制層１０４のヘテロ界面がコヒーレントに連続しているというのは、あくまでも理想的な状態をいうのであり、実際には欠陥等による格子緩和も混在しており、コヒーレント成長された領域が支配的であるに過ぎないことは、第１結晶層１０６ａおよび第２結晶層１０６ｂのヘテロ界面における場合と同様である。
　ショットキ層１１２は、たとえばＡｌｘ５Ｇａ１－ｘ５Ｎ（０＜ｘ５＜１）である。活性層１０８およびショットキ層１１２のヘテロ界面には２次元電子ガス（２ＤＥＧ）が生成され、トランジスタのチャネル層として機能させることができる。ショットキ層１１２は、形成するトランジスタの構造に応じて適宜変更することが可能である。
（実施形態２）
　図３は、半導体基板２００の断面図である。半導体基板２００は、半導体基板１００と同様に、シリコン基板１０２の上に窒化物結晶層を有し、窒化物結晶層には、反応抑制層１０４、応力発生層１０６および活性層１０８を有する。ただし、半導体基板２００の応力発生層１０６には二層積層１０６ｃを複数有する。半導体基板２００のその他の構成は、半導体基板１００と同様である。
　複数の二層積層１０６ｃは、多数の二層積層１０６ｃが繰り返し積層された多層積層構造、いわゆる超格子構造を構成してもよい。二層積層１０６ｃの繰り返し数は、たとえば２～５００とすることができる。二層積層１０６ｃを多数積層することにより、応力発生層１０６が発生する圧縮応力を大きくすることができる。また、二層積層１０６ｃの積層数により応力発生層１０６が発生する圧縮応力の大きさを容易に制御することができる。さらに、二層積層１０６ｃを多数積層することで、第１結晶層１０６ａによる耐電圧の向上をより高めることができる。
（実施形態３）
　図４は、半導体基板３００の断面図である。半導体基板３００は、半導体基板１００と同様に、シリコン基板１０２の上に窒化物結晶層を有し、窒化物結晶層には、反応抑制層１０４、応力発生層１０６および活性層１０８を有する。ただし、半導体基板３００の応力発生層１０６には、第２結晶層１０６ｂの活性層１０８側に接して位置し、バルク結晶状態における格子定数がａ３（ａ２＜ａ３）である第３結晶層１０６ｄをさらに有する。半導体基板３００のその他の構成は、半導体基板１００と同様である。
　第３結晶層１０６ｄは、たとえばＡｌｙＧａ１－ｙＮ（０≦ｙ＜１）からなり、代表的にはＡｌＧａＮ層である。第３結晶層１０６ｄの厚さは任意である。第３結晶層１０６ｄは、第２結晶層１０６ｂとのヘテロ接合面において、理想的には、結晶格子が第２結晶層１０６ｂの結晶格子に対しコヒーレントに連続するよう形成される。第３結晶層１０６ｄのバルク状態における格子定数ａ３は第２結晶層１０６ｂのバルク状態における格子定数ａ２より大きいため、第３結晶層１０６ｄには第２結晶層１０６ｂに対する圧縮応力が蓄積される。したがって、第１結晶層１０６ａおよび第２結晶層１０６ｂにより発生される圧縮応力に、第３結晶層１０６ｄおよび第２結晶層１０６ｂによる圧縮応力が重畳され、応力発生層１０６により大きな圧縮応力が生じる。
　なお、第３結晶層１０６ｄと第２結晶層１０６ｂのヘテロ界面がコヒーレントに連続しているというのは、あくまでも理想的な状態をいうのであり、実際には欠陥等による格子緩和も混在しており、コヒーレント成長された領域が支配的であるに過ぎないことは、第１結晶層１０６ａおよび第２結晶層１０６ｂのヘテロ界面における場合と同様である。
（実施形態４）
　図５は、半導体基板４００の断面図である。半導体基板４００は、半導体基板１００と同様に、シリコン基板１０２の上に窒化物結晶層を有し、窒化物結晶層には、反応抑制層１０４、応力発生層１０６および活性層１０８を有する。ただし、半導体基板４００の応力発生層１０６には、第２結晶層１０６ｂより活性層１０８の側に位置する第ｎ結晶層１０６ｎの活性層１０８側に接して位置し、バルク結晶状態における格子定数ａ４が第ｎ結晶層１０６ｎの格子定数より大きい第４結晶層１０６ｅをさらに有する。半導体基板４００のその他の構成は、半導体基板１００と同様である。第ｎ結晶層１０６ｎが半導体基板３００における第３結晶層１０６ｄである場合、第１結晶層１０６ａ、第２結晶層１０６ｂ、第３結晶層１０６ｄおよび第４結晶層１０６ｅが順次積層され、第１結晶層１０６ａから第４結晶層１０６ｅに進むに従いバルク結晶状態における格子定数が大きくなる構成となる。
　第４結晶層１０６ｅは、たとえばＡｌｙＧａ１－ｙＮ（０≦ｙ＜１）からなり、代表的にはＡｌＧａＮ層である。第４結晶層１０６ｅの厚さは任意である。第４結晶層１０６ｅは、第ｎ結晶層１０６ｎとのヘテロ接合面において、理想的には、結晶格子が第ｎ結晶層１０６ｎの結晶格子に対しコヒーレントに連続するよう形成される。第４結晶層１０６ｅのバルク状態における格子定数は第ｎ結晶層１０６ｎのバルク状態における格子定数より大きいため、第４結晶層１０６ｅには第ｎ結晶層１０６ｎに対する圧縮応力が蓄積される。したがって、第１結晶層１０６ａおよび第２結晶層１０６ｂにより発生される圧縮応力に、第４結晶層１０６ｅおよび第ｎ結晶層１０６ｎによる圧縮応力が重畳され、応力発生層１０６により大きな圧縮応力が生じる。
　なお、第４結晶層１０６ｅと第ｎ結晶層１０６ｎのヘテロ界面がコヒーレントに連続しているというのは、あくまでも理想的な状態をいうのであり、実際には欠陥等による格子緩和も混在しており、コヒーレント成長された領域が支配的であるに過ぎないことは、第１結晶層１０６ａおよび第２結晶層１０６ｂのヘテロ界面における場合と同様である。
（実施形態５）
　図６は、半導体基板５００の断面図である。半導体基板５００は、半導体基板１００と同様に、シリコン基板１０２の上に窒化物結晶層を有し、窒化物結晶層には、反応抑制層１０４、応力発生層１０６および活性層１０８を有する。ただし、半導体基板５００の応力発生層１０６には、バルク結晶状態における格子定数がａ５である第５結晶層１０６ｆと、第５結晶層１０６ｆの活性層１０８側に接して位置し、バルク結晶状態における格子定数がａ６（ａ５＜ａ６）である第６結晶層１０６ｇと、をさらに有する。半導体基板５００のその他の構成は、半導体基板１００と同様である。
　第５結晶層１０６ｆは、たとえばＡｌｙＧａ１－ｙＮ（０＜ｙ≦１）からなり、代表的にはＡｌＧａＮ層である。第５結晶層１０６ｆの厚さは任意であり、５ｎｍ以下であってもよい。第６結晶層１０６ｇは、たとえばＡｌｙＧａ１－ｙＮ（０≦ｙ＜１）からなり、代表的にはＡｌＧａＮ層である。第６結晶層１０６ｇの厚さは任意である。第６結晶層１０６ｇは、第５結晶層１０６ｆとのヘテロ接合面において、理想的には、結晶格子が第５結晶層１０６ｆの結晶格子に対しコヒーレントに連続するよう形成される。前記したとおり、第６結晶層１０６ｇのバルク状態における格子定数ａ６は第５結晶層１０６ｆのバルク状態における格子定数ａ５より大きいため、第６結晶層１０６ｇが第５結晶層１０６ｆに対しコヒーレントであれば、第６結晶層１０６ｇには第５結晶層１０６ｆに対する圧縮応力が蓄積される。したがって、第１結晶層１０６ａおよび第２結晶層１０６ｂにより発生される圧縮応力に、第５結晶層１０６ｆおよび第６結晶層１０６ｇによる圧縮応力が重畳され、応力発生層１０６により大きな圧縮応力が生じる。
　なお、第５結晶層１０６ｆと第６結晶層１０６ｇのヘテロ界面がコヒーレントに連続しているというのは、あくまでも理想的な状態をいうのであり、実際には欠陥等による格子緩和も混在しており、コヒーレント成長された領域が支配的であるに過ぎないことは、第１結晶層１０６ａおよび第２結晶層１０６ｂのヘテロ界面における場合と同様である。また、図６においては、第５結晶層１０６ｆおよび第６結晶層１０６ｇが、二層積層１０６ｃより基板側に配置されているが、二層積層１０６ｃより活性層１０８側に配置されてもよい。
　以上実施形態２～５で説明した各層構成は、その組み合わせが発明の趣旨と矛盾しない限り、任意に組み合わせることが可能である。また、実施形態１～５で説明した各結晶層の組成および層内での分布は、明示した条件を満たす限り任意である。たとえば、各結晶層における厚さ方向の組成分布が、均一であってもよく、グレーティッドに変化しているものであってもよい。また、実施形態１～５で説明した各結晶層の厚さは、明示した条件を満たす限り任意である。各結晶層における組成分布および厚さの組み合わせも、明示した条件を満たす限り任意に組み合わせることができる。
　実施形態１～５で説明した各結晶層は、一般的なエピタキシャル成長法、たとえばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成することができる。ＭＯＣＶＤ法に用いる原料ガス、製造装置、製膜温度等の製造条件についても周知の材料、装置、条件を適用できる。ただし、半導体基板１００～５００の製造方法において、第１結晶層１０６ａの厚さｔを数１に示す式に従い決定し、決定した厚さｔで第１結晶層１０６ａを形成することができる。
　（数１）ｔ＝０．０００５０×Ｔ＋３．５（ｎｍ）
　ただし、Ｔは、窒化物結晶層の合計厚さである。
　当該方法によれば、反りが小さく、かつ、耐電圧が大きい半導体基板１００等を製造することができる。
　上記した実施形態１～５において、第１結晶層１０６ａよりシリコン基板１０２の側に位置する下層結晶層と、第１結晶層１０６ａとのヘテロ接合面では、第１結晶層１０６ａの結晶格子が、下層結晶層の結晶格子に対しコヒーレントに連続せず格子緩和していることが好ましい。ここで、コヒーレントに連続せず格子緩和しているとは、理想的に完全に格子緩和していることをいうのではなく、界面においてコヒーレントな領域と格子緩和している領域が混在する中、格子緩和している領域が支配的である状態をいう。
　また、上記した実施形態１～５において、例えば、ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）で表される窒化物結晶層を構成する各結晶層のバルク結晶状態における格子定数は、Ａｌ組成比ｘで調整可能である。また、ヘテロ接合面におけるコヒーレントあるいは非コヒーレントな成長は、成長温度等プロセス条件により調整できる。
（実施形態６）
　実施形態１～５では、半導体基板１００～５００として本発明の特徴を把握したが、本発明の特徴は、検査方法として把握することも可能である。すなわち、シリコン基板１０２と、シリコン基板１０２の上の窒化物結晶層と、を有し、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層１０４と、圧縮応力を発生する応力発生層１０６と、電子素子が形成される活性層１０８と、を有し、反応抑制層１０４、応力発生層１０６および活性層１０８が、シリコン基板１０２の側から、反応抑制層１０４、応力発生層１０６、活性層１０８の順に配置された半導体基板の検査方法であって、窒化物結晶層の回折面（－１－１４）におけるＸ線逆格子マッピングによる反応抑制層１０４のＱｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に合格と判定する半導体基板の検査方法として把握することができる。
　この場合、前記Ｑｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に加え、さらに、反応抑制層１０４を構成する結晶の逆格子座標におけるＸ線ピーク半値幅が、０．００６から０．００９ｒｌｕの範囲である場合に合格と判定することができる。
（実施例１）
　シリコン基板（大きさ：直径１５０ｍｍ）１０２上に、反応抑制層１０４、中間層１１０、応力発生層１０６、活性層１０８およびショットキ層１１２を、順次、ＭＯＣＶＤ法により形成した。反応抑制層１０４としてＡｌＮ層を１５０～２３０ｎｍの厚さで形成し、中間層１１０としてＡｌＧａＮ層を２５０ｎｍの厚さで形成した。第１結晶層１０６ａとして４．６～８．５ｎｍの厚さのＡｌＮ層を、第２結晶層１０６ｂとして２０～２８ｎｍの厚さのＡｌＧａＮ層を形成し、ＡｌＮ層およびＡｌＧａＮ層からなる二層積層１０６ｃを６０～１２０回繰り返して積層し、応力発生層１０６とした。活性層１０８として６００～１２００ｎｍの厚さのＧａＮ層を形成し、ショットキ層１１２として２５ｎｍ厚さのＡｌＧａＮ層を形成した。各層の組成は、Ａｌ源ガスとＧａ源ガスの比を変えることで変化させた。成長温度は１１００～１１７５℃の範囲で変化させた。
　上記のようにして実験例１～８の半導体基板を作成した。各実験例における各結晶層の設計厚さ（単位：ｎｍ）は表１のとおりである。
Figure JPOXMLDOC01-appb-T000001
　表２は実験例１～１４の半導体基板を、合計厚さ、反り量、表面粗さ、破壊電圧、シート抵抗のばらつきについて評価した結果を示す。厚さはエリプソメトリ法により測定し、表面粗さはＡＦＭ（Atomic Force Microscope）の１０μｍ四方視野におけるＲＭＳ（roughness of root mean square）で評価した。
Figure JPOXMLDOC01-appb-T000002
　反応抑制層１０４、中間層１１０、応力発生層１０６、活性層１０８およびショットキ層１１２の合計厚さは、２７７９～５６９２ｎｍの範囲であり、設計厚さとほぼ一致した。図７から図１０は、それぞれ、第１結晶層１０６ａの厚さに対する反り量、表面粗さ、破壊電圧、シート抵抗のばらつきをプロットしたグラフである。
　図７のグラフから、第１結晶層１０６ａの厚さが５．０ｎｍ以下の場合反り量は大きく、あるいは反り量はマイナス側に大きく、第１結晶層１０６ａの厚さが５．０ｎｍを超えると反り量は小さくなることがわかる。５．０ｎｍを超えた場合の反り量には、第１結晶層１０６ａの厚さに対する明確な依存性は確認できない。図８のグラフから第１結晶層１０６ａの厚さが大きくなると表面粗さが大きくなる傾向が確認できる。このため、本発明においては、第１結晶層１０６ａの厚さは２０ｎｍ未満、好ましくは１０ｎｍ以下、より好ましくは９ｎｍ以下としている。
　図９のグラフから、第１結晶層１０６ａの厚さが大きくなるに従い破壊電圧が大きくなる、つまり耐電圧が向上することがわかる。第１結晶層１０６ａの厚さが５．０ｎｍを超える範囲で破壊電圧６００Ｖ以上の良好な耐電圧が実現できていることが確認された。
　図１０のグラフから、第１結晶層１０６ａの厚さが５．０ｎｍ以下になると、シート抵抗値のばらつきが大きくなることがわかる。これは第１結晶層１０６ａが５．０ｎｍ以下の領域において均一性が低下していることを示しており、本発明の範囲つまり、第１結晶層１０６ａの厚さが５．０ｎｍを超え２０ｎｍ未満の範囲では、シート抵抗に代表される物性値の均一性が良好であることを示している。
　なお、照度２０００ｌｕｘの蛍光灯照明下で実験例１～８の半導体基板を肉眼で確認したところ、いずれも半導体基板表面は白濁がなく、鏡面であった。
（実施例２）
　シリコン基板１０２上に、反応抑制層１０４、中間層１１０、応力発生層１０６、活性層１０８およびショットキ層１１２を、順次、ＭＯＣＶＤ法により形成した。反応抑制層１０４の形成前にシリコン基板１０２の表面をアンモニアまたはＡｌ源ガスで処理し、反応抑制層１０４としてＡｌＮ層を１５０ｎｍの厚さで形成した。中間層１１０としてＡｌＧａＮ層を２５０ｎｍの厚さで形成した。第１結晶層１０６ａとして７ｎｍの厚さのＡｌＮ層を、第２結晶層１０６ｂとして２８ｎｍの厚さのＡｌＧａＮ層を形成し、ＡｌＮ層およびＡｌＧａＮ層からなる二層積層１０６ｃを８４回繰り返し積層して応力発生層１０６とした。活性層１０８として１５００ｎｍの厚さのＧａＮ層を形成し、ショットキ層１１２として２５ｎｍ厚さのＡｌＧａＮ層を形成した。各層の組成は、Ａｌ源ガスとＧａ源ガスの比を変えることで変化させた。成長温度は１１３０～１２６０℃の範囲で変化させた。
　図１１は、反応抑制層１０４を形成した段階における反応抑制層１０４の表面をＡＦＭ(Atomic Force Microscope)で観察したときのＡＦＭ像である。黒く（濃く）見える部分が穴である。穴の大きさ（面積）は７×１０－１２ｃｍ２程度かそれ以上である。
　図１２は、反応抑制層１０４を形成する前の前処理条件を変えた場合の反りの様子を示したグラフである。横軸は基板中心からの距離を示しており、縦軸は基板中心からの距離に応じた表面の位置（高さ）を示す。つまり、基板は上に凸または下に凸の反りを生じ、前処理の条件を変えることで、反りの高さが異なる。
　図１３は、反りと穴密度の関係を示すグラフであり、図１４は、反りと面積比の関係を示すグラフである。穴密度が１×１０８個／ｃｍ２以上かつ１×１０９個／ｃｍ２以下の場合に反りが小さく、穴の面積の全面積に対する比（面積比）が４％以下である場合に反りが小さいことがわかる。
（実施例３）
　実施例２と同様に、シリコン基板１０２上に、反応抑制層１０４、中間層１１０、応力発生層１０６、活性層１０８およびショットキ層１１２を作成した。
　図１５は、半導体基板の回折面（－１－１４）におけるＸ線逆格子マッピングの結果を示す図であり、反応抑制層１０４のＸ線逆格子平面におけるピークを示したものである。反応抑制層１０４のピークは図中黒点で示している。反応抑制層１０４に対応するピーク（黒点）の位置から、ＱｚおよびＱｘの値が読み取れる。なお、Ｑｚがｃ軸長に対応し、Ｑｘはａ軸長に対応する。本実施例３の半導体基板も実施例２と同様、反応抑制層１０４を形成する前の処理条件を変えると、基板の反り量が変化する（図１２参照）ところ、反りの値に応じてＸ線逆格子平面（Ｑｘ－Ｑｚ平面）における反応抑制層１０４のピークトップの位置が移動する。
　図１６は、反りとＱｘの関係を示すグラフである。Ｑｘの値が大きくなるほど反りが大きくなることがわかる。反応抑制層１０４であるＡｌＮ層のＱｘ値が－０．６４２７を超え－０．６３９７７未満である場合に反りの値が適切な範囲内にあることがわかる。
　図１７は、反りとＸ線ピーク半値幅の関係を示すグラフである。Ｘ線ピーク半値幅が小さいほど反りが小さくなることを示している。
（実施例４）
　実施例１と同様の条件で、シリコン基板１０２上に、反応抑制層１０４、中間層１１０および応力発生層１０６を形成し、ＳＩＭＳ（Secondary Ion Mass Spectrometry）を用いて炭素原子濃度の深さプロファイルを測定した。
　図１８は、炭素原子濃度の深さプロファイルを示したグラフである。同図においてＧａ原子とＡｌ原子の組成比も同時に示した。Ａｌ組成比が高い領域は第１結晶層１０６ａに該当し、Ｇａ組成比が高い領域は第２結晶層１０６ｂに該当する。同図から明らかに、Ａｌ組成比が高い第１結晶層１０６ａでは炭素濃度が低く、Ｇａ組成比が高い第２結晶層１０６ｂでは炭素濃度が高くなっている。第１結晶層１０６ａにおける炭素濃度は、２×１０１８ｃｍ－３以下、少なくともその一部で１×１０１８ｃｍ－３以下の値を示しており、第２結晶層１０６ｂにおける炭素濃度は、１×１０１８ｃｍ－３以上、少なくともその一部で５×１０１８ｃｍ－３以上の値を示していることがわかる。
（実施例５）
　実施例１の実験例３と同様の条件で、シリコン基板１０２上に、反応抑制層１０４、中間層１１０および応力発生層１０６を形成し、ＳＩＭＳ（Secondary Ion Mass Spectrometry）を用いて炭素原子濃度の深さプロファイルを測定した。
　第１結晶層１０６ａにおける炭素濃度は、２×１０１８ｃｍ－３以下の領域を持たないことがわかった。第１結晶層１０６ａにおける炭素濃度が、２×１０１８ｃｍ－３以下の領域を持たない場合、実験例３の結果より明らかなように半導体基板の特性として反り量が大きく、また耐電圧が６００Ｖ未満であった。すなわち、第１結晶層１０６ａにおける炭素濃度が、２×１０１８ｃｍ－３以下である場合、反り量が小さく、耐電圧の十分なエピが得られることがわかる。
　１００…半導体基板、１０２…シリコン基板、１０４…反応抑制層、１０６…応力発生層、１０６ａ…第１結晶層、１０６ｂ…第２結晶層、１０６ｃ…二層積層、１０６ｄ…第３結晶層、１０６ｅ…第４結晶層、１０６ｆ…第５結晶層、１０６ｇ…第６結晶層、１０６ｎ…第ｎ結晶層、１０８…活性層、１１０…中間層、１１２…ショットキ層、２００…半導体基板、３００…半導体基板、４００…半導体基板、５００…半導体基板。

Claims (24)

  1. 　シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有する半導体基板であって、
    　前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、
    　前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置され、
    　前記応力発生層が、
    　バルク結晶状態における格子定数がａ１である第１結晶層と、
    　前記第１結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ２（ａ１＜ａ２）である第２結晶層と、を有する
    　半導体基板。
  2. 　前記第１結晶層が、２×１０１８ｃｍ－３以下の炭素原子を含む部分を有する
    　請求項１に記載の半導体基板。
  3. 　前記第１結晶層が、１×１０１８ｃｍ－３以下の炭素原子を含む部分を有する
    　請求項２に記載の半導体基板。
  4. 　前記第１結晶層の厚さが、５．０ｎｍを超え２０ｎｍ未満である
    　請求項１から請求項３の何れか一項に記載の半導体基板。
  5. 　前記第２結晶層の厚さが、１０ｎｍ以上３００ｎｍ以下である
    　請求項４に記載の半導体基板。
  6. 　前記反応抑制層の前記応力発生層の側の面に、１×１０８個／ｃｍ２以上かつ１×１０９個／ｃｍ２以下の密度で、７×１０－１２ｃｍ２以上の面積の穴を有する
    　請求項１から請求項５の何れか一項に記載の半導体基板。
  7. 　前記反応抑制層に有する前記穴の面積の全面積に対する比が４％以下である
    　請求項６に記載の半導体基板。
  8. 　前記窒化物結晶層のＸ線逆格子マッピングによる前記反応抑制層の回折面（－１－１４）におけるＱｘ値が、－０．６４２７を超え、－０．６３９７７未満である
    　請求項１から請求項７の何れか一項に記載の半導体基板。
  9. 　前記反応抑制層を構成する結晶の逆格子座標におけるＸ線ピーク半値幅が、０．００６から０．００９ｒｌｕ（逆格子空間単位）の範囲である
    　請求項８に記載の半導体基板。
  10. 　前記第１結晶層が、５×１０１８ｃｍ－３以下の炭素原子を含む部分を有する
    　請求項４から請求項９の何れか一項に記載の半導体基板。
  11. 　前記第２結晶層が、１×１０１８ｃｍ－３以上の炭素原子を含む部分を有する
    　請求項２から請求項１０の何れか一項に記載の半導体基板。
  12. 　前記第２結晶層が、５×１０１８ｃｍ－３以上の炭素原子を含む部分を有する
    　請求項１１に記載の半導体基板。
  13. 　前記第１結晶層が、ＡｌｘＧａ１－ｘＮ（０．９≦ｘ≦１）であり、
    　前記第２結晶層が、ＡｌｙＧａ１－ｙＮ（０≦ｙ≦０．３）である
    　請求項２から請求項１２の何れか一項に記載の半導体基板。
  14. 　前記応力発生層が、前記第１結晶層および前記第２結晶層からなる二層積層を複数有する
    　請求項２から請求項１３の何れか一項に記載の半導体基板。
  15. 　前記応力発生層が、
    　前記第２結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ３（ａ２＜ａ３）である第３結晶層、をさらに有する
    　請求項２から請求項１３の何れか一項に記載の半導体基板。
  16. 　前記応力発生層が、
    　前記第２結晶層より前記活性層の側に位置する第ｎ結晶層の活性層側に接して位置し、バルク結晶状態における格子定数ａ４が前記第ｎ結晶層の格子定数より大きい第４結晶層、をさらに有する
    　請求項２から請求項１３の何れか一項に記載の半導体基板。
  17. 　前記応力発生層が、
    　バルク結晶状態における格子定数がａ５である第５結晶層と、
    　前記第５結晶層の活性層側に接して位置し、バルク結晶状態における格子定数がａ６（ａ５＜ａ６）である第６結晶層と、をさらに有する
    　請求項２から請求項１３の何れか一項に記載の半導体基板。
  18. 　前記窒化物結晶層が、
    　前記反応抑制層と前記応力発生層との間に、前記反応抑制層に接して位置し、バルク結晶状態における格子定数が前記反応抑制層の格子定数より大きい中間層、をさらに有する
    　請求項２から請求項１７の何れか一項に記載の半導体基板。
  19. 　前記窒化物結晶層の厚さが、５００ｎｍ以上１３０００ｎｍ以下である
    　請求項２から請求項１８の何れか一項に記載の半導体基板。
  20. 　前記応力発生層が、１×１０１９ｃｍ－３以上の炭素原子を含む
    　請求項２から請求項１９の何れか一項に記載の半導体基板。
  21. 　前記反応抑制層の厚さが、３０ｎｍ以上３００ｎｍ以下であり、
    　前記シリコン基板の厚さが、４００μｍ以上であり、
    　前記シリコン基板の直径が、１００ｍｍ以上である
    　請求項２から請求項２０の何れか一項に記載の半導体基板。
  22. 　前記活性層の表面が、鏡面である
    　請求項２から請求項２１の何れか一項に記載の半導体基板。
  23. 　シリコン基板と、前記シリコン基板の上の窒化物結晶層と、を有し、前記窒化物結晶層が、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層と、圧縮応力を発生する応力発生層と、電子素子が形成される活性層と、を有し、前記反応抑制層、前記応力発生層および前記活性層が、前記シリコン基板の側から、前記反応抑制層、前記応力発生層、前記活性層の順に配置された半導体基板の検査方法であって、
    　前記窒化物結晶層のＸ線逆格子マッピングによる前記反応抑制層のＱｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に合格と判定する
    　半導体基板の検査方法。
  24. 　前記Ｑｘ値が、－０．６４２７を超え、－０．６３９７７未満である場合に加え、さらに、前記反応抑制層を構成する結晶の逆格子座標におけるＸ線ピーク半値幅が、０．００６から０．００９ｒｌｕの範囲である場合に合格と判定する
    　請求項２３に記載の半導体基板の検査方法。
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