JP2018088501A - 半導体基板 - Google Patents

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Abstract

【課題】反り量が小さい半導体基板を提供する。
【解決手段】ＡｌｘＧａ１−ｘＮからなる第１結晶層およびＡｌｙＧａ１−ｙＮからなる第２結晶層が繰り返し積層された積層構造を有するバッファ層を有し、バッファ層の断面を単一の第１結晶層を含む観察領域においてＴＥＭ観察したとき、深さＤを変数とするＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）が、深さＤｍｉｎで極小値Ｉｍｉｎを示し、深さＤｍａｘ（Ｄｍａｘ＞Ｄｍｉｎ）で極大値Ｉｍａｘを示し、Ｄｍｉｎより浅く位置する単調減少領域においてＩ（Ｄ）がＩｍａｘおよびＩｍｉｎの中間値ＩｍｉｄからＩｍｉｎに至るまでの深さ方向距離ＤＤ１と、Ｄｍｉｎより深く位置する単調増加領域においてＩ（Ｄ）がＩｍｉｎからＩｍａｘに至るまでの深さ方向距離ＤＤ２とが、ＤＤ１≦０．３×ＤＤ２、の条件を満たす半導体基板を提供する。
【選択図】図１

Description

本発明は、半導体基板に関する。
Ｓｉ基板上にＩＩＩ族窒化物半導体を結晶成長する技術として、たとえば以下の文献に示すような技術が検討されている。
特許文献１は、デバイス化の工程で発生する割れの抑制を目的として為されたＩＩＩ族窒化物エピタキシャル基板を開示する。当該ＩＩＩ族窒化物エピタキシャル基板は、Ｓｉ基板と、該Ｓｉ基板と接する初期層と、該初期層上に形成され、Ａｌ組成比が０．５超え１以下のＡｌＧａＮからなる第１層およびＡｌ組成比が０超え０．５以下のＡｌＧａＮからなる第２層を順次有する積層体を複数組有する超格子積層体と、を有し、前記第２層のＡｌ組成比が、前記基板から離れるほど漸減することを特徴としている。
特許文献２は、窒化物半導体層の割れ（クラック）や結晶欠陥、反りの発生を抑制し、かつ生産性の向上が可能な化合物半導体基板を開示する。当該化合物半導体基板は、結晶面方位が（１１１）面であるシリコン単結晶基板と、前記シリコン単結晶基板上に形成され、ＡｌｘＧａ１−ｘＮ単結晶（０＜ｘ≦１）で構成された第１バッファ層と、前記第１バッファ層上に形成され、厚さが２５０ｎｍ以上３５０ｎｍ以下のＡｌｙＧａ１−ｙＮ単結晶（０≦ｙ＜０．１）で構成された第１単層と、厚さが５．０ｎｍ以上２０ｎｍ以下のＡｌｚＧａ１−ｚＮ単結晶（０．９＜ｚ≦１）で構成された第２単層とが交互に複数積層された第２バッファ層と、前記第２バッファ層上に形成され、少なくとも１層以上の窒化物系半導体単結晶層を含む半導体素子形成領域と、を備える。
特許文献３は、ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる半導体電子デバイスを開示する。当該半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスであって、前記バッファ層は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層が積層された複合層を有する。
非特許文献１には、「ＧａＮとＡｌＮを交互に積層させてＧａＮの上のＡｌＮは緩和させ，ＡｌＮの上のＧａＮには圧縮応力が残るような成長が可能であればＧａＮ／ＡｌＮのヒズミ周期構造（Ｓｔｒａｉｎｅｄ Ｌａｙｅｒ Ｓｕｐｅｒ−ｌａｔｔｉｃｅと呼称される。以下ＳＬＳ）を用いて膜全体に圧縮応力を持たせることが可能と予想される。ＳＬＳ以外にも上に積層させる膜ほど格子定数が広がるような組み合わせにしても圧縮応力を加えることが可能と思われる。」との記載がある。
特開２０１３−０２１１２４号公報 特開２０１０−２３２３２２号公報 特開２００８−１７１８４３号公報
K. Matsumoto et al., J. Vac. Soc. Jpn. 54, 6 (2011), p376-380.
Ｓｉ基板上にＩＩＩ族窒化物半導体層を形成する場合、ＳｉとＩＩＩ族窒化物半導体結晶との熱膨張係数の違いに起因して、基板の反りやＩＩＩ族窒化物半導体層の割れ（クラック）が発生する。このため、前記した特許文献および非特許文献に記載されているように、内部圧縮応力を発生する層（応力発生層）を形成し、当該圧縮応力と熱膨張係数の相違に起因して窒化物結晶層に発生する引張応力とが均衡され、室温に戻った状態での半導体基板の反りを抑え、ＩＩＩ族窒化物半導体層の割れを防止するようにしている。
しかし、応力発生層による半導体基板の反りの制御については不明な点も多く、応力発生層の構造や物性を明らかにしつつ、当該構造等と反りについての実験結果との関連性を観察することも重要である。そのような観点から、本発明者らは、応力発生層の構造と反り量との関連につき実験検討を重ね、本件発明をするに至った。
本発明の目的は、エピタキシャル成長法を用いてＩＩＩ族窒化物半導体等の結晶層を形成する場合において、応力を発生するバッファ層の構造と半導体基板の反り量との関連を明らかにし、反り量が適正な範囲となるバッファ層の構造を特定することで、反り量が小さい半導体基板を提供することにある。
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、デバイス形成層と、前記ベース基板および前記デバイス形成層の間に位置するバッファ層とを有し、前記バッファ層が、ＡｌｘＧａ１−ｘＮからなる第１結晶層およびＡｌｙＧａ１−ｙＮからなる第２結晶層が繰り返し積層された積層構造を有する半導体基板であって、前記第１結晶層の平均Ａｌ組成ＡＶＧ（ｘ）および前記第２結晶層の平均Ａｌ組成ＡＶＧ（ｙ）が、０＜ＡＶＧ（ｘ）≦１、０≦ＡＶＧ（ｙ）＜１、および、ＡＶＧ（ｘ）＞ＡＶＧ（ｙ）の条件を満たし、前記バッファ層の断面を単一の前記第１結晶層を含む観察領域においてＴＥＭ観察したとき、深さＤを変数とするＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）が、深さＤｍｉｎで極小値Ｉｍｉｎを示し、深さＤｍａｘ（Ｄｍａｘ＞Ｄｍｉｎ）で極大値Ｉｍａｘを示し、前記Ｄｍｉｎより浅く位置する単調減少領域において前記Ｉ（Ｄ）が前記Ｉｍａｘおよび前記Ｉｍｉｎの中間値Ｉｍｉｄから前記Ｉｍｉｎに至るまでの深さ方向距離ＤＤ１と、前記Ｄｍｉｎより深く位置する単調増加領域において前記Ｉ（Ｄ）が前記Ｉｍｉｎから前記Ｉｍａｘに至るまでの深さ方向距離ＤＤ２とが、ＤＤ１≦０．３×ＤＤ２、の条件を満たす半導体基板を提供する。前記Ｉ（Ｄ）の２階微分ｄ２Ｉ（Ｄ）／ｄＤ２が、前記Ｄｍｉｎと前記Ｄｍａｘとの間で、１を超えるゼロクロス点を有してもよい。
「平均Ａｌ組成ＡＶＧ（α）」とは、ＡｌαＧａ１−αＮからなる結晶層のＡｌ組成比αを厚さ方向に渡り平均した値をいい、Ａｌ組成比が厚さ方向で変化している場合におけるＡｌ組成比の代表値の一つである。
「観察領域」とは、第１結晶層が１層だけ含まれるようＴＥＭ（Transmission Electron Microscope）観察した場合の視野をいい、「ＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）」とは、結晶層をＨＡＡＤＦ−ＳＴＥＭ（High-angle Annular Dark Field Scanning TEM）法で観察した場合の濃淡すなわち電子線強度の変化を、深さ（任意位置からの深さ方向における距離）Ｄの関数として表したものをいう。原子像の影響による脈動の除去のため、ＨＡＡＤＦ−ＳＴＥＭ像から直接得られる電子線強度信号に適当回数のスムージング処理を施したものを「ＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）」としてもよい。ＨＡＡＤＦ−ＳＴＥＭ像では、重い元素は明るく、軽い元素は暗く見え、原子量の２乗に比例したコントラストが得られる。このため、ＡｌｘＧａ１−ｘＮ結晶層の場合、Ａｌ組成ｘの値に比例して暗く（信号強度が低く）観察される。
「Ｄｍｉｎ」は、観察領域においてＩ（Ｄ）が極小を示す深さであり、Ｉ（Ｄ）の極小値を「Ｉｍｉｎ」とする。「Ｄｍａｘ」は、観察領域においてＩ（Ｄ）が極大を示す深さであり、Ｉ（Ｄ）の極大値を「Ｉｍａｘ」とする。「Ｉｍｉｄ」はＩｍｉｎとＩｍａｘとの中間値であり、Ｉｍｉｄ＝（Ｉｍａｘ−Ｉｍｉｎ）／２、である。
「２階微分ｄ２Ｉ（Ｄ）／ｄＤ２」は、Ｉ（Ｄ）の１階微分関数ｄＩ（Ｄ）／ｄＤをさらに微分した関数である。「ゼロクロス点」とは、観察領域における深さＤｍｉｎとＤｍａｘとの間で２階微分ｄ２Ｉ（Ｄ）／ｄＤ２が０になる深さＤの点をいう。
前記デバイス形成層の熱膨張係数が、前記ベース基板の熱膨張係数より大きく、前記第２結晶層の平均格子定数が、前記第１結晶層の平均格子定数より大きくてもよい。前記ベース基板が、シリコン基板であり、前記デバイス形成層が、ＧａＮまたはＡｌＧａＮからなる単層または積層であってもよい。前記ベース基板と前記バッファ層との間に、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層をさらに有してもよい。前記反応抑制層と前記バッファ層との間に、バルク結晶状態における格子定数が前記反応抑制層の格子定数より大きい中間層、をさらに有してもよい。反応抑制層として、たとえば低温形成したＡｌＮ層が例示でき、中間層として、たとえばＡｌＧａＮ層が例示できる。
前記第１結晶層の厚さが５．０ｎｍを超え２０ｎｍ未満であり、前記第２結晶層の厚さが１０ｎｍ以上３００ｎｍ以下であり、前記ベース基板上に位置する前記バッファ層および前記デバイス形成層を含む窒化物結晶層の厚さが、５００ｎｍ以上１３０００ｎｍ以下であることが好ましい。前記ＡＶＧ（ｘ）および前記ＡＶＧ（ｙ）が、０．９≦ＡＶＧ（ｘ）≦１、および、０≦ＡＶＧ（ｙ）≦０．３の条件を満たしてもよい。
半導体基板１００の断面図である。 半導体基板１００の一例を断面観察したＨＡＡＤＦ−ＳＴＥＭ像である。（ａ）は、バッファ層１０６の全域が視野に含まれるよう観察したものであり、（ｂ）は、第１結晶層１０６ａが１層だけ含まれる視野（観察領域）においてバッファ層１０６の一部を観察したものである。 （ａ）は、図２の一例における第１結晶層１０６ａおよび第２結晶層１０６ｂの各１層が視野に含まれるよう観察した断面ＴＥＭ像であり、（ｂ）は、断面ＴＥＭ像上に数字を付した各位置におけるＥＤＸ分析結果を示す。 観察領域におけるＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）を深さＤの関数として示したグラフであり、スムージング前とスムージング後のデータを併せて示す。 観察領域における実験例１のＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）、１階微分関数ｄＩ（Ｄ）／ｄＤおよび２階微分ｄ２Ｉ（Ｄ）／ｄＤ２を深さＤの関数として示したグラフである。 観察領域における実験例２のＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）、１階微分関数ｄＩ（Ｄ）／ｄＤおよび２階微分ｄ２Ｉ（Ｄ）／ｄＤ２を深さＤの関数として示したグラフである。 観察領域における実験例３のＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）、１階微分関数ｄＩ（Ｄ）／ｄＤおよび２階微分ｄ２Ｉ（Ｄ）／ｄＤ２を深さＤの関数として示したグラフである。 観察領域における比較例のＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）、１階微分関数ｄＩ（Ｄ）／ｄＤおよび２階微分ｄ２Ｉ（Ｄ）／ｄＤ２を深さＤの関数として示したグラフである。
図１は、半導体基板１００の断面図である。半導体基板１００は、ベース基板１０２、反応抑制層１０４、バッファ層１０６およびデバイス形成層１０８を有する。反応抑制層１０４とバッファ層１０６の間に中間層１１０を有する。なお、ベース基板１０２上の反応抑制層１０４、バッファ層１０６およびデバイス形成層１０８は、たとえばＩＩＩ族窒化物結晶層であり、この場合、一般的なＭＯＣＶＤ法を用いて形成できる。
ベース基板１０２は、反応抑制層１０４、バッファ層１０６およびデバイス形成層１０８支持する支持基板である。ベース基板１０２はシリコン基板とすることが好ましい。ベース基板１０２としてシリコン基板を用いることにより、材料価格を下げることができ、従来のシリコンプロセスで用いられている半導体製造装置を利用することができる。これにより、コスト競争力を高めることができる。さらに、ベース基板１０２としてシリコン基板を用いることにより、直径１５０ｍｍ以上の大型の基板を安価にかつ工業的に利用することができるようになる。
ベース基板１０２をシリコン基板とする場合、デバイス形成層１０８はＧａＮまたはＡｌＧａＮからなる単層または積層とすることができる。この場合、反応抑制層１０４を設ける意義が大きい。
反応抑制層１０４は、ベース基板１０２とバッファ層１０６との間に位置する。反応抑制層１０４は、ベース基板１０２を構成する原子、たとえば、シリコン原子とＩＩＩ族原子との反応を抑制する。たとえば反応抑制層１０４の上層がＩＩＩ族窒化物半導体層である場合、当該ＩＩＩ族窒化物半導体層に含まれるＧａとベース基板１０２に含まれる原子（たとえばＳｉ）との合金化を防止することができる。反応抑制層１０４として、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を挙げることができ、代表的にはＡｌＮ層を挙げることができる。反応抑制層１０４により、ベース基板１０２の表面を保護し、上層の支持を確実にすることができる。また、反応抑制層１０４は、ベース基板１０２上に形成される結晶層の初期核を形成することができる。
バッファ層１０６は、ベース基板１０２とデバイス形成層１０８の間に位置する。バッファ層１０６は、第１結晶層１０６ａおよび第２結晶層１０６ｂが繰り返し積層された積層構造１０６ｃを有する。バッファ層１０６は、半導体基板１００全体の反りを低減する応力発生層として機能する。
第１結晶層１０６ａはＡｌｘＧａ１−ｘＮからなり、第２結晶層１０６ｂは、ＡｌｙＧａ１−ｙＮからなる。そして、第１結晶層１０６ａの平均Ａｌ組成ＡＶＧ（ｘ）および第２結晶層１０６ｂの平均Ａｌ組成ＡＶＧ（ｙ）が、０＜ＡＶＧ（ｘ）≦１、０≦ＡＶＧ（ｙ）＜１、および、ＡＶＧ（ｘ）＞ＡＶＧ（ｙ）の条件を満たす。ＡＶＧ（ｘ）およびＡＶＧ（ｙ）は、０．９≦ＡＶＧ（ｘ）≦１、および、０≦ＡＶＧ（ｙ）≦０．３の条件を満たすことが好ましい。第１結晶層１０６ａの厚さは、１ｎｍ以上２０ｎｍ以下、好ましくは５．０ｎｍを超え２０ｎｍ未満とすることができる。第２結晶層１０６ｂの厚さは、５ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上３００ｎｍ以下とすることができる。
第１結晶層１０６ａとしてＡｌＮ層を例示することができ、第２結晶層１０６ｂとしてＡｌＧａＮ層を例示することができる。第１結晶層１０６ａと第２結晶層１０６ｂの界面は、明瞭な界面である必要はなく、Ａｌ組成比が深さ方向において連続的に変化するようなものであってもよい。
図２は、半導体基板１００の一例を断面観察したＨＡＡＤＦ−ＳＴＥＭ像であり、（ａ）は、バッファ層１０６の全域が視野に含まれるよう観察したもの、（ｂ）は、第１結晶層１０６ａが１層だけ含まれる視野（観察領域）においてバッファ層１０６を観察したものである。図２（ａ）から、バッファ層１０６の積層構造が確認できる。また、同図（ｂ）では、ＨＡＡＤＦ−ＳＴＥＭ像が、第１結晶層１０６ａの上側（深さが小さい側）で暗く、下側（深さが大きい側）で明るく観察される。重い元素ほど明るく観察されるＨＡＡＤＦ−ＳＴＥＭ像の特性を考慮すれば、第１結晶層１０６ａにおけるＡｌ組成は、下側（深さが大きい側）で小さく、上側（深さが小さい側）で大きくなっていると推察される。
図３（ａ）は、図２の一例における第１結晶層１０６ａおよび第２結晶層１０６ｂを観察した断面ＴＥＭ像であり、第１結晶層１０６ａおよび第２結晶層１０６ｂの各１層が視野に含まれるよう観察したものである。図３（ｂ）は、図３（ａ）の断面ＴＥＭ像上に数字を付した各位置におけるＥＤＸ分析（Energy dispersive X-ray spectrometry）の結果を示し、数値は、Ｎ原子、Ａｌ原子およびＧａ原子の組成合計に対する原子組成比（単位は原子％）である。
「１」が付された第２結晶層１０６ｂのＡｌ組成比およびＧａ組成比がそれぞれ７．１％および５４．９％であり、「２」が付された第１結晶層１０６ａの上部におけるＡｌ組成比およびＧａ組成比がそれぞれ５５．３％および５．２％であり、「３」が付された第１結晶層１０６ａの下部におけるＡｌ組成比およびＧａ組成比がそれぞれ３４．３％および２８．０％であることから、第２結晶層１０６ｂの組成がＧａＮに近く、第１結晶層１０６ａの上部の組成がＡｌＮに近く、第１結晶層１０６ａの下部の組成がＧａＮとＡｌＮのほぼ中間であることがわかる。第１結晶層１０６ａの製膜においてＧａ原料ガスを意図して導入していないことから、第１結晶層１０６ａの下部では多くのＡｌ原子がＧａ原子に置換される現象が発生しているといえる。なお、このような置換現象の発生原因は不明であるものの、第１結晶層１０６ａ製膜時の炉内に残存しているＧａ原子の混入等の可能性が原因の一つとして推察される。
本発明者らは、これらの実験検討を踏まえ、ＨＡＡＤＦ−ＳＴＥＭ像の濃淡を定量化することで、第１結晶層１０６ａの深さ方向におけるＡｌ組成（Ａｌ／Ｇａ組成比）を詳細に分析し、半導体基板の反り量との相関関係を見出し、本件発明をするに至った。
図４は、観察領域におけるＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）を深さＤの関数として示したグラフである。ＨＡＡＤＦ−ＳＴＥＭ像では原子が観察されるため、ＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）は原子を反映した脈動を示す（スムージング前）。図４におけるスムージング後のデータは、脈動を除去するため、適当な回数スムージング処理したものであり、Ａｌ組成の詳細検討においては、スムージング後のデータを用いることが好ましい。
図５は、観察領域におけるＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）の一例を示したグラフであり、Ｉ（Ｄ）の１階微分関数ｄＩ（Ｄ）／ｄＤおよび２階微分ｄ２Ｉ（Ｄ）／ｄＤ２を併せて示す。ＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）は、深さＤｍｉｎで極小値Ｉｍｉｎを示し、深さＤｍａｘ（Ｄｍａｘ＞Ｄｍｉｎ）で極大値Ｉｍａｘを示す。Ｄｍｉｎより浅く位置する単調減少領域においてＩ（Ｄ）は、ＩｍａｘおよびＩｍｉｎの中間値ＩｍｉｄからＩｍｉｎに減少し、ＩｍｉｄからＩｍｉｎ至るまでの深さ方向距離をＤＤ１とする。Ｄｍｉｎより深く位置する単調増加領域においてＩ（Ｄ）は、ＩｍｉｎからＩｍａｘまで増加し、ＩｍｉｎからＩｍａｘに至るまでの深さ方向距離をＤＤ２とする。このように深さ方向距離ＤＤ１およびＤＤ２を定義した場合、ＤＤ１≦０．３×ＤＤ２、の条件を満たすことを特徴とする。当該条件を満たすことで半導体基板１００の反り量を小さくすることができる。なお、前記条件は、好ましくはＤＤ１≦０．２５×ＤＤ２、より好ましくはＤＤ１≦０．２×ＤＤ２、を満たすことが望ましい。
なお、Ｉ（Ｄ）の２階微分ｄ２Ｉ（Ｄ）／ｄＤ２が、ＤｍｉｎとＤｍａｘとの間で、１を超えるゼロクロス点を有することが望ましい。ゼロクロス点は、ｄ２Ｉ（Ｄ）／ｄＤ２が強度０の軸と交わる点であり、図中「黒点」で示している。当該条件を満足することで、半導体基板１００の反り量を小さくすることができる。
第１結晶層１０６ａは、平均Ａｌ組成ＡＶＧ（ｘ）が大きいため電気抵抗が大きい。また、第１結晶層１０６ａと第２結晶層１０６ｂとの積層構造１０６ｃを繰り返し積層することで、耐電圧を高めることができる。このため、半導体基板１００の反りを低減しつつ、活性層１１２の耐圧、移動度等の特性を向上することができる。
第２結晶層１０６ｂは、第１結晶層１０６ａとのヘテロ接合面において、理想的には、結晶格子が第１結晶層１０６ａの結晶格子に対しコヒーレントに連続するよう形成される。前記したとおり、第１結晶層１０６ａの平均Ａｌ組成ＡＶＧ（ｘ）および第２結晶層１０６ｂの平均Ａｌ組成ＡＶＧ（ｙ）が、０＜ＡＶＧ（ｘ）≦１、０≦ＡＶＧ（ｙ）＜１、および、ＡＶＧ（ｘ）＞ＡＶＧ（ｙ）の条件を満たすため、第２結晶層１０６ｂのバルク状態における格子定数は第１結晶層１０６ａのバルク状態における格子定数より大きくなり、このため、第２結晶層１０６ｂには第１結晶層１０６ａに対する圧縮応力が蓄積される。これにより、バッファ層１０６に圧縮応力が生じる。バッファ層１０６が圧縮応力を発生することで、当該圧縮応力と、熱膨張係数の相違に起因して窒化物結晶層に発生する引張応力とが均衡され、半導体基板１００の反りを低減することができる。
また、バッファ層１０６は、積層構造１０６ｃを複数有する。複数の積層構造１０６ｃは、多数の積層構造１０６ｃが繰り返し積層された超格子構造を構成してもよい。積層構造１０６ｃの繰り返し数は、たとえば２〜５００とすることができる。積層構造１０６ｃを多数積層することにより、バッファ層１０６が発生する圧縮応力を大きくすることができる。また、積層構造１０６ｃの積層数によりバッファ層１０６が発生する圧縮応力の大きさを容易に制御することができる。さらに、積層構造１０６ｃを多数積層することで、第１結晶層１０６ａによる耐電圧の向上をより高めることができる。
デバイス形成層１０８は、トランジスタやＬＥＤ（light emitting diode）等任意のデバイスが形成できる結晶層であり、たとえば二次元電子ガス（２ＤＥＧ）をチャネルとするＨＥＭＴ（High Electron Mobility Transistor）用である場合、デバイス形成層１０８は、活性層１１２およびショットキ層１１４を有することができる。活性層１１２としてＧａＮ層が例示でき、ショットキ層１１４としてＡｌＧａＮ層が例示できる。
デバイス形成層１０８の熱膨張係数が、ベース基板１０２の熱膨張係数より大きい場合、第２結晶層１０６ｂの平均格子定数を第１結晶層１０６ａの平均格子定数より大きいものとすることができる。すなわち、デバイス形成層１０８をＭＯＣＶＤ法等高温環境下で形成した場合、半導体基板１００が室温に戻るとデバイス形成層１０８の熱収縮がベース基板１０２より大きく引張応力を受ける。このような場合、前記した通り、第２結晶層１０６ｂのバルク状態における格子定数を第１結晶層１０６ａのバルク状態における格子定数より大きくすれば、バッファ層１０６に圧縮応力が生じ、デバイス形成層１０８による引張応力をキャンセルすることができる。
活性層１１２は、たとえばＡｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）からなり、代表的にはＧａＮ層である。活性層１１２は、ＡｌＩｎＧａＮ層であってもよい。活性層１１２は、後に電子素子が形成される層である。活性層１１２は、２層に分けることができ、上層は炭素原子等の不純物濃度を極力少なくした高純度層とし、下層は炭素原子を含む層とすることができる。下層に炭素原子を含むことで耐電圧を高めることができ、上層の純度を高めることで不純物原子によるキャリアの散乱を少なくし、移動度を高めることができる。
ショットキ層１１４は、たとえばＡｌｘ５Ｇａ１−ｘ５Ｎ（０＜ｘ５＜１）である。活性層１１２およびショットキ層１１４のヘテロ界面には２次元電子ガス（２ＤＥＧ）が生成され、トランジスタのチャネル層として機能させることができる。ショットキ層１１４は、形成するトランジスタの構造に応じて適宜変更することが可能である。
ベース基板１０２上に位置するバッファ層１０６およびデバイス形成層１０８を含む窒化物結晶層の厚さは、６ｎｍ以上２００００ｎｍ以下とすることができ、好ましくは５００ｎｍ以上１３０００ｎｍ以下とすることができる。窒化物結晶層の厚さを当該範囲とすることで、半導体基板１００の反り量を小さくすることができる。ベース基板１０２の厚さが４００μｍ以上であり、ベース基板１０２の直径が１００ｍｍ以上である場合、反応抑制層１０４の厚さは、３０ｎｍ以上３００ｎｍ以下とすることが好ましい。ベース基板１０２および反応抑制層１０４を当該範囲とすることで、半導体基板１００の反り量を小さくすることができる。
上記した窒化物結晶層は、ベース基板１０２より熱膨張係数が大きく、エピタキシャル成長時の高い温度から室温にまで温度が下がると、窒化物結晶層はベース基板１０２より大きく収縮し、その結果、窒化物結晶層に引張応力を生じる。しかし、本実施形態の半導体基板１００では、バッファ層１０６により圧縮応力が発生されるので、当該圧縮応力を窒化物結晶層の降温による引張応力と均衡させ、半導体基板１００の反りを抑制できる。
なお、バッファ層１０６に第１結晶層１０６ａおよび第２結晶層１０６ｂからなる積層構造１０６ｃを含む限り、バッファ層１０６のその他の層構成は任意である。上記では、反応抑制層１０４とバッファ層１０６との間に中間層１１０を形成した例を説明したが、バッファ層１０６とデバイス形成層１０８との間、デバイス形成層１０８の上層に中間層１１０を形成しても良い。
中間層１１０は、反応抑制層１０４とバッファ層１０６との間に反応抑制層１０４に接して位置し、バルク結晶状態における格子定数が反応抑制層１０４の格子定数より大きい層である。中間層１１０は、たとえばＡｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜１）からなる。中間層１１０は、反応抑制層１０４とのヘテロ接合面において、理想的には、結晶格子が反応抑制層１０４の結晶格子に対しコヒーレントに連続しているように形成できる。これにより、中間層１１０は、反応抑制層１０４との格子定数差に起因して圧縮応力を発生する。また、中間層１１０は、反応抑制層１０４で形成した初期核を拡大し、上層に形成するバッファ層１０６の下地面を形成する。中間層１１０の厚さは、６００ｎｍ以下たとえば３００ｎｍとすることができる。
なお、中間層１１０と反応抑制層１０４のヘテロ界面がコヒーレントに連続しているというのは、あくまでも理想的な状態をいうのであり、実際には欠陥等による格子緩和も混在しており、コヒーレント成長された領域が支配的であるに過ぎないことは、第１結晶層１０６ａおよび第２結晶層１０６ｂのヘテロ界面における場合と同様である。
（実施例）
観察領域におけるＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）が異なる複数の半導体基板１００（実験例１〜３および比較例）を作製した。すなわち、実験例１〜３および比較例の半導体基板１００として、ベース基板１０２にＳｉ基板を用い、Ｓｉ基板の（１１１）面上に、反応抑制層１０４および中間層１１０として、設計厚さ１５０〜１６０ｎｍのＡｌＮ層および設計厚さ２５０ｎｍのＡｌＧａＮ層を形成した。さらに、バッファ層１０６として、設計厚さ５ｎｍのＡｌＮ層（第１結晶層１０６ａ）および設計厚さ２８ｎｍのＡｌＧａＮ層（第２結晶層１０６ｂ）からなるＡｌＮ／ＡｌＧａＮ積層構造（積層構造１０６ｃ）を繰り返し積層して形成し、デバイス形成層１０８として、設計厚さ８００ｎｍのＧａＮ層（活性層１１２）および設計厚さ２０〜５０ｎｍのＡｌＧａＮ層（ショットキ層１１４）を形成した。
上記各層（ＡｌＮ層、ＡｌＧａＮ層およびＧａＮ層）の形成にはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いた。ＭＯＣＶＤ法では、ＩＩＩ族原料ガスとしてトリメチルアルミニウム（Ａｌ（ＣＨ３）３）およびトリメチルガリウム（Ｇａ（ＣＨ３）３）を用い、窒素原料ガスとしてアンモニア（ＮＨ３）を用いた。成長温度は１１００℃〜１２６０℃の範囲で選択し、ＩＩＩ族原料ガスに対するＶ族原料ガスの流量比Ｖ／ＩＩＩ比は、１６０〜３７００の範囲で選択した。なお、予備実験で得た成長速度から設計厚さに対応する成長時間を算出し、成長時間により各層の厚さを制御した、よって、各層の実際の厚さと設計厚さとは異なる。
観察領域におけるＨＡＡＤＦ−ＳＴＥＭ強度の深さプロファイルＩ（Ｄ）を異ならせることを目的に、実験例１〜３および比較例におけるバッファ層１０６（ＡｌＮ層（第１結晶層１０６ａ）およびＡｌＧａＮ層（第２結晶層１０６ｂ）の繰り返し積層）の成長条件を変化させた。
実験例１においては、ＡｌＮ層およびＡｌＧａＮ層の成長切り替え時における成長中断（以下「成長中断」という。）を「あり」とし、ＡｌＮ層（第１結晶層１０６ａ）のＶ／ＩＩＩ比を１５８０とし、ＡｌＧａＮ層（第２結晶層１０６ｂ）のＡｌ組成を０．１８とした。実験例２においては、成長中断を「無し」とし、他は実験例１と同様とした。実験例３においては、ＡｌＧａＮ層のＡｌ組成を０．３３とし、他は実験例１と同様とした。比較例においては、ＡｌＮ層のＶ／ＩＩＩ比を２６０とし、他は実験例１と同様とした。なお、ここでいう「Ａｌ組成」は、成長条件における「狙い値」であり、実際の結晶層におけるＡｌ組成とは異なる。
作製した実験例１〜３および比較例の各半導体基板について、ＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）を測定し、１階微分関数ｄＩ（Ｄ）／ｄＤおよび２階微分ｄ２Ｉ（Ｄ）／ｄＤ２を計算したうえでＤＤ１およびＤＤ２とゼロクロス点数を評価した。また、各半導体基板について、反り量を測定した。
図５〜図８は、観察領域におけるＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）、１階微分関数ｄＩ（Ｄ）／ｄＤおよび２階微分ｄ２Ｉ（Ｄ）／ｄＤ２を深さＤの関数として示したグラフであり、図５は実験例１、図６は実験例２、図７は実験例３、図８は比較例を示したものである。表１は、実験例１〜３および比較例における特徴的な製膜条件と、ＤＤ２に対するＤＤ１の比（ＤＤ１／ＤＤ２）、ゼロクロス点の数および反り量を纏めてしましたものである。
図５〜図８に示すように、実験例１〜３および比較例において、ＨＡＡＤＦ−ＳＴＥＭ強度の深さ方向におけるプロファイルＩ（Ｄ）はそれぞれ異なり、各サンプルのバッファ層１０６（ＡｌＮ層（第１結晶層１０６ａ）およびＡｌＧａＮ層（第２結晶層１０６ｂ）の繰り返し積層）におけるＡｌ組成（ＡｌＧａＮ層からＡｌＮ層にかけてのＧａ原子の組成比変化の状況）が異なることがわかる。
実験例１〜３および比較例におけるＩ（Ｄ）の相違に対応して、ＤＤ１およびＤＤ２が異なり、反り量の絶対値が９０μｍ以内に収まる実験例１〜３においては、ＤＤ１／ＤＤ２が０．２以下であるのに対し、反り量が１７３μｍと大きい比較例においては、ＤＤ１／ＤＤ２が０．３以上と大きい。また、反り量が小さい実験例１〜３においてはゼロクロス点の数が５であるのに対し、反り量が大きい比較例ではゼロクロス点の数が１である。
以上の実施例から、ＤＤ１／ＤＤ２あるいはゼロクロス数により基板の反り量を評価することが可能であり、ＤＤ１／ＤＤ２およびゼロクロス数が、それぞれ０．３以下（好ましくは０．２以下）および１を超える（好ましくは５以上）であれば良好な反り量を得ることができると言える。
以上説明のとおり、バッファ層１０６の観察領域におけるＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）から定義されるＤＤ１およびＤＤ２を、ＤＤ１≦０．３×ＤＤ２（好ましくはＤＤ１≦０．２５×ＤＤ２、より好ましくはＤＤ１≦０．２×ＤＤ２）の条件を満たすように形成することで、半導体基板の反り量を小さくすることができる。また、Ｉ（Ｄ）の２階微分ｄ２Ｉ（Ｄ）／ｄＤ２から定義されるゼロクロス点数を、１を超える（好ましくは５以上）ものとすることで、半導体基板の反り量を小さくすることができる。
１００…半導体基板、１０２…ベース基板、１０４…反応抑制層、１０６…バッファ層、１０６ａ…第１結晶層、１０６ｂ…第２結晶層、１０６ｃ…積層構造、１０８…デバイス形成層、１１０…中間層、１１２…活性層、１１４…ショットキ層。

Claims (8)

  1. ベース基板と、デバイス形成層と、前記ベース基板および前記デバイス形成層の間に位置するバッファ層とを有し、
    前記バッファ層が、ＡｌｘＧａ１−ｘＮからなる第１結晶層およびＡｌｙＧａ１−ｙＮからなる第２結晶層が繰り返し積層された積層構造を有する半導体基板であって、
    前記第１結晶層の平均Ａｌ組成ＡＶＧ（ｘ）および前記第２結晶層の平均Ａｌ組成ＡＶＧ（ｙ）が、０＜ＡＶＧ（ｘ）≦１、０≦ＡＶＧ（ｙ）＜１、および、ＡＶＧ（ｘ）＞ＡＶＧ（ｙ）の条件を満たし、
    前記バッファ層の断面を単一の前記第１結晶層を含む観察領域においてＴＥＭ観察したとき、深さＤを変数とするＨＡＡＤＦ−ＳＴＥＭ強度Ｉ（Ｄ）が、深さＤｍｉｎで極小値Ｉｍｉｎを示し、深さＤｍａｘ（Ｄｍａｘ＞Ｄｍｉｎ）で極大値Ｉｍａｘを示し、
    前記Ｄｍｉｎより浅く位置する単調減少領域において前記Ｉ（Ｄ）が前記Ｉｍａｘおよび前記Ｉｍｉｎの中間値Ｉｍｉｄから前記Ｉｍｉｎに至るまでの深さ方向距離ＤＤ１と、前記Ｄｍｉｎより深く位置する単調増加領域において前記Ｉ（Ｄ）が前記Ｉｍｉｎから前記Ｉｍａｘに至るまでの深さ方向距離ＤＤ２とが、ＤＤ１≦０．３×ＤＤ２、の条件を満たす
    半導体基板。
  2. 前記Ｉ（Ｄ）の２階微分ｄ２Ｉ（Ｄ）／ｄＤ２が、前記Ｄｍｉｎと前記Ｄｍａｘとの間で、１を超えるゼロクロス点を有する
    請求項１に記載の半導体基板。
  3. 前記デバイス形成層の熱膨張係数が、前記ベース基板の熱膨張係数より大きく、
    前記第２結晶層の平均格子定数が、前記第１結晶層の平均格子定数より大きい
    請求項１または請求項２に記載の半導体基板。
  4. 前記ベース基板が、シリコン基板であり、
    前記デバイス形成層が、ＧａＮまたはＡｌＧａＮからなる単層または積層である
    請求項３に記載の半導体基板。
  5. 前記ベース基板と前記バッファ層との間に、シリコン原子とＩＩＩ族原子との反応を抑制する反応抑制層をさらに有する
    請求項１から請求項４の何れか一項に記載の半導体基板。
  6. 前記反応抑制層と前記バッファ層との間に、バルク結晶状態における格子定数が前記反応抑制層の格子定数より大きい中間層、をさらに有する
    請求項５に記載の半導体基板。
  7. 前記第１結晶層の厚さが５．０ｎｍを超え２０ｎｍ未満であり、
    前記第２結晶層の厚さが１０ｎｍ以上３００ｎｍ以下であり、
    前記ベース基板上に位置する、前記バッファ層および前記デバイス形成層を含む窒化物結晶層の厚さが、５００ｎｍ以上１３０００ｎｍ以下である
    請求項１から請求項６の何れか一項に記載の半導体基板。
  8. 前記ＡＶＧ（ｘ）および前記ＡＶＧ（ｙ）が、０．９≦ＡＶＧ（ｘ）≦１、および、０≦ＡＶＧ（ｙ）≦０．３の条件を満たす
    請求項１から請求項７の何れか一項に記載の半導体基板。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6868389B2 (ja) * 2016-12-27 2021-05-12 住友化学株式会社 半導体基板および電子デバイス

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123803A (ja) * 2008-11-20 2010-06-03 Mitsubishi Chemicals Corp 窒化物半導体
WO2011016304A1 (ja) * 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
WO2016072521A1 (ja) * 2014-11-07 2016-05-12 住友化学株式会社 半導体基板および半導体基板の検査方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5224311B2 (ja) 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
EP2221856B1 (en) * 2007-11-21 2020-09-09 Mitsubishi Chemical Corporation Nitride semiconductor, nitride semiconductor crystal growth method, and nitride semiconductor light emitting element
JP5133927B2 (ja) 2009-03-26 2013-01-30 コバレントマテリアル株式会社 化合物半導体基板
EP2538435B1 (en) * 2010-02-16 2019-09-11 NGK Insulators, Ltd. Epitaxial substrate and method for producing same
JP5624940B2 (ja) * 2011-05-17 2014-11-12 古河電気工業株式会社 半導体素子及びその製造方法
JP5804768B2 (ja) * 2011-05-17 2015-11-04 古河電気工業株式会社 半導体素子及びその製造方法
JP5665676B2 (ja) 2011-07-11 2015-02-04 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP5785103B2 (ja) * 2012-01-16 2015-09-24 シャープ株式会社 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123803A (ja) * 2008-11-20 2010-06-03 Mitsubishi Chemicals Corp 窒化物半導体
WO2011016304A1 (ja) * 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
WO2016072521A1 (ja) * 2014-11-07 2016-05-12 住友化学株式会社 半導体基板および半導体基板の検査方法

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