WO2011016304A1 - 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子 - Google Patents

半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子 Download PDF

Info

Publication number
WO2011016304A1
WO2011016304A1 PCT/JP2010/061148 JP2010061148W WO2011016304A1 WO 2011016304 A1 WO2011016304 A1 WO 2011016304A1 JP 2010061148 W JP2010061148 W JP 2010061148W WO 2011016304 A1 WO2011016304 A1 WO 2011016304A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
epitaxial substrate
iii nitride
group iii
nitride layer
Prior art date
Application number
PCT/JP2010/061148
Other languages
English (en)
French (fr)
Inventor
角谷　茂明
実人 三好
智彦 杉山
幹也 市村
倉岡　義孝
田中　光浩
Original Assignee
日本碍子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本碍子株式会社 filed Critical 日本碍子株式会社
Priority to DE112010003214.9T priority Critical patent/DE112010003214B4/de
Priority to CN201080035067.9A priority patent/CN102484049B/zh
Priority to JP2011525837A priority patent/JP5456783B2/ja
Publication of WO2011016304A1 publication Critical patent/WO2011016304A1/ja
Priority to US13/353,759 priority patent/US8853828B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
    • G03G15/00—Apparatus for electrographic processes using a charge pattern
    • G03G15/14—Apparatus for electrographic processes using a charge pattern for transferring a pattern to a second base
    • G03G15/16—Apparatus for electrographic processes using a charge pattern for transferring a pattern to a second base of a toner pattern, e.g. a powder pattern, e.g. magnetic transfer
    • G03G15/1605—Apparatus for electrographic processes using a charge pattern for transferring a pattern to a second base of a toner pattern, e.g. a powder pattern, e.g. magnetic transfer using at least one intermediate support
    • G03G15/161—Apparatus for electrographic processes using a charge pattern for transferring a pattern to a second base of a toner pattern, e.g. a powder pattern, e.g. magnetic transfer using at least one intermediate support with means for handling the intermediate support, e.g. heating, cleaning, coating with a transfer agent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to an epitaxial substrate for a semiconductor device, and more particularly to an epitaxial substrate configured using a group III nitride.
  • Nitride semiconductors have a wide band gap of direct transition type, a high breakdown electric field, and a high saturation electron velocity. Therefore, semiconductors for light emitting devices such as LEDs and LDs, and high frequency / high power electronic devices such as HEMTs It is attracting attention as a material (see, for example, “Highly Reliable 250 W, GaN, High, Electron, Mobility, Transistor, Power, Amplifier”, Toshihide, Kikkawa, Jpn., J. Appl., Phys.
  • Patent Document 1 JP-A-10-163528
  • Patent Document 2 JP-A-2004-349387
  • Patent Document 3 JP-A-2005-350321
  • the (0001) crystal plane is substantially parallel to the substrate surface of the base substrate on the base substrate which is single crystal silicon of (111) orientation.
  • an epitaxial substrate for a semiconductor device formed by forming a group III nitride layer group as described above includes a first group III nitride layer made of AlN formed on the base substrate, and the first group III nitride.
  • the second group III nitride layer formed on the group nitride layer and made of In xx Al yy Ga zz N (xx + yy + zz 1, 0 ⁇ xx ⁇ 1, 0 ⁇ yy ⁇ 1, 0 ⁇ zz ⁇ 1)
  • the interface between the first group III nitride layer and the second III-nitride layer is as a three-dimensional uneven surface.
  • an amorphous interface layer is formed between the base substrate and the first group III nitride layer. I made it.
  • an interface between the second group III nitride layer and the at least one third group III nitride layer was set to 4 nm or more and 12 nm or less.
  • the average interval between the convex portions of the first group III nitride layer is 45 nm or more and 140 nm or less.
  • the at least one third group III nitride layer includes a functional layer of a semiconductor element.
  • the at least one third group III nitride layer has two or more types of group III nitrides having different compositions.
  • the physical layer includes a superlattice structure layer periodically laminated directly on the second group III nitride layer.
  • a group III nitride layer group whose (0001) crystal plane is substantially parallel to the substrate surface of the base substrate is formed on the base substrate which is single crystal silicon of (111) orientation.
  • a method for manufacturing an epitaxial substrate for a semiconductor device comprising: a first forming step of forming a first group III nitride layer made of AlN on the base substrate; and a method for forming a first group III nitride layer on the second group III nitride layer.
  • the interface layer is made of SiAl x O y N z .
  • the second group III nitridation having a surface roughness of 4 nm to 12 nm. A physical layer was formed.
  • a twentieth aspect of the present invention in the method for manufacturing an epitaxial substrate according to any one of the thirteenth to nineteenth aspects, two or more types of group III nitride layers having different compositions in the third forming step are added. And a step of periodically laminating directly on the group III nitride layer.
  • an epitaxial substrate for a semiconductor element was produced using the epitaxial substrate manufacturing method according to any of the thirteenth to twentieth aspects.
  • the semiconductor element includes an epitaxial substrate for a semiconductor element manufactured using the epitaxial substrate manufacturing method according to any of the thirteenth to twentieth aspects.
  • the base substrate and the second group III nitride layer are provided. Lattice misfit is reduced. Further, by disposing the interface between the first group III nitride layer and the second group III nitride layer as a three-dimensional uneven surface, dislocations generated in the first group III nitride layer are bent at the interface. As a result, coalescence disappears in the second group III nitride layer.
  • an epitaxial substrate with a Group III nitride functional layer having the same quality and characteristics as when using a sapphire substrate or SiC substrate is realized. can do.
  • a semiconductor element such as HEMT can be provided at a lower cost than when a sapphire substrate or a SiC substrate is used.
  • FIG. 1 is a diagram showing a schematic cross section schematically showing a configuration of an epitaxial substrate 10 according to an embodiment of the present invention and a TEM observation image of the epitaxial substrate 10 in contrast.
  • FIG. 1 is a diagram showing a HAADF (high angle scattered electron) image of an epitaxial substrate 10.
  • FIG. 2 is a diagram schematically showing dislocation disappearance in an epitaxial substrate 10.
  • FIG. It is a figure which shows AlN layer formation conditions about the epitaxial substrate which concerns on Example 1, Example 2, and the comparative example 1, and various evaluation results. It is a figure which shows the formation result of the intermediate
  • FIG. 1 is a diagram showing a schematic cross section schematically showing a configuration of an epitaxial substrate 10 according to an embodiment of the present invention and an observation image of the epitaxial substrate 10 by a TEM (transmission electron microscope).
  • the epitaxial substrate 10 mainly includes a base substrate 1, an initial layer 3, an intermediate layer 4, and a functional layer 5. Further, as shown in FIG. 1, the epitaxial substrate 10 has an aspect in which an interface layer 2 is provided between the base substrate 1 and the initial layer 3, and an aspect in which a superlattice structure layer 6 is provided between the intermediate layer 4 and the functional layer 5. It may be. The interface layer 2 and the superlattice structure layer 6 will be described later.
  • the base substrate 1 is a (111) plane single crystal silicon wafer. Although there is no special restriction
  • the initial layer 3, the intermediate layer 4, the functional layer 5, and the superlattice structure layer 6 are each composed of a wurtzite group III nitride with a (0001) crystal plane substantially parallel to the substrate surface of the base substrate 1. It is a layer formed by an epitaxial growth technique so that These layers are preferably formed by metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • the initial layer 3 is a layer made of AlN (first group III nitride layer). As can be seen from the TEM image of FIG. 1, the initial layer 3 is composed of a large number of fine columnar crystals and the like (columnar crystals, granular crystals, columnar shapes) grown in a direction substantially perpendicular to the substrate surface of the base substrate 1 (film formation direction). It is a layer composed of at least one of domains or granular domains. In other words, the initial layer 3 is uniaxially oriented in the stacking direction of the epitaxial substrate 10, but contains a large number of crystal grain boundaries or dislocations along the stacking direction and has a poor crystallinity. Is a layer. In the present embodiment, for convenience, the term “crystal grain boundary” including domain grain boundaries or dislocations may be used. The distance between crystal grain boundaries in the initial layer 3 is about several tens of nm at most.
  • the initial layer 3 having such a configuration has an X-ray rocking curve half-value width of 0.5 degrees or more and 1.1 degrees on the (0002) plane, which is an indication of the magnitude of the mosaic property with respect to the c-axis tilt component or some degree of screw dislocation.
  • the X-ray rocking curve half-value width of the (10-10) plane is 0, which is as follows, and is a measure of the mosaicity of the rotation component of the crystal with the c-axis as the rotation axis or some degree of edge dislocation. It is formed to be 8 degrees or more and 1.1 degrees or less.
  • This is a layer made of group III nitride (second group III nitride layer).
  • the functional layer 5 is at least one layer formed of group III nitride, and has a predetermined function when a semiconductor element is formed by further forming a predetermined semiconductor layer, an electrode, or the like on the epitaxial substrate 10. It is a layer which expresses. Therefore, the functional layer 5 is formed of one or more layers having a composition and thickness corresponding to the function.
  • the interface I1 (the surface of the initial layer 3) between the initial layer 3 and the intermediate layer 4 is a three-dimensional uneven surface reflecting the external shape such as columnar crystals constituting the initial layer 3. It is clearly confirmed in the HAADF (high angle scattered electron) image of the epitaxial substrate 10 illustrated in FIG. 2 that the interface I1 has such a shape.
  • the HAADF image is a mapping image of the integrated intensity of electrons inelastically scattered at a high angle, obtained by a scanning transmission electron microscope (STEM). In the HAADF image, the image intensity is proportional to the square of the atomic number, and the portion where an atom with a large atomic number is present is observed brighter (whiter).
  • the initial layer 3 is made of AlN, while the intermediate layer 4 has at least Ga and a composition different from that of AlN, as indicated by the above composition formula, and further contains In. Is a layer that can also contain. Since Ga and In have larger atomic numbers than Al, in FIG. 2, the intermediate layer 4 is observed to be relatively bright and the initial layer 3 is observed to be relatively dark. Thereby, it can be easily recognized from FIG. 2 that the interface I1 between them is a three-dimensional uneven surface.
  • the protrusions 3a of the initial layer 3 are shown to be positioned at approximately equal intervals, but this is merely for convenience of illustration, and actually the protrusions are not necessarily evenly spaced. 3a is not located.
  • the initial layer 3 is formed so that the density of the protrusions 3a is 5 ⁇ 10 9 / cm 2 or more and 5 ⁇ 10 10 / cm 2 or less, and the average interval of the protrusions 3a is 45 nm or more and 140 nm or less. The When these ranges are satisfied, it is possible to form the functional layer 5 having particularly excellent crystal quality.
  • the convex portion 3a of the initial layer 3 indicates a substantially vertex position of a convex portion on the surface (interface I1).
  • the side wall of the convex portion 3a is formed by the (10-11) plane or the (10-12) plane of AlN. .
  • the average film thickness is 40 nm or more and 200 nm or less.
  • the average film thickness is smaller than 40 nm, it is difficult to realize a state in which AlN covers the substrate surface while forming the convex portions 3a as described above.
  • the average film thickness is to be made larger than 200 nm, it becomes difficult to form the convex portions 3a as described above because the AlN surface begins to flatten.
  • the formation of the initial layer 3 is realized under predetermined epitaxial growth conditions, but forming the initial layer 3 with AlN does not include Ga that forms a liquid phase compound with silicon, and Since the lateral growth is relatively difficult to proceed, it is preferable in that the interface I1 is easily formed as a three-dimensional uneven surface.
  • the interface I1 between the initial layer 3 and the intermediate layer 4 is formed as a three-dimensional uneven surface, most of the dislocations d generated in the initial layer 3 are from the initial layer 3 to the intermediate layer as shown in FIG. When propagating to 4 (penetrating), it is bent at the interface I1. More specifically, the dislocation d (d0) propagating through the portion substantially parallel to the base substrate 1 in the interface I1 can reach the upper part of the intermediate layer 4, but is inclined with respect to the base substrate 1 in the interface I1. The dislocations d (d1) propagating through the locations where they are being merged disappear in the intermediate layer 4. As a result, among the dislocations starting from the initial layer 3, only a few dislocations penetrate the intermediate layer 4.
  • the epitaxial substrate 10 may be provided with the interface layer 2 between the base substrate 1 and the initial layer 3.
  • the interface layer 2 has a thickness of about several nm and is preferably made of amorphous SiAl x O y N z .
  • the epitaxial substrate 10 may have a mode in which the superlattice structure layer 6 is provided between the intermediate layer 4 and the functional layer 5.
  • the superlattice structure layer 6 includes, on the intermediate layer 4, a first unit layer 6 a and a second unit layer 6 b that are two types of group III nitride layers having different compositions. It is formed by repeatedly laminating alternately.
  • a set of one first unit layer 6a and one second unit layer 6b is also referred to as a pair layer.
  • the superlattice structure layer 6 is not an essential component in the epitaxial substrate 10, the provision of the superlattice structure layer 6 increases the total film thickness of the group III nitride layer group in the epitaxial substrate 10. The effect that the withstand voltage in a semiconductor element improves is acquired. Even if the superlattice structure layer 6 is interposed between the intermediate layer 4 and the functional layer 5, the crystal quality of the functional layer 5 is sufficiently good (superlattice) if the formation conditions are set appropriately. To the same extent as when the structural layer 6 is not provided).
  • the superlattice structure layer 6 is formed by forming the first unit layer 6a with GaN to a thickness of about several tens of nm and the second unit layer 6b with AlN. It is a preferable example that the thickness is about several nm.
  • FIG. 1 illustrates the case where the pair layer is repeatedly formed 15 times.
  • the epitaxial substrate 10 having the above configuration, characteristics similar to those of a semiconductor element (for example, a Schottky diode or HEMT element) in which a group III nitride layer group is formed on a sapphire substrate or SiC substrate are obtained.
  • a semiconductor element for example, a Schottky diode or HEMT element
  • a group III nitride layer group is formed on a sapphire substrate or SiC substrate.
  • a (111) plane single crystal silicon wafer is prepared as the base substrate 1, and the natural oxide film is removed by dilute hydrofluoric acid cleaning. After that, SPM cleaning is performed, and an oxide film having a thickness of about several mm is formed on the wafer surface. Is formed. This is set in the reactor of the MOCVD apparatus.
  • the AlN layer which is the initial layer 3 has a three-dimensional uneven surface shape. It was confirmed that it was deposited in the mode. Moreover, as shown in FIG. 4, the density of the convex portions 3a is in the range of 5 ⁇ 10 9 / cm 2 or more and 5 ⁇ 10 10 / cm 2 or less, and the average interval of the convex portions 3a is 45 nm or more and 140 nm or less. Was confirmed. When the half width of the X-ray rocking curve of the AlN layer was measured, a value of 0.8 degrees (2870 sec) or more was obtained for both the (0002) plane and the (10-10) plane.
  • the average value of the entire layer was about 1 ⁇ 10 11 / cm 2 (the screw dislocation was about 1 ⁇ 10 10 / cm 2 ).
  • the screw dislocation was about 1 ⁇ 10 10 / cm 2 (the screw dislocation was about 2 ⁇ 10 9 / cm 2 ). That is, it was confirmed that many dislocations were coalesced and disappeared during the growth process of the AlGaN film.
  • the dislocation density of the obtained GaN layer of the epitaxial substrate 10 was measured. As shown in FIG. 4, the dislocation density is at most 5.7 ⁇ 10 9 / cm 2 (the density of screw dislocations in that case is 1.8 ⁇ 10 9 / cm 2 ). It was confirmed that the layer had fewer dislocations than the Al 0.3 Ga 0.7 N layer. Further, when the half width of the X-ray rocking curve of the GaN layer was measured, a value of 985 sec or less was obtained for both the (0002) plane and the (10-10) plane.
  • Example 2 Four types of epitaxial substrates 10 (sa-5 to a-8) were produced under the same conditions and procedures as in Example 1 except that the interface layer 2 was provided. Also for Example 2, FIG. 4 shows AlN layer formation conditions and various evaluation results for the epitaxial substrate 10.
  • NH 3 gas is introduced into the reactor, and the substrate surface is exposed to the NH 3 gas atmosphere for 1 minute.
  • the NH 3 gas supply was temporarily stopped, and instead, TMA bubbling gas was introduced into the reactor and exposed to the TMA bubbling gas atmosphere for 1 minute.
  • NH 3 gas was again introduced into the reactor, and thereafter, the initial layer 3, the intermediate layer 4, and the functional layer 5 were formed in the same manner as in Example 1.
  • amorphous interface layer 2 made of SiAl x O y N z (also simply referred to as SiAlON) is formed on the interface with a film thickness of about 3 nm, and the AlN layer as the initial layer 3 is tertiary on the interface layer 2 It is deposited in a form having an original surface uneven shape, N and O are diffused and dissolved in the silicon wafer, and Si and O are diffused and dissolved in the AlN layer. confirmed.
  • the average value of the entire layer was about 1 ⁇ 10 11 / cm 2 (the screw dislocation was about 1 ⁇ 10 10 / cm 2 ).
  • the screw dislocation was about 1 ⁇ 10 10 / cm 2 (the screw dislocation was about 2 ⁇ 10 9 / cm 2 ). That is, also in Example 2, it was confirmed that many dislocations were coalesced and disappeared during the growth process of the AlGaN film.
  • Example 2 (Contrast between Example 1 and Example 2)
  • the convex portions are the same as in Example 1, but the X-ray rocking curve half-value width of the (0002) plane of the AlN layer is smaller than that in Example 1.
  • the GaN layer not only the half-width of the X-ray rocking curve of the (0002) plane but also the dislocation density is smaller than that of Example 1.
  • Example 3 Example 4, and Comparative Example 2
  • Example 3 As Example 3, except that the average film thickness of the Al 0.3 Ga 0.7 N layer, which is an intermediate layer, was variously changed within a range of 40 nm or more, five types of epitaxial substrates 10 (sample names) were obtained in the same procedure as Example 1. a-9 to a-13) were prepared. Note that a-10 is the same as a-2 in the first embodiment.
  • Example 4 five types of epitaxial substrates 10 (sa-14 to a-18) were prepared in the same procedure as in Example 3 except that the interface layer 2 was provided. Note that a-15 is the same as a-6 in Example 2.
  • Comparative Example 2 three kinds of epitaxial substrates (three types of epitaxial substrates) were obtained in the same procedure as Example 1 except that the average film thickness of the Al 0.3 Ga 0.7 N layer as the intermediate layer was variously changed within a range of less than 40 nm. Sample names b-5 to b-7) were prepared.
  • FIG. 5 shows the formed film thickness of the intermediate layer 4 and the evaluation results for the GaN layer as the functional layer 5 for the epitaxial substrates according to Example 3, Example 4, and Comparative Example 2.
  • Example 3 When the result of Example 3 shown in FIG. 5 is compared with the result of Comparative Example 2, it is found that setting the film thickness of the intermediate layer 4 to 40 nm or more is effective in improving the crystal quality of the functional layer 5. It is confirmed. Further, when Example 3 and Example 4 are compared, the sample of Example 4 having the interface layer 2 is more X-ray rocking of the (0002) plane, as in the relationship between Example 1 and Example 2. The curve half width and dislocation density are small. This result indicates that the same effect as in Example 2 is obtained by providing the interface layer 2.
  • Example 5 As Example 5, four types of epitaxial substrates 10 (sa-19 to a-22) were produced in the same procedure as in Example 1 except that the composition of the intermediate layer 4 was variously changed. Note that a-20 is the same as a-2 in the first embodiment.
  • Example 6 four types of epitaxial substrates 10 (sa-23 to a-26) were produced in the same procedure as in Example 5 except that the interface layer 2 was provided. Note that a-24 is the same as a-6 in the second embodiment.
  • FIG. 6 shows the composition of the intermediate layer and the evaluation results for the GaN layer as the functional layer for the epitaxial substrate 10 according to Example 5 and Example 6.
  • Example 5 and Example 6 shown in FIG. 6 indicate that the effect of improving the crystal quality of the functional layer 5 in the epitaxial substrate 10 can be obtained regardless of the composition of the intermediate layer 4. Even when Example 5 and Example 6 are compared, the sample of Example 6 including the interface layer 2 has a smaller (0002) plane X-ray rocking curve half-width and dislocation density. From the result, the effect of providing the interface layer 2 is confirmed.
  • a C-plane single crystal sapphire wafer (hereinafter, sapphire wafer) was prepared as a base substrate.
  • the prepared sapphire wafer was set in the reactor of the MOCVD apparatus.
  • the inside of the reactor was set to a hydrogen / nitrogen mixed atmosphere, and the substrate temperature was heated to 1200 ° C., which is a thermal cleaning temperature.
  • NH 3 gas and TMG bubbling gas were introduced into the reactor, and a GaN layer having a thickness of about 30 nm was formed as a so-called low-temperature GaN buffer layer.
  • the substrate temperature was set to 1050 ° C.
  • the reactor internal pressure was set to 30 kPa
  • TMG and NH 3 were reacted to form a GaN layer corresponding to the functional layer 5 with a thickness of 1 ⁇ m.
  • an epitaxial substrate was obtained. No cracks were confirmed on the epitaxial substrate.
  • the dislocation density of the obtained GaN layer of the epitaxial substrate 10 was measured.
  • the dislocation density was 2.5 ⁇ 10 9 / cm 2 (the density of screw dislocations was 2 ⁇ 10 8 / cm 2 ).
  • Example 7 to 10 and Comparative Example 4 As Examples 7 to 10, Schottky diodes were manufactured as semiconductor elements using the epitaxial substrate 10. As Comparative Example 4, a Schottky diode using an epitaxial substrate having a sapphire wafer as a base substrate was prepared. FIG. 7 shows the layer configuration and various evaluation results for the epitaxial substrates according to Examples 7 to 10 and Comparative Example 4.
  • Example 7 the epitaxial substrate 10 formed under the same conditions and procedure as the sample a-2 of Example 1 was prepared.
  • Example 8 as the epitaxial substrate 10 provided with the interface layer 2, an epitaxial substrate 10 formed under the same conditions and procedure as the sample a-6 of Example 2 was prepared.
  • Example 9 an epitaxial substrate 10 having a superlattice structure layer 6 was prepared. Specifically, after the Al 0.3 Ga 0.7 N layer is formed in the same manner as the sample a-2 of Example 1, the first unit layer 6a is subsequently made a GaN layer, and the second unit layer 6b is made AlN.
  • the superlattice structure layer 6 was formed by forming 40 pairs of layers as layers. At that time, the target film thickness of the AlN layer was 5 nm, and the target film thickness of GaN was 20 nm. The thickness of the obtained pair layer was 1 ⁇ m. Then, a GaN layer as the functional layer 5 was formed to a thickness of 1.5 ⁇ m on the obtained pair layer. The total film thickness of each of the layers formed on the silicon wafer was about 2.65 ⁇ m.
  • Example 10 an epitaxial substrate 10 including both the interface layer 2 and the superlattice structure layer 6 was prepared. Specifically, after the formation of the Al 0.3 Ga 0.7 N layer was performed in the same manner as the sample a-6 of Example 2, subsequently, as in Example 9, the superlattice structure layer 6 and the functional layer 5 were formed. The GaN layer was formed. The total film thickness of each of the layers formed on the silicon wafer was about 2.65 ⁇ m.
  • Comparative Example 4 an epitaxial substrate was prepared, which was formed under the same conditions and procedures as in Comparative Example 3, using a sapphire wafer as a base substrate.
  • the dislocation density was measured for the obtained GaN layer of each epitaxial substrate. As shown in FIG. 7, the dislocation density for each example is the same as the dislocation density for Comparative Example 4 in the order of 5 ⁇ 10 9 / cm 2, which is about the same as that of sample a-2. there were. In any of the examples, as in Example 1, it has been confirmed that the GaN layer has fewer dislocations than the Al 0.3 Ga 0.7 N layer.
  • a Pt electrode is formed as an anode electrode on the GaN layer by a photolithography process and Ti / Al is used as a cathode electrode.
  • An ohmic electrode was formed, and a concentric Schottky diode with an electrode interval of 10 ⁇ m was obtained.
  • the leakage current at the applied voltage of 100 V and the diode element are destroyed as the reverse current-voltage characteristics with the silicon wafer and the cathode electrode both grounded.
  • the withstand voltage which is a voltage, was evaluated.
  • the reverse current-voltage characteristics of the shot diode according to Comparative Example 4 were evaluated with the cathode electrode installed.
  • the leakage current is reduced as compared with the comparative example 4.
  • a Schottky diode is manufactured using an epitaxial substrate having a silicon wafer as a base substrate, an interfacial layer is provided between the base substrate and the initial layer, and the sapphire wafer is used. It is indicated that a Schottky diode having a withstand voltage comparable to that of the above and having a reduced leakage current can be realized.
  • Example 11 to 14 and Comparative Example 5 As Examples 11 to 14, an epitaxial substrate 10 for a HEMT device was produced. Moreover, as Comparative Example 5, an epitaxial substrate for a HEMT device using a sapphire wafer as a base substrate was produced. FIG. 8 shows the layer configuration and various evaluation results for the epitaxial substrates according to Examples 11 to 14 and Comparative Example 5.
  • Example 11 after the formation of the GaN layer to be the functional layer 5 (channel layer 5a) under the same conditions and procedure as the sample a-2 in Example 1, the substrate temperature was subsequently set to 1050 ° C.
  • the reactor internal pressure was set to 10 kPa, TMA, TMG, and NH 3 were introduced into the reactor to form an Al 0.2 Ga 0.8 N layer as the functional layer 5 (barrier layer 5c) with a thickness of 25 nm.
  • Example 12 an epitaxial substrate provided with the interface layer 2 was prepared. Specifically, after performing the formation of the GaN layer to be the functional layer 5 (channel layer 5a) under the same conditions and procedure as the sample a-6 of Example 2, then, as in Example 11, An Al 0.2 Ga 0.8 N layer was formed.
  • Example 13 an epitaxial substrate provided with the superlattice structure layer 6 was prepared. Specifically, after the formation of the GaN layer to be the functional layer 5 (channel layer 5a) in the same procedure as in Example 9, the functional layer 5 (barrier layer 5c) is formed as in Example 11. An Al 0.2 Ga 0.8 N layer was formed.
  • Example 14 an epitaxial substrate 10 including both the interface layer 2 and the superlattice structure layer 6 was prepared. Specifically, after the Al 0.3 Ga 0.7 N layer was formed in the same manner as the sample a-6 in Example 2, the superlattice structure layer 6 and the functional layer 5 ( A GaN layer to be a channel layer 5a) was formed, and an Al 0.2 Ga 0.8 N layer as a functional layer 5 (barrier layer 5c) was formed as in Example 11.
  • Comparative Example 5 a sapphire wafer was prepared as a base substrate, and the process up to the formation of the GaN layer corresponding to the functional layer 5 (channel layer 5a) was performed under the same conditions and procedures as in Comparative Example 3. In the same manner as in Example 11, an Al 0.2 Ga 0.8 N layer as the functional layer 5 (barrier layer 5c) was formed to obtain an epitaxial substrate for a HEMT device.
  • Electron mobility and two-dimensional electron density were measured for the AlGaN / GaN laminated structures of the epitaxial substrates according to Examples 11 to 14 and Comparative Example 5 manufactured by the above procedure.
  • Example 11 and Example 13 As shown in FIG. 8, except that the electron mobility of Example 11 and Example 13 was obtained as a value smaller than the electron mobility of Comparative Example 5, it was almost between each Example and Comparative Example. There was no difference. In addition, the difference in electron mobility between Example 11 and Example 13 and Comparative Example 5 remains at most about several percent. The above results show that even when a silicon wafer is used, it is possible to create a HEMT device having characteristics similar to those when a sapphire wafer is used.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

　単結晶シリコンを下地基板とし、品質および特性の優れた窒化物エピタキシャル基板を提供する。（１１１）単結晶シリコン基板の上に、基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板が、下地基板の上に形成された、ＡｌＮからなる第１のIII族窒化物層と、第２のIII族窒化物層の上に形成され、ＩｎxxＡｌyyＧａzzＮ（ｘｘ＋ｙｙ＋ｚｚ＝１、０≦ｘｘ≦１、０＜ｙｙ≦１、０＜ｚｚ≦１）からなる第２のIII族窒化物層と、第２のIII族窒化物層の上にエピタキシャル形成された少なくとも１つの第３のIII族窒化物層と、を備え、第１のIII族窒化物層が柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多欠陥含有層であり、第１のIII族窒化物層と第２のIII族窒化物層との界面が３次元的凹凸面であるようにする。

Description

半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
　本発明は、半導体素子用のエピタキシャル基板に関し、特にIII族窒化物を用いて構成されるエピタキシャル基板に関する。
　窒化物半導体は、直接遷移型の広いバンドギャップを有し、高い絶縁破壊電界および高い飽和電子速度を有することから、ＬＥＤやＬＤなどの発光デバイスや、ＨＥＭＴなど高周波／ハイパワーの電子デバイス用半導体材料として注目されている（例えば、"Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier" Toshihide Kikkawa, Jpn. J. Appl. Phys. 44, (2005), 4896.（非特許文献１）参照）。
　エピタキシャル基板の低コスト化、さらにはシリコン系回路デバイスとの集積化などを目的として、上記のような窒化物デバイスを作製するにあたって単結晶シリコンを下地基板として用いる研究・開発が行われている（例えば、特開平１０－１６３５２８号公報（特許文献１）、特開２００４－３４９３８７号公報（特許文献２）、および特開２００５－３５０３２１号公報（特許文献３）参照）。
　しかしながら、サファイア基板やＳｉＣ基板を用いる場合に比較して、シリコン基板上に良質な窒化物膜を形成することは、以下のような理由で非常に困難であることが知られている。
　まず、シリコンと窒化物材料とでは、格子定数の値に大きな差異がある。このことは、シリコン基板と成長膜の界面にてミスフィット転位を発生させたり、核形成から成長に至るタイミングで３次元的な成長モードを促進させる要因となる。換言すれば、転位密度が少なく表面が平坦である良好な窒化物エピタキシャル膜の形成を阻害する要因となっている。
　また、シリコンに比べると窒化物材料の熱膨張係数の値は大きいため、シリコン基板上に高温で窒化物膜をエピタキシャル成長させた後、室温付近に降温させる過程において、窒化物膜内には引張応力が働く。その結果として、膜表面においてクラックが発生しやすくなるとともに、基板に大きな反りが発生しやすくなる。
　このほか、気相成長における窒化物材料の原料ガスであるトリメチルガリウム（ＴＭＧ）は、シリコンと液相化合物を形成しやすく、エピタキシャル成長を妨げる要因となることも知られている。
　こうした理由により、シリコン基板上に窒化物材料を成膜するにあたっては、膜表面の平坦性を確保しつつ、膜中の転位やクラックを抑制し、さらには応力により発生するウェハーの反りを低減すること、などが大きな技術課題となっている。
　特開平１０－１６３５２８号公報、特開２００４－３４９３８７号公報、特開２００５－３５０３２１号公報、およびKikkawaに開示された従来技術を用いた場合、シリコン基板上にＧａＮ膜をエピタキシャル成長することは可能である。しかしながら、得られたＧａＮ膜の結晶品質は、ＳｉＣやサファイアを下地基板として用いた場合と比べると決して良好なものではない。そのため、従来技術を用いて例えばＨＥＭＴのような電子デバイスを作製した場合には、電子移動度が低かったり、オフ時のリーク電流や耐圧が低くなったりするという問題があった。
　本発明は、上記課題に鑑みてなされたものであり、単結晶シリコンを下地基板とし、品質および特性の優れた窒化物エピタキシャル基板を提供することを目的とする。
　上記課題を解決するため、本発明の第１の態様では、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなる、半導体素子用のエピタキシャル基板が、前記下地基板の上に形成された、ＡｌＮからなる第１のIII族窒化物層と、前記第１のIII族窒化物層の上に形成され、ＩｎxxＡｌyyＧａzzＮ（ｘｘ＋ｙｙ＋ｚｚ＝１、０≦ｘｘ＜１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層と、前記第２のIII族窒化物層の上にエピタキシャル形成された少なくとも１つの第３のIII族窒化物層と、を備え、前記第１のIII族窒化物層が柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多欠陥含有性層であり、前記第１のIII族窒化物層と前記第２のIII族窒化物層との界面が３次元的凹凸面であるようにした。
　本発明の第２の態様では、第１の態様に係るエピタキシャル基板において、前記第１のIII族窒化物層の（０００２）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下、（１０－１０）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下であるようにした。
　本発明の第３の態様では、第１または第２の態様に係るエピタキシャル基板において、前記下地基板と前記第１のIII族窒化物層との間に、アモルファスの界面層が形成されてなるようにした。
　本発明の第４の態様では、第３の態様に係るエピタキシャル基板において、前記界面層がＳｉＡｌxＯyＮzからなるようにした。
　本発明の第５の態様では、第３または第４の態様に係る記載のエピタキシャル基板において、前記第１のIII族窒化物層の（０００２）面のＸ線ロッキングカーブ半値幅が０．５度以上０．８度以下であるようにした。
　本発明の第６の態様では、第１ないし第５の態様のいずれかに係るエピタキシャル基板において、前記第２のIII族窒化物層と前記少なくとも１つの第３のIII族窒化物層との界面の表面粗さが、４ｎｍ以上１２ｎｍ以下であるようにした。
　本発明の第７の態様では、第１ないし第６の態様のいずれかに係るエピタキシャル基板において、前記第２のIII族窒化物層がＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなるようにした。
　本発明の第８の態様では、第１ないし第７の態様のいずれかに係るエピタキシャル基板において、前記第１のIII族窒化物層の凸部の密度が５×１０9／ｃｍ2以上５×１０10／ｃｍ2以下であるようにした。
　本発明の第９の態様では、第１ないし第８の態様のいずれかに係るエピタキシャル基板において、前記第１のIII族窒化物層の凸部の平均間隔が４５ｎｍ以上１４０ｎｍ以下であるようにした。
　本発明の第１０の態様では、第１ないし第９の態様のいずれかに係るエピタキシャル基板において、前記少なくとも１つの第３のIII族窒化物層が半導体素子の機能層を含むようにした。
　本発明の第１１の態様では、第１ないし第１０の態様のいずれかに係るエピタキシャル基板において、前記少なくとも１つの第３のIII族窒化物層が、相異なる組成の２種類以上のIII族窒化物層を前記第２のIII族窒化物層の直上に周期的に積層した超格子構造層を含むようにした。
　本発明の第１２の態様では、半導体素子を、第１ないし第１１の態様に係るエピタキシャル基板を用いて作製した。
　本発明の第１３の態様では、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法が、前記下地基板の上にＡｌＮからなる第１のIII族窒化物層を形成する第１形成工程と、前記第２のIII族窒化物層の上にＩｎxxＡｌyyＧａzzＮ（ｘｘ＋ｙｙ＋ｚｚ＝１、０≦ｘｘ＜１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層を形成する第２形成工程と、前記第２のIII族窒化物層の上に少なくとも１つの第３のIII族窒化物層をエピタキシャル形成する第３形成工程と、を備え、前記第１形成工程においては、前記第１のIII族窒化物層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多欠陥含有性層として形成するようにした。
　本発明の第１４の態様では、第１３の態様に係るエピタキシャル基板の製造方法の前記第１形成工程において、２０ｎｍ／ｍｉｎ．以上の成膜速度で平均膜厚が２００ｎｍ以下となるように前記第一のIII族窒化物層を形成するようにした。
　本発明の第１５の態様では、第１４の態様に係るエピタキシャル基板の製造方法において、前記下地基板と前記第１のIII族窒化物層との間に、アモルファスの界面層を形成する界面層形成工程、をさらに備えるようにした。
　本発明の第１６の態様では、第１５の態様に係るエピタキシャル基板の製造方法において、前記界面層がＳｉＡｌxＯyＮzからなるようにした。
　本発明の第１７の態様では、第１３ないし第１６の態様のいずれかに係るエピタキシャル基板の製造方法の前記第２形成工程において、表面粗さが４ｎｍ以上１２ｎｍ以下の前記第２のIII族窒化物層を形成するようにした。
　本発明の第１８の態様では、第１３ないし第１７の態様のいずれかに係るエピタキシャル基板の製造方法の前記第２形成工程において、ＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる前記第２のIII族窒化物層を形成するようにした。
　本発明の第１９の態様では、第１３ないし第１８の態様のいずれかに係るエピタキシャル基板の製造方法において、前記第３形成工程が半導体素子の機能層を形成する工程を含むようにした。
　本発明の第２０の態様では、第１３ないし第１９の態様のいずれかに係るエピタキシャル基板の製造方法において、前記第３形成工程が相異なる組成の２種類以上のIII族窒化物層を前記第２のIII族窒化物層の直上に周期的に積層する工程を含むようにした。
　本発明の第２１の態様では、半導体素子用エピタキシャル基板を、第１３ないし第２０の態様のいずれかに係るエピタキシャル基板の製造方法を用いて作製した。
　本発明の第２２の態様では、半導体素子が、第１３ないし第２０の態様のいずれかに係るエピタキシャル基板の製造方法を用いて作製した半導体素子用エピタキシャル基板を備えるようにした。
　本発明の第１ないし第２２の態様によれば、第１のIII族窒化物層を結晶性の劣った多結晶欠陥含有性層として設けることによって、下地基板と第２のIII族窒化物層との格子ミスフィットが緩和される。また、第１のIII族窒化物層と第２のIII族窒化物層との界面を三次元的凹凸面とすることによって、第１のIII族窒化物層で発生した転位は当該界面で屈曲されて第２のIII族窒化物層において合体消失することになる。これらにより、単結晶シリコン基板を下地基板として用いた場合であっても、サファイア基板またはＳｉＣ基板を用いた場合と同程度の品質および特性を有するIII族窒化物機能層を備えたエピタキシャル基板を実現することができる。係るエピタキシャル基板を用いることで、例えばＨＥＭＴのような半導体素子をサファイア基板またはＳｉＣ基板を用いた場合よりも低コストで提供することができる。
本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面と、エピタキシャル基板１０のＴＥＭ観察像とを対比的に示す図である。 エピタキシャル基板１０のＨＡＡＤＦ（高角散乱電子）像を示す図である。 エピタキシャル基板１０における転位の消失の様子を模式的に示す図である。 実施例１、実施例２、および比較例１に係るエピタキシャル基板についての、ＡｌＮ層形成条件、および種々の評価結果を示す図である。 実施例３、実施例４、および比較例２に係るエピタキシャル基板についての、中間層の形成膜厚、および機能層についての評価結果を示す図である。 実施例５および実施例６に係るエピタキシャル基板についての、中間層の組成、および機能層についての評価結果を示す図である。 実施例７ないし実施例１０、および比較例４に係るエピタキシャル基板についての、層構成、および種々の評価結果を示す図である。 実施例１１ないし実施例１４、および比較例５に係るエピタキシャル基板についての、層構成および種々の評価結果を示す図である。
　　＜エピタキシャル基板の概略構成＞
　図１は、本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面と、エピタキシャル基板１０のＴＥＭ（透過型電子顕微鏡）による観察像とを対比的に示す図である。
　エピタキシャル基板１０は、下地基板１と、初期層３と、中間層４と、機能層５とを主として備える。また、エピタキシャル基板１０は、図１に示すように、下地基板１と初期層３の間に界面層２を備える態様や、中間層４と機能層５の間に超格子構造層６を備える態様であってもよい。界面層２および超格子構造層６については後述する。
　下地基板１は、（１１１）面の単結晶シリコンウェハーである。下地基板１の厚みに特段の制限はないが、取り扱いの便宜上、数百μｍから数ｍｍの厚みを有する下地基板１を用いるのが好ましい。
　初期層３と、中間層４と、機能層５と、超格子構造層６とは、それぞれ、ウルツ鉱型のIII族窒化物を（０００１）結晶面が下地基板１の基板面に対し略平行となるように、エピタキシャル成長手法によって形成した層である。これらの層の形成は、有機金属化学気相成長法（ＭＯＣＶＤ法）により行うのが好適な一例である。
　初期層３は、ＡｌＮからなる層（第１のIII族窒化物層）である。初期層３は、図１のＴＥＭ像からもわかるように、下地基板１の基板面に略垂直な方向（成膜方向）に成長した多数の微細な柱状結晶等（柱状結晶、粒状結晶、柱状ドメインあるいは粒状ドメインの少なくとも一種）から構成される層である。換言すれば、初期層３は、エピタキシャル基板１０の積層方向への一軸配向はしてなるものの、積層方向に沿った多数の結晶粒界もしくは転位を含有する、結晶性の劣った多欠陥含有性層である。なお、本実施の形態においては、便宜上、ドメイン粒界あるいは転位も含めて、結晶粒界と称することがある。初期層３における結晶粒界の間隔は大きくても数十ｎｍ程度である。
　係る構成を有する初期層３は、ｃ軸傾き成分についてのモザイク性の大小もしくはらせん転位の多少の指標となる（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上１．１度以下となるように、かつ、ｃ軸を回転軸とした結晶の回転成分についてのモザイク性の大小もしくは刃状転位の多少の指標となる（１０－１０）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下となるように、形成される。
　一方、中間層４は、初期層３の上に形成された、ＩｎxxＡｌyyＧａzzＮ（ｘｘ＋ｙｙ＋ｚｚ＝１、０≦ｘｘ＜１、０≦ｙｙ＜１、０＜ｚｚ≦１）なる組成のIII族窒化物からなる層（第２のIII族窒化物層）である。好ましくは、中間層４は、ＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）なる組成のIII族窒化物からなる。
　機能層５は、III族窒化物により形成される少なくとも１つの層であり、エピタキシャル基板１０の上にさらに所定の半導体層や電極などを形成することで半導体素子を構成する場合において、所定の機能を発現する層である。それゆえ、機能層５は、当該機能に応じた組成および厚みを有する１または複数の層にて形成される。
　　＜初期層と中間層の詳細構成とその効果＞
　初期層３と中間層４との界面Ｉ１（初期層３の表面）は、初期層３を構成する柱状結晶等の外形形状を反映した三次元的凹凸面となっている。界面Ｉ１がこのような形状を有することは、図２に例示する、エピタキシャル基板１０のＨＡＡＤＦ（高角散乱電子）像において、明瞭に確認される。なお、ＨＡＡＤＦ像とは、走査透過電子顕微鏡（ＳＴＥＭ）によって得られる、高角度に非弾性散乱された電子の積分強度のマッピング像である。ＨＡＡＤＦ像においては、像強度は原子番号の二乗に比例し、原子番号が大きい原子が存在する箇所ほど明るく（白く）観察される。
　エピタキシャル基板１０においては、初期層３はＡｌＮからなるのに対して、中間層４は、上記の組成式が示すように、少なくともＧａを含むとともにＡｌＮとは異なる組成を有し、さらにはＩｎをも含み得る層である。ＧａおよびＩｎの方がＡｌよりも原子番号が大きいので、図２においては、中間層４が相対的に明るく、初期層３が相対的に暗く観察される。これにより、図２からは、両者の界面Ｉ１が、三次元的凹凸面となっていることが容易に認識される。
　なお、図１の模式断面においては、初期層３の凸部３ａが略等間隔に位置するように示されているが、これは図示の都合にすぎず、実際には必ずしも等間隔に凸部３ａが位置するわけではない。好ましくは、初期層３は、凸部３ａの密度が５×１０9／ｃｍ2以上５×１０10／ｃｍ2以下であり、凸部３ａの平均間隔が４５ｎｍ以上１４０ｎｍ以下であるように形成される。これらの範囲をみたす場合、特に結晶品質の優れた機能層５の形成が可能となる。なお、本実施の形態において、初期層３の凸部３ａとは、表面（界面Ｉ１）において上に凸の箇所の略頂点位置のことを指し示すものとする。なお、本発明の発明者の実験および観察の結果、凸部３ａの側壁を形成しているのは、ＡｌＮの（１０－１１）面もしくは（１０－１２）面であることが確認されている。
　初期層３の表面に上記の密度および平均間隔を満たす凸部３ａが形成されるには、平均膜厚が４０ｎｍ以上２００ｎｍ以下となるように初期層３を形成することが好ましい。平均膜厚が４０ｎｍより小さい場合には、上述のような凸部３ａを形成しつつＡｌＮが基板表面を覆い尽くす状態を実現することが難しくなる。一方、平均膜厚を２００ｎｍより大きくしようとすると、ＡｌＮ表面の平坦化が進行し始めるために上述のような凸部３ａを形成することが難しくなる。
　なお、初期層３の形成は、所定のエピタキシャル成長条件のもとで実現されるが、初期層３をＡｌＮにて形成することは、シリコンと液相化合物を形成するＧａを含まないという点、および、横方向成長が比較的進みにくいので界面Ｉ１が三次元的凹凸面として形成されやすいという点において好適である。
　エピタキシャル基板１０においては、下地基板１と中間層４との間に、上述のような態様にて結晶粒界を内在する多欠陥含有性層である初期層３を介在させることにより、下地基板１と中間層４あるいはさらにその上部に備わる機能層５との間の格子ミスフィットが緩和され、係る格子ミスフィットに起因する歪みエネルギーの蓄積が抑制されている。上述した初期層３についての（０００２）面および（１０－１０）面のＸ線ロッキングカーブ半値幅の範囲は、この結晶粒界による歪みエネルギーの蓄積が好適に抑制される範囲として定まるものである。
　ただし、係る初期層３が介在することで、中間層４には、初期層３の柱状結晶等の結晶粒界が起点となった非常に多数の転位が伝播する。本実施の形態においては、初期層３と中間層４との界面Ｉ１を上述のように三次元的凹凸面とすることで、係る転位を効果的に低減させてなる。図３は、エピタキシャル基板１０における転位の消失の様子を模式的に示す図である。なお、図３においては後述する界面層２を省略している。
　初期層３と中間層４との界面Ｉ１が三次元的凹凸面として形成されていることにより、初期層３で発生した転位ｄのほとんどは、図３に示すように、初期層３から中間層４へと伝播する（貫通する）際に、界面Ｉ１で屈曲される。より具体的には、界面Ｉ１のうち下地基板１に略平行な箇所を伝播する転位ｄ（ｄ０）については中間層４の上方にまで達しうるが、界面Ｉ１のうち下地基板１に対して傾斜している箇所を伝播する転位ｄ（ｄ１）は、中間層４の内部において合体消失する。結果として、初期層３を起点とする転位のうち、中間層４を貫通する転位はごく一部となる。
　また、図３にその様子を模式的に示すように、中間層４は、好ましくは、その成長初期こそ初期層３の表面形状に沿って形成されるものの、成長が進むにつれて徐々にその表面が平坦化されていき、最終的には、１０ｎｍ以下の表面粗さを有するように形成される。なお、本実施の形態において、表面粗さは、ＡＦＭ（原子間力顕微鏡）により計測した５μｍ×５μｍ領域についての平均粗さｒａで表すものとする。ちなみに、中間層４が、横方向成長が比較的進みやすい、少なくともＧａを含む組成のIII族窒化物にて形成されることは、中間層４の表面平坦性を良好なものとするうえで好適である。
　また、中間層４の平均厚みは、４０ｎｍ以上とするのが好適である。これは、４０ｎｍより薄く形成した場合には、初期層３に由来する凹凸が十分に平坦化しきれないことや、中間層４に伝播した転位の相互合体による消失が十分に起こらない、などの問題が生じるからである。尚、平均厚みが４０ｎｍ以上となるように形成した場合には、転位密度の低減や表面の平坦化が効果的になされるので、中間層４の厚みの上限については特に技術上の制限はないが、生産性の観点からは数μｍ以下程度の厚みに形成するのが好ましい。
　上述のような態様にて形成されてなることで、中間層４は、少なくとも表面近傍において（すなわち機能層５あるいは超格子構造層６との界面近傍において）、転位密度が好適に低減されてなるとともに良好な結晶品質を有する。これにより、機能層５においても良好な結晶品質が得られる。あるいは、中間層４および機能層５の組成や形成条件によっては、機能層５を中間層４よりも低転位に形成することもできる。例えば、転位密度が６×１０9／ｃｍ2以下（うち、らせん転位の密度は２×１０9／ｃｍ2以下）であり、（０００２）面、（１０－１０）面のＸ線ロッキングカーブ半値幅がともに１０００ｓｅｃ以下であるという、優れた結晶品質の機能層５を形成することができる。すなわち、機能層５は、低転位でかつ非常に良好な結晶性を有するとともに、初期層３に比べてモザイク度が非常に小さい層として形成される。
　ＭＯＣＶＤ法によりサファイア基板またはＳｉＣ基板上に低温ＧａＮバッファ層などを介して同じ総膜厚のIII族窒化物層群を形成した場合の転位密度の値は、おおよそ５×１０8～１×１０10／ｃｍ2の範囲であるので、上述の結果は、サファイア基板を用いた場合と同等の品質を有するエピタキシャル基板が、サファイア基板よりも安価な単結晶シリコンウェハーを下地基板１として用いて実現されたことを意味している。
　　＜界面層＞
　上述のように、エピタキシャル基板１０は、下地基板１と初期層３の間に界面層２を備える態様であってもよい。界面層２は、数ｎｍ程度の厚みを有し、アモルファスのＳｉＡｌxＯyＮzからなるのが好適な一例である。
　下地基板１と初期層３との間に界面層２を備える場合、下地基板１と中間層４などとの格子ミスフィットがより効果的に緩和され、中間層４および機能層５の結晶品質がさらに向上する。すなわち、界面層２を備える場合には、初期層３であるＡｌＮ層が、界面層２を備えない場合と同様の凹凸形状を有しかつ界面層２を備えない場合よりも内在する結晶粒界が少なくなるように形成される。特に（０００２）面でのＸ線ロッキングカーブ半値幅の値が改善された初期層３が得られる。これは、下地基板１の上に直接に初期層３を形成する場合に比して、界面層２の上に初期層３を形成する場合の方が初期層３となるＡｌＮの核形成が進みにくく、結果的に、界面層２が無い場合に比べて横方向成長が促進されることによる。なお、界面層２の膜厚は５ｎｍを超えない程度で形成される。このような界面層２を備えた場合、初期層３を、（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上０．８度以下の範囲となるように形成することができる。この場合、（０００２）面のＸ線ロッキングカーブ半値幅が８００ｓｅｃ以下であり、らせん転位密度が１×１０9／ｃｍ2／ｃｍ2以下であるという、さらに結晶品質の優れた機能層５を形成することができる。
　なお、初期層３の形成時に、Ｓｉ原子とＯ原子の少なくとも一方が初期層３に拡散固溶してなる態様や、Ｎ原子とＯ原子の少なくとも一方が下地基板１に拡散固溶してなる態様であってもよい。
　　＜超格子構造層＞
　上述のように、エピタキシャル基板１０は、中間層４と機能層５の間に超格子構造層６を備える態様であってもよい。図１に示す例であれば、超格子構造層６は、中間層４の上に、相異なる組成の２種類のIII族窒化物層である第１単位層６ａと第２単位層６ｂとを繰り返し交互に積層することにより形成されてなる。ここで、１つの第１単位層６ａと１つの第２単位層６ｂとの組をペア層とも称する。
　エピタキシャル基板１０においては、下地基板１である単結晶シリコンウェハーとIII族窒化物との間に熱膨張係数の値に大きな差異があることに起因して、中間層４の面内方向に歪が生じているが、超格子構造層６は、係る歪みを緩和して機能層５への歪の伝播を抑制する作用を有している。
　超格子構造層６は、エピタキシャル基板１０において必須の構成要素ではないが、超格子構造層６を備えることで、エピタキシャル基板１０におけるIII族窒化物層群の総膜厚が増加し、結果として、半導体素子における耐電圧が向上するという効果が得られる。なお、中間層４と機能層５の間に超格子構造層６を介在させたとしても、形成条件が好適に設定されていれば、機能層５の結晶品質は十分良好な程度に（超格子構造層６を有さない場合と同程度に）確保される。
　図１に示すＨＥＭＴ素子用のエピタキシャル基板１０の場合であれば、超格子構造層６は、第１単位層６ａをＧａＮにて数十ｎｍ程度の厚みに形成し、第２単位層６ｂをＡｌＮにて数ｎｍ程度の厚みに形成するのが好適な一例である。なお、図１においては、ペア層を１５回繰り返し形成した場合を例示している。
　中間層４に内在する歪が十分に開放される程度にペア層の形成を繰り返したうえで、機能層５を形成することで、下地基板１とIII族窒化物層群との熱膨張係数の差に起因するクラックや反りの発生が好適に抑制された、エピタキシャル基板１０が実現される。換言すれば、超格子構造層６は、エピタキシャル基板１０において、機能層５に対する歪の伝播を緩和する歪緩和能を有してなるといえる。
　　＜機能層の具体的態様＞
　図１においては、エピタキシャル基板１０がＨＥＭＴ素子の基板として用いられる場合を想定して、機能層５として、高抵抗のＧａＮからなるチャネル層５ａと、ＡｌＮからなるスペーサ層５ｂと、ＡｌＧａＮやＩｎＡｌＮなどからなる障壁層５ｃとが形成される場合を例示している。チャネル層５ａは数μｍ程度の厚みに形成されるのが好適である。スペーサ層５ｂは１ｎｍ程度の厚みに形成されるのが好適である。ただし、ＨＥＭＴ素子を構成するにあたってスペーサ層５ｂは必須の構成要素ではない。障壁層５ｃは、数十ｎｍ程度の厚みに形成されるのが好適である。係る層構成を有することにより、チャネル層５ａの障壁層５ｃ（あるいはスペーサ層５ｂ）とのヘテロ接合界面近傍には、自発分極効果やピエゾ分極効果などによって二次元電子ガス領域が形成される。
　あるいは、エピタキシャル基板１０がショットキーダイオードの基板として用いられる場合であれば、機能層５として、１つのIII族窒化物層（例えばＧａＮ層）が形成される。
　さらに、エピタキシャル基板１０が発光ダイオードの基板として用いられる場合であれば、機能層５として、ｎ型窒化物層（例えばＧａＮ層）、目標とする発光波長に応じた組成比で構成されるＩｎＡｌＧａＮ混晶からなる発光層、ｐ型窒化物層（例えばＧａＮ層）などが形成される。
　以上のような構成を有するエピタキシャル基板１０を用いることで、サファイア基板またはＳｉＣ基板の上にIII族窒化物層群を形成した半導体素子（例えばショットキーダイオードやＨＥＭＴ素子など）と同程度の特性を有する半導体素子が、より安価に実現される。
　例えば、機能層５をＧａＮにて形成したエピタキシャル基板１０の上にアノードとカソードとを配置した同心円型ショットキーダイオードにおいては、小さいリーク電流と高い耐電圧とが実現される。
　あるいは、ＨＥＭＴ素子に適用しうるように機能層５をＡｌＧａＮ／ＧａＮ積層構造として構成した場合であれば、結晶品質に優れ、電子移動度が高い機能層５が得られる。
　　＜エピタキシャル基板の製造方法＞
　次に、ＭＯＣＶＤ法を用いる場合を例として、エピタキシャル基板１０を製造する方法について概説する。
　まず、下地基板１として（１１１）面の単結晶シリコンウェハーを用意し、希フッ酸洗浄により自然酸化膜を除去し、さらにその後、ＳＰＭ洗浄を施してウェハー表面に厚さ数Å程度の酸化膜が形成された状態とする。これをＭＯＣＶＤ装置のリアクタ内にセットする。
　そして所定の加熱条件とガス雰囲気のもとで各層を形成する。まず、ＡｌＮからなる初期層３は、基板温度を８００℃以上、１２００℃以下の所定の初期層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～３０ｋＰａ程度とした状態で、アルミニウム原料であるＴＭＡ（トリメチルアルミニウム）バブリングガスとＮＨ3ガスとを適宜のモル流量比にてリアクタ内に導入し、成膜速度を２０ｎｍ／ｍｉｎ以上、目標膜厚を２００ｎｍ以下、とすることによって、形成させることができる。
　なお、シリコンウェハーが初期層形成温度に達した後、初期層３の形成に先立って、ＴＭＡバブリングガスのみをリアクタ内に導入し、ウェハーをＴＭＡバブリングガス雰囲気に晒すようにした場合には、ＳｉＡｌxＯyＮzからなる界面層２が形成される。
　中間層４の形成は、初期層３の形成後、基板温度を８００℃以上１２００℃以下の所定の中間層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～１００ｋＰａとした状態で、ガリウム原料であるＴＭＧ（トリメチルガリウム）バブリングガスとＮＨ3ガスとを、あるいはさらに、インジウム原料であるＴＭＩ（トリメチルインジウム）バブリングガスあるいはＴＭＡバブリングガスを、作製しようとする中間層４の組成に応じた所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＩ、ＴＭＡ、およびＴＭＧの少なくとも１つを反応させることにより実現される。
　超格子構造層６を形成する場合は、中間層４の形成後、基板温度を８００℃以上１２００℃以下の所定の超格子構造層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～１００ｋＰａとした状態で、第１単位層６ａと第２単位層６ｂの組成および膜厚に応じてリアクタ内に導入するＮＨ3ガスとIII族窒化物原料ガス（ＴＭＩ、ＴＭＡ、ＴＭＧのバブリングガス）との流量比を交互に変化させるようにすればよい。
　機能層５の形成は、中間層４または超格子構造層６の形成後、基板温度を８００℃以上１２００℃以下の所定の機能層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～１００ｋＰａとした状態で、ＴＭＩバブリングガス、ＴＭＡバブリングガス、あるいはＴＭＧバブリングガスの少なくとも１つとＮＨ3ガスとを、作製しようとする機能層５の組成に応じた流量比にてリアクタ内に導入し、ＮＨ3とＴＭＩ，ＴＭＡ、およびＴＭＧの少なくとも１つとを反応させることにより実現される。図１のように、機能層５を組成の異なる複数の層から構成する場合は、それぞれの層組成に応じた作製条件が適用される。
　（実施例１）
　本実施例では、初期層３の形成条件を違えた４種のエピタキシャル基板１０（試料名ａ－１～ａ－４）を作製した。ただし、界面層２および超格子構造層６の形成は省略した。図４に、実施例１に係るエピタキシャル基板１０について、ＡｌＮ層（初期層）形成条件および種々の評価結果を示している。
　まず、下地基板１として（１１１）面の単結晶シリコンウェハー（以下、シリコンウェハー）を用意した。用意したシリコンウェハーに、フッ化水素酸／純水＝１／１０（体積比）なる組成の希フッ酸による希フッ酸洗浄と硫酸／過酸化水素水＝１／１（体積比）なる組成の洗浄液によるＳＰＭ洗浄とを施して、ウェハー表面に厚さ数Åの酸化膜が形成された状態とし、これをＭＯＣＶＤ装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、基板温度が初期層形成温度である１０５０℃となるまで加熱した。
　基板温度が１０５０℃に達すると、リアクタ内にＮＨ3ガスを導入し、１分間、基板表面をＮＨ3ガス雰囲気に晒した。
　その後、リアクタ内圧力を１０ｋＰａとし、ＴＭＡバブリングガスを所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＡを反応させることによって表面が三次元的凹凸形状を有する初期層３を形成した。その際、初期層３の成長速度（成膜速度）は２０ｎｍ／ｍｉｎまたは５０ｎｍ／ｍｉｎとし、初期層３の目標平均膜厚は４０ｎｍ、１００ｎｍまたは２００ｎｍとした。
　初期層３が形成されると、続いて、基板温度を１０５０℃とし、リアクタ内圧力を２０ｋＰａとして、ＴＭＧバブリングガスをリアクタ内にさらに導入し、ＮＨ3とＴＭＡならびにＴＭＧとの反応により、中間層４としてのＡｌ0.3Ｇａ0.7Ｎ層を平均膜厚が５０ｎｍ程度となるように形成した。
　なお、以上の工程までを行った試料についてＴＥＭ（透過型電子顕微鏡）およびＨＡＡＤＦ（高角散乱電子）像による構造分析を行った結果、初期層３たるＡｌＮ層が三次元的な表面凹凸形状を有する態様にて堆積されていることが確認された。また、図４に示すように、凸部３ａの密度が５×１０9／ｃｍ2以上５×１０10／ｃｍ2以下という範囲にあり、凸部３ａの平均間隔が４５ｎｍ以上１４０ｎｍ以下であることが確認された。なお、ＡｌＮ層のＸ線ロッキングカーブの半値幅を測定したところ、（０００２）面、（１０－１０）面ともに０．８度（２８７０ｓｅｃ）以上という値が得られた。
　また、Ａｌ0.3Ｇａ0.7Ｎ層の転位密度を評価したところ、層全体の平均値としては約１×１０11／ｃｍ2程度（らせん転位は１×１０10／ｃｍ2程度）であったが、Ａｌ0.3Ｇａ0.7Ｎ層表面においては、１×１０10／ｃｍ2程度（らせん転位は約２×１０9／ｃｍ2程度）となっていた。すなわち、多くの転位がＡｌＧａＮ膜の成長過程において合体、消失していることが確認された。
　次いで、基板温度を１０５０℃とし、リアクタ内圧力を３０ｋＰａとして、ＴＭＧとＮＨ3を反応させて機能層５としてのＧａＮ層を８００ｎｍの厚さで形成した。これによりエピタキシャル基板１０が得られた。なお、得られたエピタキシャル基板１０において、シリコンウェハー上に形成されたIII族窒化物層群の総膜厚は９５０ｎｍであった。また、エピタキシャル基板１０にクラックは確認されなかった。
　得られたエピタキシャル基板１０のＧａＮ層について、転位密度を測定した。図４に示すように、転位密度は最大でも５．７×１０9／ｃｍ2（その場合のらせん転位の密度は１．８×１０9／ｃｍ2）であり、いずれの試料においても、ＧａＮ層の方がＡｌ0.3Ｇａ0.7Ｎ層よりも転位が少ないことが確認された。また、ＧａＮ層のＸ線ロッキングカーブの半値幅を測定したところ、（０００２）面、（１０－１０）面ともに９８５ｓｅｃ以下という値が得られた。
　（比較例１）
　初期層３の形成条件を、２０ｎｍ／ｍｉｎ以上という成膜速度と２００ｎｍ以下という目標膜厚との少なくとも一方をみたさないように定めた他は、実施例１と同様の条件での４種のエピタキシャル基板（試料名ｂ－１～ｂ－４）を作製した。比較例１についても、図４に、係るエピタキシャル基板１０について、ＡｌＮ層形成条件および種々の評価結果を示している。
　（実施例１と比較例１との対比）
　図４に示すように、実施例１では全ての試料において初期層３が三次元的凹凸を有するように形成されているのに対して、比較例１において初期層が三次元的凹凸を有するように形成されたのはｂ－２の試料のみである。特に、ｂ－４の試料については、（０００２）面の半値幅が極めて小さく、モザイク度が小さくなっていた。また、ｂ－２についても、実施例１に比べると十分な三次元的凹凸は得られなかった。
　また、ＧａＮ層について比較すると、実施例１ではどの試料においてもクラックは見られなかったのに対して、比較例１のｂ－２およびｂ－４の試料ではクラックが発生していた。また、クラックが確認されなかった試料について転位密度およびＸ線ロッキングカーブ半値幅を比較すると、実施例１の全ての試料において比較例１のｂ－２およびｂ－４の試料よりも転位密度が小さく、かつロッキングカーブ半値幅が小さくなっている。
　以上の結果は、シリコン基板を下地基板としてIII族窒化物半導体機能層を形成する場合、所定の三次元的凹凸を有する初期層を下地基板上に形成しておくことが、機能層の結晶品質の向上に対して有効であることを示している。
　（実施例２）
　界面層２を設けるようにした他は、実施例１と同様の条件および手順で４種のエピタキシャル基板１０（試料名ａ－５～ａ－８）を作製した。実施例２についても、図４に、係るエピタキシャル基板１０について、ＡｌＮ層形成条件および種々の評価結果を示している。
　具体的には、基板温度が初期層形成温度である１０５０℃に達した地点で、リアクタ内にＮＨ3ガスを導入して、１分間、基板表面をＮＨ3ガス雰囲気に晒した後、実施例１とは異なり、ＮＨ3ガス供給をいったん停止し、代わってＴＭＡバブリングガスをリアクタ内に導入し１分間ＴＭＡバブリングガス雰囲気に晒すようにした。その後、ＮＨ3ガスを再びリアクタ内に導入し、以降、実施例１と同様に初期層３、中間層４、および機能層５を形成した。
　初期層３までを形成した試料について、ＴＥＭおよびＨＡＡＤＦ像による構造分析、さらにＳＩＭＳ(二次イオン質量分析)、およびＥＤＳ（エネルギー分散型Ｘ線分光装置）による組成分析を行った結果、ＡｌＮ／Ｓｉ界面に３ｎｍ程度の膜厚でＳｉＡｌxＯyＮz（単にＳｉＡｌＯＮとも記す）からなるアモルファス状の界面層２が形成されていること、該界面層２の上に初期層３たるＡｌＮ層が三次元的な表面凹凸形状を有する態様にて堆積されていること、シリコンウェハー中にＮ、Ｏが拡散固溶していること、およびＡｌＮ層中にＳｉ、Ｏが拡散固溶していることが確認された。
　また、Ａｌ0.3Ｇａ0.7Ｎ層の転位密度を評価したところ、層全体の平均値としては約１×１０11／ｃｍ2程度（らせん転位は1×１０10／ｃｍ2程度）であったが、Ａｌ0.3Ｇａ0.7Ｎ層表面においては、１×１０10／ｃｍ2程度（らせん転位は約２×１０9／ｃｍ2程度）となっていた。すなわち、実施例２においても、多くの転位がＡｌＧａＮ膜の成長過程において合体、消失していることが確認された。
　（実施例１と実施例２との対比）
　界面層２を設けた実施例２においては、凸部の様子は実施例１と同じであるものの、ＡｌＮ層の（０００２）面のＸ線ロッキングカーブ半値幅が実施例１よりも小さくなっている。また、ＧａＮ層についてみると、（０００２）面のＸ線ロッキングカーブ半値幅のみならず、転位密度についても実施例１より小さくなっている。
　以上の結果は、界面層を設けることにより、三次元的凹凸形状を保ちつつ結晶品質が改善された初期層が形成され、このことにより、機能層の結晶品質がさらに向上することを示している。
　（実施例３、実施例４、および比較例２）
　実施例３として、中間層であるＡｌ0.3Ｇａ0.7Ｎ層の平均膜厚を４０ｎｍ以上の範囲で種々に違えた他は、実施例１と同様の手順で、５種のエピタキシャル基板１０（試料名ａ－９～ａ－１３）を作製した。なお、ａ－１０は実施例１のａ－２と同一である。
　また、実施例４として、界面層２を設けるようにした他は実施例３と同様の手順で、５種のエピタキシャル基板１０（試料名ａ－１４～ａ－１８）を作製した。なお、ａ－１５は実施例２のａ－６と同一である。
　さらには、比較例２として、中間層であるＡｌ0.3Ｇａ0.7Ｎ層の平均膜厚を４０ｎｍ未満の範囲で種々に違えた他は、実施例１と同様の手順で、３種のエピタキシャル基板（試料名ｂ－５～ｂ－７）を作製した。
　図５に、実施例３、実施例４、および比較例２に係るエピタキシャル基板について、中間層４の形成膜厚および機能層５であるＧａＮ層についての評価結果を示した。　
　図５に示す実施例３の結果と比較例２の結果とを対比すると、中間層４の形成膜厚を４０ｎｍ以上とすることが機能層５の結晶品質を向上させるうえで効果があることが確認される。また、実施例３と実施例４とを対比すると、実施例１と実施例２との関係と同様に、界面層２を備える実施例４の試料の方が、（０００２）面のＸ線ロッキングカーブ半値幅と転位密度が小さくなっている。係る結果は、界面層２を設けることで実施例２と同様の効果が得られていることを指し示すものである。
　（実施例５および実施例６）
　実施例５として、中間層４の組成を種々に違えた他は実施例１と同様の手順で、４種のエピタキシャル基板１０（試料名ａ－１９～ａ－２２）を作製した。なお、ａ－２０は実施例１のａ－２と同一である。
　また、実施例６として、界面層２を設けるようにした他は実施例５と同様の手順で、４種のエピタキシャル基板１０（試料名ａ－２３～ａ－２６）を作製した。なお、ａ－２４は実施例２のａ－６と同一である。
　図６に、実施例５および実施例６に係るエピタキシャル基板１０について、中間層の組成および機能層であるＧａＮ層についての評価結果を示した。
　図６に示す実施例５および実施例６の結果は、エピタキシャル基板１０における機能層５の結晶品質の向上の効果は、中間層４の組成によらず得られることを示している。また、実施例５と実施例６を対比した場合においても、界面層２を備える実施例６の試料の方が、（０００２）面のＸ線ロッキングカーブ半値幅と転位密度が小さくなっている。係る結果からも、界面層２を設けることの効果が確認される。
　（比較例３）
　本比較例では、下地基板としてサファイア基板を用いたエピタキシャル基板を作製した。
　まず、下地基板としてＣ面の単結晶サファイアウェハー（以下、サファイアウェハー）を用意した。用意したサファイアウェハーをＭＯＣＶＤ装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、基板温度がサーマルクリーニング温度である１２００℃となるまで加熱し、その後１０分間保持した後、５００℃まで基板温度を下げた。
　基板温度が５００℃に達すると、リアクタ内にＮＨ3ガスとＴＭＧバブリングガスを導入し、いわゆる低温ＧａＮバッファ層として、厚さ３０ｎｍ程度のＧａＮ層を形成した。
　低温バッファ層が形成されると、次いで基板温度を１０５０℃とし、リアクタ内圧力を３０ｋＰａとして、ＴＭＧとＮＨ3を反応させて機能層５に相当するＧａＮ層を１μｍの厚さで形成した。これによりエピタキシャル基板が得られた。エピタキシャル基板にクラックは確認されなかった。
　得られたエピタキシャル基板１０のＧａＮ層について、転位密度を測定した。転位密度は２．５×１０9／ｃｍ2（らせん転位の密度は２×１０8／ｃｍ2）であった。
　（実施例１～実施例６と比較例３との対比）
　図４ないし図６に示した、実施例１ないし実施例６に係るエピタキシャル基板１０における機能層の全転位密度を、比較例３に係るエピタキシャル基板の全転位密度と比較すると、実施例１ないし実施例６の方が値は大きいが、オーダーとしては同じである。特に、界面層２を備える実施例２、実施例４、および実施例６に係るエピタキシャル基板１０においては、比較例３との差が最大でも２割程度と非常に小さくなっている。また、らせん転位密度についても、実施例１ないし実施例６に係るエピタキシャル基板１０の値は比較例３に係るエピタキシャル基板の値のせいぜい数倍程度に収まっている。
　係る結果は、サファイア基板に比して安価なシリコン基板を下地基板として用いた場合であっても、サファイア基板を用いた場合と遜色のない結晶品質を有するIII族窒化物機能層が形成可能であることを示している。
　（実施例７ないし実施例１０、および比較例４）
　実施例７ないし実施例１０として、エピタキシャル基板１０を用いた半導体素子として、ショットキーダイオードを作製した。また、比較例４として、サファイアウェハーを下地基板とするエピタキシャル基板を用いたショットキーダイオードの作成を行った。図７に、実施例７ないし実施例１０、および比較例４に係るエピタキシャル基板について、層構成および種々の評価結果を示している。
　実施例７においては、実施例１の試料ａ－２と同様の条件および手順で形成したエピタキシャル基板１０を用意した。
　実施例８においては、界面層２を備えるエピタキシャル基板１０として、実施例２の試料ａ－６と同様の条件および手順で形成したエピタキシャル基板１０を用意した。
　実施例９においては、超格子構造層６を備えるエピタキシャル基板１０を用意した。具体的には、Ａｌ0.3Ｇａ0.7Ｎ層の形成までは実施例１の試料ａ－２と同様に行った後、続いて、第１単位層６ａをＧａＮ層とし、第２単位層６ｂをＡｌＮ層とするペア層を４０周期分形成することにより、超格子構造層６を形成した。その際、ＡｌＮ層の目標膜厚を５ｎｍ、ＧａＮの目標膜厚を２０ｎｍとした。得られたペア層の厚みは、１μｍであった。そして、得られたペア層の上に、機能層５としてのＧａＮ層を１．５μｍの厚みに形成した。なお、シリコンウェハー上に形成された上記各層の総膜厚は約２．６５μｍであった。
　実施例１０においては、界面層２と超格子構造層６とをともに備えるエピタキシャル基板１０を用意した。具体的には、Ａｌ0.3Ｇａ0.7Ｎ層の形成までは実施例２の試料ａ－６と同様に行った後、続いて、実施例９と同様に、超格子構造層６と機能層５としてのＧａＮ層とを形成した。なお、シリコンウェハー上に形成された上記各層の総膜厚は約２．６５μｍであった。
　また、比較例４においては、比較例３と同様の条件および手順で形成した、サファイアウェハーを下地基板とするエピタキシャル基板を用意した。
　得られたそれぞれのエピタキシャル基板のＧａＮ層について、転位密度を測定した。図７に示すように、各実施例についての転位密度は、比較例４についての転位密度とオーダーしては同じであり、最大でも試料ａ－２と同程度の５×１０9／ｃｍ2であった。なお、いずれの実施例においても、実施例１と同様に、ＧａＮ層の方がＡｌ0.3Ｇａ0.7Ｎ層よりも転位が少ないことが確認されている。
　エピタキシャル基板を用意した後、実施例７ないし実施例１０、および比較例４のいずれにおいても、ＧａＮ層の上に、フォトリソグラフィープロセスにより、アノード電極としてＰｔ電極を形成するとともにカソード電極としてＴｉ／Ａｌオーミック電極を形成し、電極間隔１０μｍの同心円型ショットキーダイオードを得た。
　実施例７ないし実施例１０に係るショットキーダイオードについて、シリコンウェハーとカソード電極とをともに接地した状態で、逆方向電流－電圧特性として、印加電圧１００Ｖ時のリーク電流と、ダイオード素子が破壊に至る電圧である耐電圧とを評価した。また、比較例４に係るショットダイオードについては、カソード電極を設置した状態で、逆方向電流－電圧特性を評価した。
　その結果、図７に示すように、実施例７については、リーク電流と耐電圧の両方において、比較例４と同程度の値であったが、他の実施例については、リーク電流もしくは耐電圧の少なくとも一方の点で比較例４よりも優れているという結果が得られた。係る結果は、シリコンウェハーを用いた場合でも、サファイアウェハーを用いた場合と同程度以上の特性を有するショットキーダイオードを作成可能であることを示している。
　より詳細には、エピタキシャル基板１０が界面層２を備える場合にリーク電流が比較例４よりも低減されてなる。係る結果は、シリコンウェハーを下地基板とするエピタキシャル基板を用いてショットキーダイオードを作製する場合には、下地基板と初期層との間に界面層を設けることで、サファイアウェハーを用いて作製したものと同程度の耐電圧を有し、かつリーク電流がより低減されたショットキーダイオードが実現できることを指し示している。
　さらに、図７に示す結果によれば、エピタキシャル基板１０が超格子構造層６を備えた、実施例９および実施例１０に係るショットキーダイオードにおいて、比較例４よりも高い耐電圧が得られている。この結果は、シリコンウェハーを下地基板とするエピタキシャル基板を用いてショットキーダイオードを作製する場合には、超格子構造層の形成が、耐電圧を向上させる効果があることを示している。
　（実施例１１ないし実施例１４および比較例５）
　実施例１１ないし実施例１４として、ＨＥＭＴ素子用のエピタキシャル基板１０を作製した。また、比較例５として、サファイアウェハーを下地基板とする、ＨＥＭＴ素子用のエピタキシャル基板を作製した。図８に、実施例１１ないし実施例１４、および比較例５に係るエピタキシャル基板について、層構成および種々の評価結果を示している。
　実施例１１においては、実施例１の試料ａ－２と同様の条件および手順で機能層５（チャネル層５ａ）となるＧａＮ層の形成までを行った後、続いて、基板温度を１０５０℃とし、リアクタ内圧力を１０ｋＰａとして、ＴＭＡ、ＴＭＧ、ＮＨ3をリアクタ内に導入して機能層５（障壁層５ｃ）としてのＡｌ0.2Ｇａ0.8Ｎ層を２５ｎｍの厚みに形成した。
　実施例１２においては、界面層２を備えるエピタキシャル基板を用意した。具体的には、実施例２の試料ａ－６と同様の条件および手順で機能層５（チャネル層５ａ）となるＧａＮ層の形成までを行った後、続いて、実施例１１と同様に、Ａｌ0.2Ｇａ0.8Ｎ層を形成した。
　実施例１３においては、超格子構造層６を備えるエピタキシャル基板を用意した。具体的には、実施例９と同様の手順で機能層５（チャネル層５ａ）となるＧａＮ層の形成までを行った後、実施例１１と同様に、機能層５（障壁層５ｃ）としてのＡｌ0.2Ｇａ0.8Ｎ層を形成した。
　実施例１４においては、界面層２と超格子構造層６とをともに備えるエピタキシャル基板１０を用意した。具体的には、Ａｌ0.3Ｇａ0.7Ｎ層の形成までは実施例２の試料ａ－６と同様に行った後、続いて、実施例９と同様に、超格子構造層６と機能層５（チャネル層５ａ）となるＧａＮ層の形成までを行い、さらに、実施例１１と同様に、機能層５（障壁層５ｃ）としてのＡｌ0.2Ｇａ0.8Ｎ層を形成した。
　また、比較例５においては、サファイアウェハーを下地基板として用意し、機能層５（チャネル層５ａ）に相当するＧａＮ層の形成までを比較例３と同様の条件および手順で行った後、実施例１１と同様に、機能層５（障壁層５ｃ）としてのＡｌ0.2Ｇａ0.8Ｎ層を形成することによって、ＨＥＭＴ素子用のエピタキシャル基板を得た。
　以上の手順により作製された実施例１１ないし実施例１４、および比較例５に係るエピタキシャル基板のＡｌＧａＮ／ＧａＮ積層構造について、電子移動度と２次元電子密度とを測定した。
　図８に示すように、実施例１１および実施例１３の電子移動度が、比較例５の電子移動度よりも小さい値として得られた以外は、それぞれの実施例と比較例との間にほとんど差異はみられなかった。しかも、実施例１１および実施例１３と比較例５との電子移動度の差異も、たかだか数パーセント程度に留まっている。以上の結果は、シリコンウェハーを用いた場合でも、サファイアウェハーを用いた場合と同程度の特性を有するＨＥＭＴ素子を作成可能であることを示している。
　特に、エピタキシャル基板に界面層を設けた実施例１２と実施例１４においては比較例５と同程度の特性が得られている。係る結果は、シリコンウェハーを下地基板とするエピタキシャル基板を用いてＨＥＭＴ素子を作製する場合には、下地基板と初期層との間に界面層を設けることで、サファイアウェハーを用いた場合と同程度の特性を有するＨＥＭＴ素子を作成できることを指し示している。

Claims (22)

  1. 　（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなる、半導体素子用のエピタキシャル基板であって、
    　前記下地基板の上に形成された、ＡｌＮからなる第１のIII族窒化物層と、
    　前記第１のIII族窒化物層の上に形成され、ＩｎxxＡｌyyＧａzzＮ（ｘｘ＋ｙｙ＋ｚｚ＝１、０≦ｘｘ＜１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層と、
    　前記第２のIII族窒化物層の上にエピタキシャル形成された少なくとも１つの第３のIII族窒化物層と、
    を備え、
    　前記第１のIII族窒化物層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、
    　前記第１のIII族窒化物層と前記第２のIII族窒化物層との界面が３次元的凹凸面である、
    ことを特徴とする半導体素子用エピタキシャル基板。
  2. 　請求項１に記載のエピタキシャル基板であって、
    　前記第１のIII族窒化物層の（０００２）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下であり、（１０－１０）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下である、
    ことを特徴とする半導体素子用エピタキシャル基板。
  3. 　請求項１または請求項２に記載のエピタキシャル基板であって、
    　前記下地基板と前記第１のIII族窒化物層との間に、アモルファスの界面層が形成されてなることを特徴とする半導体素子用エピタキシャル基板。
  4. 　請求項３に記載のエピタキシャル基板であって、
    　前記界面層がＳｉＡｌxＯyＮzからなることを特徴とする半導体素子用エピタキシャル基板。
  5. 　請求項３または請求項４に記載のエピタキシャル基板であって、
    　前記第１のIII族窒化物層の（０００２）面のＸ線ロッキングカーブ半値幅が０．５度以上０．８度以下である、
    ことを特徴とする半導体素子用エピタキシャル基板。
  6. 　請求項１ないし請求項５のいずれかに記載のエピタキシャル基板であって、
    　前記第２のIII族窒化物層と前記少なくとも１つの第３のIII族窒化物層との界面の表面粗さが、４ｎｍ以上１２ｎｍ以下である、
    ことを特徴とする半導体素子用エピタキシャル基板。
  7. 　請求項１ないし請求項６のいずれかに記載のエピタキシャル基板であって、
    　前記第２のIII族窒化物層がＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなることを特徴とする半導体素子用エピタキシャル基板。
  8. 　請求項１ないし請求項７のいずれかに記載のエピタキシャル基板であって、
    　前記第１のIII族窒化物層の凸部の密度が５×１０9／ｃｍ2以上５×１０10／ｃｍ2以下であることを特徴とする半導体素子用エピタキシャル基板。
  9. 　請求項１ないし請求項８のいずれかに記載のエピタキシャル基板であって、
    　前記第１のIII族窒化物層の凸部の平均間隔が４５ｎｍ以上１４０ｎｍ以下であることを特徴とする半導体素子用エピタキシャル基板。
  10. 　請求項１ないし請求項９のいずれかに記載のエピタキシャル基板であって、
    　前記少なくとも１つの第３のIII族窒化物層が半導体素子の機能層を含むことを特徴とする半導体素子用エピタキシャル基板。
  11. 　請求項１ないし請求項９のいずれかに記載のエピタキシャル基板であって、
    　前記少なくとも１つの第３のIII族窒化物層が、相異なる組成の２種類以上のIII族窒化物層を前記第２のIII族窒化物層の直上に周期的に積層した超格子構造層を含む、
    ことを特徴とする半導体素子用エピタキシャル基板。
  12. 　請求項１ないし請求項１１のいずれかに記載のエピタキシャル基板を用いて作製した半導体素子。
  13. 　（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、
    　前記下地基板の上にＡｌＮからなる第１のIII族窒化物層を形成する第１形成工程と、
    　前記第２のIII族窒化物層の上にＩｎxxＡｌyyＧａzzＮ（ｘｘ＋ｙｙ＋ｚｚ＝１、０≦ｘｘ＜１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる第２のIII族窒化物層を形成する第２形成工程と、
    　前記第２のIII族窒化物層の上に少なくとも１つの第３のIII族窒化物層をエピタキシャル形成する第３形成工程と、
    を備え、
    　前記第１形成工程においては、前記第１のIII族窒化物層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  14. 　請求項１３に記載のエピタキシャル基板の製造方法であって、
    　前記第１形成工程においては、２０ｎｍ／ｍｉｎ．以上の成膜速度で平均膜厚が２００ｎｍ以下となるように前記第一のIII族窒化物層を形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  15. 　請求項１３または請求項１４に記載のエピタキシャル基板の製造方法であって、
    　前記下地基板と前記第１のIII族窒化物層との間に、アモルファスの界面層を形成する界面層形成工程、
    をさらに備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。
  16. 　請求項１５に記載のエピタキシャル基板の製造方法であって、
    　前記界面層がＳｉＡｌxＯyＮzからなることを特徴とする半導体素子用エピタキシャル基板の製造方法。
  17. 　請求項１３ないし請求項１６のいずれかに記載のエピタキシャル基板の製造方法であって、
    　前記第２形成工程においては、表面粗さが４ｎｍ以上１２ｎｍ以下の前記第２のIII族窒化物層を形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。
  18. 　請求項１３ないし請求項１７のいずれかに記載のエピタキシャル基板の製造方法であって、
    　前記第２形成工程においては、ＡｌyyＧａzzＮ（ｙｙ＋ｚｚ＝１、０≦ｙｙ＜１、０＜ｚｚ≦１）からなる前記第２のIII族窒化物層を形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。
  19. 　請求項１３ないし請求項１８のいずれかに記載のエピタキシャル基板の製造方法であって、
    　前記第３形成工程が半導体素子の機能層を形成する工程を含むことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  20. 　請求項１３ないし請求項１９のいずれかに記載のエピタキシャル基板の製造方法であって、
    　前記第３形成工程が相異なる組成の２種類以上のIII族窒化物層を前記第２のIII族窒化物層の直上に周期的に積層する工程を含む、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  21. 　請求項１３ないし請求項２０のいずれかに記載のエピタキシャル基板の製造方法を用いて作製した半導体素子用エピタキシャル基板。
  22. 　請求項１３ないし請求項２０のいずれかに記載のエピタキシャル基板の製造方法を用いて作製した半導体素子用エピタキシャル基板を備える半導体素子。
PCT/JP2010/061148 2009-08-07 2010-06-30 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子 WO2011016304A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112010003214.9T DE112010003214B4 (de) 2009-08-07 2010-06-30 Epitaxiesubstrat für eine halbleitervorrichtung, verfahren zur herstellung eines epitaxiesubstrats für eine halbleitervorrichtung, und halbleitervorrichtung
CN201080035067.9A CN102484049B (zh) 2009-08-07 2010-06-30 半导体元件用外延基板、半导体元件用外延基板的制造方法以及半导体元件
JP2011525837A JP5456783B2 (ja) 2009-08-07 2010-06-30 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
US13/353,759 US8853828B2 (en) 2009-08-07 2012-01-19 Epitaxial substrate for semiconductor device, method for manufacturing epitaxial substrate for semiconductor device, and semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-184066 2009-08-07
JP2009184066 2009-08-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/353,759 Continuation-In-Part US8853828B2 (en) 2009-08-07 2012-01-19 Epitaxial substrate for semiconductor device, method for manufacturing epitaxial substrate for semiconductor device, and semiconductor device

Publications (1)

Publication Number Publication Date
WO2011016304A1 true WO2011016304A1 (ja) 2011-02-10

Family

ID=43544205

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/061148 WO2011016304A1 (ja) 2009-08-07 2010-06-30 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子

Country Status (5)

Country Link
US (1) US8853828B2 (ja)
JP (2) JP5456783B2 (ja)
CN (1) CN102484049B (ja)
DE (1) DE112010003214B4 (ja)
WO (1) WO2011016304A1 (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186267A (ja) * 2011-03-04 2012-09-27 Ngk Insulators Ltd エピタキシャル基板
JP2012186268A (ja) * 2011-03-04 2012-09-27 Ngk Insulators Ltd エピタキシャル基板
JP2012244161A (ja) * 2012-03-09 2012-12-10 Toshiba Corp 半導体発光素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP2013042032A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2013125126A1 (ja) 2012-02-23 2013-08-29 日本碍子株式会社 半導体素子および半導体素子の製造方法
JP2014099623A (ja) * 2009-11-06 2014-05-29 Ngk Insulators Ltd 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
US8809101B2 (en) 2011-05-16 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor light emitting device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
JP2015159300A (ja) * 2015-03-30 2015-09-03 富士通株式会社 化合物半導体装置及びその製造方法
JP2015525973A (ja) * 2012-07-11 2015-09-07 コーニンクレッカ フィリップス エヌ ヴェ Ｉｉｉ−窒化物構造におけるナノパイプ欠陥の低減または除去
JP2016029741A (ja) * 2015-11-05 2016-03-03 住友化学株式会社 トランジスタ用窒化物半導体エピタキシャルウエハの製造方法
JP2016127223A (ja) * 2015-01-08 2016-07-11 信越半導体株式会社 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
JP2016195241A (ja) * 2015-03-31 2016-11-17 クアーズテック株式会社 窒化物半導体基板
JP2018088502A (ja) * 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
JP2018088501A (ja) * 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
US10269950B2 (en) 2016-09-28 2019-04-23 Fujitsu Limited Compound semiconductor substrate and fabrication method therefor, compound semiconductor device and fabrication method therefor, power supply apparatus and high-output amplifier
JP2019117935A (ja) * 2013-05-03 2019-07-18 日本テキサス・インスツルメンツ合同会社 Ｉｉｉ−窒化物トランジスタレイアウト
JP2019125737A (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板
JP2019125672A (ja) * 2018-01-16 2019-07-25 クアーズテック株式会社 化合物半導体基板
KR20200039007A (ko) * 2017-08-28 2020-04-14 실트로닉 아게 헤테로에피택셜 웨이퍼 및 헤테로에피택셜 웨이퍼의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011016304A1 (ja) * 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
JP2015056556A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置
JP6375890B2 (ja) * 2014-11-18 2018-08-22 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
JP6609109B2 (ja) * 2015-04-16 2019-11-20 ローム株式会社 熱電変換素子およびその製造方法、および熱電発電装置およびペルチェ装置
DE102016223622A1 (de) * 2016-11-29 2018-05-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement und Verfahren zu dessen Herstellung
JP7159450B2 (ja) * 2019-03-28 2022-10-24 日本碍子株式会社 下地基板及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250721A (ja) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ構造

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998024129A1 (en) 1996-11-27 1998-06-04 The Furukawa Electric Co., Ltd. Iii-v nitride semiconductor devices and process for the production thereof
JP3895410B2 (ja) 1996-11-27 2007-03-22 古河電気工業株式会社 Ｉｉｉ−ｖ族窒化物結晶膜を備えた素子、およびその製造方法
JP3760997B2 (ja) 2003-05-21 2006-03-29 サンケン電気株式会社 半導体基体
JP4371202B2 (ja) * 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
JP4276135B2 (ja) 2004-06-14 2009-06-10 日本電信電話株式会社 窒化物半導体成長用基板
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US7777217B2 (en) * 2005-12-12 2010-08-17 Kyma Technologies, Inc. Inclusion-free uniform semi-insulating group III nitride substrate and methods for making same
JP2008098245A (ja) * 2006-10-06 2008-04-24 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体積層構造体の成膜方法
CN100502071C (zh) * 2007-11-06 2009-06-17 南京大学 基于平面结构的ⅲ族氮化物半导体发光二极管及其制备方法
CN101355127B (zh) * 2008-07-08 2010-11-10 南京大学 提高ⅲ族氮化物发光效率的led量子阱结构及其生长方法
WO2011016304A1 (ja) * 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250721A (ja) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ構造

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A. ABLE ET AL.: "Growth of crack-free GaN on Si(1 1 1) with qraded AlGaN buffer layers", JOURNAL OF CRYSTAL GROWTH, vol. 276, no. 3-4, 1 April 2005 (2005-04-01), pages 415 - 418 *
P. CHEN ET AL.: "Growth of high quality GaN layers with AlN buffer on Si(l 1 1) substrates", JOURNAL OF CRYSTAL GROWTH, vol. 225, no. 2-4, May 2001 (2001-05-01), pages 150 - 154, XP004242403, DOI: doi:10.1016/S0022-0248(01)00842-9 *
YUAN LU ET AL.: "Influence of the growth temperature of the high-temperature AlN buffer on the properties of GaN grown on Si(1 1 1) substrate", JOURNAL OF CRYSTAL GROWTH, vol. 263, no. 1-4, 1 March 2004 (2004-03-01), pages 4 - 11 *

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014099623A (ja) * 2009-11-06 2014-05-29 Ngk Insulators Ltd 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP2012186268A (ja) * 2011-03-04 2012-09-27 Ngk Insulators Ltd エピタキシャル基板
JP2012186267A (ja) * 2011-03-04 2012-09-27 Ngk Insulators Ltd エピタキシャル基板
US9478706B2 (en) 2011-05-16 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor light emitting device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
US8809101B2 (en) 2011-05-16 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor light emitting device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
JP2013042032A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2013125126A1 (ja) 2012-02-23 2013-08-29 日本碍子株式会社 半導体素子および半導体素子の製造方法
JPWO2013125126A1 (ja) * 2012-02-23 2015-07-30 日本碍子株式会社 半導体素子および半導体素子の製造方法
JP2012244161A (ja) * 2012-03-09 2012-12-10 Toshiba Corp 半導体発光素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
JP2015525973A (ja) * 2012-07-11 2015-09-07 コーニンクレッカ フィリップス エヌ ヴェ Ｉｉｉ−窒化物構造におけるナノパイプ欠陥の低減または除去
JP2019117935A (ja) * 2013-05-03 2019-07-18 日本テキサス・インスツルメンツ合同会社 Ｉｉｉ−窒化物トランジスタレイアウト
US10115589B2 (en) 2015-01-08 2018-10-30 Shin-Etsu Handotai Co., Ltd. Epitaxial substrate for electronic devices, electronic device, method for producing the epitaxial substrate for electronic devices, and method for producing the electronic device
JP2016127223A (ja) * 2015-01-08 2016-07-11 信越半導体株式会社 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
TWI624879B (zh) * 2015-01-08 2018-05-21 Shin Etsu Handotai Co Ltd Epitaxial substrate for electronic component, electronic component, method for producing epitaxial substrate for electronic component, and method for manufacturing electronic component
WO2016110906A1 (ja) * 2015-01-08 2016-07-14 信越半導体株式会社 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
JP2015159300A (ja) * 2015-03-30 2015-09-03 富士通株式会社 化合物半導体装置及びその製造方法
JP2016195241A (ja) * 2015-03-31 2016-11-17 クアーズテック株式会社 窒化物半導体基板
JP2016029741A (ja) * 2015-11-05 2016-03-03 住友化学株式会社 トランジスタ用窒化物半導体エピタキシャルウエハの製造方法
US10269950B2 (en) 2016-09-28 2019-04-23 Fujitsu Limited Compound semiconductor substrate and fabrication method therefor, compound semiconductor device and fabrication method therefor, power supply apparatus and high-output amplifier
JP2018088501A (ja) * 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
WO2018101367A1 (ja) * 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
US11011630B2 (en) 2016-11-30 2021-05-18 Sumitomo Chemical Company, Limited Semiconductor wafer
JP2018088502A (ja) * 2016-11-30 2018-06-07 住友化学株式会社 半導体基板
TWI744429B (zh) * 2016-11-30 2021-11-01 日商住友化學股份有限公司 半導體基板
KR102321952B1 (ko) 2017-08-28 2021-11-03 실트로닉 아게 헤테로에피택셜 웨이퍼 및 헤테로에피택셜 웨이퍼의 제조 방법
KR20200039007A (ko) * 2017-08-28 2020-04-14 실트로닉 아게 헤테로에피택셜 웨이퍼 및 헤테로에피택셜 웨이퍼의 제조 방법
JP7034723B2 (ja) 2018-01-16 2022-03-14 クアーズテック株式会社 化合物半導体基板の製造方法
JP2019125672A (ja) * 2018-01-16 2019-07-25 クアーズテック株式会社 化合物半導体基板
WO2019142496A1 (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板
JP2019125737A (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板

Also Published As

Publication number Publication date
US20120126293A1 (en) 2012-05-24
JP5456783B2 (ja) 2014-04-02
DE112010003214T5 (de) 2012-07-12
CN102484049B (zh) 2015-05-20
JP2014103400A (ja) 2014-06-05
DE112010003214B4 (de) 2016-06-16
JPWO2011016304A1 (ja) 2013-01-10
US8853828B2 (en) 2014-10-07
CN102484049A (zh) 2012-05-30

Similar Documents

Publication Publication Date Title
JP5456783B2 (ja) 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
JP5671127B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP5554826B2 (ja) エピタキシャル基板およびエピタキシャル基板の製造方法
US8471265B2 (en) Epitaxial substrate with intermediate layers for reinforcing compressive strain in laminated composition layers and manufacturing method thereof
US8648351B2 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
WO2011135963A1 (ja) エピタキシャル基板およびエピタキシャル基板の製造方法
US8969880B2 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
US20130043488A1 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
JP5937513B2 (ja) 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法
WO2011122322A1 (ja) エピタキシャル基板およびエピタキシャル基板の製造方法
JP5662184B2 (ja) 半導体素子用のエピタキシャル基板、および半導体素子用エピタキシャル基板の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080035067.9

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10806304

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011525837

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 112010003214

Country of ref document: DE

Ref document number: 1120100032149

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10806304

Country of ref document: EP

Kind code of ref document: A1