JP5937513B2 - 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法 - Google Patents
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Description
図1は、本発明の実施の形態に係るエピタキシャル基板10の構成を概略的に示す模式断面図である。
第1凹凸層31と第1平坦化層41との界面I1(第1凹凸層31の表面)、および、第2凹凸層32と第2平坦化層42との界面I2(第2凹凸層32の表面)は、第1凹凸層31および第2凹凸層32を構成する柱状結晶等の外形形状を反映した三次元的凹凸面となっている。界面I1および界面I2がこのような形状を有することは、図2に例示する、エピタキシャル基板10のHAADF(高角散乱電子)像において、明瞭に確認される。なお、HAADF像とは、走査透過電子顕微鏡(STEM)によって得られる、高角度に非弾性散乱された電子の積分強度のマッピング像である。HAADF像においては、像強度は原子番号の二乗に比例し、原子番号が大きい原子が存在する箇所ほど明るく(白く)観察される。
上述のように、エピタキシャル基板10は、下地基板1と第1下地層71の間に(より具体的には第1凹凸層31との間に)界面層2を備える態様であってもよい。界面層2は、数nm程度の厚みを有し、アモルファスのSiAlxOyNzからなるのが好適な一例である。
上述のように、エピタキシャル基板10は、平坦化層4と機能層5の間に超格子構造層6を備える態様であってもよい。図1に示す例であれば、超格子構造層6は、第2平坦化層42の上に、相異なる組成の2種類のIII族窒化物層である第1単位層6aと第2単位層6bとを繰り返し交互に積層することにより形成されてなる。ここで、1つの第1単位層6aと1つの第2単位層6bとの組をペア層とも称する。
図1においては、エピタキシャル基板10がHEMT素子の基板として用いられる場合を想定して、機能層5として、高抵抗のGaNからなるチャネル層5aと、AlNからなるスペーサ層5bと、AlGaNやInAlNなどからなる障壁層5cとが形成される場合を例示している。チャネル層5aは数μm程度の厚みに形成されるのが好適である。スペーサ層5bは1nm程度の厚みに形成されるのが好適である。ただし、HEMT素子を構成するにあたってスペーサ層5bは必須の構成要素ではない。障壁層5cは、数十nm程度の厚みに形成されるのが好適である。係る層構成を有することにより、チャネル層5aの障壁層5c(あるいはスペーサ層5b)とのヘテロ接合界面近傍には、自発分極効果やピエゾ分極効果などによって二次元電子ガス領域が形成される。
次に、MOCVD法を用いる場合を例として、エピタキシャル基板10を製造する方法について概説する。
本実施例では、第2下地層72の形成条件を違えた12種のエピタキシャル基板10(試料No.a−1〜a−12)を作製し、機能層5の外観検査(クラック発生有無の検査)と転位密度の評価とを行った。具体的には、第2下地層72を形成しないエピタキシャル基板10(試料NO.a−1)と、第2凹凸層32の厚みおよび形成圧力と第2平坦化層42におけるAlモル分率yy(2)の値とを種々に違えた11種のエピタキシャル基板10(試料No.a−2〜a−12)とを作製した。ただし、いずれの試料においても、界面層2および超格子構造層6の形成は省略した。表1に、それぞれの試料に固有の第2下地層72(第2凹凸層32および第2平坦化層42)の形成条件およびそれぞれの評価結果を示している。
界面層2を設けるようにした他は、実施例1と同様の条件および手順で、12種のエピタキシャル基板10(試料NO.b−1〜b−12)を作製した。
Claims (10)
- (111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行となるようにIII族窒化物層群を形成してなる、半導体素子用のエピタキシャル基板であって、
前記下地基板の上に形成されてなり、それぞれが、
AlNからなる第1のIII族窒化物層と、
前記第1のIII族窒化物層の上に形成された、AlyyGazzN(yy+zz=1、0≦yy<1、0<zz≦1)からなる第2のIII族窒化物層と、
からなる複数の下地層が、繰り返し積層されてなる下地層群と、
前記下地層群の上にエピタキシャル形成された少なくとも1つの第3のIII族窒化物層と、
を備え、前記複数の下地層のそれぞれにおいて、
前記第1のIII族窒化物層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、かつ、
前記第1のIII族窒化物層と前記第2のIII族窒化物層との界面が三次元的凹凸面であり、
前記複数の下地層のうち、前記下地基板の直上に形成されている下地層を第1の下地層とし、前記第1の下地層以外の下地層を第2の下地層とするとき、
前記第2の下地層を構成する前記第1のIII族窒化物層の厚みが50nm以上100nm以下であり、前記第2のIII族窒化物層がAlyyGazzN(yy+zz=1、0≦yy≦0.2、0.8≦zz≦1)からなる、
ことを特徴とする半導体素子用エピタキシャル基板。 - 請求項1に記載の半導体素子用エピタキシャル基板であって、
前記下地基板と前記第1の下地層との間に、アモルファスの界面層が形成されてなることを特徴とする半導体素子用エピタキシャル基板。 - 請求項2に記載の半導体素子用エピタキシャル基板であって、
前記界面層がSiAlxOyNzからなることを特徴とする半導体素子用エピタキシャル基板。 - 請求項1ないし請求項3のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記少なくとも1つの第3のIII族窒化物層が、相異なる組成の2種類以上のIII族窒化物層を前記下地層群の直上に周期的に積層した超格子構造層を含む、
ことを特徴とする半導体素子用エピタキシャル基板。 - 請求項1ないし請求項4のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記少なくとも1つの第3のIII族窒化物層が半導体素子の機能層を含むことを特徴とする半導体素子用エピタキシャル基板。 - (111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、
前記下地基板の上に複数の下地層を繰り返し積層することにより下地層群を形成する工程であって、前記複数の下地層のそれぞれを形成する工程が、
AlNからなる第1のIII族窒化物層を形成する第1形成工程と、
前記第1のIII族窒化物層の上に、Al yy Ga zz N(yy+zz=1、0≦yy<1、0<zz≦1)からなる第2のIII族窒化物層を形成する第2形成工程と、
を備えることで、それぞれが前記第1のIII族窒化物層と前記第2のIII族窒化物層とからなるように前記複数の下地層を形成する下地層群形成工程と、
前記下地層群の上に少なくとも1つの第3のIII族窒化物層をエピタキシャル形成する第3形成工程と、
を備え、
前記第1形成工程において、前記第1のIII族窒化物層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成することで、前記複数の下地層のそれぞれにおいて前記第1のIII族窒化物層と前記第2のIII族窒化物層との界面が三次元的凹凸面となるようにし、
前記複数の下地層のうち、前記下地基板の直上に形成される下地層を第1の下地層とし、前記第1の下地層以外の下地層を第2の下地層とするとき、
前記第2の下地層を構成する前記第1のIII族窒化物層を、20kPa以上の形成圧力にて50nm以上100nm以下の平均厚みに形成し、前記第2のIII族窒化物層をAl yy Ga zz N(yy+zz=1、0≦yy≦0.2、0.8≦zz≦1)にて形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項6に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記下地基板と前記第1の下地層との間に、アモルファスの界面層を形成する界面層形成工程、
をさらに備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項7に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記界面層がSiAl x O y N z からなることを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項6ないし請求項8のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程が相異なる組成の2種類以上のIII族窒化物層を前記下地層群の直上に周期的に積層する工程を含む、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項6ないし請求項9のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記第3形成工程が半導体素子の機能層を形成する工程を含む、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010203062 | 2010-09-10 | ||
JP2010203062 | 2010-09-10 | ||
PCT/JP2011/068743 WO2012032915A1 (ja) | 2010-09-10 | 2011-08-19 | 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2012032915A1 JPWO2012032915A1 (ja) | 2014-01-20 |
JP5937513B2 true JP5937513B2 (ja) | 2016-06-22 |
Family
ID=45810518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012532920A Expired - Fee Related JP5937513B2 (ja) | 2010-09-10 | 2011-08-19 | 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8853829B2 (ja) |
EP (1) | EP2615629A4 (ja) |
JP (1) | JP5937513B2 (ja) |
KR (1) | KR20130112868A (ja) |
CN (1) | CN103109351A (ja) |
WO (1) | WO2012032915A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014183285A (ja) * | 2013-03-21 | 2014-09-29 | Stanley Electric Co Ltd | 発光素子 |
TWI657169B (zh) | 2013-04-22 | 2019-04-21 | 傲思丹度科技公司 | 半極性iii氮化物膜及製造該膜之材料及方法 |
US9691680B2 (en) | 2014-04-10 | 2017-06-27 | Sensor Electronic Technology, Inc. | Structured substrate |
JP6173493B2 (ja) * | 2014-10-03 | 2017-08-02 | 日本碍子株式会社 | 半導体素子用のエピタキシャル基板およびその製造方法 |
CN104465749A (zh) * | 2014-12-05 | 2015-03-25 | 中山大学 | 一种厚膜高耐压氮化物半导体外延结构及其生长方法 |
US9997397B2 (en) * | 2015-02-13 | 2018-06-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and manufacturing method thereof |
US9954089B2 (en) | 2016-06-20 | 2018-04-24 | Infineon Technologies Americas Corp. | Low dislocation density III-nitride semiconductor component |
CN113990940B (zh) * | 2021-08-30 | 2023-06-09 | 华灿光电(浙江)有限公司 | 碳化硅外延结构及其制造方法 |
CN119384210B (zh) * | 2024-12-30 | 2025-03-28 | 甬江实验室 | 半导体结构及其制备方法、电子设备 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09275226A (ja) * | 1996-02-09 | 1997-10-21 | Matsushita Electric Ind Co Ltd | 半導体発光素子、半導体受光素子及びその製造方法 |
JP3895410B2 (ja) | 1996-11-27 | 2007-03-22 | 古河電気工業株式会社 | Iii−v族窒化物結晶膜を備えた素子、およびその製造方法 |
WO1998024129A1 (fr) | 1996-11-27 | 1998-06-04 | The Furukawa Electric Co., Ltd. | Dispositifs a semiconducteur au nitrure iii-v et leur procede de fabrication |
JP4257815B2 (ja) * | 1999-02-26 | 2009-04-22 | パナソニック株式会社 | 半導体装置 |
JP2004165502A (ja) * | 2002-11-14 | 2004-06-10 | Hitachi Cable Ltd | 窒化物系化合物半導体結晶成長方法 |
JP3760997B2 (ja) | 2003-05-21 | 2006-03-29 | サンケン電気株式会社 | 半導体基体 |
JP5194334B2 (ja) | 2004-05-18 | 2013-05-08 | 住友電気工業株式会社 | Iii族窒化物半導体デバイスの製造方法 |
JP4276135B2 (ja) | 2004-06-14 | 2009-06-10 | 日本電信電話株式会社 | 窒化物半導体成長用基板 |
US7910937B2 (en) * | 2005-02-02 | 2011-03-22 | Agency For Science, Technology And Research | Method and structure for fabricating III-V nitride layers on silicon substrates |
CN101438429B (zh) * | 2006-05-10 | 2011-04-27 | 昭和电工株式会社 | Ⅲ族氮化物化合物半导体叠层结构体 |
JP4811376B2 (ja) * | 2007-09-25 | 2011-11-09 | ソニー株式会社 | 窒化物系iii−v族化合物層およびそれを用いた基板 |
JP5117283B2 (ja) | 2008-05-29 | 2013-01-16 | 古河電気工業株式会社 | 半導体電子デバイス |
US8067787B2 (en) | 2008-02-07 | 2011-11-29 | The Furukawa Electric Co., Ltd | Semiconductor electronic device |
CN101939820B (zh) | 2008-02-15 | 2012-02-08 | 三菱化学株式会社 | 外延生长用基板、GaN类半导体膜的制造方法、GaN类半导体膜、GaN类半导体发光元件的制造方法以及GaN类半导体发光元件 |
JP5053220B2 (ja) * | 2008-09-30 | 2012-10-17 | 古河電気工業株式会社 | 半導体電子デバイスおよび半導体電子デバイスの製造方法 |
-
2011
- 2011-08-19 EP EP11823394.9A patent/EP2615629A4/en not_active Withdrawn
- 2011-08-19 JP JP2012532920A patent/JP5937513B2/ja not_active Expired - Fee Related
- 2011-08-19 CN CN2011800433854A patent/CN103109351A/zh active Pending
- 2011-08-19 KR KR1020137005954A patent/KR20130112868A/ko not_active Withdrawn
- 2011-08-19 WO PCT/JP2011/068743 patent/WO2012032915A1/ja active Application Filing
-
2013
- 2013-03-08 US US13/789,993 patent/US8853829B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPWO2012032915A1 (ja) | 2014-01-20 |
EP2615629A1 (en) | 2013-07-17 |
US20130181327A1 (en) | 2013-07-18 |
EP2615629A4 (en) | 2014-02-26 |
US8853829B2 (en) | 2014-10-07 |
CN103109351A (zh) | 2013-05-15 |
KR20130112868A (ko) | 2013-10-14 |
WO2012032915A1 (ja) | 2012-03-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140519 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150915 |
|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |