JPWO2011135963A1 - エピタキシャル基板およびエピタキシャル基板の製造方法 - Google Patents
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Abstract
シリコン基板を下地基板とし、クラックフリーでありかつ耐電圧性の優れたエピタキシャル基板を提供する。(111)方位の単結晶シリコンである下地基板の上に、下地基板の基板面に対し(0001)結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板を、AlNからなる第1組成層とAlxGa1-xN(0≦x<1)からなる第2組成層とを交互に積層してなる組成変調層を備えるバッファ層と、バッファ層の上に形成された結晶層と、を備え、第1組成層と第2組成層の積層数をそれぞれn(nは2以上の自然数)とし、下地基板の側からi番目の第2組成層におけるxの値をx(i)とするときに、x(1)≧x(2)≧・・・≧x(n−1)≧x(n)かつ、x(1)>x(n)をみたすように形成することで、下地基板から離れるほど大きな圧縮歪を内在するようにする。
Description
本発明は、半導体素子用のエピタキシャル基板に関し、特にIII族窒化物を用いて構成されるエピタキシャル基板に関する。
窒化物半導体は、直接遷移型の広いバンドギャップを有し、高い絶縁破壊電界および高い飽和電子速度を有することから、LEDやLDなどの発光デバイスや、HEMTなど高周波/ハイパワーの電子デバイス用半導体材料として注目されている。例えば、AlGaNからなるバリア層とGaNからなるチャネル層とを積層してなるHEMT(高電子移動度トランジスタ)素子は、窒化物材料特有の大きな分極効果(自発分極効果とピエゾ分極効果)により積層界面(ヘテロ界面)に高濃度の二次元電子ガス(2DEG)が生成するという特徴を活かしたものである(例えば、非特許文献1参照)。
HEMT素子用エピタキシャル基板に用いる下地基板として、SiCのような、III族窒化物とは異なる組成の単結晶(異種単結晶)を用いる場合がある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上にバリア層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたHEMT素子用基板の最も基本的な構成態様となる。これに加えて、バリア層とチャネル層の間に、2次元電子ガスの空間的な閉じ込めを促進することを目的として、厚さ1nm前後のスペーサ層が設けられることもある。スペーサ層は、例えばAlNなどで構成される。さらには、HEMT素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばn型GaN層や超格子層からなるキャップ層が、バリア層の上に形成される場合もある。
HEMT素子およびHEMT素子用の基板に対しては、電力密度の増大、高効率化などの性能向上に関する課題、ノーマリーオフ動作化などの機能性向上に関する課題、高信頼性や低コスト化などの基本的な課題など、様々な課題があり、各々について活発な取り組みが行われている。
一方、エピタキシャル基板の低コスト化、さらにはシリコン系回路デバイスとの集積化などを目的として、上記のような窒化物デバイスを作製するにあたって単結晶シリコンを下地基板として用いる研究・開発が行われている(例えば、特許文献1ないし特許文献3、および非特許文献2参照)。HEMT素子用エピタキシャル基板の下地基板にシリコンのような導電性の材料を選んだ場合には、下地基板の裏面からフィールドプレート効果が付与されるので、高耐電圧や高速スイッチングが可能なHEMT素子の設計が可能となる。
また、HEMT素子用エピタキシャル基板を高耐電圧構造とするためには、チャネル層とバリア層の総膜厚を増やすことや、両層の絶縁破壊強度を向上させることが有効であることも既に公知である(例えば、非特許文献2参照)。
また、Si下地基板の上にAlNからなる介在層を形成し、続いて、GaNからなる第1半導体層とAlNからなる第2半導体層とを交互に、ただし全体として凸の反りが生じるように形成し、その後の降温時においてこれらの層が収縮した結果として基板全体の反りが打ち消されるようにした、半導体デバイスの製法も公知である(例えば、特許文献4参照)。
しかしながら、サファイア基板やSiC基板を用いる場合に比較して、シリコン基板上に良質な窒化物膜を形成することは、以下のような理由で非常に困難であることが知られている。
まず、シリコンと窒化物材料とでは、格子定数の値に大きな差異がある。このことは、シリコン基板と成長膜の界面にてミスフィット転位を発生させたり、核形成から成長に至るタイミングで3次元的な成長モードを促進させる要因となる。換言すれば、転位密度が少なく表面が平坦である良好な窒化物エピタキシャル膜の形成を阻害する要因となっている。
また、シリコンに比べると窒化物材料の熱膨張係数の値は大きいため、シリコン基板上に高温で窒化物膜をエピタキシャル成長させた後、室温付近に降温させる過程において、窒化物膜内には引張応力が働く。その結果として、膜表面においてクラックが発生しやすくなるとともに、基板に大きな反りが発生しやすくなる。
このほか、気相成長における窒化物材料の原料ガスであるトリメチルガリウム(TMG)は、シリコンと液相化合物を形成しやすく、エピタキシャル成長を妨げる要因となることも知られている。
特許文献1ないし特許文献3および非特許文献1に開示された従来技術を用いた場合、シリコン基板上にGaN膜をエピタキシャル成長することは可能である。しかしながら、得られたGaN膜の結晶品質は、SiCやサファイアを下地基板として用いた場合と比べると決して良好なものではない。そのため、従来技術を用いて例えばHEMTのような電子デバイスを作製した場合には、電子移動度が低かったり、オフ時のリーク電流や耐圧が低くなったりするという問題があった。
また、特許文献4に開示された方法は、デバイス作製の途中で大きな凸の反りを意図的に生じさせているため、層形成条件によってはデバイス作製途中においてクラックが生じてしまうおそれがある。
"Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier" Toshihide Kikkawa, Jpn. J. Appl. Phys. 44, (2005), 4896.
"High power AlGaN/GaN HFET with a high breakdown voltage of over 1.8kV on 4 inch Si substrates and the suppression of current collapse", Nariaki Ikeda, Syuusuke Kaya, Jiang Li, Yoshihiro Sato, Sadahiro Kato, Seikoh Yoshida, Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC's May 18-22,2008 Orlando, FL", pp.287-290
本発明は上記課題に鑑みてなされたものであり、シリコン基板を下地基板とし、クラックフリーでありかつ耐電圧性の優れたエピタキシャル基板を提供することを目的とする。
上記課題を解決するため、本発明の第1の態様では、(111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板が、AlNからなる第1組成層とAlxGa1-xN(0≦x<1)なる組成のIII族窒化物からなる第2組成層とを交互に積層してなる組成変調層を備えるバッファ層と、前記バッファ層の上に形成された結晶層と、を備え、前記組成変調層は、前記第1組成層と前記第2組成層の積層数をそれぞれn(nは2以上の自然数)とし、前記下地基板の側からi番目の前記第2組成層におけるxの値をx(i)とするときに、x(1)≧x(2)≧・・・≧x(n−1)≧x(n)かつ、x(1)>x(n)であるように形成されることで、前記下地基板から離れるほど大きな圧縮歪を内在するようにした。
本発明の第2の態様では、第1の態様に係るエピタキシャル基板が、それぞれの前記第2組成層は前記第1組成層に対してコヒーレントな状態に形成されてなるようにした。
本発明の第3の態様では、第1または第2の態様に係るエピタキシャル基板が、前記下地基板の上に形成された、AlNからなる第1の下地層と、前記第1の下地層の上に形成され、AlpGa1-pN(0≦p<1)からなる第2の下地層と、をさらに備え、前記第1の下地層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、前記第1の下地層と前記第2の下地層との界面が3次元的凹凸面であり、前記第2の下地層の直上に前記バッファ層が形成されてなるようにした。
本発明の第4の態様では、(111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法が、バッファ層を形成するバッファ層形成工程と、前記バッファ層よりも上方にIII族窒化物からなる結晶層を形成する結晶層形成工程と、を備え、前記バッファ層形成工程が、AlNからなる第1組成層とAlxGa1-xN(0≦x<1)なる組成のIII族窒化物からなる第2組成層とを交互に積層することによって組成変調層を形成する組成変調層形成工程を含み、前記組成変調層形成工程においては、前記第1組成層と前記第2組成層の積層数をそれぞれn(nは2以上の自然数)とし、前記下地基板の側からi番目の前記第2組成層におけるxの値をx(i)とするときに、x(1)≧x(2)≧・・・≧x(n−1)≧x(n)かつ、x(1)>x(n)であるように、かつ、それぞれの前記第2組成層が前記第1組成層に対してコヒーレントな状態になるように、前記組成変調層を形成するようにした。
本発明の第5の態様では、第4の態様に係るエピタキシャル基板の製造方法が、前記下地基板の上に、AlNからなる第1の下地層を形成する第1下地層形成工程と、前記第1の下地層の上に、AlpGa1-pN(0≦p<1)からなる第2の下地層を形成する第2下地層形成工程と、をさらに備え、前記第1下地層形成工程においては、前記第1の下地層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成し、前記組成変調層形成工程においては、前記第2の下地層の直上に前記組成変調層を形成するようにした。
本発明の第1ないし第5の態様によれば、バッファ層に圧縮歪が内在されるので、シリコンとIII族窒化物との熱膨張係数差に起因して生じる引張応力が該圧縮歪によって相殺される。これにより、シリコン基板を下地基板に用いた場合であっても、クラックフリーで反りが少なく、結晶品質が優れてなり、かつ、耐電圧性の優れたエピタキシャル基板を、得ることができる。
特に、第3および第5の態様によれば、低転位かつ表面平坦性に優れた下地層の上にバッファ層が設けられるので、バッファ層や結晶層などが良好な結晶品質を有するものとなる。その一方で、第2の下地層における歪みエネルギーの蓄積は抑制されるので、バッファ層に含まれる圧縮歪による引張応力の相殺効果が、下地層に歪みエネルギーが蓄積されることによって阻害されることはない。
<エピタキシャル基板の概略構成>
図1は、本発明の実施の形態に係るエピタキシャル基板10の構成を概略的に示す模式断面図である。エピタキシャル基板10は、下地基板1と、下地層2と、組成変調層3と終端層4とを備えるバッファ層5と、機能層6とを主として備える。なお、以降においては、下地基板1の上に形成した各層を、エピタキシャル膜と総称することがある。また、III族元素中のAlの存在比率のことを、便宜上、Alモル分率とも称する場合がある。
図1は、本発明の実施の形態に係るエピタキシャル基板10の構成を概略的に示す模式断面図である。エピタキシャル基板10は、下地基板1と、下地層2と、組成変調層3と終端層4とを備えるバッファ層5と、機能層6とを主として備える。なお、以降においては、下地基板1の上に形成した各層を、エピタキシャル膜と総称することがある。また、III族元素中のAlの存在比率のことを、便宜上、Alモル分率とも称する場合がある。
下地基板1は、p型の導電型を有する(111)面の単結晶シリコンウェハーである。下地基板1の厚みに特段の制限はないが、取り扱いの便宜上、数百μmから数mmの厚みを有する下地基板1を用いるのが好ましい。
下地層2と、組成変調層3と、終端層4と、機能層6とは、それぞれ、ウルツ鉱型のIII族窒化物を(0001)結晶面が下地基板1の基板面に対し略平行となるように、エピタキシャル成長手法によって形成した層である。これらの層の形成は、有機金属化学気相成長法(MOCVD法)により行うのが好適な一例である。
下地層2は、その上に上述の各層を良好な結晶品質で形成することを可能とするべく設けられる層である。具体的には、下地層2は、少なくともその表面近傍において(組成変調層3との界面近傍において)、転位密度が好適に低減されてなるとともに良好な結晶品質を有するように設けられる。これにより、組成変調層3さらにはその上に形成される各層においても、良好な結晶品質が得られる。
本実施の形態においては、係る目的をみたすべく、以下に示すように、下地層2が、第1下地層2aと第2下地層2bとからなるものとする。
第1下地層2aは、AlNからなる層である。第1下地層2aは、下地基板1の基板面に略垂直な方向(成膜方向)に成長した多数の微細な柱状結晶等(柱状結晶、粒状結晶、柱状ドメインあるいは粒状ドメインの少なくとも一種)から構成される層である。換言すれば、第1下地層2aは、エピタキシャル基板10の積層方向への一軸配向はしてなるものの、積層方向に沿った多数の結晶粒界もしくは転位を含有する、結晶性の劣った多欠陥含有性層である。なお、本実施の形態においては、便宜上、ドメイン粒界あるいは転位も含めて、結晶粒界と称することがある。第1下地層2aにおける結晶粒界の間隔は大きくても数十nm程度である。
係る構成を有する第1下地層2aは、c軸傾き成分についてのモザイク性の大小もしくはらせん転位の多少の指標となる(0002)面のX線ロッキングカーブ半値幅が、0.5度以上1.1度以下となるように、かつ、c軸を回転軸とした結晶の回転成分についてのモザイク性の大小もしくは刃状転位の多少の指標となる(10−10)面のX線ロッキングカーブ半値幅が0.8度以上1.1度以下となるように、形成される。
一方、第2下地層2bは、第1下地層2aの上に形成された、AlpGa1-pN(0≦p<1)なる組成のIII族窒化物からなる層である。
また、第1下地層2aと第2下地層2bとの界面I1(第1下地層2aの表面)は、第1下地層2aを構成する柱状結晶等の外形形状を反映した三次元的凹凸面となっている。界面I1がこのような形状を有することは、例えば、エピタキシャル基板10のHAADF(高角散乱電子)像において、明瞭に確認される。なお、HAADF像とは、走査透過電子顕微鏡(STEM)によって得られる、高角度に非弾性散乱された電子の積分強度のマッピング像である。HAADF像においては、像強度は原子番号の二乗に比例し、原子番号が大きい原子が存在する箇所ほど明るく(白く)観察されるので、Gaを含む第2下地層2bが相対的に明るく、Gaを含まない第1下地層2aが相対的に暗く観察される。これにより、両者の界面I1が、三次元的凹凸面となっていることが容易に認識される。
なお、図1の模式断面においては、第1下地層2aの凸部2cが略等間隔に位置するように示されているが、これは図示の都合にすぎず、実際には必ずしも等間隔に凸部2cが位置するわけではない。好ましくは、第1下地層2aは、凸部2cの密度が5×109/cm2以上5×1010/cm2以下であり、凸部2cの平均間隔が45nm以上140nm以下であるように形成される。これらの範囲をみたす場合、特に結晶品質の優れた機能層6の形成が可能となる。なお、本実施の形態において、第1下地層2aの凸部2cとは、表面(界面I1)において上に凸の箇所の略頂点位置のことを指し示すものとする。なお、本発明の発明者の実験および観察の結果、凸部2cの側壁を形成しているのは、AlNの(10−11)面もしくは(10−12)面であることが確認されている。
第1下地層2aの表面に上記の密度および平均間隔を満たす凸部2cが形成されるには、平均膜厚が40nm以上200nm以下となるように第1下地層2aを形成することが好ましい。平均膜厚が40nmより小さい場合には、上述のような凸部2cを形成しつつAlNが基板表面を覆い尽くす状態を実現することが難しくなる。一方、平均膜厚を200nmより大きくしようとすると、AlN表面の平坦化が進行し始めるために上述のような凸部2cを形成することが難しくなる。
なお、第1下地層2aの形成は、所定のエピタキシャル成長条件のもとで実現されるが、第1下地層2aをAlNにて形成することは、シリコンと液相化合物を形成するGaを含まないという点、および、横方向成長が比較的進みにくいので界面I1が三次元的凹凸面として形成されやすいという点において好適である。
エピタキシャル基板10においては、下地基板1と第2下地層2bとの間に、上述のような態様にて結晶粒界を内在する多欠陥含有性層である第1下地層2aを介在させることにより、下地基板1と第2下地層2bとの間の格子ミスフィットが緩和され、係る格子ミスフィットに起因する歪みエネルギーの蓄積が抑制されている。上述した第1下地層2aについての(0002)面および(10−10)面のX線ロッキングカーブ半値幅の範囲は、この結晶粒界による歪みエネルギーの蓄積が好適に抑制される範囲として定まるものである。
ただし、係る第1下地層2aが介在することで、第2下地層2bには、第1下地層2aの柱状結晶等の結晶粒界が起点となった非常に多数の転位が伝播する。本実施の形態においては、第1下地層2aと第2下地層2bとの界面I1を上述のように三次元的凹凸面とすることで、係る転位を効果的に低減させてなる。
第1下地層2aと第2下地層2bとの界面I1が三次元的凹凸面として形成されていることにより、第1下地層2aで発生した転位のほとんどは、第1下地層2aから第2下地層2bへと伝播する(貫通する)際に、界面I1で屈曲され、第2下地層2bの内部において合体消失する。結果として、第1下地層2aを起点とする転位のうち、第2下地層2bを貫通する転位はごく一部となる。
また、第2下地層2bは、好ましくは、その成長初期こそ第1下地層2aの表面形状(界面I1の形状)に沿って形成されるものの、成長が進むにつれて徐々にその表面が平坦化されていき、最終的には、10nm以下の表面粗さを有するように形成される。なお、本実施の形態において、表面粗さは、AFM(原子間力顕微鏡)により計測した5μm×5μm領域についての平均粗さraで表すものとする。ちなみに、第2下地層2bが、横方向成長が比較的進みやすい、少なくともGaを含む組成のIII族窒化物にて形成されることは、第2下地層2bの表面平坦性を良好なものとするうえで好適である。
また、第2下地層2bの平均厚みは、40nm以上とするのが好適である。これは、40nmより薄く形成した場合には、第1下地層2aに由来する凹凸が十分に平坦化しきれないことや、第2下地層2bに伝播した転位の相互合体による消失が十分に起こらない、などの問題が生じるからである。尚、平均厚みが40nm以上となるように形成した場合には、転位密度の低減や表面の平坦化が効果的になされるので、第2下地層2bの厚みの上限については特に技術上の制限はないが、生産性の観点からは数μm以下程度の厚みに形成するのが好ましい。
以上のように、第2下地層2bの表面は、低転位でかつ優れた平坦性を有するものとなっているので、その上に形成される各層は、良好な結晶品質を有するものとなる。
組成変調層3は、AlNからなる第1組成層31とAlxGa1-xN(0≦x<1)なる組成のIII族窒化物からなる第2組成層32とを、交互に積層することにより形成されてなる部位である。なお、本実施の形態においては、下地基板1の側からi番目の第1組成層31を「31<i>」と表記し、下地基板1の側からi番目の第2組成層32を「32<i>」と表記する。
ただし、第2組成層32は、第1組成層31と第2組成層32の層数がそれぞれn(nは2以上の自然数)であり、下地基板1の側からi番目の第2組成層32<i>における第2組成層32におけるAlモル分率xをx(i)とするときに、
x(1)≧x(2)≧・・・≧x(n−1)≧x(n)・・(式1)
かつ、
x(1)>x(n) ・・(式2)
であるように形成される。すなわち、組成変調層3は、第2組成層32<1>よりも第2組成層32<n>におけるAlモル分率が小さく、かつ、少なくとも一部において、下地基板1から離れるほど第2組成層32におけるAlモル分率xが段階的に小さくなるように、構成されてなる。より好ましくは、x(1)≧0.8かつx(n)≦0.2である。
x(1)≧x(2)≧・・・≧x(n−1)≧x(n)・・(式1)
かつ、
x(1)>x(n) ・・(式2)
であるように形成される。すなわち、組成変調層3は、第2組成層32<1>よりも第2組成層32<n>におけるAlモル分率が小さく、かつ、少なくとも一部において、下地基板1から離れるほど第2組成層32におけるAlモル分率xが段階的に小さくなるように、構成されてなる。より好ましくは、x(1)≧0.8かつx(n)≦0.2である。
式1および式2は、典型的には、下地基板1から離れた第2組成層32ほど小さいAlモル分率を有するように(つまりはGaリッチであるように)組成変調層3が形成されることで満たされる。そこで、本実施の形態においては、以降、同じAlモル分率xを有する第2組成層32<i−1>と第2組成層32<i>とが存在する場合も含めて、下地基板1から離れた第2組成層32ほどAlモル分率が小さくなるように形成されてなるとみなすものとする。また、このような第2組成層32の形成態様を、第2組成層32に組成傾斜を与えるなどとも称する。
なお、第1組成層31がAlNからなり第2組成層32がAlxGa1-xNなる組成のIII族窒化物からなることで、第1組成層31と第2組成層32とは、前者を構成するIII族窒化物(AlN)よりも後者を構成するIII族窒化物AlxGa1-xNの方が無歪の状態(バルク状態)における面内格子定数(格子長)が大きい、という関係をみたすように形成されてなる。
加えて、組成変調層3においては、第2組成層32が、第1組成層31に対してコヒーレントな状態に形成されてなる。
それぞれの第1組成層31は、3nm〜20nm程度の厚みに形成されるのが好ましい。典型的には5nm〜10nmである。一方、第2組成層32は、10nm〜25nm程度の厚みに形成されるのが好適である。典型的には、15nm〜35nmである。また、nの値は、40〜100程度である。
終端層4は、組成変調層3の第1組成層31と同じ組成および厚みで形成される層である。すなわち、終端層4は、実質的には組成変調層3の一部である(n+1層目の第1組成層31<n+1>である)ともいえる。以降においては、特に断らない限り、組成変調層3は終端層4を含むものとする。よって、バッファ層5は、AlNからなる層(第1組成層31および終端層4)を第1の積層単位であるとし、第2組成層32を第2の積層単位とした場合に、最下部と最上部とを第1の積層単位にて構成する態様にて第1の積層単位と第2の積層単位とが繰り返し交互に積層された構成を有するともいえる。
機能層6は、バッファ層5の上に形成された、III族窒化物により形成される少なくとも1つの層であり、エピタキシャル基板10の上にさらに所定の半導体層や電極などを形成することで半導体素子を構成する場合において、所定の機能を発現する層である。それゆえ、機能層6は、当該機能に応じた組成および厚みを有する1または複数の層にて形成される。図1においては、機能層6が単一の層からなる場合を例示しているが、機能層6の構成はこれに限られるものではない。
例えば、高抵抗のGaNからなる数μm厚のチャネル層と、AlGaNやInAlNなどからなる数十nm厚のバリア層とを機能層6として積層すれば、HEMT素子用のエピタキシャル基板10が得られる。すなわち、バリア層の上に、図示を省略するゲート電極、ソース電極、およびドレイン電極を形成することで、HEMT素子が得られる。これらの電極形成には、フォトリソグラフィープロセスなどの公知の技術を適用可能である。また、係る場合において、チャネル層とバリア層との間にAlNからなる1nm程度の厚みのスペーサ層を設ける態様であってもよい。
あるいは、機能層6として、1つのIII族窒化物層(例えばGaN層)を形成し、その上に図示を省略するアノードとカソードとを形成することで、同心円型ショットキーバリアダイオードが実現される。これらの電極形成にも、フォトリソグラフィープロセスなどの公知の技術を適用可能である。
<エピタキシャル基板の製造方法>
次に、MOCVD法を用いる場合を例として、エピタキシャル基板10を製造する方法について概説する。
次に、MOCVD法を用いる場合を例として、エピタキシャル基板10を製造する方法について概説する。
まず、下地基板1として(111)面の単結晶シリコンウェハーを用意し、希フッ酸洗浄により自然酸化膜を除去し、さらにその後、SPM洗浄を施してウェハー表面に厚さ数Å程度の酸化膜が形成された状態とする。これをMOCVD装置のリアクタ内にセットする。
そして所定の加熱条件とガス雰囲気のもとで各層を形成する。まず、AlNからなる第1下地層2aは、基板温度を800℃以上、1200℃以下の所定の初期層形成温度に保ち、リアクタ内圧力を0.1kPa〜30kPa程度とした状態で、アルミニウム原料であるTMA(トリメチルアルミニウム)バブリングガスとNH3ガスとを適宜のモル流量比にてリアクタ内に導入し、成膜速度を20nm/min以上、目標膜厚を200nm以下、とすることによって、形成させることができる。
第2下地層2bの形成は、第1下地層2aの形成後、基板温度を800℃以上1200℃以下の所定の第2下地層形成温度に保ち、リアクタ内圧力を0.1kPa〜100kPaとした状態で、ガリウム原料であるTMG(トリメチルガリウム)バブリングガスとTMAバブリングガスとNH3ガスとを、作製しようとする第2下地層2bの組成に応じた所定の流量比にてリアクタ内に導入し、NH3とTMAおよびTMGとを反応させることにより実現される。
バッファ層5を構成する各層、すなわち、組成変調層3を構成する第1組成層31および第2組成層32と終端層4との形成は、第2下地層2bの形成に続いて、基板温度を800℃以上1200℃以下の各層に応じた所定の形成温度に保ち、リアクタ内圧力を0.1kPa〜100kPaの各層に応じた所定の値に保った状態で、NH3ガスとIII族窒化物原料ガス(TMA、TMGのバブリングガス)とを、各層において実現しようとする組成に応じた流量比でリアクタ内に導入することによって実現される。その際、設定膜厚に応じたタイミングで流量比を切り替えることで、それぞれの層が連続的にかつ所望の膜厚で形成される。
機能層6の形成は、バッファ層5の形成後、基板温度を800℃以上1200℃以下の所定の機能層形成温度に保ち、リアクタ内圧力を0.1kPa〜100kPaとした状態で、TMIバブリングガス、TMAバブリングガス、あるいはTMGバブリングガスの少なくとも1つとNH3ガスとを、作製しようとする機能層6の組成に応じた流量比にてリアクタ内に導入し、NH3とTMI,TMA、およびTMGの少なくとも1つとを反応させることにより実現される。
機能層6が形成された後、エピタキシャル基板10は、リアクタ内で常温まで降温される。その後、リアクタから取り出されたエピタキシャル基板10は、適宜、後段の処理(電極層のパターニングなど)に供される。
<バッファ層の作用効果>
本実施の形態もそうであるように、一般に、単結晶シリコンウェハーの上にIII族窒化物からなる結晶層を所定の形成温度でエピタキシャル成長させてエピタキシャル基板を得ようとする場合、III族窒化物の方がシリコンよりも熱膨張係数が大きい(例えば、シリコン:3.4×10-6/K、GaN:5.5×10-6/K)ことから、結晶成長後、常温にまで降温される過程において、結晶層には面内方向に引張応力が生じる。この引張応力は、エピタキシャル基板におけるクラック発生や、反りの要因となる。本実施の形態においては、係る引張応力を低減させ、クラック発生や反りを抑制する目的で、エピタキシャル基板10にバッファ層5が設けられている。より具体的には、バッファ層5を構成する組成変調層3が奏する作用効果によって、エピタキシャル基板10におけるクラックの発生と反りとが抑制されてなる。以下、詳細に説明する。
本実施の形態もそうであるように、一般に、単結晶シリコンウェハーの上にIII族窒化物からなる結晶層を所定の形成温度でエピタキシャル成長させてエピタキシャル基板を得ようとする場合、III族窒化物の方がシリコンよりも熱膨張係数が大きい(例えば、シリコン:3.4×10-6/K、GaN:5.5×10-6/K)ことから、結晶成長後、常温にまで降温される過程において、結晶層には面内方向に引張応力が生じる。この引張応力は、エピタキシャル基板におけるクラック発生や、反りの要因となる。本実施の形態においては、係る引張応力を低減させ、クラック発生や反りを抑制する目的で、エピタキシャル基板10にバッファ層5が設けられている。より具体的には、バッファ層5を構成する組成変調層3が奏する作用効果によって、エピタキシャル基板10におけるクラックの発生と反りとが抑制されてなる。以下、詳細に説明する。
図2は、組成変調層3において第1組成層31の上に第2組成層32が形成されるときの結晶格子の様子を示すモデル図である。いま、第2組成層32を構成するAlxGa1-xNの無歪状態における面内方向の格子長をa0、実際の格子長をaとする。本実施の形態においては、図2(a)、(b)に示すように、第2組成層32は第1組成層31の結晶格子に対して整合を保ちつつ結晶成長していく。このことは、結晶成長時に、第2組成層32の面内方向にs=a0−aだけの圧縮歪が生じることを意味している。すなわち、第2組成層32の結晶成長は歪みエネルギーを保持した状態で進行する。
ただし、成長が進むにつれて、エネルギー的な不安定さが増していくため、第2組成層32には歪みエネルギーを解放するべく徐々にミスフィット転位が導入されていく。やがて、ある臨界状態に達すると、第2組成層32に保持されていた歪みエネルギーは全て解放されてしまうことになる。このとき、図2(c)に示すようにa=a0となる。
ところが、この図2(c)に示す状態に達するまでの、図2(b)に示すようなa0>aの状態で第2組成層32の形成を終了させてしまえば、第2組成層32は歪みエネルギーを保持したまま(圧縮歪を含んだまま)となる。本実施の形態においては、このような歪みエネルギーを含んだままの結晶成長を、コヒーレントな状態での結晶成長と称する。換言すれば、歪みエネルギーが完全に解放されてしまう臨界膜厚よりも小さい厚みに第2組成層32を形成する限りにおいては、第2組成層32は第1組成層31に対してコヒーレントな状態にあるといえる。あるいは、第2組成層32の最上面(直上の第1組成層31と接する面)の格子長aについてa0>aが成り立つ限りにおいては、第2組成層32は第1組成層31に対してコヒーレントな状態にあるということもできる。なお、第2組成層32が上述した態様にて歪みエネルギーを含んでいる限りにおいては、第2組成層32において部分的にa0=aになっていたとしても、第2組成層32は第1組成層31に対してコヒーレントな状態にあるといえる。
第1組成層31を構成するAlNの面内格子定数は第2組成層32を構成するAlxGa1-xNの面内格子定数よりも小さいので、この歪みエネルギーを保持したままの第2組成層32の上に第1組成層31を形成させたとしても、コヒーレントな状態は保たれ、直下の第1組成層31に保持された歪みエネルギーが解放されることもない。そして、この第1組成層31の上に再び、第2組成層32をコヒーレントな状態に成長させれば、係る第2組成層32においても、上述と同様の圧縮歪が生じることとなる。
以降、同様に、コヒーレントな状態での成長を維持したままで第1組成層31と第2組成層32の形成を交互に行うと、それぞれの第2組成層32に歪みエネルギーが保持される。しかも、本実施の形態においては、(式1)および(式2)を満たすように、すなわち、下地基板1から離れた第2組成層32<i>ほどAlモル分率x(i)が小さくなるように組成変調層3を形成してなる。それゆえ、下地基板1から離れるほど、第2組成層32を構成するAlxGa1-xNの面内格子定数と当該第2組成層32を挟む第1組成層31を構成するAlNの面内格子定数との差が大きいので、上方に形成される第2組成層32ほど、大きな圧縮歪を内在してなる。それゆえ、組成変調層3は、下地基板1から離れるほど大きな圧縮歪を内在するように構成された歪導入層であるともいえる。
係る圧縮歪は、熱膨張係数差に起因して生じる引張応力とは正反対の向きに作用するので、降温時において、該引張応力を相殺する作用がある。概略的にいえば、n個の第2組成層32における圧縮歪の大きさの総和に比例する力で、引張応力が相殺されることになる。
なお、第1組成層31は、2つの第2組成層32の間に介在することになるが、その厚みが小さすぎる場合は、第2組成層32に生じる圧縮歪が小さくなって逆に第1組成層31自体に引張応力を内在しやすくなり好ましくない。一方、厚みが大きすぎる場合は、第2組成層32自体が引張方向の力を受けやすくなってやはり好ましくない。上述した、3nm〜20nm程度の厚みという要件は、このような不具合が生じないという点から好適なものである。
以上のような態様にて構成されたバッファ層5を備えるエピタキシャル基板10においては、バッファ層5に設けた組成変調層3が大きな圧縮歪を内在していることで、シリコンとIII族窒化物との熱膨張係数差に起因して生じる引張応力が、好適に相殺された状態が実現されている。これにより、エピタキシャル基板10においては、クラックフリーが実現され、かつ、反り量が100μm以下にまで抑制されてなる。
なお、上述した、第1組成層31および第2組成層32の積層数であるnの値が40〜100程度であり、x(1)≧0.8かつx(n)≦0.2であるという要件は、組成変調層3において充分な圧縮歪を得て、熱膨張係数差に起因して生じる引張応力を相殺するうえにおいて好適なものである。
すなわち、本実施の形態に係るエピタキシャル基板10においては、歪導入層である組成変調層3を有するバッファ層5を設けることで、バッファ層5に大きな圧縮歪を内在させ、シリコンとIII族窒化物との熱膨張係数差に起因してエピタキシャル基板10に生じる引張応力を、好適に低減させてなる。これにより、エピタキシャル基板10においては、クラックフリーが実現され、かつ、反りが低減されてなる。
なお、バッファ層5は、上述したように歪みエネルギーの蓄積が抑制された状態の第2下地層2bの上に形成されることから、引張応力の相殺効果が、第2下地層2bに蓄積された歪みエネルギーを原因として阻害されることはない。
また、第1組成層31と第2組成層32とを繰り返し積層することは、エピタキシャル膜自体の総膜厚を増大させることになる。一般に、エピタキシャル基板10を用いてHEMT素子を作製する場合、その総膜厚が大きいほど該HEMT素子の絶縁破壊電圧が大きくなるので、本実施の形態に係るエピタキシャル基板10の構成は、係る絶縁破壊電圧の増大にも資するものである。
<エピタキシャル基板の高耐電圧化>
本実施の形態に係るエピタキシャル基板10は、また、上述した態様のバッファ層5を(より具体的には組成変調層3を)有することで、高い耐電圧性を有する点でも特徴的である。
本実施の形態に係るエピタキシャル基板10は、また、上述した態様のバッファ層5を(より具体的には組成変調層3を)有することで、高い耐電圧性を有する点でも特徴的である。
x(1)≧0.8かつx(n)≦0.2であるように組成変調層3を形成してなり、下地基板1を除いたエピタキシャル膜全体の総膜厚が4.0μm以下であるエピタキシャル基板10において、600V以上という高い耐電圧が実現される。係るエピタキシャル基板10においては、クラックフリーが実現されてなるとともに、反り量が60μm〜70μm程度にまで低減されてなる。なお、本実施の形態において、耐電圧とは、エピタキシャル基板10に対し、0Vから値を増大させつつ電圧を印加したときに、1mA/cm2の漏れ電流が生じた電圧値であるとする。
組成変調層3の繰り返し積層数や、エピタキシャル膜全体の総膜厚および第2組成層32の総膜厚を適宜に設定することで、さらに高い耐電圧を有するエピタキシャル基板10を得ることも可能である。例えば、エピタキシャル膜全体の総膜厚が5μmで耐電圧が1000V以上のエピタキシャル基板や、エピタキシャル膜全体の総膜厚が7μmで耐電圧が1400V以上のエピタキシャル基板なども、実現可能である。
以上、説明したように、本実施の形態によれば、下地基板と機能層との間に、第1組成層と第2組成層とを交互に、かつ上方ほど第2組成層におけるAlモル分率が小さくなる態様にて積層してなる組成変調層を含んだバッファ層を設けるようにしたことで、安価で大口径のものを入手容易なシリコン基板を下地基板とし、かつ、クラックフリーで結晶品質の優れてなるとともに、耐電圧性の優れたエピタキシャル基板を、得ることができる。また、係るエピタキシャル基板は、反り量が100μm以下にまで抑制されたものとなっている。
<変形例>
エピタキシャル基板10は、下地基板1と第1下地層2aの間に図示しない界面層を備える態様であってもよい。界面層は、数nm程度の厚みを有し、アモルファスのSiAluOvNwからなるのが好適な一例である。
エピタキシャル基板10は、下地基板1と第1下地層2aの間に図示しない界面層を備える態様であってもよい。界面層は、数nm程度の厚みを有し、アモルファスのSiAluOvNwからなるのが好適な一例である。
下地基板1と第1下地層2aとの間に界面層を備える場合、下地基板1と第2下地層2bなどとの格子ミスフィットがより効果的に緩和され、その上に形成される各層の結晶品質がさらに向上する。すなわち、界面層を備える場合には、第1下地層2aであるAlN層が、界面層を備えない場合と同様の凹凸形状を有しかつ界面層を備えない場合よりも内在する結晶粒界が少なくなるように形成される。特に(0002)面でのX線ロッキングカーブ半値幅の値が改善された第1下地層2aが得られる。これは、下地基板1の上に直接に第1下地層2aを形成する場合に比して、界面層の上に第1下地層2aを形成する場合の方が第1下地層2aとなるAlNの核形成が進みにくく、結果的に、界面層が無い場合に比べて横方向成長が促進されることによる。なお、界面層の膜厚は5nmを超えない程度で形成される。このような界面層を備えた場合、第1下地層2aを、(0002)面のX線ロッキングカーブ半値幅が、0.5度以上0.8度以下の範囲となるように形成することができる。この場合、(0002)面のX線ロッキングカーブ半値幅が800sec以下であり、らせん転位密度が1×109/cm2以下であるという、さらに結晶品質の優れた機能層6を形成することができる。
なお、界面層の形成は、シリコンウェハーが第1下地層形成温度に達した後、第1下地層2aの形成に先立って、TMAバブリングガスのみをリアクタ内に導入し、ウェハーをTMAバブリングガス雰囲気に晒すようすることによって実現される。
また、第1下地層2aの形成時に、Si原子とO原子の少なくとも一方が第1下地層2aに拡散固溶してなる態様や、N原子とO原子の少なくとも一方が下地基板1に拡散固溶してなる態様であってもよい。
実施例として、バッファ層5の層構成が異なる複数種のエピタキシャル基板10を作製した。実施例に係るエピタキシャル基板10の基本構成、具体的には各層の形成材料および膜厚を、表1に示している。
表1に示すように、本実施例においては、下地基板1、下地層2(第1下地層2aおよび第2下地層2b)、機能層6は全てのエピタキシャル基板10について同じ材料および膜厚にて形成した。なお、機能層6はチャネル層とバリア層との2層構成とした。
一方、第1組成層31と終端層4とはいずれもAlNにて形成したが、膜厚は試料によって違えた。表1においてはこれを変数A(nm)として示している。同様に、第2組成層32の膜厚を変数B(nm)として示している。また、nは、第1組成層31と第2組成層32の層数である。
本実施例では、A、B、およびnの値と、組成傾斜の態様とを種々に違えることで、計14種のエピタキシャル基板10(試料No.1〜No.14)を作製した。
また、比較例として、n個の第2組成層32におけるAlモル分率を全て同じとすることで、第2組成層32が組成傾斜を有さないエピタキシャル基板10を8種(試料No.15〜No.22)作製した。なお、比較例においては、第2組成層32以外の作製条件は全て実施例と同様とした。
それぞれの試料についてのA,B、およびnの値、下地基板1の側からi番目の第2組成層32におけるAlモル分率x(i)の値、組成変調層3の総厚、およびエピタキシャル膜の総厚を表2に示す。
それぞれのエピタキシャル基板10の具体的な作製プロセスは以下の通りである。
まず、第2下地層2bの形成まではいずれの試料についても同様の手順で行った。まず、下地基板1として基板厚みが525μmのp型の導電型を有する4インチ(111)面単結晶シリコンウェハー(以下、シリコンウェハー)を用意した。用意したシリコンウェハーに、フッ化水素酸/純水=1/10(体積比)なる組成の希フッ酸による希フッ酸洗浄と硫酸/過酸化水素水=1/1(体積比)なる組成の洗浄液によるSPM洗浄とを施して、ウェハー表面に厚さ数Åの酸化膜が形成された状態とし、これをMOCVD装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、リアクタ内圧力を15kPaとして、基板温度が第1下地層形成温度である1100℃となるまで加熱した。
基板温度が1100℃に達すると、リアクタ内にNH3ガスを導入し、1分間、基板表面をNH3ガス雰囲気に晒した。
その後、TMAバブリングガスを所定の流量比にてリアクタ内に導入し、NH3とTMAを反応させることによって表面が三次元的凹凸形状を有する第1下地層2aを形成した。その際、第1下地層2aの成長速度(成膜速度)は20nm/minとし、第1下地層2aの目標平均膜厚は100nmとした。
第1下地層2aが形成されると、続いて、基板温度を1100℃とし、リアクタ内圧力を15kPaとして、TMGバブリングガスをリアクタ内にさらに導入し、NH3とTMAならびにTMGとの反応により、第1下地層2bとしてのAl0.1Ga0.9N層を平均膜厚が40nm程度となるように形成した。
第2下地層2bの形成に続き、表2に示すA、B、n、およびx(i)の値に従って、バッファ層5つまりは組成変調層3および終端層4を形成した。
実施例および比較例におけるA、B、およびnの具体的な設定値をまとめると、以下のようになる。
A:実施例(5nm、7.5nm、10nm)、比較例(5nm);
B:実施例(15nm、20nm、25nm、35nm)、比較例(15nm、20nm、25nm、35nm);
n:実施例(45、50、60、70、80、90、100)、比較例(50、70、80、100)。
B:実施例(15nm、20nm、25nm、35nm)、比較例(15nm、20nm、25nm、35nm);
n:実施例(45、50、60、70、80、90、100)、比較例(50、70、80、100)。
なお、バッファ層5の形成においては、基板温度を1100℃とし、リアクタ内圧力を15kPaとした。用いた原料ガスは下地層2の形成に用いたものと同じである。
また、実施例に係る試料での第2組成層32における組成傾斜の与え方、すなわち、第2組成層32<1>から第2組成層32<n>までのそれぞれの第2組成層32<i>におけるAlモル分率の与え方は、以下の3通りに大別される。また、図3は、主な試料におけるAlモル分率の変化の様子を例示する図である。ただし、いずれの試料も、x(1)≧0.8かつx(n)≦0.2となるように形成した。
No.1〜8:Alモル分率x(i)が一定の割合で単調に減少するようにした;
No.9〜12:単調減少しつつも途中でAlモル分率x(i)の変化の割合が異なるようにした;
No.13〜14:Alモル分率x(i)がステップ状に変化するようにした。
No.9〜12:単調減少しつつも途中でAlモル分率x(i)の変化の割合が異なるようにした;
No.13〜14:Alモル分率x(i)がステップ状に変化するようにした。
一方、比較例に係る試料においては、第2組成層32におけるAlモル分率xの値は0、0.1、0.2、0.3、0.4のいずれかとした。
実施例、比較例のいずれの試料においても、バッファ層5の形成後、機能層6としてGaNからなるチャネル層を700nmの厚みに形成し、さらにAl0.2Ga0.8Nからなるバリア層を25nmの厚みに形成した。機能層6の形成においては、基板温度を1100℃とし、リアクタ内圧力を15kPaとした。いずれも、用いた原料ガスは下地層2の形成に用いたものと同じである。
以上により、計22種のエピタキシャル基板10が得られた。
得られたエピタキシャル基板10について、クラック発生の有無を目視により確認した。また、レーザー変位計によって反り量を測定した。さらに、耐電圧を測定した。なお、クラックの発生したエピタキシャル基板10についての耐電圧の測定は、クラックのない領域で行った。それぞれの測定結果を表3に示す。
表3に示したように、比較例に係る全ての試料においては、外周20mmのところにクラックが発生していた。一方、実施例に係る試料においては、第2組成層32に対する組成傾斜の与え方によらず、いずれもクラックは確認されなかった。
また、クラックが発生した比較例に係る試料では反り量が最低でも135μmと100μmを大きく上回っていたのに対して、クラックが発生していなかった実施例に係る試料では反り量が60μm〜70μm程度に抑制されていた。
以上の結果は、実施例のように第2組成層32に組成傾斜を与える態様にて第1組成層31と第2組成層32とを交互に積層して組成変調層3を形成することが、エピタキシャル基板10のクラックフリー化および反りの抑制に有効であることを示している。
なお、比較例に係る試料の場合、第2組成層の厚みは比較的小さいので、第2組成層自体はコヒーレントな状態で成長しているものと推察される。それにも関わらず比較例においてはクラックが発生していることから、比較例のように第2組成層に組成傾斜を与えることなく第1組成層と第2組成層とを交互に積層するのみである場合、個々の第2組成層32に圧縮歪は導入されるものの、その総和は引張応力を相殺するには十分ではないと考えられる。
また、耐電圧については、比較例に係る試料の場合、最大でも600Vを下回ったのに対して、実施例に係る試料の耐電圧は全て600V以上であった。係る結果は、少なくともx(1)≧0.8かつx(n)≦0.2であるように組成変調層3を形成することで、耐電圧の高いエピタキシャル基板10が得られることを示している。
第1下地層2aが形成されると、続いて、基板温度を1100℃とし、リアクタ内圧力を15kPaとして、TMGバブリングガスをリアクタ内にさらに導入し、NH3とTMAならびにTMGとの反応により、第2下地層2bとしてのAl0.1Ga0.9N層を平均膜厚が40nm程度となるように形成した。
Claims (5)
- (111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板であって、
AlNからなる第1組成層とAlxGa1-xN(0≦x<1)なる組成のIII族窒化物からなる第2組成層とを交互に積層してなる組成変調層を備えるバッファ層と、
前記バッファ層の上に形成された結晶層と、
を備え、
前記組成変調層は、前記第1組成層と前記第2組成層の積層数をそれぞれn(nは2以上の自然数)とし、前記下地基板の側からi番目の前記第2組成層におけるxの値をx(i)とするときに、
x(1)≧x(2)≧・・・≧x(n−1)≧x(n)
かつ、
x(1)>x(n)
であるように形成されることで、前記下地基板から離れるほど大きな圧縮歪を内在する、
ことを特徴とするエピタキシャル基板。 - 請求項1に記載のエピタキシャル基板であって、
それぞれの前記第2組成層は前記第1組成層に対してコヒーレントな状態に形成されてなる、
ことを特徴とするエピタキシャル基板。 - 請求項1または請求項2に記載のエピタキシャル基板であって、
前記下地基板の上に形成された、AlNからなる第1の下地層と、
前記第1の下地層の上に形成され、AlpGa1-pN(0≦p<1)からなる第2の下地層と、
をさらに備え、
前記第1の下地層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、
前記第1の下地層と前記第2の下地層との界面が3次元的凹凸面であり、
前記第2の下地層の直上に前記バッファ層が形成されてなる、
ことを特徴とするエピタキシャル基板。 - (111)方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し(0001)結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、
バッファ層を形成するバッファ層形成工程と、
前記バッファ層よりも上方にIII族窒化物からなる結晶層を形成する結晶層形成工程と、
を備え、
前記バッファ層形成工程が、AlNからなる第1組成層とAlxGa1-xN(0≦x<1)なる組成のIII族窒化物からなる第2組成層とを交互に積層することによって組成変調層を形成する組成変調層形成工程を含み、
前記組成変調層形成工程においては、前記第1組成層と前記第2組成層の積層数をそれぞれn(nは2以上の自然数)とし、前記下地基板の側からi番目の前記第2組成層におけるxの値をx(i)とするときに、
x(1)≧x(2)≧・・・≧x(n−1)≧x(n)
かつ、
x(1)>x(n)
であるように、かつ、それぞれの前記第2組成層が前記第1組成層に対してコヒーレントな状態になるように、前記組成変調層を形成する、
ことを特徴とするエピタキシャル基板の製造方法。 - 請求項4に記載のエピタキシャル基板の製造方法であって、
前記下地基板の上に、AlNからなる第1の下地層を形成する第1下地層形成工程と、
前記第1の下地層の上に、AlpGa1-pN(0≦p<1)からなる第2の下地層を形成する第2下地層形成工程と、
をさらに備え、
前記第1下地層形成工程においては、前記第1の下地層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成し、
前記組成変調層形成工程においては、前記第2の下地層の直上に前記組成変調層を形成する、
ことを特徴とするエピタキシャル基板の製造方法。
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US9553181B2 (en) * | 2015-06-01 | 2017-01-24 | Toshiba Corporation | Crystalline-amorphous transition material for semiconductor devices and method for formation |
US9721790B2 (en) | 2015-06-02 | 2017-08-01 | Atomera Incorporated | Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control |
US9558939B1 (en) | 2016-01-15 | 2017-01-31 | Atomera Incorporated | Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source |
US10720520B2 (en) | 2017-06-21 | 2020-07-21 | Infineon Technologies Austria Ag | Method of controlling wafer bow in a type III-V semiconductor device |
DE102018132263A1 (de) * | 2018-12-14 | 2020-06-18 | Aixtron Se | Verfahren zum Abscheiden einer Heterostruktur und nach dem Verfahren abgeschiedene Heterostruktur |
NO20230297A1 (en) * | 2022-03-22 | 2023-09-25 | Integrated Solar As | A method of manufacturing group III-V based semiconductor materials comprising strain relaxed buffers providing possibility for lattice constant adjustment when growing on (111)Si substrates |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3895410B2 (ja) | 1996-11-27 | 2007-03-22 | 古河電気工業株式会社 | Iii−v族窒化物結晶膜を備えた素子、およびその製造方法 |
WO2002013245A1 (en) * | 2000-08-04 | 2002-02-14 | The Regents Of The University Of California | Method of controlling stress in gallium nitride films deposited on substrates |
US6649287B2 (en) * | 2000-12-14 | 2003-11-18 | Nitronex Corporation | Gallium nitride materials and methods |
JP3866540B2 (ja) * | 2001-07-06 | 2007-01-10 | 株式会社東芝 | 窒化物半導体素子およびその製造方法 |
US7115896B2 (en) * | 2002-12-04 | 2006-10-03 | Emcore Corporation | Semiconductor structures for gallium nitride-based devices |
JP3760997B2 (ja) | 2003-05-21 | 2006-03-29 | サンケン電気株式会社 | 半導体基体 |
JP4276135B2 (ja) | 2004-06-14 | 2009-06-10 | 日本電信電話株式会社 | 窒化物半導体成長用基板 |
US7910937B2 (en) * | 2005-02-02 | 2011-03-22 | Agency For Science, Technology And Research | Method and structure for fabricating III-V nitride layers on silicon substrates |
JP4482490B2 (ja) * | 2005-06-13 | 2010-06-16 | 古河機械金属株式会社 | Iii族窒化物半導体基板およびiii族窒化物半導体基板の製造方法 |
JP4913375B2 (ja) * | 2005-08-08 | 2012-04-11 | 昭和電工株式会社 | 半導体素子の製造方法 |
JP2007088426A (ja) * | 2005-08-25 | 2007-04-05 | Furukawa Electric Co Ltd:The | 半導体電子デバイス |
US8853666B2 (en) * | 2005-12-28 | 2014-10-07 | Renesas Electronics Corporation | Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor |
JP2007250721A (ja) * | 2006-03-15 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 窒化物半導体電界効果トランジスタ構造 |
US20080054248A1 (en) * | 2006-09-06 | 2008-03-06 | Chua Christopher L | Variable period variable composition supperlattice and devices including same |
JP5309452B2 (ja) * | 2007-02-28 | 2013-10-09 | サンケン電気株式会社 | 半導体ウエーハ及び半導体素子及び製造方法 |
JP5274785B2 (ja) * | 2007-03-29 | 2013-08-28 | 日本碍子株式会社 | AlGaN結晶層の形成方法 |
US20080296625A1 (en) * | 2007-06-04 | 2008-12-04 | Sharp Laboratories Of America Inc. | Gallium nitride-on-silicon multilayered interface |
JP4592742B2 (ja) * | 2007-12-27 | 2010-12-08 | Dowaエレクトロニクス株式会社 | 半導体材料、半導体材料の製造方法及び半導体素子 |
JP5117283B2 (ja) | 2008-05-29 | 2013-01-16 | 古河電気工業株式会社 | 半導体電子デバイス |
JP5477685B2 (ja) * | 2009-03-19 | 2014-04-23 | サンケン電気株式会社 | 半導体ウェーハ及び半導体素子及びその製造方法 |
JP5634681B2 (ja) * | 2009-03-26 | 2014-12-03 | 住友電工デバイス・イノベーション株式会社 | 半導体素子 |
JP4681684B1 (ja) * | 2009-08-24 | 2011-05-11 | Dowaエレクトロニクス株式会社 | 窒化物半導体素子およびその製造方法 |
EP2498282A4 (en) * | 2009-11-04 | 2014-06-25 | Dowa Electronics Materials Co | NITRIDE III SUBSTRATE WITH EPITAXIAL STRATIFICATION |
JP5689245B2 (ja) * | 2010-04-08 | 2015-03-25 | パナソニック株式会社 | 窒化物半導体素子 |
EP2565928A4 (en) * | 2010-04-28 | 2013-12-04 | Ngk Insulators Ltd | EPITACTIC SUBSTRATE AND METHOD FOR PRODUCING THE EPITACTIC SUBSTRATE |
JP5596783B2 (ja) * | 2010-04-28 | 2014-09-24 | 日本碍子株式会社 | エピタキシャル基板およびエピタキシャル基板の製造方法 |
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