JP2016127223A - 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title description 12
- 230000004888 barrier function Effects 0.000 claims description 26
- 230000003746 surface roughness Effects 0.000 claims description 17
- 239000010410 layer Substances 0.000 description 294
- 235000012431 wafers Nutrition 0.000 description 16
- 238000003780 insertion Methods 0.000 description 8
- 230000037431 insertion Effects 0.000 description 8
- 229910052799 carbon Inorganic materials 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 229910052742 iron Inorganic materials 0.000 description 4
- 229910002704 AlGaN Inorganic materials 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 1
- -1 SiO or SiN Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02513—Microstructure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
- C30B25/02—Epitaxial-layer growth
- C30B25/18—Epitaxial-layer growth characterised by the substrate
- C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
- C30B29/403—AIII-nitrides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
- H01L21/02507—Alternating layers, e.g. superlattice
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/2003—Nitride compounds
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0503—13th Group
- H01L2924/05032—AlN
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10323—Aluminium nitride [AlN]
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Abstract
【解決手段】 Si系基板と、該Si系基板上に設けられたAlN初期層と、該AlN初期層上に設けられたバッファ層とを有する電子デバイス用エピタキシャル基板であって、前記AlN初期層の前記バッファ層側の表面の粗さSaが4nm以上であることを特徴とする電子デバイス用エピタキシャル基板。
【選択図】 図1
Description
このような検討において、半導体エピタキシャルウェーハ製造後は、半導体エピタキシャルウェーハ表面にデバイスを作製し、電気特性評価を行っている。
例えば、特許文献1は初期層のAlN層の粗さに触れるものであり、AlN層に接するシリコン基板の表面粗さRaを0.2〜1nmとすることで、その上方に成長するIII族窒化物半導体の結晶性を向上させることを開示している。しかしながら、特許文献1には電気特性に関しての言及はない。
しかしながら、バッファ層構造のVピットをどのようにして抑制するかについては、検討の余地があった。
このようにAlN初期層のバッファ層側の表面の粗さSaが8nm以下であれば、AlN初期層の上に形成されるバッファ層構造のVピットを確実に抑制することができる。
このようにAlzGa1−zN層のAlN初期層と反対側の表面の粗さSaが0.6nm以下であれば、電子デバイスを作製したときの縦方向リーク電流特性を効果的に改善することができる。
このように多層膜のAlzGa1−zN(0≦z<1)層と反対側の表面の粗さSaが0.3nm以下であれば、電子デバイスを作製したときの縦方向リーク電流特性をより効果的に改善することができる。
このような構成であれば、電子デバイス用エピタキシャル基板として、好適に用いることができる。
前述のように、本発明者らは、Si基板上にGaN膜をエピタキシャル成長させたエピタキシャルウェーハの電気的特性について検討を行った。その検討において、縦方向リーク電流特性の悪いものから、良いものまでを任意に選び、それぞれのウェーハを2分割し、一方の2分割ウェーハで縦方向リーク電流特性評価を行い、他方の2分割ウェーハで故障解析(断面観察)を行った。
ここで、バッファ層構造のVピットについて説明する。本来、バッファ層の各層は、基板に対して平行に積層されなければならない。「Vピット」とは、基板に対して平行ではなく一部に窪みができて、多層膜やAlzGa1−zN(0≦z<1)挿入層が平らになっていない部分(図13の楕円で囲んだ部分)をいう。
各ウェーハについて、隣り合わない任意の5点(すなわち、少し離した5箇所)を観察して、バッファ層構造のVピットの数を数えた(図13、図14参照)。
ここで、図13はバッファ層構造のVピットを説明するための断面図であり、図14はバッファ層構造のVピットが生じている電子デバイス用エピタキシャル基板を示す断面図である。また、図13、図14において、電子デバイス用エピタキシャル基板100は、Si基板112と、Si基板112上に設けられたAlN初期層113と、AlN初期層113上に設けられたバッファ層114を有している。バッファ層114は、AlzGa1−zNからなる第1の層114aと、第1の多層膜115’とが積層され、第1の多層膜115’上にさらに、AlαGa1−αN(0≦α<1)挿入層114dと、第2の多層膜115とが交互に積層されることにより形成されている。電子デバイス用エピタキシャル基板100は、バッファ層114上に設けられた高抵抗層116と、高抵抗層116上に設けられたチャネル層117と、チャネル層117上に設けられたバリア層118と、バリア層118上に設けられたキャップ層119をさらに有している。
図15、図16からバッファ構造のVピットの数が増加するに従いリーク電流が増加することがわかる。
従って、縦方向リーク電流特性を改善するには、バッファ層構造のVピットを抑制する必要がある。
図1に示す本発明の電子デバイス用エピタキシャル基板10は、Si系基板12と、Si系基板12上に設けられたAlN初期層13と、AlN初期層13上に設けられたバッファ層14を有しており、AlN初期層13のバッファ層14側の表面の粗さSaは4nm以上である。ここで、粗さSaは2次元の算術的平均粗さRaを3次元化したものとして定義されるものである。また、Si系基板とは、Si基板又はSiC基板である。
図1の電子デバイス用エピタキシャル基板10は、バッファ層14上に設けられた高抵抗層16と、高抵抗層16上に設けられたチャネル層17と、チャネル層17上に設けられたバリア層18と、バリア層18上に設けられたキャップ層19をさらに有することができる。ここで、チャネル層17とバリア層18は、能動層20を形成している。
高抵抗層16は、例えば、C又はFeを含むGaN層とすることができ、チャネル層17は、例えば、C又はFeのいずれかが高抵抗層16よりも少ないGaN層とすることができ、バリア層18は、例えば、AlGaN層とすることができ、キャップ層19は、例えば、GaN層とすることができる。
挿入層14dは、AlαGa1−αN(0≦α<1)層とすることができ、第2の多層膜15はAlxGa1−xN(0<x≦1)層14bとAlyGa1−yN(0≦y<x)層14cとが交互に積層されたものとすることができる。
このようにAlN初期層13のバッファ層14側の表面の粗さSaが4nm以上8nm以下であれば、AlN初期層13の上に形成されるバッファ層14の構造のVピットを確実に抑制することができる。
このように第1の層14aのAlN初期層13と反対側の表面の粗さSaが0.6nm以下であれば、電子デバイスを作製したときの縦方向リーク電流特性を効果的に改善することができる。
このように第1多層膜15’の第1の層14aと反対側の表面の粗さSaが0.3nm以下であれば、電子デバイスを作製したときの縦方向リーク電流特性をより効果的に改善することができる。
図4の電子デバイス11は、図1の電子デバイス用エピタキシャル基板10のチャネル層17とバリア層18からなる能動層20上のキャップ層19上に、ソース電極26、ドレイン電極28、ゲート電極30を設けたものである。電子デバイス11において、ソース電極26及びドレイン電極28は、ソース電極26から、チャネル層17内に形成された二次元電子ガス層21を介して、ドレイン電極28に電流が流れるように配置されている。ソース電極26とドレイン電極28との間に流れる電流は、ゲート電極30に印加される電位によってコントロールすることができる。なお、ソース電極26、ドレイン電極28は二次元電子ガス層21と低抵抗接続されていればよく、キャップ層19を除去した領域、又は、キャップ層19及びバリア層18を除去した領域に配置してもよい。
このような電子デバイスであれば、AlN初期層の上に形成されるバッファ層構造のVピットを抑制し、縦方向リーク電流特性を改善することができる。
まず、図5(a)に示すように、厚さ1mm程度のSi系基板12上に、例えば、MOVPE法(有機金属気相成長法)により、AlN初期層13を20〜200nmの厚さでエピタキシャル成長させる。
ここでAlN初期層13の表面の粗さSaを4nm以上、好ましくは4nm以上8nm以下にする。なお、AlN初期層13の表面を粗くするには、成長温度、ガス流量、III族元素/V族元素比を変更することで表面の粗さを調整することができる。
具体的には、図2に示すように、厚さ100〜500nm程度のAlzGa1−zNからなる第1の層14aと、厚さ3〜7nm程度のAlxGa1−xN層14bと厚さ2〜5nm程度のAlyGa1−yN層14cとが交互に積層された第1多層膜15’とを積層し、第1多層膜15’上にさらに、厚さ100〜500nm程度のAlαGa1−αNからなる挿入層14dと、厚さ3〜7nm程度のAlxGa1−xN層14bと厚さ2〜5nm程度のAlyGa1−yN層14cとが交互に積層された第1多層膜15と、を交互に積層して、バッファ層14を形成する。ここで、第1の層14aは、第1多層膜15’、第2多層膜15を構成する各層よりも厚く形成する。
このとき、AlN初期層13のバッファ層14側の表面の粗さSaを上記のように大きくしているので、AlN初期層13上に形成される第1の層14aの横方向成長が促進され、第1の層14aによるAlN初期層13の表面の穴埋めが促進され、その結果、第1の層14a成長後の表面が平坦になり(図3を参照)、第1の層14a上の第1多層膜15’の平坦性も向上させることができ(図3を参照)、電子デバイスを作製したときの縦方向リーク電流特性を改善することができる。
上記のような電子デバイス用エピタキシャル基板の製造方法であれば、AlN初期層の上に形成されるバッファ層構造のVピットが抑制され、電子デバイスを作製したときの縦方向リーク電流特性が改善される電子デバイス用エピタキシャル基板を製造することができる。
上記で説明したように、図1の電子デバイス用エピタキシャル基板10を製造し、さらに、電子デバイス用エピタキシャル基板10のチャネル層17とバリア層18からなる能動層20上のキャップ層19上に、ソース電極26、ドレイン電極28、ゲート電極30を形成する。ソース電極26及びドレイン電極28は例えば、Ti/Alの積層膜で形成することができ、ゲート電極30は例えば、SiO、SiN等の金属酸化物からなる下層膜と、Ni、Au、Mo、Pt等の金属からなる上層膜の積層膜で形成することができる。このようにして、図4に示す電子デバイス11が得られる。
上記のような電子デバイスの製造方法であれば、AlN初期層の上に形成されるバッファ層構造のVピットが抑制され、縦方向リーク電流特性が改善される電子デバイスを製造することができる。
AlN初期層表面の粗さを2nm〜7.5nmの範囲で変えて(6水準作成)、図1に示すような電子デバイス用エピタキシャル基板10を製造した。バッファ層構造のVピット密度(箇所/cm2)とAlN初期層表面の粗さSaとの関係を図6に示す。また、縦方向リーク電流とAlN初期層表面の粗さSaとの関係を図7に示す。図6からわかるようにAlN初期層表面の粗さが4nm以上でVピットは無くなり(4nm以下ではVピットはほとんどなくなり、図6上にはプロットがない)、図7からわかるようにAlN初期層上面の粗さが4nm以上で縦方向リーク電流も改善されている。
厚さ1mm程度のシリコン基板上にMOVPE法によりAlN初期層13を160nmの厚さで成長させた。ここで、AlN初期層を成長温度1100℃〜1200℃、例えば、1130℃で形成し、AlN初期層13の表面の粗さSaを4.79nmとした。
次にバッファ層14を成長させた。バッファ層14は厚さ300nmのGaNからなる第1の層14aと、第1多層膜15’とを積層させ、第一多層膜15’上にさらに、厚さ300nmのGaNからなる挿入層14dと、第2多層膜15とを交互に積層させた。第1多層膜15’、第2多層膜15は、厚さ5nmのAlN層14bと厚さ3nmのGaN層14cとを交互に積層した。
次にGaNからなる高炭素濃度層(高抵抗層16)、続いて、同じくGaNからなる低炭素濃度層(チャネル層17)を成長させた。続いて、AlGaNからなるバリア層18、その上にGaN層(キャップ層19)を成長させることで、図1の電子デバイス用エピタキシャル基板10を製造した。
図9に第1の層14a表面の写真を示す。第1の層14a表面の粗さSaは、0.6nm以下になっていた。なお、図9の3つの写真は、異なる3枚のウェーハの写真である。
図10に第1多層膜15’表面の写真を示す。第1多層膜15’表面の粗さSaは、0.3nm以下になっていた。なお、図10の2つの写真は、異なる2枚のウェーハの写真である。
この電子デバイス用エピタキシャル基板に電極を形成し、図4に示す電子デバイス11を製造し、600Vの電圧をかけて縦方向(厚み方向)リーク電流を測定したところ、4×10−9(A)となり、後述する比較例に比べて大幅に縦方向リーク電流を抑制することができた。
実施例と同様にして、電子デバイス用エピタキシャル基板10を製造した。ただし、AlN初期層13を成長温度1240℃で形成し、AlN初期層の表面の粗さSaを2.16nmとし、その他は実施例と同じとした。
図11にAlN初期層13表面の写真を示す。また、図12にエピタキシャル成長後のAlN初期層13及びバッファ層14の断面を示す。このようにAlN初期層13の表面は平らであるが、その上の第1の層14a表面、及び、第1多層膜15’表面は凸凹形状になっているのがわかる。この半導体エピタキシャルウェーハに電極を形成し、図4に示す電子デバイス11を製造し、600Vの電圧をかけて縦方向リーク電流を測定したところ、8.6×10−6(A)となった。
12…Si系基板、 13…AlN初期層、 14…バッファ層、
14d…AlαGa1−αN(GaN)挿入層(挿入層)、
14a…第1の層(AlzGa1−zN層)、
14b…AlxGa1−xN(AlN)層、
14c…AlyGa1−yN(GaN)層、 15…第2多層膜、
15’…第1多層膜(多層膜)、 16…高抵抗層、 17…チャネル層、
18…バリア層、 19…キャップ層、 20…能動層、 21…二次元電子ガス層、
26…ソース電極、 28…ドレイン電極、 30…ゲート電極、
100…電子デバイス用エピタキシャル基板、 112…Si基板、
113…AlN初期層、 114…バッファ層、
114d…AlαGa1−αN挿入層、
114a…第1の層(AlzGa1−zN層)、
115…第2多層膜、 115’…第1多層膜、 116…高抵抗層、
117…チャネル層、 118…バリア層、 119…キャップ層。
AlN初期層表面の粗さを2nm〜7.5nmの範囲で変えて(6水準作成)、図1に示すような電子デバイス用エピタキシャル基板10を製造した。バッファ層構造のVピット密度(箇所/cm2)とAlN初期層表面の粗さSaとの関係を図6に示す。また、縦方向リーク電流とAlN初期層表面の粗さSaとの関係を図7に示す。図6からわかるようにAlN初期層表面の粗さが4nm以上でVピットは無くなり(4nm以上ではVピットはほとんどなくなり、図6上にはプロットがない)、図7からわかるようにAlN初期層上面の粗さが4nm以上で縦方向リーク電流も改善されている。
Claims (8)
- Si系基板と、該Si系基板上に設けられたAlN初期層と、該AlN初期層上に設けられたバッファ層とを有する電子デバイス用エピタキシャル基板であって、
前記AlN初期層の前記バッファ層側の表面の粗さSaが4nm以上であることを特徴とする電子デバイス用エピタキシャル基板。 - 前記AlN初期層表面の前記バッファ層側の粗さSaが8nm以下であることを特徴とする請求項1に記載の電子デバイス用エピタキシャル基板。
- 前記バッファ層は、前記AlN初期層に接しているAlzGa1−zN(0≦z<1)層を含み、
前記AlzGa1−zN(0≦z<1)層の前記AlN初期層と反対側の表面の粗さSaが0.6nm以下であることを特徴とする請求項1又は請求項2に記載の電子デバイス用エピタキシャル基板。 - 前記バッファ層は、前記AlzGa1−zN(0≦z<1)層に接し、かつ、AlxGa1−xN(0<x≦1)層とAlyGa1−yN(0≦y<x)層とが交互に積層された多層膜を含み、
前記多層膜の前記AlzGa1−zN(0≦z<1)層と反対側の表面の粗さSaが0.3nm以下であることを特徴とする請求項3に記載の電子デバイス用エピタキシャル基板。 - 前記バッファ層上に設けられたチャネル層と、
該チャネル層上に設けられたバリア層と、
該バリア層上に設けられたキャップ層と
をさらに有することを特徴とする請求項1から請求項4のいずれか一項に記載の電子デバイス用エピタキシャル基板。 - 請求項1から請求項5のいずれか一項に記載の電子デバイス用エピタキシャル基板を用いて作製された電子デバイスであって、前記電子デバイス用エピタキシャル基板上に電極が設けられているものであることを特徴とする電子デバイス。
- Si系基板上にAlN初期層を形成する工程と、
前記AlN初期層上にバッファ層を形成する工程と、
前記バッファ層上にチャネル層を形成する工程と、
前記チャネル層上にバリア層を形成する工程と、
前記バリア層上にキャップ層を形成する工程と
を有し、
前記AlN初期層の前記バッファ層側の表面の粗さSaを4nm以上とすることを特徴とする電子デバイス用エピタキシャル基板の製造方法。 - Si系基板上にAlN初期層を形成する工程と、
前記AlN初期層上にバッファ層を形成する工程と、
前記バッファ層上にチャネル層を形成する工程と、
前記チャネル層上にバリア層を形成する工程と、
前記バリア層上にキャップ層を形成する工程と、
前記キャップ層上に電極を形成する工程と
を有し、
前記AlN初期層の前記バッファ層側の表面の粗さSaを4nm以上とすることを特徴とする電子デバイスの製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015002047A JP6261523B2 (ja) | 2015-01-08 | 2015-01-08 | 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法 |
US15/538,500 US10115589B2 (en) | 2015-01-08 | 2015-12-18 | Epitaxial substrate for electronic devices, electronic device, method for producing the epitaxial substrate for electronic devices, and method for producing the electronic device |
CN201580072647.8A CN107112242B (zh) | 2015-01-08 | 2015-12-18 | 电子器件用外延基板、电子器件、电子器件用外延基板的制造方法及电子器件的制造方法 |
KR1020177018664A KR20170101932A (ko) | 2015-01-08 | 2015-12-18 | 전자 디바이스용 에피택셜 기판, 전자 디바이스, 전자 디바이스용 에피택셜 기판의 제조 방법, 그리고 전자 디바이스의 제조 방법 |
PCT/JP2015/006313 WO2016110906A1 (ja) | 2015-01-08 | 2015-12-18 | 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法 |
TW104144060A TWI624879B (zh) | 2015-01-08 | 2015-12-28 | Epitaxial substrate for electronic component, electronic component, method for producing epitaxial substrate for electronic component, and method for manufacturing electronic component |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015002047A JP6261523B2 (ja) | 2015-01-08 | 2015-01-08 | 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016127223A true JP2016127223A (ja) | 2016-07-11 |
JP2016127223A5 JP2016127223A5 (ja) | 2016-09-08 |
JP6261523B2 JP6261523B2 (ja) | 2018-01-17 |
Family
ID=56355636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015002047A Active JP6261523B2 (ja) | 2015-01-08 | 2015-01-08 | 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10115589B2 (ja) |
JP (1) | JP6261523B2 (ja) |
KR (1) | KR20170101932A (ja) |
CN (1) | CN107112242B (ja) |
TW (1) | TWI624879B (ja) |
WO (1) | WO2016110906A1 (ja) |
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US10388518B2 (en) | 2017-03-31 | 2019-08-20 | Globalwafers Co., Ltd. | Epitaxial substrate and method of manufacturing the same |
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2015
- 2015-01-08 JP JP2015002047A patent/JP6261523B2/ja active Active
- 2015-12-18 KR KR1020177018664A patent/KR20170101932A/ko not_active IP Right Cessation
- 2015-12-18 CN CN201580072647.8A patent/CN107112242B/zh active Active
- 2015-12-18 WO PCT/JP2015/006313 patent/WO2016110906A1/ja active Application Filing
- 2015-12-18 US US15/538,500 patent/US10115589B2/en active Active
- 2015-12-28 TW TW104144060A patent/TWI624879B/zh active
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Also Published As
Publication number | Publication date |
---|---|
TWI624879B (zh) | 2018-05-21 |
KR20170101932A (ko) | 2017-09-06 |
WO2016110906A1 (ja) | 2016-07-14 |
TW201635394A (zh) | 2016-10-01 |
CN107112242B (zh) | 2020-11-13 |
JP6261523B2 (ja) | 2018-01-17 |
CN107112242A (zh) | 2017-08-29 |
US10115589B2 (en) | 2018-10-30 |
US20170352537A1 (en) | 2017-12-07 |
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|
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