JP2016127223A - 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法 - Google Patents

電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法 Download PDF

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Abstract

【課題】 バッファ層構造のＶピットを抑制し、電子デバイスを作製したときの縦方向リーク電流特性を改善することができる電子デバイス用エピタキシャル基板を提供する。
【解決手段】 Ｓｉ系基板と、該Ｓｉ系基板上に設けられたＡｌＮ初期層と、該ＡｌＮ初期層上に設けられたバッファ層とを有する電子デバイス用エピタキシャル基板であって、前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａが４ｎｍ以上であることを特徴とする電子デバイス用エピタキシャル基板。
【選択図】 図１

Description

本発明は、電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法に関する。
電子デバイス用化合物半導体エピタキシャルウェーハの製造技術に関して、Ｓｉ基板上にＧａＮ膜をエピタキシャル成長させた半導体エピタキシャルウェーハについて、その電気特性、特に縦方向でのリーク電流を改善できるような製造方法の検討が行われている。
このような検討において、半導体エピタキシャルウェーハ製造後は、半導体エピタキシャルウェーハ表面にデバイスを作製し、電気特性評価を行っている。
従来、エピタキシャル成長を行うには、エピタキシャル成長する下地の表面が平坦な方が好ましいとされてきた。
例えば、特許文献１は初期層のＡｌＮ層の粗さに触れるものであり、ＡｌＮ層に接するシリコン基板の表面粗さＲａを０．２〜１ｎｍとすることで、その上方に成長するＩＩＩ族窒化物半導体の結晶性を向上させることを開示している。しかしながら、特許文献１には電気特性に関しての言及はない。
特開２０１１−０６６３３３号公報
本発明者らは、上記のようなエピタキシャルウェーハの電気的特性について検討を行い、バッファ層構造のＶピットと縦方向リーク電流特性に相関関係があり、バッファ層構造のＶピットが少ないと、縦方向リーク電流が減少することを見出した。
しかしながら、バッファ層構造のＶピットをどのようにして抑制するかについては、検討の余地があった。
本発明は、上記問題点に鑑みてなされたものであって、バッファ層構造のＶピットを抑制し、電子デバイスを作製したときの電流リーク特性を改善することができる電子デバイス用エピタキシャル基板を提供することを目的とする。
上記目的を達成するために、本発明は、Ｓｉ系基板と、該Ｓｉ系基板上に設けられたＡｌＮ初期層と、該ＡｌＮ初期層上に設けられたバッファ層とを有する電子デバイス用エピタキシャル基板であって、前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａが４ｎｍ以上であることを特徴とする電子デバイス用エピタキシャル基板を提供する。
このようにＡｌＮ初期層のバッファ層側の表面の粗さＳａが４ｎｍ以上であれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットを抑制し、電子デバイスを作製したときの縦方向リーク電流特性を改善することができる。
このとき、前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａが８ｎｍ以下であることが好ましい。
このようにＡｌＮ初期層のバッファ層側の表面の粗さＳａが８ｎｍ以下であれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットを確実に抑制することができる。
このとき、前記バッファ層は、前記ＡｌＮ初期層に接しているＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層を含み、前記ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層の前記ＡｌＮ初期層と反対側の表面の粗さＳａが０．６ｎｍ以下であることが好ましい。
このようにＡｌｚＧａ１−ｚＮ層のＡｌＮ初期層と反対側の表面の粗さＳａが０．６ｎｍ以下であれば、電子デバイスを作製したときの縦方向リーク電流特性を効果的に改善することができる。
このとき、前記バッファ層は、前記ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層に接し、かつ、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）層とＡｌｙＧａ１−ｙＮ（０≦ｙ＜ｘ）層とが交互に積層された多層膜を含み、前記多層膜の前記ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層と反対側の表面の粗さＳａが０．３ｎｍ以下であることが好ましい。
このように多層膜のＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層と反対側の表面の粗さＳａが０．３ｎｍ以下であれば、電子デバイスを作製したときの縦方向リーク電流特性をより効果的に改善することができる。
このとき、前記バッファ層上に設けられたチャネル層と、該チャネル層上に設けられたバリア層と、該バリア層上に設けられたキャップ層とをさらに有することが好ましい。
このような構成であれば、電子デバイス用エピタキシャル基板として、好適に用いることができる。
また、本発明は、上記の電子デバイス用エピタキシャル基板を用いて作製された電子デバイスであって、前記電子デバイス用エピタキシャル基板上に電極が設けられているものであることを特徴とする電子デバイスを提供する。
このような電子デバイスであれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットを抑制し、縦方向リーク電流特性を改善することができる。
また、本発明は、Ｓｉ系基板上にＡｌＮ初期層を形成する工程と、前記ＡｌＮ初期層上にバッファ層を形成する工程と、前記バッファ層上にチャネル層を形成する工程と、前記チャネル層上にバリア層を形成する工程と、前記バリア層上にキャップ層を形成する工程とを有し、前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａを４ｎｍ以上とすることを特徴とする電子デバイス用エピタキシャル基板の製造方法を提供する。
このような電子デバイス用エピタキシャル基板の製造方法であれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットが抑制され、電子デバイスを作製したときの縦方向リーク電流特性が改善される電子デバイス用エピタキシャル基板を製造することができる。
また、本発明は、Ｓｉ系基板上にＡｌＮ初期層を形成する工程と、前記ＡｌＮ初期層上にバッファ層を形成する工程と、前記バッファ層上にチャネル層を形成する工程と、前記チャネル層上にバリア層を形成する工程と、前記バリア層上にキャップ層を形成する工程と、前記キャップ層上に電極を形成する工程とを有し、前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａを４ｎｍ以上とすることを特徴とする電子デバイスの製造方法を提供する。
このような電子デバイスの製造方法であれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットが抑制され、縦方向リーク電流特性が改善される電子デバイスを製造することができる。
以上のように、本発明によれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットを抑制し、電子デバイスを作製したときの縦方向リーク電流特性を改善することができる。
本発明の電子デバイス用エピタキシャル基板の実施態様の一例を示す断面図である。 本発明の電子デバイス用エピタキシャル基板のバッファ層の詳細な構成を示す断面図である。 本発明の電子デバイス用エピタキシャル基板のＡｌＮ初期層及びバッファ層の表面粗さも含めた詳細な構成を示す断面図である。 本発明の電子デバイスの実施態様の一例を示す断面図である。 本発明の電子デバイス用エピタキシャル基板の製造フローを示す工程断面図である。 実験例におけるバッファ層構造のＶピット密度とＡｌＮ初期層の表面粗さＳａとの関係を示す図である。 実験例における縦方向リーク電流とＡｌＮ初期層の表面粗さＳａとの関係を示す図である。 実施例におけるＡｌＮ初期層成長後のＡｌＮ初期層の表面の写真を示す図である。 実施例におけるＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層（第１の層）成長後のＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層（第１の層）の表面の写真を示す図である。 実施例における第１多層膜成長後の第１多層膜の表面の写真を示す図である。 比較例におけるＡｌＮ初期層成長後のＡｌＮ初期層の表面の写真を示す図である。 比較例の電子デバイス用エピタキシャル基板のＡｌＮ初期層及びバッファ層の表面粗さも含めた詳細な構成を示す断面図である。 バッファ層構造のＶピットを説明するための断面図である。 バッファ層構造のＶピットが生じている電子デバイス用エピタキシャル基板を示す断面図である。 縦方向リーク電流特性を示す図である。 バッファ層構造のＶピットの数と縦方向リーク電流との関係を示す図である。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
前述のように、本発明者らは、Ｓｉ基板上にＧａＮ膜をエピタキシャル成長させたエピタキシャルウェーハの電気的特性について検討を行った。その検討において、縦方向リーク電流特性の悪いものから、良いものまでを任意に選び、それぞれのウェーハを２分割し、一方の２分割ウェーハで縦方向リーク電流特性評価を行い、他方の２分割ウェーハで故障解析（断面観察）を行った。
故障解析は、エピタキシャルウェーハを劈開し、その断面をＳＥＭの倍率を２５ｋとしてバッファ層構造のＶピットを観察することで行った。
ここで、バッファ層構造のＶピットについて説明する。本来、バッファ層の各層は、基板に対して平行に積層されなければならない。「Ｖピット」とは、基板に対して平行ではなく一部に窪みができて、多層膜やＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）挿入層が平らになっていない部分（図１３の楕円で囲んだ部分）をいう。
各ウェーハについて、隣り合わない任意の５点（すなわち、少し離した５箇所）を観察して、バッファ層構造のＶピットの数を数えた（図１３、図１４参照）。
ここで、図１３はバッファ層構造のＶピットを説明するための断面図であり、図１４はバッファ層構造のＶピットが生じている電子デバイス用エピタキシャル基板を示す断面図である。また、図１３、図１４において、電子デバイス用エピタキシャル基板１００は、Ｓｉ基板１１２と、Ｓｉ基板１１２上に設けられたＡｌＮ初期層１１３と、ＡｌＮ初期層１１３上に設けられたバッファ層１１４を有している。バッファ層１１４は、ＡｌｚＧａ１−ｚＮからなる第１の層１１４ａと、第１の多層膜１１５’とが積層され、第１の多層膜１１５’上にさらに、ＡｌαＧａ１−αＮ（０≦α＜１）挿入層１１４ｄと、第２の多層膜１１５とが交互に積層されることにより形成されている。電子デバイス用エピタキシャル基板１００は、バッファ層１１４上に設けられた高抵抗層１１６と、高抵抗層１１６上に設けられたチャネル層１１７と、チャネル層１１７上に設けられたバリア層１１８と、バリア層１１８上に設けられたキャップ層１１９をさらに有している。
各ウェーハの縦方向リーク電流特性を図１５に示す。図１５には、各ウェーハのバッファ層構造の表面におけるＶピットの数も示されている。図１５をバッファ層構造の表面におけるＶピットの数と縦方向リーク電流との関係に書き直したものが図１６になる。
図１５、図１６からバッファ構造のＶピットの数が増加するに従いリーク電流が増加することがわかる。
従って、縦方向リーク電流特性を改善するには、バッファ層構造のＶピットを抑制する必要がある。
そこで、本発明者らは、バッファ層構造のＶピットを抑制し、電子デバイスを作製したときの縦方向リーク電流特性を改善することができる電子デバイス用エピタキシャル基板について鋭意検討したところ、ＡｌＮ初期層のバッファ層側の表面の粗さＳａが４ｎｍ以上であれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットを抑制し、電子デバイスを作製したときの縦方向リーク電流特性を改善することができることを見出し、本発明をなすに至った。
まず、図１−３を参照しながら、本発明の電子デバイス用エピタキシャル基板を説明する。
図１に示す本発明の電子デバイス用エピタキシャル基板１０は、Ｓｉ系基板１２と、Ｓｉ系基板１２上に設けられたＡｌＮ初期層１３と、ＡｌＮ初期層１３上に設けられたバッファ層１４を有しており、ＡｌＮ初期層１３のバッファ層１４側の表面の粗さＳａは４ｎｍ以上である。ここで、粗さＳａは２次元の算術的平均粗さＲａを３次元化したものとして定義されるものである。また、Ｓｉ系基板とは、Ｓｉ基板又はＳｉＣ基板である。
図１の電子デバイス用エピタキシャル基板１０は、バッファ層１４上に設けられた高抵抗層１６と、高抵抗層１６上に設けられたチャネル層１７と、チャネル層１７上に設けられたバリア層１８と、バリア層１８上に設けられたキャップ層１９をさらに有することができる。ここで、チャネル層１７とバリア層１８は、能動層２０を形成している。
高抵抗層１６は、例えば、Ｃ又はＦｅを含むＧａＮ層とすることができ、チャネル層１７は、例えば、Ｃ又はＦｅのいずれかが高抵抗層１６よりも少ないＧａＮ層とすることができ、バリア層１８は、例えば、ＡｌＧａＮ層とすることができ、キャップ層１９は、例えば、ＧａＮ層とすることができる。
バッファ層１４の詳細な構成を図２に示し、ＡｌＮ初期層１３及びバッファ層１４の表面の粗さＳａも含む詳細な構成を図３に示す。バッファ層１４は、ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）からなる第１の層（ＡｌｚＧａ１−ｚＮ層）１４aと、第１多層膜（多層膜）１５’とが積層されたものとすることができる。第１多層膜１５’は、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）層１４ｂと、ＡｌｙＧａ１−ｙＮ（０≦ｙ＜ｘ）層１４ｃとが交互に積層されたものとすることができ、複数ペア交互に積層されたものとすることができる。また、図２で示すように、第１多層膜１５’上に挿入層１４ｄと第２多層膜１５とが交互に複数ペア又は単数ペア積層されている（図２では、複数ペア積層されているが、単数ペアであってもよい）。
挿入層１４ｄは、ＡｌαＧａ１−αＮ（０≦α＜１）層とすることができ、第２の多層膜１５はＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）層１４ｂとＡｌｙＧａ１−ｙＮ（０≦ｙ＜ｘ）層１４ｃとが交互に積層されたものとすることができる。
電子デバイス用エピタキシャル基板１０は、ＡｌＮ初期層１３のバッファ層１４側の表面の粗さＳａを４ｎｍ以上とすることで、ＡｌＮ初期層１３の上に形成されるバッファ層１４の構造のＶピットを抑制し、電子デバイスを作製したときの縦方向リーク電流特性を改善することができる。
この場合、電子デバイス用エピタキシャル基板１０において、ＡｌＮ初期層１３表面の粗さＳａが８ｎｍ以下であることが好ましい。
このようにＡｌＮ初期層１３のバッファ層１４側の表面の粗さＳａが４ｎｍ以上８ｎｍ以下であれば、ＡｌＮ初期層１３の上に形成されるバッファ層１４の構造のＶピットを確実に抑制することができる。
電子デバイス用エピタキシャル基板１０において、ＡｌＮ初期層１３と接しているＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）からなる第１の層１４ａのＡｌＮ初期層１３と反対側の表面の粗さＳａが、０．６ｎｍ以下であることが好ましい。
このように第１の層１４ａのＡｌＮ初期層１３と反対側の表面の粗さＳａが０．６ｎｍ以下であれば、電子デバイスを作製したときの縦方向リーク電流特性を効果的に改善することができる。
電子デバイス用エピタキシャル基板１０において、第１の層１４ａと接している第１多層膜１５’のＡｌＮ初期層１３と反対側の表面の粗さＳａが、０．３ｎｍ以下であることが好ましい。
このように第１多層膜１５’の第１の層１４ａと反対側の表面の粗さＳａが０．３ｎｍ以下であれば、電子デバイスを作製したときの縦方向リーク電流特性をより効果的に改善することができる。
次に、図４を参照しながら、本発明の電子デバイスの実施態様の一例を説明する。
図４の電子デバイス１１は、図１の電子デバイス用エピタキシャル基板１０のチャネル層１７とバリア層１８からなる能動層２０上のキャップ層１９上に、ソース電極２６、ドレイン電極２８、ゲート電極３０を設けたものである。電子デバイス１１において、ソース電極２６及びドレイン電極２８は、ソース電極２６から、チャネル層１７内に形成された二次元電子ガス層２１を介して、ドレイン電極２８に電流が流れるように配置されている。ソース電極２６とドレイン電極２８との間に流れる電流は、ゲート電極３０に印加される電位によってコントロールすることができる。なお、ソース電極２６、ドレイン電極２８は二次元電子ガス層２１と低抵抗接続されていればよく、キャップ層１９を除去した領域、又は、キャップ層１９及びバリア層１８を除去した領域に配置してもよい。
このような電子デバイスであれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットを抑制し、縦方向リーク電流特性を改善することができる。
次に、図１−３、５を参照しながら、本発明の電子デバイス用エピタキシャル基板の製造方法の実施態様の一例を説明する。
まず、図５（ａ）に示すように、厚さ１ｍｍ程度のＳｉ系基板１２上に、例えば、ＭＯＶＰＥ法（有機金属気相成長法）により、ＡｌＮ初期層１３を２０〜２００ｎｍの厚さでエピタキシャル成長させる。
ここでＡｌＮ初期層１３の表面の粗さＳａを４ｎｍ以上、好ましくは４ｎｍ以上８ｎｍ以下にする。なお、ＡｌＮ初期層１３の表面を粗くするには、成長温度、ガス流量、ＩＩＩ族元素／Ｖ族元素比を変更することで表面の粗さを調整することができる。
次に、図５（ｂ）に示すように、ＡｌＮ初期層１３上に、例えば、ＭＯＶＰＥ法により、バッファ層１４をエピタキシャル成長させる。
具体的には、図２に示すように、厚さ１００〜５００ｎｍ程度のＡｌｚＧａ１−ｚＮからなる第１の層１４ａと、厚さ３〜７ｎｍ程度のＡｌｘＧａ１−ｘＮ層１４ｂと厚さ２〜５ｎｍ程度のＡｌｙＧａ１−ｙＮ層１４ｃとが交互に積層された第１多層膜１５’とを積層し、第１多層膜１５’上にさらに、厚さ１００〜５００ｎｍ程度のＡｌαＧａ１−αＮからなる挿入層１４ｄと、厚さ３〜７ｎｍ程度のＡｌｘＧａ１−ｘＮ層１４ｂと厚さ２〜５ｎｍ程度のＡｌｙＧａ１−ｙＮ層１４ｃとが交互に積層された第１多層膜１５と、を交互に積層して、バッファ層１４を形成する。ここで、第１の層１４ａは、第１多層膜１５’、第２多層膜１５を構成する各層よりも厚く形成する。
このとき、ＡｌＮ初期層１３のバッファ層１４側の表面の粗さＳａを上記のように大きくしているので、ＡｌＮ初期層１３上に形成される第１の層１４ａの横方向成長が促進され、第１の層１４ａによるＡｌＮ初期層１３の表面の穴埋めが促進され、その結果、第１の層１４ａ成長後の表面が平坦になり（図３を参照）、第１の層１４ａ上の第１多層膜１５’の平坦性も向上させることができ（図３を参照）、電子デバイスを作製したときの縦方向リーク電流特性を改善することができる。
次に、図５（ｃ）に示すように、高抵抗層１６、例えば、Ｃ又はＦｅを含むＧａＮ層、続いて、チャネル層１７、例えば、高抵抗層１６より少なくともＣ又はＦｅが少ないＧａＮ層を、例えばＭＯＶＰＥ法によりエピタキシャル成長させる。
次に、バリア層１８、例えば、ＡｌＧａＮ層、その上にキャップ層１９、例えば、ＧａＮ層を、例えばＭＯＶＰＥ法により、エピタキシャル成長させて、図１に示す電子デバイス用エピタキシャル基板１０を製造することができる。
上記のような電子デバイス用エピタキシャル基板の製造方法であれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットが抑制され、電子デバイスを作製したときの縦方向リーク電流特性が改善される電子デバイス用エピタキシャル基板を製造することができる。
次に、本発明の電子デバイスの製造方法の実施態様の一例を説明する。
上記で説明したように、図１の電子デバイス用エピタキシャル基板１０を製造し、さらに、電子デバイス用エピタキシャル基板１０のチャネル層１７とバリア層１８からなる能動層２０上のキャップ層１９上に、ソース電極２６、ドレイン電極２８、ゲート電極３０を形成する。ソース電極２６及びドレイン電極２８は例えば、Ｔｉ／Ａｌの積層膜で形成することができ、ゲート電極３０は例えば、ＳｉＯ、ＳｉＮ等の金属酸化物からなる下層膜と、Ｎｉ、Ａｕ、Ｍｏ、Ｐｔ等の金属からなる上層膜の積層膜で形成することができる。このようにして、図４に示す電子デバイス１１が得られる。
上記のような電子デバイスの製造方法であれば、ＡｌＮ初期層の上に形成されるバッファ層構造のＶピットが抑制され、縦方向リーク電流特性が改善される電子デバイスを製造することができる。
以下、実験例、実施例、及び、比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実験例）
ＡｌＮ初期層表面の粗さを２ｎｍ〜７．５ｎｍの範囲で変えて（６水準作成）、図１に示すような電子デバイス用エピタキシャル基板１０を製造した。バッファ層構造のＶピット密度（箇所／ｃｍ２）とＡｌＮ初期層表面の粗さＳａとの関係を図６に示す。また、縦方向リーク電流とＡｌＮ初期層表面の粗さＳａとの関係を図７に示す。図６からわかるようにＡｌＮ初期層表面の粗さが４ｎｍ以上でＶピットは無くなり（４ｎｍ以下ではＶピットはほとんどなくなり、図６上にはプロットがない）、図７からわかるようにＡｌＮ初期層上面の粗さが４ｎｍ以上で縦方向リーク電流も改善されている。
（実施例）
厚さ１ｍｍ程度のシリコン基板上にＭＯＶＰＥ法によりＡｌＮ初期層１３を１６０ｎｍの厚さで成長させた。ここで、ＡｌＮ初期層を成長温度１１００℃〜１２００℃、例えば、１１３０℃で形成し、ＡｌＮ初期層１３の表面の粗さＳａを４．７９ｎｍとした。
次にバッファ層１４を成長させた。バッファ層１４は厚さ３００ｎｍのＧａＮからなる第１の層１４ａと、第１多層膜１５’とを積層させ、第一多層膜１５’上にさらに、厚さ３００ｎｍのＧａＮからなる挿入層１４ｄと、第２多層膜１５とを交互に積層させた。第１多層膜１５’、第２多層膜１５は、厚さ５ｎｍのＡｌＮ層１４ｂと厚さ３ｎｍのＧａＮ層１４ｃとを交互に積層した。
次にＧａＮからなる高炭素濃度層（高抵抗層１６）、続いて、同じくＧａＮからなる低炭素濃度層（チャネル層１７）を成長させた。続いて、ＡｌＧａＮからなるバリア層１８、その上にＧａＮ層（キャップ層１９）を成長させることで、図１の電子デバイス用エピタキシャル基板１０を製造した。
図８にＡｌＮ初期層１３の表面の写真を示す。また、図３にエピタキシャル成長後のバッファ層１４の断面を示す。このようにＡｌＮ初期層１３の表面は凸凹形状であるが、その上の第１の層１４ａの表面は平坦になっているのがわかる。
図９に第１の層１４ａ表面の写真を示す。第１の層１４ａ表面の粗さＳａは、０．６ｎｍ以下になっていた。なお、図９の３つの写真は、異なる３枚のウェーハの写真である。
図１０に第１多層膜１５’表面の写真を示す。第１多層膜１５’表面の粗さＳａは、０．３ｎｍ以下になっていた。なお、図１０の２つの写真は、異なる２枚のウェーハの写真である。
この電子デバイス用エピタキシャル基板に電極を形成し、図４に示す電子デバイス１１を製造し、６００Ｖの電圧をかけて縦方向（厚み方向）リーク電流を測定したところ、４×１０−９（Ａ）となり、後述する比較例に比べて大幅に縦方向リーク電流を抑制することができた。
（比較例）
実施例と同様にして、電子デバイス用エピタキシャル基板１０を製造した。ただし、ＡｌＮ初期層１３を成長温度１２４０℃で形成し、ＡｌＮ初期層の表面の粗さＳａを２．１６ｎｍとし、その他は実施例と同じとした。
図１１にＡｌＮ初期層１３表面の写真を示す。また、図１２にエピタキシャル成長後のＡｌＮ初期層１３及びバッファ層１４の断面を示す。このようにＡｌＮ初期層１３の表面は平らであるが、その上の第１の層１４ａ表面、及び、第１多層膜１５’表面は凸凹形状になっているのがわかる。この半導体エピタキシャルウェーハに電極を形成し、図４に示す電子デバイス１１を製造し、６００Ｖの電圧をかけて縦方向リーク電流を測定したところ、８．６×１０−６（Ａ）となった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。例えば、第１多層膜１５’、第２多層膜１５はＡｌ組成の傾斜を持たせた単一層であってもよい。又、第２多層膜１５又は挿入層１４は設けなくてもよい。
１０…電子デバイス用エピタキシャル基板、 １１…電子デバイス、
１２…Ｓｉ系基板、 １３…ＡｌＮ初期層、 １４…バッファ層、
１４ｄ…ＡｌαＧａ１−αＮ（ＧａＮ）挿入層（挿入層）、
１４ａ…第１の層（ＡｌｚＧａ１−ｚＮ層）、
１４ｂ…ＡｌｘＧａ１−ｘＮ（ＡｌＮ）層、
１４ｃ…ＡｌｙＧａ１−ｙＮ（ＧａＮ）層、 １５…第２多層膜、
１５’…第１多層膜（多層膜）、 １６…高抵抗層、 １７…チャネル層、
１８…バリア層、 １９…キャップ層、 ２０…能動層、 ２１…二次元電子ガス層、
２６…ソース電極、 ２８…ドレイン電極、 ３０…ゲート電極、
１００…電子デバイス用エピタキシャル基板、 １１２…Ｓｉ基板、
１１３…ＡｌＮ初期層、 １１４…バッファ層、
１１４ｄ…ＡｌαＧａ１−αＮ挿入層、
１１４ａ…第１の層（ＡｌｚＧａ１−ｚＮ層）、
１１５…第２多層膜、 １１５’…第１多層膜、 １１６…高抵抗層、
１１７…チャネル層、 １１８…バリア層、 １１９…キャップ層。
（実験例）
ＡｌＮ初期層表面の粗さを２ｎｍ〜７．５ｎｍの範囲で変えて（６水準作成）、図１に示すような電子デバイス用エピタキシャル基板１０を製造した。バッファ層構造のＶピット密度（箇所／ｃｍ２）とＡｌＮ初期層表面の粗さＳａとの関係を図６に示す。また、縦方向リーク電流とＡｌＮ初期層表面の粗さＳａとの関係を図７に示す。図６からわかるようにＡｌＮ初期層表面の粗さが４ｎｍ以上でＶピットは無くなり（４ｎｍ以上ではＶピットはほとんどなくなり、図６上にはプロットがない）、図７からわかるようにＡｌＮ初期層上面の粗さが４ｎｍ以上で縦方向リーク電流も改善されている。

Claims (8)

  1. Ｓｉ系基板と、該Ｓｉ系基板上に設けられたＡｌＮ初期層と、該ＡｌＮ初期層上に設けられたバッファ層とを有する電子デバイス用エピタキシャル基板であって、
    前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａが４ｎｍ以上であることを特徴とする電子デバイス用エピタキシャル基板。
  2. 前記ＡｌＮ初期層表面の前記バッファ層側の粗さＳａが８ｎｍ以下であることを特徴とする請求項１に記載の電子デバイス用エピタキシャル基板。
  3. 前記バッファ層は、前記ＡｌＮ初期層に接しているＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層を含み、
    前記ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層の前記ＡｌＮ初期層と反対側の表面の粗さＳａが０．６ｎｍ以下であることを特徴とする請求項１又は請求項２に記載の電子デバイス用エピタキシャル基板。
  4. 前記バッファ層は、前記ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層に接し、かつ、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）層とＡｌｙＧａ１−ｙＮ（０≦ｙ＜ｘ）層とが交互に積層された多層膜を含み、
    前記多層膜の前記ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層と反対側の表面の粗さＳａが０．３ｎｍ以下であることを特徴とする請求項３に記載の電子デバイス用エピタキシャル基板。
  5. 前記バッファ層上に設けられたチャネル層と、
    該チャネル層上に設けられたバリア層と、
    該バリア層上に設けられたキャップ層と
    をさらに有することを特徴とする請求項１から請求項４のいずれか一項に記載の電子デバイス用エピタキシャル基板。
  6. 請求項１から請求項５のいずれか一項に記載の電子デバイス用エピタキシャル基板を用いて作製された電子デバイスであって、前記電子デバイス用エピタキシャル基板上に電極が設けられているものであることを特徴とする電子デバイス。
  7. Ｓｉ系基板上にＡｌＮ初期層を形成する工程と、
    前記ＡｌＮ初期層上にバッファ層を形成する工程と、
    前記バッファ層上にチャネル層を形成する工程と、
    前記チャネル層上にバリア層を形成する工程と、
    前記バリア層上にキャップ層を形成する工程と
    を有し、
    前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａを４ｎｍ以上とすることを特徴とする電子デバイス用エピタキシャル基板の製造方法。
  8. Ｓｉ系基板上にＡｌＮ初期層を形成する工程と、
    前記ＡｌＮ初期層上にバッファ層を形成する工程と、
    前記バッファ層上にチャネル層を形成する工程と、
    前記チャネル層上にバリア層を形成する工程と、
    前記バリア層上にキャップ層を形成する工程と、
    前記キャップ層上に電極を形成する工程と
    を有し、
    前記ＡｌＮ初期層の前記バッファ層側の表面の粗さＳａを４ｎｍ以上とすることを特徴とする電子デバイスの製造方法。
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US15/538,500 US10115589B2 (en) 2015-01-08 2015-12-18 Epitaxial substrate for electronic devices, electronic device, method for producing the epitaxial substrate for electronic devices, and method for producing the electronic device
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CN201580072647.8A CN107112242B (zh) 2015-01-08 2015-12-18 电子器件用外延基板、电子器件、电子器件用外延基板的制造方法及电子器件的制造方法
TW104144060A TWI624879B (zh) 2015-01-08 2015-12-28 Epitaxial substrate for electronic component, electronic component, method for producing epitaxial substrate for electronic component, and method for manufacturing electronic component

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016195241A (ja) * 2015-03-31 2016-11-17 クアーズテック株式会社 窒化物半導体基板
JP2019125737A (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388518B2 (en) 2017-03-31 2019-08-20 Globalwafers Co., Ltd. Epitaxial substrate and method of manufacturing the same
US11515408B2 (en) 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
WO2022205469A1 (en) * 2021-04-02 2022-10-06 Innoscience (Suzhou) Technology Co., Ltd. Iii nitride semiconductor wafers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023677A (ja) * 2009-07-21 2011-02-03 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハおよびその製造方法
WO2011016304A1 (ja) * 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
JP2011114267A (ja) * 2009-11-30 2011-06-09 Sanken Electric Co Ltd 半導体装置
JP2013042032A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014229781A (ja) * 2013-05-23 2014-12-08 住友電気工業株式会社 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078613A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd 窒化物半導体の製造方法及び窒化物半導体素子
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5378128B2 (ja) 2009-09-18 2013-12-25 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびｉｉｉ族窒化物電子デバイス用エピタキシャル基板
JPWO2011161975A1 (ja) * 2010-06-25 2013-08-19 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
EP3651212A3 (en) * 2010-08-07 2020-06-24 Tpk Holding Co., Ltd Device components with surface-embedded additives and related manufacturing methods
JP6035721B2 (ja) * 2011-09-27 2016-11-30 住友電気工業株式会社 半導体装置の製造方法
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
TWI523222B (zh) * 2013-10-14 2016-02-21 國立交通大學 含氮化鎵之半導體結構
KR102145205B1 (ko) * 2014-04-25 2020-08-19 삼성전자주식회사 반도체 소자 제조방법 및 증착 장치의 유지보수방법
US9337023B1 (en) * 2014-12-15 2016-05-10 Texas Instruments Incorporated Buffer stack for group IIIA-N devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023677A (ja) * 2009-07-21 2011-02-03 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハおよびその製造方法
WO2011016304A1 (ja) * 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
JP2011114267A (ja) * 2009-11-30 2011-06-09 Sanken Electric Co Ltd 半導体装置
JP2013042032A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014229781A (ja) * 2013-05-23 2014-12-08 住友電気工業株式会社 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A. ABLE, W. WEGSCHEIDER, K. ENGL, J. ZWECK: "Growth of crack-free GaN on Si(1 1 1) with graded AlGaN buffer layers", JOURNAL OF CRYSTAL GROWTH, vol. Volume 276, Issues 3-4, JPN6010044360, 1 April 2005 (2005-04-01), NE, pages 415 - 418, ISSN: 0003421715 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016195241A (ja) * 2015-03-31 2016-11-17 クアーズテック株式会社 窒化物半導体基板
JP2019125737A (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板
WO2019142496A1 (ja) * 2018-01-18 2019-07-25 株式会社サイオクス 窒化物半導体エピタキシャル基板

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