TWI523222B - 含氮化鎵之半導體結構 - Google Patents

含氮化鎵之半導體結構 Download PDF

Info

Publication number
TWI523222B
TWI523222B TW102136932A TW102136932A TWI523222B TW I523222 B TWI523222 B TW I523222B TW 102136932 A TW102136932 A TW 102136932A TW 102136932 A TW102136932 A TW 102136932A TW I523222 B TWI523222 B TW I523222B
Authority
TW
Taiwan
Prior art keywords
layer
gallium nitride
aluminum
diffusion barrier
substrate
Prior art date
Application number
TW102136932A
Other languages
English (en)
Other versions
TW201515219A (zh
Inventor
張翼
黃延儀
謝祁峰
Original Assignee
國立交通大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立交通大學 filed Critical 國立交通大學
Priority to TW102136932A priority Critical patent/TWI523222B/zh
Priority to US14/190,382 priority patent/US9093365B2/en
Publication of TW201515219A publication Critical patent/TW201515219A/zh
Application granted granted Critical
Publication of TWI523222B publication Critical patent/TWI523222B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Description

含氮化鎵之半導體結構
本發明係有關於一種半導體結構，更特別的是一可供氮化鎵電子元件使用之含氮化鎵之半導體結構及其形成方法。
一般來說，對於製作具有氮化鎵之電子元件製程來說，需要藉由品質良好氮化鋁緩衝層來降低整個電子元件的漏電流(current leakage)的問題。而氮化鋁緩衝層的特性在於可以防止氧原子(oxygen)從基板內的向外擴散(out-diffusion)，特別是指藍寶石(sapphire)基板。另外，氮化鋁緩衝層也可以防止矽(Si)原子由矽基板或是碳化矽基板擴散進入氮化鎵材料中。
然而，由於氮化鋁緩衝層的粗糙表面以及在氮化鋁材料及氮化鎵材料之間的大晶格常數不匹配，使得在氮化鋁緩衝層所成長的氮化鎵層上的粗糙表面形態也會受到影響。
在習知技術中，係在氮化鋁的成長過程中通過調整氨氣(NH3)通入成長腔體方法，也就是周期性的通入，此方法可以提高鋁原子在材料表面的擴散距離，使得在所形成的氮化鋁的表面係為平坦表面。然而此方法係為複雜及具困難的氮化鋁的成長控制。除此之外，此方法也會降低氮化鋁的成長速率。利用此方法的問題還包括由於快速的開啟及關閉操作會導致於在金屬有機化學氣相沉積(MOCVD)的質量流率控制器(mass flow controller)或者是在分子束磊晶(MBE)中的機械快門(mechanical shutter)失去其功能性。
於另一習知技術中，係在金屬有機化學氣相沉積法中使用較極端的成長條件，例如非常高的成長溫度如大於1200℃，或者是非常低的 五族元素(V group)與三族元素(III group)的氣體流率比，例如V/III比例小於10。然而，並非所有的反應器都可以提供非常高溫以及非常低的氣體流速比。對大多數的MOCVD的反應器而言，此種較為極端的成長參數可能超出了成長條件的最佳範圍。此種結果，係會影響在反應器內的氣體流動的動力學。
另外也有利用氮化鎵鋁緩衝層來防止向外擴散的問題。但是氮化鎵鋁層的效果沒有氮化鋁來的好，這是因為氮化鎵鋁具有較高的能隙(band gap)。因此在此材料裡的雜質例如氧原子會趨向於形成捕捉雜質(deep trap)而不是供給者(donor)，所以較不容易變成低電阻的特性，且這些雜質在氮化鎵鋁緩衝層的成長過程中會向氮化鎵層擴散。
根據習知技術之缺點，本發明的主要目的是揭露一種具有複合式緩衝層之含氮化鎵半導體結構，使其具有高阻值及平坦的表面形態。
本發明另一目的係利用低漏電流電子元件製程來形成含氮化鎵之半導體結構。
本發明的再一目的係利用高溫方式形成擴散阻擋層，以防止雜質的向外擴散至氮化鎵半導體層。
根據以上所述之目的，本發明揭露一種含氮化鎵之半導體結構的形成方法，包括提供基板、將成核層(nucleation layer)形成在基板上、將擴散阻擋層(diffusion blocking layer)形成在成核層上、將應力釋放層(strain relief layer)形成在擴散阻擋層上以及將半導體層形成在應力釋放層上，其中擴散阻擋層係形成在成核層上，而可以防止雜質向基板擴散的向外擴散效應發生。
12‧‧‧提供基板
14‧‧‧在基板上沉積成核層
16‧‧‧在成核層上沉積擴散阻擋層
18‧‧‧在擴散阻擋層上沉積氮化鎵應力釋放層
20‧‧‧將氮化鎵半導體層沉積在氮化鎵應力釋放層上以完成含氮化鎵之半導體結構
3‧‧‧含氮化鎵之半導體結構
30‧‧‧基板
32‧‧‧成核層
34‧‧‧緩衝層
342‧‧‧擴散阻擋層
344‧‧‧應力釋放層
36‧‧‧氮化鎵半導體層
第1圖係根據本發明所揭露之技術，表示形成含氮化鎵半導體結構之步驟流程圖。
第2圖係根據本發明所揭露之技術，表示含氮化鎵半導體結構之截面示意圖。
第3圖係根據本發明所揭露之技術，表示含氮化鎵之半導體結構之電子顯微鏡(TEM,transmission electron microscope)檢視圖。
第4圖係根據本發明所揭露之技術，表示具有擴散阻擋層及應力釋放層做為緩衝層之氮化鎵成長結構與只有單一的一層緩衝層之氮化鎵成長結構之表面結構的光學影像圖。
請參考第1圖。第1圖係為本發明所揭露之含氮化鎵之半導體結構的形成步驟流程示意圖。在第1圖中，步驟12係先提供基板。步驟14係在基板上沉積成核層(nucleation layer)。步驟16係在成核層上沉積擴散阻擋層(diffusion blocking layer)。接著，步驟18係在擴散阻擋層上沉積氮化鎵應力釋放層(strain relief layer)。最後在步驟20，係將氮化鎵半導體層沉積在氮化鎵應力釋放層上以完成含氮化鎵之半導體結構，含氮化鎵之半導體結構可以適用於形成高電子遷移電晶體(HEMT,high electron mobility transistor)或是蕭基二極體(SBD,Schottky barrier diode)。此外，於本實施例的沉積方法係利用金屬有機化學氣相沉積(MOCVD,metal organic chemical vapor deposition)。
接著，請參考第2圖。第2圖係根據本發明所揭露之含氮化鎵之半導體結構之截面示意圖。在第2圖中，含氮化鎵之半導體結構3由下到上依序為基板30、成核層32、緩衝層34以及氮化鎵半導體層36。
在本發明中，基板30可以是矽基板(silicon substrate)、碳化矽(silicon carbide)基板或是藍寶石(sapphire)基板。成核層32係利用金屬有機化學氣相沉積法(MOCVD,metal organic chemical vapor deposition)成長在基板30上，於本實施例中，成核層32的沉積溫度範圍為500℃至800℃及沉積的厚度小於50奈米(nm)。此外，成核層32可以是氮化鋁(AlN)或是氮化鎵鋁(AlGaN)。
接著同樣參考第2圖。在本發明中的緩衝層34係包含擴散阻擋層(diffusion blocking layer)342以及應力釋放層(strain relief layer)344，其中擴散阻擋層342係沉積在成核層32上以及應力釋放層344沉積在擴散阻擋 層342上。在本發明的實施例中，擴散阻擋層342在成核層32上的沉積溫度範圍為950℃至1200℃以及沉積在成核層32的厚度為100奈米至2000奈米。於一實施例中，其擴散阻擋層342可以是氮化鋁、氮化鋁及單層氮化鎵鋁或是氮化鋁及多層氮化鎵鋁。
要說明的是，由於在基板30上沉積緩衝層34時，係在高溫條件下(950℃至1200℃)進行，此高溫條件會造成氧原子(oxygen)或矽原子(Silicon)的向外擴散現象，其中若基板30為藍寶石基板時，由於藍寶石基板30包含了氧化鋁(Al2O3)，其中氧原子會由藍寶石基板擴散至氮化鎵半導體層36，而矽原子則是由矽基板或是碳化矽基板擴散至氮化鎵半導體層36。因此，在本發明中所形成的擴散阻擋層342可以防止矽原子或是氧原子等雜質，由基板30擴散至氮化鎵半導體層36，而增加半導體結構的可靠度。
在第2圖中，應力釋放層344係在低溫條件下沉積擴散阻擋層342上，其沉積溫度範圍為450℃至600℃，較佳的沉積溫度為500℃。於本實施例中，應力釋放層344係為氮化鎵，其沉積在擴散阻擋層342上之厚度範圍為30奈米至100奈米。
接著，由於其氮化鎵半導體層344的沉積溫度較低，其氮化鎵半導體層344可以視為缺陷層(defective layer)。當要沉積氮化鎵半導體層36時，由於其需要較高的成長溫度，因此將其成長溫度提高至約1050℃，當成長溫度持續的增加時，先前所沉積的氮化鎵應力釋放層344的再結晶反應(recrystallization)會開始發生，此升溫程序會釋放出導至氮化鋁及氮化鎵之間的晶格常數不匹配的應力(strain)，進而使得在上面成長之高溫的氮化鎵半導體層36可以得到高品質以及平坦的表面。這也是因為先前藉由擴散阻擋層342捕捉或是阻擋了由基板30擴散至氮化鎵半導體層36的雜質，而使得氮化鎵半導體層36係具有高阻值的氮化鎵半導體層36。於本實施例中，氮化鎵半導體層36沉積溫度範圍為950℃至1200℃及其沉積厚度為1微米(um)至5微米(um)。
接著請參考第3圖。第3圖係根據本發明所揭露之含氮化鎵之半導體結構之電子顯微鏡(TEM)檢視圖。在第3圖中可以明顯的看出緩衝層34中之應力釋放層344係具有多缺陷之結構。
接著請參考第4圖。第4圖係表示具有擴散阻擋層及應力釋放層做為緩衝層之氮化鎵成長結構與只有單一一層緩衝層之氮化鎵成長結構之表面結構的光學影像圖。在第4圖的圖面左邊係為具有擴散阻擋層342及應力釋放層344做為緩衝層34之氮化鎵成長結構以及在第4圖的圖面右邊為只有單一層氮化鋁緩衝層之氮化鎵成長結構，很明顯的可以得到在第4圖的圖面左邊，其氮化鎵成長結構的表面形態係為平坦，而在第4圖的圖面右邊，其氮化鎵成長結構的表面為粗糙表面。
因此，根據以上所述，在本發明中所揭露之可供氮化鎵電子元件使用之高阻值氮化鎵之半導體結構，其高阻值緩衝層34係主要由擴散阻擋層342及應力釋放層344所構層。擴散阻擋層342的材料係為氮化鋁或是氮化鋁再加上一層或是多層的氮化鋁鎵材料，而應力釋放層344則是一層低溫成長的氮化鎵材料。藉由低溫成長的應力釋放層344雖擁有許多缺陷但卻可以舒緩氮化鋁及氮化鎵之間的晶格不匹配所產生的應力，並且當基板30溫度升高至成長高溫的氮化鎵時，這層低溫層長的應力釋放層344將會再結晶，於再結晶的過程中可有效提升高溫氮化鎵層36的品質。此種成長模式可以在粗糙擴散阻擋層342表面上成長出表面平滑的氮化鎵材料。同時由於結合了擴散阻擋層的使用，可以將氮化鎵內的雜質降到最低，使得其材料的阻值大幅的提高。利用這種具有高阻值的氮化鎵材料做為緩衝層，並且在其上成長高電子遷移率電晶體(High electron mobility transistor)或是蕭基二極體元件(Schottky barrier diode)應用的材料結構將可以有效的降低電子元件的漏電流，並且提升元件的功率轉換效率。
3‧‧‧含氮化鎵之半導體結構
30‧‧‧基板
32‧‧‧成核層
34‧‧‧緩衝層
342‧‧‧擴散阻擋層
344‧‧‧應力釋放層
36‧‧‧氮化鎵半導體層

Claims (2)

  1. 一種具有擴散阻擋層之含氮化鎵之半導體結構的形成方法，包括：提供一基板，其中該基板係由一藍寶石基板，矽基板以及碳化矽基板群組中所選出；以一金屬有機化學氣相沉積法(metal-organic chemical vapor deposition,MOCVD)形成一成核層在該基板上，其中該成核層的一厚度包含小於50奈米，該成核層的形成溫度範圍為500℃至800℃，該成核層係由氮化鋁(AlN)以及氮化鎵鋁(AlGaN)群組中所選出；以該金屬有機化學氣相沉積法形成一擴散阻擋層在該成核層上，其中該擴散阻擋層的形成溫度範圍包含950℃至1200℃，該擴散阻擋層的一厚度包含100奈米(nm)至2000奈米，該擴散阻擋層係由單層氮化鋁層、單層氮化鋁層與單層氮化鎵鋁層及單層氮化鋁層與多層氮化鎵鋁層所組成之族群中選出；以該金屬有機化學氣相沉積法形成一應力釋放層在該擴散阻擋層上，其中該應力釋放層的一厚度包含30奈米至100奈米，該應力釋放層之形成溫度範圍包含450℃至600℃；以及以該金屬有機化學氣相沉積法形成一氮化鎵半導體層在該應力釋放層上，其中該半導體層之形成溫度範圍包含950℃至1200℃。
  2. 一種具有擴散阻擋層之含氮化鎵之半導體結構，包括：一基板，其中該基板係由一藍寶石基板，矽基板以及碳化矽基板群組中所選出；一成核層在該基板上，其中該成核層的一厚度包含小於50奈米，係由氮化鋁(AlN)以及氮化鎵鋁(AlGaN)群組中所選出；一擴散阻擋層在該成核層上，其中該擴散阻擋層的一厚度包含100奈米至2000奈米，該擴散阻擋層係由單層氮化鋁層、單層氮化鋁層與單層氮化鎵鋁層及單層氮化鋁層與多層氮化鎵鋁層所組成之族群中選出； 一應力釋放層在該擴散阻擋層上，其中該應力釋放層為氮化鎵，該應力釋放層之一厚度包含30奈米至100奈米；以及一氮化鎵半導體層在該應力釋放層上。
TW102136932A 2013-10-14 2013-10-14 含氮化鎵之半導體結構 TWI523222B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102136932A TWI523222B (zh) 2013-10-14 2013-10-14 含氮化鎵之半導體結構
US14/190,382 US9093365B2 (en) 2013-10-14 2014-02-26 GaN-containing semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102136932A TWI523222B (zh) 2013-10-14 2013-10-14 含氮化鎵之半導體結構

Publications (2)

Publication Number Publication Date
TW201515219A TW201515219A (zh) 2015-04-16
TWI523222B true TWI523222B (zh) 2016-02-21

Family

ID=52808939

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102136932A TWI523222B (zh) 2013-10-14 2013-10-14 含氮化鎵之半導體結構

Country Status (2)

Country Link
US (1) US9093365B2 (zh)
TW (1) TWI523222B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6261523B2 (ja) * 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
CN106024623B (zh) * 2016-06-29 2019-03-01 江苏能华微电子科技发展有限公司 一种氮化镓肖特基二极管及其制作方法
CN111129114A (zh) * 2019-12-26 2020-05-08 西安电子科技大学芜湖研究院 一种Si基GaN外延低位错薄膜及其制备方法
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6533874B1 (en) * 1996-12-03 2003-03-18 Advanced Technology Materials, Inc. GaN-based devices using thick (Ga, Al, In)N base layers
US8981382B2 (en) * 2013-03-06 2015-03-17 Iqe Rf, Llc Semiconductor structure including buffer with strain compensation layers

Also Published As

Publication number Publication date
US9093365B2 (en) 2015-07-28
US20150102357A1 (en) 2015-04-16
TW201515219A (zh) 2015-04-16

Similar Documents

Publication Publication Date Title
TWI442455B (zh) Iii-v族半導體結構及其形成方法
KR100674829B1 (ko) 질화물계 반도체 장치 및 그 제조 방법
US9437688B2 (en) High-quality GaN high-voltage HFETs on silicon
TWI523222B (zh) 含氮化鎵之半導體結構
TWI699462B (zh) Iii族氮化物半導體基板的製造方法
JP5139567B1 (ja) 窒化物半導体層を成長させるためのバッファ層構造を有する基板
JP2011138971A (ja) エピタキシャルウェハ、それを用いたトランジスタ、発光素子、およびエピタキシャルウェハの製造方法
KR100959290B1 (ko) 질화물 반도체 및 그 제조 방법
US8679881B1 (en) Growth method for reducing defect density of gallium nitride
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP2018092985A (ja) 半導体基板の製造方法
JP2018101701A (ja) 半導体基板およびその製造方法
TW201538777A (zh) 複合基材、包含該複合基材之半導體元件及其製造方法
TWI596710B (zh) 半導體元件的製備方法
KR101517808B1 (ko) 크랙 감소를 위한 실리콘 기판 위 GaN 성장방법
Lee et al. Effects of dislocations on the carrier transport and optical properties of GaN films grown with an in-situ SiN x insertion layer
WO2023037838A1 (ja) 窒化物半導体基板の製造方法
US20220108890A1 (en) Method for preparing a substrate
US20200043867A1 (en) Substrate and method for preparing the same
JP2016533643A (ja) 半導体ウェハおよび半導体ウェハを製造するための方法
JP5024307B2 (ja) 電界効果型トランジスタ用窒化物半導体エピタキシャルウェハの製造方法
TW511143B (en) Method for forming GaN/AlN superlattice structure
JP5304927B2 (ja) 電界効果トランジスタ用窒化物半導体エピタキシャルウェハ、及び窒化物半導体系電界効果トランジスタ
TWI387999B (zh) Compound semiconductor epitaxial wafer and method of manufacturing the same
TW201907581A (zh) 半導體結構和製備半導體結構的方法