JP2008227356A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2008227356A JP2008227356A JP2007066515A JP2007066515A JP2008227356A JP 2008227356 A JP2008227356 A JP 2008227356A JP 2007066515 A JP2007066515 A JP 2007066515A JP 2007066515 A JP2007066515 A JP 2007066515A JP 2008227356 A JP2008227356 A JP 2008227356A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- crystal
- layer
- nitride semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 159
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims description 17
- 239000013078 crystal Substances 0.000 claims abstract description 182
- 150000004767 nitrides Chemical class 0.000 claims abstract description 81
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical group [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 106
- 229910002601 GaN Inorganic materials 0.000 claims description 94
- 229910052782 aluminium Inorganic materials 0.000 claims description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 13
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- 229910021529 ammonia Inorganic materials 0.000 claims description 5
- 229910002704 AlGaN Inorganic materials 0.000 description 26
- 239000000758 substrate Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 11
- 239000012535 impurity Substances 0.000 description 11
- 230000005533 two-dimensional electron gas Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000011265 semifinished product Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 125000004433 nitrogen atom Chemical group N* 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7788—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Abstract
【課題】 窒化物半導体結晶を用いる半導体装置において、ノーマリオフ動作が実現できるとともに製造が用意な構造を提供する。
【解決手段】 半導体装置は、上側表面が（０００１）結晶面である窒化物半導体結晶とゲート電極を備えている。前記窒化物半導体結晶の上側表面には、少なくとも一つのトレンチが形成されている。前記ゲート電極は、少なくとも前記トレンチの側面に絶縁層を介して対向している。そして、前記トレンチの側面の少なくとも一部は、（１１−２２）結晶面又は（１−１０１）結晶面であることを特徴とする。
【選択図】 図１
【解決手段】 半導体装置は、上側表面が（０００１）結晶面である窒化物半導体結晶とゲート電極を備えている。前記窒化物半導体結晶の上側表面には、少なくとも一つのトレンチが形成されている。前記ゲート電極は、少なくとも前記トレンチの側面に絶縁層を介して対向している。そして、前記トレンチの側面の少なくとも一部は、（１１−２２）結晶面又は（１−１０１）結晶面であることを特徴とする。
【選択図】 図１
Description
本発明は、窒化物半導体結晶を用いた半導体装置に関する。
特許文献１に、窒化物半導体結晶を用いた半導体装置が開示されている。この半導体装置は、窒化物半導体結晶と、その窒化物半導体結晶の上側表面に絶縁層を介して対向するゲート電極を有している。窒化物半導体結晶は、第１種類の窒化物半導体（窒化ガリウム）で構成された第１層と、第１層の上側に積層されているとともに第２種類の窒化物半導体（窒化ガリウム・アルミニウム）で構成された第２層を有している。第１層と第２層はバンドギャップが互いに異なることから、両者の境界面はヘテロ接合面となっている。第１層と第２層とのヘテロ接合面の一部には、ゲート電極が一方側から対向している。
ヘテロ接合電界効果トランジスタでは、チャネルとなるヘテロ接合面を（０００１）結晶面上に形成すると、ピエゾ効果及び自発分極に起因する電界の発生によって、ヘテロ接合面に高密度の２次元電子ガス層が形成される。ヘテロ接合面に高密度の２次元電子ガス層が形成されると、ゲート電極に電圧を印加していない時でも、ヘテロ接合面は多数の電子が走行可能な状態となっており、半導体装置はオンの状態となる。即ち、半導体装置は、ノーマリオン型の挙動を示す。
それに対して、特許文献１の半導体装置では、チャネルとなるヘテロ接合面を（１１−２０）結晶面上に形成している。（１１−２０）結晶面は、厚み方向に極性が変化しない無極性面である。そのことから、（１１−２０）結晶面上に形成したヘテロ接合面では、自発分極及びピエゾ分極が発生せず、２次元電子ガス層の密度が顕著に低下する。その結果、ゲート電極に電圧を印加しない状態では、ヘテロ接合面における電子の走行が抑止され、半導体装置はオフの状態となる。特許文献１には、ほぼノーマリオフ型の動作特性が確認されたと報告されている。
それに対して、特許文献１の半導体装置では、チャネルとなるヘテロ接合面を（１１−２０）結晶面上に形成している。（１１−２０）結晶面は、厚み方向に極性が変化しない無極性面である。そのことから、（１１−２０）結晶面上に形成したヘテロ接合面では、自発分極及びピエゾ分極が発生せず、２次元電子ガス層の密度が顕著に低下する。その結果、ゲート電極に電圧を印加しない状態では、ヘテロ接合面における電子の走行が抑止され、半導体装置はオフの状態となる。特許文献１には、ほぼノーマリオフ型の動作特性が確認されたと報告されている。
ここで、（１１−２０）という表記の「２」の前に付された「−」は、一般に「２」の上部に付すべき「バー」を示すものである。本願の明細書及び特許請求の範囲では、結晶面や結晶軸の表記を同様に行うものとする。また、特に言及しない限り、例えば（１−１００）結晶面という表記は、（１−１００）結晶面とそれに等価な結晶面を含むものとする。同様に、例えば＜１１−２０＞結晶軸という表記は、＜１１−２０＞結晶軸とそれに等価な結晶軸を含むものとする。
特許文献１の半導体装置は、その製造工程において、主表面が（１１０２）結晶面であるサファイア基板の上に、（１１−２０）結晶軸配向の窒化物半導体層を結晶成長させる必要がある。しかしながら、このような結晶成長は非常に困難であり、結晶成長させた窒化物半導体層の表面に、必ずしも良好な（１１−２０）結晶面が現れるとは限らない。特許文献１の半導体装置は、ノーマリオフ動作を期待できる構造を有しているが、その構造を実際に実現することは難しいという問題がある。
本発明は、上記の課題を解決する。本発明は、ノーマリオフ動作を実現するとともに、その製造が比較的に容易な半導体装置を具現化するための技術を提供する。
本発明は、上記の課題を解決する。本発明は、ノーマリオフ動作を実現するとともに、その製造が比較的に容易な半導体装置を具現化するための技術を提供する。
本発明によって具現化される半導体装置は、上側表面が（０００１）結晶面である窒化物半導体結晶とゲート電極を備えている。前記窒化物半導体結晶の上側表面には、少なくとも一つのトレンチが形成されている。前記ゲート電極は、少なくとも前記トレンチの側面に絶縁層を介して対向している。そして、前記トレンチの側面の少なくとも一部は、（１１−２２）結晶面又は（１−１０１）結晶面であることを特徴とする。
ここで、窒化物半導体結晶の上側表面とは、鉛直上方に位置する表面を意図するものではなく、半導体装置の各構成の位置関係を明確にするために便宜上定めるものである。本明細書および特許請求の範囲では、窒化物半導体結晶の複数の表面のうち、ゲート電極が配設された表面を上側表面と定め、上側表面に対向する表面を下側表面と定める。そして、下側表面から上側表面に向かう方向を上方と表現し、上側表面から下側表面に向かう方向を下方と表現し、上側表面及び下側表面に平行な方向を側方と表現する。
ここで、窒化物半導体結晶の上側表面とは、鉛直上方に位置する表面を意図するものではなく、半導体装置の各構成の位置関係を明確にするために便宜上定めるものである。本明細書および特許請求の範囲では、窒化物半導体結晶の複数の表面のうち、ゲート電極が配設された表面を上側表面と定め、上側表面に対向する表面を下側表面と定める。そして、下側表面から上側表面に向かう方向を上方と表現し、上側表面から下側表面に向かう方向を下方と表現し、上側表面及び下側表面に平行な方向を側方と表現する。
この半導体装置では、トレンチの側面に（１１−２２）結晶面又は（１−１０１）結晶面が形成され、そのトレンチの側面にゲート電極が対向する構造を有している。それにより、キャリアが走行するチャネルが（１１−２２）結晶面又は（１−１０１）結晶面上に形成される。（１１−２２）結晶面と（１−１０１）結晶面は、例えば（０００１）結晶面と比較して、厚み方向に極性の変化が小さい半極性面である。そのことから、（０００１）結晶面上に形成されたチャネルでは、ピエゾ効果や自発分極に起因する電界の発生が抑制され、二次元電子ガス層の密度は顕著に低下する。その結果、ゲート電極に電圧を印加しない状態では、チャネルにおいて電子の走行が抑止され、半導体装置はオフの状態となる。
主たる表面が（０００１）結晶面である窒化物半導体結晶は、その製造が比較的に容易であり、均質な結晶を得やすいという利点を持つ。本発明に係る半導体装置は、表面が（０００１）結晶面である窒化物半導体結晶を利用することから、容易に製造することができる。
主たる表面が（０００１）結晶面である窒化物半導体結晶は、その製造が比較的に容易であり、均質な結晶を得やすいという利点を持つ。本発明に係る半導体装置は、表面が（０００１）結晶面である窒化物半導体結晶を利用することから、容易に製造することができる。
上記した半導体装置では、窒化物半導体結晶が、第１種類の窒化物半導体で構成された第１層と、第１領域の上方に積層されているとともに第２種類の窒化物半導体で構成された第２層を備えていることが好ましい。この場合、前記第１層と前記第２層の境界面の少なくとも一部は、前記トレンチの側面に平行であることが好ましい。
この半導体装置では、（１１−２２）結晶面又は（１−１０１）結晶面上に第１層と第２層のヘテロ接合面が形成されており、そのヘテロ接合面に沿ってチャネルが形成される。ゲート電極に電圧を印加した状態では、ヘテロ接合面に沿って高密度の二次元電子ガス層が形成され、多数の電子が走行可能なチャネルが形成される。それにより、半導体装置のオン抵抗は顕著に低下する。
この半導体装置では、（１１−２２）結晶面又は（１−１０１）結晶面上に第１層と第２層のヘテロ接合面が形成されており、そのヘテロ接合面に沿ってチャネルが形成される。ゲート電極に電圧を印加した状態では、ヘテロ接合面に沿って高密度の二次元電子ガス層が形成され、多数の電子が走行可能なチャネルが形成される。それにより、半導体装置のオン抵抗は顕著に低下する。
上記の構造を採用する場合、前記第１種類の窒化物半導体は窒化ガリウムとし、前記第２種類の窒化物半導体は窒化ガリウム・アルミニウムとすることが好ましい。
これらの材料の組み合わせであると、適度なバンドギャップの差異によって、チャネルに適したヘテロ接合面が形成される。
これらの材料の組み合わせであると、適度なバンドギャップの差異によって、チャネルに適したヘテロ接合面が形成される。
上記の半導体装置では、前記トレンチが＜１−１００＞結晶軸に平行に伸びており、前記トレンチの側面が（１１−２２）結晶面であることが好ましい。
あるいは、前記トレンチが＜１１−２０＞結晶軸に平行に伸びており、前記トレンチの側面が（１−１０１）結晶面であることが好ましい。
これらの構成であれば、前記トレンチの側面に（１１−２２）結晶面又は（１−１０１）結晶面をより広く形成することができる。
あるいは、前記トレンチが＜１１−２０＞結晶軸に平行に伸びており、前記トレンチの側面が（１−１０１）結晶面であることが好ましい。
これらの構成であれば、前記トレンチの側面に（１１−２２）結晶面又は（１−１０１）結晶面をより広く形成することができる。
本発明に係る半導体装置は、以下に説明する製造方法によって製造することができる。この製造方法は、上側表面が（０００１）結晶面である窒化物半導体結晶を用意する工程と、前記窒化物半導体結晶の上側表面に、＜１−１００＞結晶軸又は＜１１−２０＞結晶軸に平行に伸びるトレンチを形成するトレンチ形成工程と、前記トレンチを形成した窒化物半導体結晶をアンモニアを含むガスの雰囲気下で加熱処理し、前記トレンチの側面の少なくとも一部に（１１−２２）結晶面又は（１−１０１）結晶面を形成する熱処理工程と、前記トレンチの側面に絶縁層を介して対向するゲート電極を形成する電極形成工程を備えている。
窒化物半導体結晶をアンモニアを含むガスの雰囲気下で加熱処理すると、結晶の表面エネルギーが最小となるようにIII族元素の原子や窒素原子の移動が起こり、窒化物半導体結晶の表面は比較的に表面エネルギーが小さい結晶面へ変化する。従って、窒化物半導体結晶の（０００１）結晶面にトレンチを形成し、トレンチ形成後の窒化物半導体をアンモニアを含む反応ガス雰囲気下で加熱処理すると、トレンチの側面に（１１−２２）結晶面や（１−１０１）結晶面を形成することができる。この手法によると、窒化物半導体結晶の表面に、均質な（１１−２２）結晶面や（１−１０１）結晶面を容易に形成することができる。
この製造方法によれば、表面が（０００１）結晶面である窒化物半導体結晶から、特別な結晶成長を行うことなく、上記した半導体装置を容易に製造することができる。
この製造方法によれば、表面が（０００１）結晶面である窒化物半導体結晶から、特別な結晶成長を行うことなく、上記した半導体装置を容易に製造することができる。
上記の製造方法は、前記トレンチの側面に形成した（１１−２２）結晶面又は（１−１０１）結晶面に、第２種類の窒化物半導体で構成される第２層を結晶成長させる工程をさらに備えることが好ましい。
それにより、（１１−２２）結晶面又は（１−１０１）結晶面上にヘテロ接合面を形成し、そのヘテロ接合面に沿ってチャネルが形成される半導体装置を製造することができる。
それにより、（１１−２２）結晶面又は（１−１０１）結晶面上にヘテロ接合面を形成し、そのヘテロ接合面に沿ってチャネルが形成される半導体装置を製造することができる。
トレンチの側面に第２層を積層する場合、トレンチの側面には窒化ガリウムの結晶面が露出しており、積層させる第２種類の窒化物半導体は窒化ガリウム・アルミニウムであることが好ましい。
これらの材料の組み合わせにより、適度なバンドギャップの差異によって、チャネルに適したヘテロ接合面を形成することができる。
これらの材料の組み合わせにより、適度なバンドギャップの差異によって、チャネルに適したヘテロ接合面を形成することができる。
本発明により、窒化物半導体結晶を用いる半導体装置であって、ノーマリオフ動作を実現するとともに、その製造が比較的に容易な半導体装置が具現化される。
最初に、以下に説明する実施例の主要な特徴を列記する。
（特徴１） トレンチ形成後の窒化物半導体結晶を熱処理する際は、窒化物半導体結晶の上側表面（トレンチの形成範囲は除く）に、窒化ガリウム・アルミニウム層を形成しておくことが好ましい。窒化ガリウム・アルミニウム層は結合度が強く、熱処理において原子が離脱しないことから、窒化物半導体結晶の上側表面を維持するマスクとして機能する。
（特徴２） 窒化物半導体基板の上側表面に＜１−１００＞結晶軸に平行に伸びるトレンチを形成した場合、その後の熱処理によってトレンチの側面に（１１−２２）結晶面を形成することができる。窒化物半導体基板の上側表面に＜１１−２０＞結晶軸に平行に伸びるトレンチを形成した場合、その後の熱処理によってトレンチの側面に（１−１０１）結晶面を形成することができる
（特徴３） 半導体装置は、窒化物半導体結晶の上側表面に形成されているソース電極と、窒化物半導体結晶の下側表面に形成されているドレイン電極を備えている。
（特徴１） トレンチ形成後の窒化物半導体結晶を熱処理する際は、窒化物半導体結晶の上側表面（トレンチの形成範囲は除く）に、窒化ガリウム・アルミニウム層を形成しておくことが好ましい。窒化ガリウム・アルミニウム層は結合度が強く、熱処理において原子が離脱しないことから、窒化物半導体結晶の上側表面を維持するマスクとして機能する。
（特徴２） 窒化物半導体基板の上側表面に＜１−１００＞結晶軸に平行に伸びるトレンチを形成した場合、その後の熱処理によってトレンチの側面に（１１−２２）結晶面を形成することができる。窒化物半導体基板の上側表面に＜１１−２０＞結晶軸に平行に伸びるトレンチを形成した場合、その後の熱処理によってトレンチの側面に（１−１０１）結晶面を形成することができる
（特徴３） 半導体装置は、窒化物半導体結晶の上側表面に形成されているソース電極と、窒化物半導体結晶の下側表面に形成されているドレイン電極を備えている。
（実施例１）
図１は、実施例１の半導体装置１０の要部断面図を模式的に示している。図１は、半導体装置１０の単位構造を模式的に示すものである。半導体装置１０には、図１に示す単位構造が図１の左右方向に繰返し形成されている。
図１は、実施例１の半導体装置１０の要部断面図を模式的に示している。図１は、半導体装置１０の単位構造を模式的に示すものである。半導体装置１０には、図１に示す単位構造が図１の左右方向に繰返し形成されている。
半導体装置１０は、窒化物半導体結晶２０を備えている。窒化物半導体結晶２０は、窒化物半導体の結晶体であり、六方晶の構造を有している。窒化物半導体結晶２０の上側表面２０ａは（０００１）結晶面であり、下側表面２０ｂは（０００−１）結晶面である。
窒化物半導体結晶２０は、窒化ガリウム（ＧａＮ）で構成されたＧａＮ層（第１層）２２、２４、２６と、窒化ガリウム・アルミニウム（ＡｌＧａＮ）で構成されたＡｌＧａＮ層（第２層）２７、２８を備えている。ＡｌＧａＮ層２７、２８は、ＧａＮ層２２、２４、２６の上方に積層されている。ＧａＮ層２２、２４、２６とＡｌＧａＮ層２７、２８はバンドギャップが互いに異なることから、ＧａＮ層２２、２４、２６とＡｌＧａＮ層２７、２８の境界面３０はヘテロ接合面となっている。以下、ＧａＮ層２２、２４、２６とＡｌＧａＮ層２７、２８の境界面３０を、単にヘテロ接合面３０と記すことがある。
窒化物半導体結晶２０は、窒化ガリウム（ＧａＮ）で構成されたＧａＮ層（第１層）２２、２４、２６と、窒化ガリウム・アルミニウム（ＡｌＧａＮ）で構成されたＡｌＧａＮ層（第２層）２７、２８を備えている。ＡｌＧａＮ層２７、２８は、ＧａＮ層２２、２４、２６の上方に積層されている。ＧａＮ層２２、２４、２６とＡｌＧａＮ層２７、２８はバンドギャップが互いに異なることから、ＧａＮ層２２、２４、２６とＡｌＧａＮ層２７、２８の境界面３０はヘテロ接合面となっている。以下、ＧａＮ層２２、２４、２６とＡｌＧａＮ層２７、２８の境界面３０を、単にヘテロ接合面３０と記すことがある。
ＧａＮ層（第１層）２２、２４、２６の上側表面２６ａには、トレンチ４６が形成されている。図２に、トレンチ４６に係る構造を拡大して示す。図１、２に示すように、トレンチ４６は、＜１−１００＞結晶軸に平行（図１の奥行方向）に伸びている。トレンチ４６は略Ｖ字形状の断面を有しており、トレンチ４６の一対の側面４６ａは＜１１−２２＞結晶面となっている。トレンチ４６の側面４６ａと底面４６ｂは、略１２０度の角度を成している。また、トレンチ４６の側面４６ａとＧａＮ層（第１層）２２、２４、２６の上側表面２６ａも、略１２０度の角度を成している。
図１、図２に示すように、トレンチ４６の内部には、ゲート電極３６とゲート絶縁膜３７が形成されている。ゲート絶縁膜３７は、トレンチ４６の表面（側面４６ａ及び底面４６ｂ）上、及び、トレンチ４６の両側に位置するＧａＮ層（第１層）２２、２４、２６の上側表面２６ａ上に形成されている。ゲート電極３６は、ゲート絶縁膜３７の上に形成されている。ゲート電極３６は、ゲート絶縁膜３７を介して、トレンチ４６の側面４６ａ及び底面４６ｂに対向している。ゲート絶縁膜３７やゲート電極３６を構成する材料は特に限定されない。本実施例では、ゲート絶縁膜３７を酸化シリコン（ＳｉＯ２）によって形成し、ゲート電極３６を多結晶シリコン（Ｐｏｌｙ Ｓｉ）によって形成している。
窒化物半導体結晶２０のＧａＮ層２２、２４、２６は、導入されている不純物の種類や濃度に応じて、ＧａＮ基板層２２と、高抵抗ＧａＮ層２４と、ｐ型ＧａＮ層２６と、ソース領域４２に区分することができる。また、ＡｌＧａＮ層２７、２８は、ガリウムとアルミニウムの含有率に応じて、第１ＡｌＧａＮ層２７と第２ＡｌＧａＮ層２８に区分することができる。ソース領域４２は、ヘテロ接合面３０を越えて第１ＡｌＧａＮ層２７まで伸びている。
ＧａＮ基板層２２は、窒化物半導体結晶２０の最下層部に位置している。ＧａＮ基板層２２は、ｎ型の不純物を含むｎ型の半導体領域となっている。なお、ＧａＮ基板層２２は不純物が導入されていないｉ型の半導体領域とすることもできる。
高抵抗ＧａＮ層２４は、ＧａＮ基板層２２の上方に積層されている。高抵抗ＧａＮ層２４は、ｎ型の不純物を比較的に低濃度に含むｎ−型の半導体領域となっている。本実施例では、ｎ型の不純物にシリコン（Ｓｉ）が用いられており、その濃度は約１×１０１６ｃｍ−３に調整されている。
高抵抗ＧａＮ層２４は、ＧａＮ基板層２２の上方に積層されている。高抵抗ＧａＮ層２４は、ｎ型の不純物を比較的に低濃度に含むｎ−型の半導体領域となっている。本実施例では、ｎ型の不純物にシリコン（Ｓｉ）が用いられており、その濃度は約１×１０１６ｃｍ−３に調整されている。
ｐ型ＧａＮ層２６は、高抵抗ＧａＮ層２４の上方に積層されている。ｐ型ＧａＮ層２６は、ｐ型の不純物を含むｐ型の半導体領域となっている。本実施例では、ｐ型の不純物にマグネシウム（Ｍｇ）が用いられており、その濃度は約５×１０１９ｃｍ−３に調整されている。なお、ｐ型ＧａＮ層２６は、高抵抗ＧａＮ層２４の一部の上方に形成されている。ｐ型ＧａＮ層２６は、窒化物半導体基板２０の上側表面２０ａ（トレンチ４６の形成範囲は除く）の下方に位置しており、トレンチ４６の側方に位置している。ｐ型ＧａＮ層２６とトレンチ４６の側面４６ａとの間には、高抵抗ＧａＮ層２４の一部が介在している。
ソース領域４２は、ｐ型ＧａＮ層２６の一部の上方に形成されている。また、ソース領域４２の一部は、ゲート電極３６の下方に位置している。ソース領域４２は、ｎ型の不純物を比較的に高濃度に含むｎ型の半導体領域となっている。本実施例では、ｎ型の不純物にシリコン（Ｓｉ）が用いられており、その濃度は約３×１０１８ｃｍ−３に調整されている。
ソース領域４２は、ｐ型ＧａＮ層２６の一部の上方に形成されている。また、ソース領域４２の一部は、ゲート電極３６の下方に位置している。ソース領域４２は、ｎ型の不純物を比較的に高濃度に含むｎ型の半導体領域となっている。本実施例では、ｎ型の不純物にシリコン（Ｓｉ）が用いられており、その濃度は約３×１０１８ｃｍ−３に調整されている。
第１ＡｌＧａＮ層２７は、ガリウムとアルミニウムの含有比がｙ：１−ｙの窒化ガリウム・アルミニウム（ＡｌｙＧａ１−ｙＮ）で構成されている。本実施例では、ｙ＝０．３に調整されている。第１ＡｌＧａＮ層２７は、ｐ型ＧａＮ層２６の上方に積層されており、ＧａＮ層（第１層）２２、２４、２６の上側表面２６ａ（トレンチ４６の形成範囲は除く）に沿って形成されている。
第２ＡｌＧａＮ層２８は、ガリウムとアルミニウムの含有比がｘ：１−ｘの窒化ガリウム・アルミニウム（ＡｌｘＧａ１−ｘＮ）で構成されている。本実施例では、第１ＡｌＧａＮ層２７と同じく、ｙ＝０．３に調整されている。第２ＡｌＧａＮ層２８は、ＧａＮ層（第１層）２２、２４、２６の上側表面２６ａ及びトレンチ４６の表面４６ａ、４６ｂの略全体に亘って、略一定の層厚で積層されている。
第２ＡｌＧａＮ層２８は、ガリウムとアルミニウムの含有比がｘ：１−ｘの窒化ガリウム・アルミニウム（ＡｌｘＧａ１−ｘＮ）で構成されている。本実施例では、第１ＡｌＧａＮ層２７と同じく、ｙ＝０．３に調整されている。第２ＡｌＧａＮ層２８は、ＧａＮ層（第１層）２２、２４、２６の上側表面２６ａ及びトレンチ４６の表面４６ａ、４６ｂの略全体に亘って、略一定の層厚で積層されている。
以上の構成により、窒化物半導体結晶２０では、ＧａＮ層２２、２４、２６とＡｌＧａＮ層２７、２８との境界面であるヘテロ接合面３０が、ＧａＮ層（第１層）２２、２４、２６の上側表面２６ａ及びトレンチ４６の表面４６ａ、４６ｂに略平行に拡がっている。先に説明したように、トレンチ４６の側面４６ａは（１１−２２）結晶面となっている。従って、ヘテロ接合面３０のトレンチ側面４６ａに平行な範囲は、（１１−２２）結晶面上に位置している。
ヘテロ接合面３０のトレンチ側面４６ａに平行な範囲、即ち、ヘテロ接合面３０の（１１−２２）結晶面上に位置する範囲には、ゲート電極３６が一方側から対向しているとともに、ｐ型半導体領域２６が高抵抗ＧａＮ層２４を介して他方側から対向している。
ヘテロ接合面３０のトレンチ側面４６ａに平行な範囲、即ち、ヘテロ接合面３０の（１１−２２）結晶面上に位置する範囲には、ゲート電極３６が一方側から対向しているとともに、ｐ型半導体領域２６が高抵抗ＧａＮ層２４を介して他方側から対向している。
ソース電極３２は、窒化物半導体基板２０の上側表面２０ａ（トレンチ４６の形成範囲は除く）に配設されている。窒化物半導体結晶２０の上側表面２０ａには、複数のソース電極３２と複数のゲート電極３６が、図１の左右方向に交互に配設されている。また、窒化物半導体結晶２０の下側表面２０ｂには、ドレイン電極３４が形成されている。
ソース電極２８とドレイン電極３０を構成する材料は特に限定されず、例えば金属を用いて構成することができる。本実施例では、ソース電極２８とドレイン電極３０を、チタン（Ｔｉ）とアルミニウム（Ａｌ）を積層した積層体によって構成している。
ソース電極２８とドレイン電極３０を構成する材料は特に限定されず、例えば金属を用いて構成することができる。本実施例では、ソース電極２８とドレイン電極３０を、チタン（Ｔｉ）とアルミニウム（Ａｌ）を積層した積層体によって構成している。
次に、半導体装置１０の動作を説明する。半導体装置１０では、ヘテロ接合面３０の一部がトレンチ側面４６ａに平行に形成されている。即ち、ヘテロ接合面３０の一部は、（１１−２２）結晶面上に形成されている。（１１−２２）結晶面は、例えば（０００１）結晶面と異なり、その垂直方向に極性の変化が少ない半極性面である。そのことから、（１１−２２）結晶面上に形成されたヘテロ接合面３０では、例えば（０００１）結晶面上に形成された場合と比較して、二次元電子ガス層の密度が有意に低下する。また、ゲート電極３６に電圧を印加していない状態では、高抵抗ＧａＮ層２４とｐ型ＧａＮ層２６の境界面から空乏層が伸び、その空乏層はヘテロ接合面３０まで達している。それにより、ゲート電極３６に電圧を印加していない状態では、ヘテロ接合面３０の少なくともトレンチ４６の側面４６ａに平行な範囲において、二次元電子ガス層の形成が禁止される。ゲート電極３６に電圧が印加されていない状態では、電子がヘテロ接合面３０に沿って走行することが確実に禁止され、ソース電極３２とドレイン電極３４の間が電気的に遮断される。
一方、ゲート電極３６に正の電圧を印加した状態では、高抵抗ＧａＮ層２４に形成されていた空乏層が縮小し、ヘテロ接合面３０に二次元電子ガス層が形成される。ゲート電極３６に正の電圧を印加することにより、ヘテロ接合面３０に沿って多数の電子が走行可能なチャネルが形成され、ソース電極３２とドレイン電極３４の間は通電可能な状態となる。このように、半導体装置１０は、安定したノーマリオフ動作を実現することができる。
半導体装置１０のしきい値電圧（オンするのに要するゲート電圧）は、高抵抗ＧａＮ層２４の不純物濃度、ｐ型ＧａＮ層２６の不純物濃度、ｐ型ＧａＮ層２６の位置や寸法、トレンチ４６の深さなどによって変化する。従って、これらの設定を適宜変更することによって、所望のしきい値電圧を有する半導体装置１０を具現化することができる。
（半導体装置１０の製造方法）
次に半導体装置１０の製造方法を説明する。
先ず、図３に示すように、窒化ガリウムを主材料とするとともに、その主表面が（０００１）結晶面である窒化ガリウム基板２２（後にＧａＮ基板層２２となる）を用意する。次に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用して、窒化ガリウム基板２２の上に、ｎ−型の窒化ガリウム層２４（後に高抵抗ＧａＮ層２４となる）を結晶成長させる。次に、ＭＯＣＶＤ法を利用して、ｎ−型の窒化ガリウム層２４の上に、ｐ型の窒化ガリウム層２６（後にｐ型ＧａＮ層２６となる）を結晶成長させる。次に、ＭＯＣＶＤ法を利用して、ｐ型の窒化ガリウム層２６の上に、窒化ガリウム・アルミニウム層２７（後に第１ＡｌＧａＮ層２７となる）を結晶成長させる。
次に、結晶成長によって得られた窒化物半導体結晶２０の上側表面２０ａの一部に、イオン注入法によってシリコンを注入し、ソース領域４２を形成する。なお、イオン注入法によるシリコンの注入後に、熱処理による活性化を実施する。以上の工程により、図３に示す半製品１０ａが得られる。
次に半導体装置１０の製造方法を説明する。
先ず、図３に示すように、窒化ガリウムを主材料とするとともに、その主表面が（０００１）結晶面である窒化ガリウム基板２２（後にＧａＮ基板層２２となる）を用意する。次に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用して、窒化ガリウム基板２２の上に、ｎ−型の窒化ガリウム層２４（後に高抵抗ＧａＮ層２４となる）を結晶成長させる。次に、ＭＯＣＶＤ法を利用して、ｎ−型の窒化ガリウム層２４の上に、ｐ型の窒化ガリウム層２６（後にｐ型ＧａＮ層２６となる）を結晶成長させる。次に、ＭＯＣＶＤ法を利用して、ｐ型の窒化ガリウム層２６の上に、窒化ガリウム・アルミニウム層２７（後に第１ＡｌＧａＮ層２７となる）を結晶成長させる。
次に、結晶成長によって得られた窒化物半導体結晶２０の上側表面２０ａの一部に、イオン注入法によってシリコンを注入し、ソース領域４２を形成する。なお、イオン注入法によるシリコンの注入後に、熱処理による活性化を実施する。以上の工程により、図３に示す半製品１０ａが得られる。
次に、図４に示すように、リソグラフィー技術とＲＩＥ技術を利用して、ソース領域４２とｐ型の窒化ガリウム層２６を貫通し、ｎ−型の窒化ガリウム層２４に達するトレンチ４６を形成する。このとき使用するマスク６０は、例えば酸化シリコンで形成することができる。トレンチ４６は、＜１−１００＞結晶軸に平行に形成する。以上の工程により、図４に示す半製品１０ｂが得られる。トレンチ４６の形成後、マスク６０を除去する。なお、この段階のトレンチ４６の側面４６ａや底面４６ｂは、特定の結晶面を持っていない。
次に、図４に示すトレンチ４６の形成後の窒化物半導体基板２０に、アンモニア（ＮＨ３）を含む反応ガスの雰囲気下で熱処理を行う。この熱処理の温度は約１０５０℃であり、その時間は１０分である。この熱処理により、窒化ガリウム層２４、２６が露出しているトレンチ４６の側面４６ａや底面４６ｂでは、表面エネルギーが最小となるように、窒素原子やガリウム原子の移動が生じる。その結果、図５に示すように、トレンチ４６の側面４６ａは表面エネルギーが比較的に低い（１１−２２）結晶面となり、トレンチ４６の底面４６ｂは（０００１）結晶面となる。以上の工程により、図５に示す半製品１０ｃが得られる。
この熱処理において、窒素原子やガリウム原子は、主に、トレンチ４６の底面４６ｂから、トレンチ４６の側面４６ｂへと移動する。即ち、巨視的に見れば、トレンチ４６の底面４６ｂに露出していたｎ−型の窒化ガリウム層２４が、トレンチ４６の側面４６ａに露出していたｐ型の窒化ガリウム層２６に積層されるように移動する。その結果、トレンチ４６の側面４６ａは、主にｎ型の窒化ガリウム層２４によって構成される。
なお、窒化ガリウムの結晶に比して、窒化ガリウム・アルミニウムの結晶は結合力が強いことから、窒化ガリウム・アルミニウム層２７からの原子の移動は実質的に発生しない。従って、窒化物半導体基板２０の上側表面２０ａの形状は、熱処理の前後で維持される。
この熱処理において、窒素原子やガリウム原子は、主に、トレンチ４６の底面４６ｂから、トレンチ４６の側面４６ｂへと移動する。即ち、巨視的に見れば、トレンチ４６の底面４６ｂに露出していたｎ−型の窒化ガリウム層２４が、トレンチ４６の側面４６ａに露出していたｐ型の窒化ガリウム層２６に積層されるように移動する。その結果、トレンチ４６の側面４６ａは、主にｎ型の窒化ガリウム層２４によって構成される。
なお、窒化ガリウムの結晶に比して、窒化ガリウム・アルミニウムの結晶は結合力が強いことから、窒化ガリウム・アルミニウム層２７からの原子の移動は実質的に発生しない。従って、窒化物半導体基板２０の上側表面２０ａの形状は、熱処理の前後で維持される。
次に、図６に示すように、ＭＯＣＶＤ法を利用して、窒化物半導体基板２０の上側表面２０ａ及びトレンチの内面４６ａ、４６ｂ上に、窒化ガリウム・アルミニウム層２８（後に第２ＡｌＧａＮ層２８となる）を結晶成長させる。それにより、図６に示す半製品１０ｄが得られる。
次に、図７に示すように、窒化ガリウム・アルミニウム層２８の上に、ゲート絶縁膜３７とゲート電極３６を順に形成する。それにより、図７に示す半製品１０ｅが得られる。
次に、窒化物半導体結晶２０の上側表面２０ａにソース電極３２を形成し、窒化物半導体結晶２０の下側表面２０ｂにドレイン電極３４を形成する。ソース電極３２を形成する際には、窒化ガリウム・アルミニウム層２８にソース領域４２を露出させる孔を形成しておき、ソース領域３４に接触するようにソース電極３２を形成する。以上の工程によって、図１に示す半導体装置１０を製造することができる。
次に、図７に示すように、窒化ガリウム・アルミニウム層２８の上に、ゲート絶縁膜３７とゲート電極３６を順に形成する。それにより、図７に示す半製品１０ｅが得られる。
次に、窒化物半導体結晶２０の上側表面２０ａにソース電極３２を形成し、窒化物半導体結晶２０の下側表面２０ｂにドレイン電極３４を形成する。ソース電極３２を形成する際には、窒化ガリウム・アルミニウム層２８にソース領域４２を露出させる孔を形成しておき、ソース領域３４に接触するようにソース電極３２を形成する。以上の工程によって、図１に示す半導体装置１０を製造することができる。
以上のように、半導体装置１０は、主表面が（０００１）結晶面である窒化ガリウム基板２２から形成することができる。主表面が（０００１）結晶面である窒化ガリウム基板２２は、例えば主表面が（１１−２２）結晶面や（１−１０１）結晶面である窒化ガリウム基板と比較して、比較的に容易に製造することができる。本実施例で説明した技術によれば、主表面が（１１−２２）結晶面や（１−１０１）結晶面である窒化ガリウム基板を用いることなく、（１１−２２）結晶面や（１−１０１）結晶面上にヘテロ接合面３０を有する半導体装置１０を製造することができる。
以上、実施例１の半導体装置１０について詳細に説明したが、トレンチ４６に係る構成については、図８に示すように変更することもできる。即ち、図８に示すように、トレンチ４６を＜１１−２０＞結晶軸に平行に形成し、その一対の側面４６ａが（１−１０１）結晶面であってもよい。（１−１０１）結晶面は、（１１−２２）結晶面と同様に半極性面である。そのことから、トレンチ４６の側面４６ａが（１−１０１）結晶面であっても、半導体装置１０は安定したノーマリオフ動作を実現することができる。
図８に示すトレンチ４６は、以下のように形成することができる。即ち、上記した半導体装置１０の製造方法において、窒化物半導体結晶２０の上側表面２０ａにトレンチ４６を形成する際に、＜１１−２０＞結晶軸に平行に伸びるトレンチ４６を形成するトレンチ４６を＜１１−２０＞結晶軸に平行に形成すると、その後の熱処理によってトレンチ４６の側面４６ａに（１−１０１）結晶面が形成され、図８に示すトレンチ４６が得られる。
図８に示すトレンチ４６は、以下のように形成することができる。即ち、上記した半導体装置１０の製造方法において、窒化物半導体結晶２０の上側表面２０ａにトレンチ４６を形成する際に、＜１１−２０＞結晶軸に平行に伸びるトレンチ４６を形成するトレンチ４６を＜１１−２０＞結晶軸に平行に形成すると、その後の熱処理によってトレンチ４６の側面４６ａに（１−１０１）結晶面が形成され、図８に示すトレンチ４６が得られる。
（実施例２）
図９は、実施例１の半導体装置１００の要部断面図を模式的に示している。図９は、半導体装置１００の単位構造を模式的に示すものである。半導体装置１００には、図１に示す単位構造が図１の左右方向に繰返し形成されている。
図９は、実施例１の半導体装置１００の要部断面図を模式的に示している。図９は、半導体装置１００の単位構造を模式的に示すものである。半導体装置１００には、図１に示す単位構造が図１の左右方向に繰返し形成されている。
半導体装置１００は、窒化物半導体結晶１２０を備えている。窒化物半導体結晶１２０の上側表面１２０ａは（０００１）結晶面であり、下側表面１２０ｂは（０００−１）結晶面である。
窒化物半導体結晶１２０は、窒化ガリウム（ＧａＮ）で構成されたＧａＮ層（第１層）１２２、１２４、１２６と、窒化ガリウム・アルミニウム（ＡｌＧａＮ）を主材料とするＡｌＧａＮ層１２７を備えている。ＡｌＧａＮ層１２７は、ＧａＮ層１２２、１２４、２１６の上方に積層されている。
窒化物半導体結晶１２０は、窒化ガリウム（ＧａＮ）で構成されたＧａＮ層（第１層）１２２、１２４、１２６と、窒化ガリウム・アルミニウム（ＡｌＧａＮ）を主材料とするＡｌＧａＮ層１２７を備えている。ＡｌＧａＮ層１２７は、ＧａＮ層１２２、１２４、２１６の上方に積層されている。
ＧａＮ層（第１層）１２２、１２４、１２６の上側表面１２６ａには、トレンチ１４６が形成されている。図１０に、トレンチ１４６に係る構造を拡大して示す。図９、１０に示すように、トレンチ１４６は、＜１−１００＞結晶軸に平行（図１の奥行方向）に伸びている。トレンチ１４６は略Ｖ字形状の断面を有しており、トレンチ１４６の一対の側面１４６ａは＜１１−２２＞結晶面となっている。トレンチ１４６の側面１４６ａと底面１４６ｂは、略１２０度の角度を成している。また、トレンチ１４６の側面１４６ａとＧａＮ層（第１層）１２２、１２４、１２６の上側表面１２６ａも、略１２０度の角度を成している。
図９、図１０に示すように、トレンチ１４６の内部には、ゲート電極１３６とゲート絶縁膜１３７が形成されている。ゲート絶縁膜１３７は、トレンチ１４６の表面（側面１４６ａ及び１底面４６ｂ）に形成されている。ゲート電極１３６は、ゲート絶縁膜１３７の上に形成されている。ゲート電極１３６は、ゲート絶縁膜１３７を介して、トレンチ１４６の側面１４６ａ及び底面１４６ｂに対向している。
窒化物半導体結晶１２０のＧａＮ層１２２、１２４、１２６は、ＧａＮ基板層１２２と、高抵抗ＧａＮ層１２４と、ｐ型ＧａＮ層１２６と、ソース領域１４２に区分することができる。ＧａＮ基板層１２２、高抵抗ＧａＮ層１２４、ｐ型ＧａＮ層１２６、ソース領域１４２に係る構成は、実施例１で説明したＧａＮ基板層２２、高抵抗ＧａＮ層２４、ｐ型ＧａＮ層２６、ソース領域４２に係る構成にそれぞれ等しい。また、窒化物半導体結晶１２０のＧａＮ層１２７に係る構成は、実施例１で説明した第１ＡｌＧａＮ層１２７に係る構成に等しい。
窒化物半導体結晶１２０の上側表面１２０ａには、ソース電極１３２が形成されている。また、窒化物半導体結晶１２０の下側表面１２０ｂには、ドレイン電極１３４が形成されている。ソース電極１３２、ドレイン電極１３４に係る構成は、実施例１で説明したソース電極３２、ドレイン電極３４に係る構成にそれぞれ等しい。
以上の構成により、本実施例の半導体装置１００は、実施例１で説明した半導体装置１０と比較して、下記の相違点を有する。即ち、本実施例の半導体装置１００は、ＡｌＧａＮ層１２７が、ＧａＮ層（第１層）１２２、１２４、１２６の上側表面１２６ａ（トレンチ１４６の形成範囲は除く）のみに形成されており、トレンチ１４６の表面１４６ａ、１４６ｂには高抵抗ＧａＮ層１２４が露出している。そして、トレンチ１４６の表面１４６ａ、１４６ｂには、ゲート絶縁膜１３７が直接的に形成されている。
次に、半導体装置１００の動作を説明する。半導体装置１００では、トレンチ１４６の側面１４６ａが（１１−２２）結晶面上に形成されており、トレンチ１４６の側面１４６ａにゲート絶縁膜１３７が形成されている。（１１−２２）結晶面は、その垂直方向に極性の変化が少ない半極性面である。そのことから、トレンチ１４６の側面１４６ａでは、ゲート絶縁膜１３７あるいはゲート電極１３６の膜応力に起因するピエゾ電界の発生が比較的に抑制される。従って、ゲート電極１３６に電圧を印加していない状態では、トレンチ１４６の側面１４６ａ近傍に高密度の二次元電子ガス層が形成されない。さらに、ゲート電極１３６に電圧を印加していない状態では、ｐ型ＧａＮ層１２６から空乏層が伸びることによって、トレンチ１４６の側面１４６ａに二次元電子ガス層が形成されることが禁止される。ゲート電極１３６に電圧が印加されていない状態では、電子がトレンチ１４６の側面１４６ａに沿って走行することが確実に禁止され、ソース電極１３２とドレイン電極１３４が間を電気的に遮断される。
一方、ゲート電極１３６に正の電圧を印加した状態では、高抵抗ＧａＮ層１２４に形成されていた空乏層が縮小し、トレンチ１４６の側面１４６ａに沿って二次元電子ガス層の形成が許容される。ゲート電極１３６に正の電圧を印加することにより、トレンチ１４６の側面１４６ａに沿って多数の電子が走行可能なチャネルが形成され、ソース電極１３２とドレイン電極１３４の間は通電可能な状態となる。このように、半導体装置１００は、安定したノーマリオフ動作を実現することができる。
実施例２の半導体装置１００の製造方法は、実施例１で説明した半導体装置１０の製造方法と多くの部分で共通する。詳しくは、実施例１で説明した半導体装置１０の製造工程から、第２ＡｌＧａＮ層１２８の形成工程を除くことによって、実施例２の半導体装置１００を製造することができる。従って、実施例２の半導体装置１００も、実施例１の半導体装置１０と同様に、主表面が（０００１）結晶面である窒化ガリウム基板から製造することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。本明細書または図面に例示した技術は、複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。本明細書または図面に例示した技術は、複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
・１０、１００：半導体装置
・２０、１２０：窒化物半導体結晶
・２２、１２２：ＧａＮ基板層（第１層の一部）
・２４、１２４：高抵抗ＧａＮ層（第１層の一部）
・２６、１２６：ｐ型ＧａＮ層（第１層の一部）
・２７、１２７：第１ＡｌＧａＮ層（第２層の一部）
・２８：第２ＡｌＧａＮ層（第２層の一部）
・３０：ヘテロ接合面
・３２、１３２：ソース電極
・３４、１３４：ドレイン電極
・３６、１３６：ゲート電極
・３７、１３７：ゲート絶縁膜
・４２、１４２：ソース領域
・２０、１２０：窒化物半導体結晶
・２２、１２２：ＧａＮ基板層（第１層の一部）
・２４、１２４：高抵抗ＧａＮ層（第１層の一部）
・２６、１２６：ｐ型ＧａＮ層（第１層の一部）
・２７、１２７：第１ＡｌＧａＮ層（第２層の一部）
・２８：第２ＡｌＧａＮ層（第２層の一部）
・３０：ヘテロ接合面
・３２、１３２：ソース電極
・３４、１３４：ドレイン電極
・３６、１３６：ゲート電極
・３７、１３７：ゲート絶縁膜
・４２、１４２：ソース領域
Claims (8)
- 上側表面が（０００１）結晶面である窒化物半導体結晶とゲート電極を備えており、
前記窒化物半導体結晶の上側表面には、少なくとも一つのトレンチが形成されており、
前記ゲート電極は、少なくとも前記トレンチの側面に絶縁層を介して対向しており、
前記トレンチの側面の少なくとも一部は、（１１−２２）結晶面又は（１−１０１）結晶面であることを特徴とする半導体装置。 - 前記窒化物半導体結晶は、第１種類の窒化物半導体で構成された第１層と、第１領域の上方に積層されているとともに第２種類の窒化物半導体で構成された第２層を備え、
前記第１層と前記第２層の境界面の少なくとも一部は、前記トレンチの側面に平行であることを特徴とする請求項１に記載の半導体装置。 - 前記第１種類の窒化物半導体は窒化ガリウムであり、前記第２種類の窒化物半導体は窒化ガリウム・アルミニウムであることを特徴とする請求項２に記載の半導体装置。
- 前記トレンチは、＜１−１００＞結晶軸に平行に伸びており、
前記トレンチの側面は、（１１−２２）結晶面であることを特徴とする請求項１から３のいずれかに記載の半導体装置。 - 前記トレンチは、＜１１−２０＞結晶軸に平行に伸びており、
前記トレンチの側面は、（１−１０１）結晶面であることを特徴とする請求項１から３のいずれかに記載の半導体装置。 - 上側表面が（０００１）結晶面である窒化物半導体結晶を用意する工程と、
前記窒化物半導体結晶の上側表面に、＜１−１００＞結晶軸又は＜１１−２０＞結晶軸に平行に伸びるトレンチを形成するトレンチ形成工程と、
前記トレンチを形成した窒化物半導体結晶をアンモニアを含むガスの雰囲気下で加熱し、前記トレンチの側面の少なくとも一部に（１１−２２）結晶面又は（１−１０１）結晶面を形成する熱処理工程と、
前記トレンチの側面に絶縁層を介して対向するゲート電極を形成する工程と、
を備える半導体装置の製造方法。 - 前記トレンチの側面に形成した（１１−２２）結晶面又は（１−１０１）結晶面に、第２種類の窒化物半導体で構成される第２層を結晶成長させる工程をさらに備えることを特徴とする請求項６に記載の製造方法。
- 前記トレンチの側面には窒化ガリウムの結晶面が露出しており、前記第２種類の窒化物半導体は窒化ガリウム・アルミニウムであることを特徴とする請求項７に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007066515A JP5252813B2 (ja) | 2007-03-15 | 2007-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007066515A JP5252813B2 (ja) | 2007-03-15 | 2007-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008227356A true JP2008227356A (ja) | 2008-09-25 |
| JP5252813B2 JP5252813B2 (ja) | 2013-07-31 |
Family
ID=39845581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007066515A Expired - Fee Related JP5252813B2 (ja) | 2007-03-15 | 2007-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5252813B2 (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206001A (ja) * | 2009-03-04 | 2010-09-16 | Sumitomo Electric Ind Ltd | 化合物半導体電子デバイス、化合物半導体集積電子デバイス及びエピタキシャル基板 |
| JP2011035066A (ja) * | 2009-07-30 | 2011-02-17 | Sumitomo Electric Ind Ltd | 窒化物半導体素子、及び窒化物半導体素子を作製する方法 |
| JP2011049521A (ja) * | 2009-07-30 | 2011-03-10 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
| JP2011082445A (ja) * | 2009-10-09 | 2011-04-21 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| WO2011061573A1 (en) | 2009-11-19 | 2011-05-26 | Freescale Semiconductor, Inc. | Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device |
| JP2011138916A (ja) * | 2009-12-28 | 2011-07-14 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| CN102184956A (zh) * | 2011-04-15 | 2011-09-14 | 中山大学 | 纵向导通的GaN增强型MISFET器件及其制作方法 |
| JP2011181745A (ja) * | 2010-03-02 | 2011-09-15 | Sumitomo Electric Ind Ltd | 窒化物電子デバイスを作製する方法 |
| JP2012508973A (ja) * | 2008-11-13 | 2012-04-12 | エプコス アクチエンゲゼルシャフト | Ｐ型電界効果トランジスタ及びその製造方法 |
| JP2012084617A (ja) * | 2010-10-07 | 2012-04-26 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| CN103201844A (zh) * | 2010-11-08 | 2013-07-10 | 住友电气工业株式会社 | 半导体装置及其制造方法 |
| CN103730490A (zh) * | 2012-10-16 | 2014-04-16 | 浙江大学苏州工业技术研究院 | 一种具有垂直导电沟道的半导体装置及其制备方法 |
| JP5510544B2 (ja) * | 2010-07-14 | 2014-06-04 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5573941B2 (ja) * | 2010-03-19 | 2014-08-20 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2015032835A (ja) * | 2013-08-05 | 2015-02-16 | ソウル セミコンダクター カンパニー リミテッド | 窒化物系電界効果トランジスタ及びその製造方法 |
| JP2015032744A (ja) * | 2013-08-05 | 2015-02-16 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US9184258B2 (en) | 2013-09-11 | 2015-11-10 | Kabushiki Kaisha Toshiba | GaN based semiconductor device and method of manufacturing the same |
| JP2017174990A (ja) * | 2016-03-24 | 2017-09-28 | 豊田合成株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2018125440A (ja) * | 2017-02-01 | 2018-08-09 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2019044921A1 (ja) * | 2017-08-31 | 2019-03-07 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP2019047122A (ja) * | 2017-09-01 | 2019-03-22 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 電界効果トランジスタ及び電界効果トランジスタを製造する方法 |
| WO2020088844A1 (de) * | 2018-10-31 | 2020-05-07 | Robert Bosch Gmbh | Isolierschicht-feldeffekttransistor |
| CN111276533A (zh) * | 2018-12-05 | 2020-06-12 | 北京大学 | 一种选择区域凹槽栅GaN电流孔径垂直结构晶体管结构及实现方法 |
| JP2021145113A (ja) * | 2020-03-13 | 2021-09-24 | 株式会社東芝 | 半導体装置、電源回路、及び、コンピュータ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004260140A (ja) * | 2003-02-06 | 2004-09-16 | Toyota Central Res & Dev Lab Inc | Ｉｉｉ族窒化物半導体を有する半導体素子 |
| JP2006286954A (ja) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | 半導体装置及びその製造方法 |
| JP2007088185A (ja) * | 2005-09-21 | 2007-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008192701A (ja) * | 2007-02-01 | 2008-08-21 | Rohm Co Ltd | ＧａＮ系半導体素子 |
-
2007
- 2007-03-15 JP JP2007066515A patent/JP5252813B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004260140A (ja) * | 2003-02-06 | 2004-09-16 | Toyota Central Res & Dev Lab Inc | Ｉｉｉ族窒化物半導体を有する半導体素子 |
| JP2006286954A (ja) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | 半導体装置及びその製造方法 |
| JP2007088185A (ja) * | 2005-09-21 | 2007-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008192701A (ja) * | 2007-02-01 | 2008-08-21 | Rohm Co Ltd | ＧａＮ系半導体素子 |
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012508973A (ja) * | 2008-11-13 | 2012-04-12 | エプコス アクチエンゲゼルシャフト | Ｐ型電界効果トランジスタ及びその製造方法 |
| JP2010206001A (ja) * | 2009-03-04 | 2010-09-16 | Sumitomo Electric Ind Ltd | 化合物半導体電子デバイス、化合物半導体集積電子デバイス及びエピタキシャル基板 |
| JP2011035066A (ja) * | 2009-07-30 | 2011-02-17 | Sumitomo Electric Ind Ltd | 窒化物半導体素子、及び窒化物半導体素子を作製する方法 |
| JP2011049521A (ja) * | 2009-07-30 | 2011-03-10 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
| JP2011082445A (ja) * | 2009-10-09 | 2011-04-21 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| EP2502274A1 (en) * | 2009-11-19 | 2012-09-26 | Freescale Semiconductor, Inc. | Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device |
| US9825162B2 (en) | 2009-11-19 | 2017-11-21 | Nxp Usa, Inc. | Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device |
| CN102612750A (zh) * | 2009-11-19 | 2012-07-25 | 飞思卡尔半导体公司 | 垂直功率晶体管器件、半导体管芯及制造垂直功率晶体管器件的方法 |
| WO2011061573A1 (en) | 2009-11-19 | 2011-05-26 | Freescale Semiconductor, Inc. | Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device |
| JP2013511833A (ja) * | 2009-11-19 | 2013-04-04 | フリースケール セミコンダクター インコーポレイテッド | 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法 |
| EP2502274A4 (en) * | 2009-11-19 | 2013-05-01 | Freescale Semiconductor Inc | VERTICAL POWER TRANSISTOR DEVICE, SEMICONDUCTOR CHIP, AND METHOD FOR MANUFACTURING VERTICAL POWER TRANSISTOR DEVICE |
| CN102148244A (zh) * | 2009-12-28 | 2011-08-10 | 住友电气工业株式会社 | 半导体装置及其制造方法 |
| JP2011138916A (ja) * | 2009-12-28 | 2011-07-14 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US8405125B2 (en) | 2009-12-28 | 2013-03-26 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for producing the same |
| JP2011181745A (ja) * | 2010-03-02 | 2011-09-15 | Sumitomo Electric Ind Ltd | 窒化物電子デバイスを作製する方法 |
| JP5573941B2 (ja) * | 2010-03-19 | 2014-08-20 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5510544B2 (ja) * | 2010-07-14 | 2014-06-04 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2012084617A (ja) * | 2010-10-07 | 2012-04-26 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| CN103201844A (zh) * | 2010-11-08 | 2013-07-10 | 住友电气工业株式会社 | 半导体装置及其制造方法 |
| CN102184956A (zh) * | 2011-04-15 | 2011-09-14 | 中山大学 | 纵向导通的GaN增强型MISFET器件及其制作方法 |
| CN103730490A (zh) * | 2012-10-16 | 2014-04-16 | 浙江大学苏州工业技术研究院 | 一种具有垂直导电沟道的半导体装置及其制备方法 |
| JP2015032835A (ja) * | 2013-08-05 | 2015-02-16 | ソウル セミコンダクター カンパニー リミテッド | 窒化物系電界効果トランジスタ及びその製造方法 |
| JP2015032744A (ja) * | 2013-08-05 | 2015-02-16 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US9048304B2 (en) | 2013-08-05 | 2015-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing semiconductor device |
| US9184258B2 (en) | 2013-09-11 | 2015-11-10 | Kabushiki Kaisha Toshiba | GaN based semiconductor device and method of manufacturing the same |
| US9466705B2 (en) | 2013-09-11 | 2016-10-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2017174990A (ja) * | 2016-03-24 | 2017-09-28 | 豊田合成株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2018125440A (ja) * | 2017-02-01 | 2018-08-09 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2019044921A1 (ja) * | 2017-08-31 | 2019-03-07 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP2019046908A (ja) * | 2017-08-31 | 2019-03-22 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| US11063145B2 (en) | 2017-08-31 | 2021-07-13 | Denso Corporation | Silicon carbide semiconductor device and method for manufacturing same |
| JP2019047122A (ja) * | 2017-09-01 | 2019-03-22 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 電界効果トランジスタ及び電界効果トランジスタを製造する方法 |
| JP7315311B2 (ja) | 2017-09-01 | 2023-07-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 電界効果トランジスタ及び電界効果トランジスタを製造する方法 |
| WO2020088844A1 (de) * | 2018-10-31 | 2020-05-07 | Robert Bosch Gmbh | Isolierschicht-feldeffekttransistor |
| CN111276533A (zh) * | 2018-12-05 | 2020-06-12 | 北京大学 | 一种选择区域凹槽栅GaN电流孔径垂直结构晶体管结构及实现方法 |
| JP2021145113A (ja) * | 2020-03-13 | 2021-09-24 | 株式会社東芝 | 半導体装置、電源回路、及び、コンピュータ |
| US11296220B2 (en) | 2020-03-13 | 2022-04-05 | Kabushiki Kaisha Toshiba | Semiconductor device, power supply circuit, and computer |
| JP7354029B2 (ja) | 2020-03-13 | 2023-10-02 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5252813B2 (ja) | 2013-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5252813B2 (ja) | 半導体装置の製造方法 | |
| US10109736B2 (en) | Superlattice buffer structure for gallium nitride transistors | |
| JP5665171B2 (ja) | Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法 | |
| JP5841417B2 (ja) | 窒化物半導体ダイオード | |
| JP2007005764A (ja) | 半導体装置とその製造方法 | |
| JP6152124B2 (ja) | 半導体装置の製造方法 | |
| JP2009016655A (ja) | 電界効果半導体装置及びその製造方法 | |
| JP2013235873A (ja) | 半導体装置およびその製造方法 | |
| JP2006032749A (ja) | 半導体装置とその製造方法 | |
| JP4517077B2 (ja) | 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ | |
| JP2013030725A (ja) | 半導体装置 | |
| JP5122165B2 (ja) | 半導体装置とその製造方法 | |
| US10115589B2 (en) | Epitaxial substrate for electronic devices, electronic device, method for producing the epitaxial substrate for electronic devices, and method for producing the electronic device | |
| KR20140133360A (ko) | 노멀리 오프 타입 트랜지스터 및 그 제조방법 | |
| JP5134265B2 (ja) | 半導体装置とその製造方法 | |
| JP4888537B2 (ja) | Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス | |
| JP5415668B2 (ja) | 半導体素子 | |
| JP2020080362A (ja) | 窒化物半導体装置 | |
| JP2013055224A (ja) | 半導体装置およびその製造方法 | |
| JP2007123824A (ja) | Ｉｉｉ族窒化物系化合物半導体を用いた電子装置 | |
| JP2007115861A (ja) | へテロ接合トランジスタ | |
| JP6771669B2 (ja) | 半導体装置の製造方法 | |
| JP2009289827A (ja) | へテロ接合を有する半導体装置とその製造方法 | |
| JP2012064977A (ja) | Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス | |
| JP6433390B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100303 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130409 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130416 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5252813 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160426 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |