CN103201844A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法，其在开口部具有通道的纵向半导体装置中，可提高高频特性。其特征在于，具有n型GaN类漂移层（4）、p型GaN类势垒层（6）、n型GaN类接触层（7），开口部（28）从表层到n型GaN类漂移层内，其结构具有包含覆盖该开口部配置的电子移动层（22）和电子供给层（26）的再生长层（27）、源极（S）、漏极（D）和位于在生长成上栅极（G），可视为以源极为一方电极，以漏极为另一方的电极而构成电容，具有降低该电容的容量的容量降低结构。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种用于大功率开关的半导体装置及其制造方法，特别是涉及使用氮化物半导体中的GaN类半导体的半导体装置及其制造方法。
背景技术
对于用于大电流的开关元件，要求高逆向耐压和低导通电阻。使用III族氮化物半导体的场效应管（FET：Field Effect Transistor），由于带隙大，具有高耐压、高温动作等优点。尤其是使用GaN类半导体的纵向晶体管，作为大功率的控制用晶体管受到注目。例如，在专利文献1中提出了在GaN类半导体设置开口部，通过在其开口部的壁面设置包括二维电子气（2DEG：2 Dimensional Electron Gas）通道的再生长层，提高迁移率（mobility）并降低导通电阻的纵向GaN类FET。在该纵向GaN类FET中，为改善耐压性能·夹止（pinch off）特性，提出配置p型GaN势垒层等的结构。
现有技术文献
专利文献
专利文献1：日本发明专利公开第2006-286942号公报
发明内容
利用上述纵向GaN类FET，可以得到低导通电阻和优良的耐压性能。
但是，对于作为高电流的开关元件使用的纵向半导体装置，需要低导通电阻和高耐压性能，并需要具有良好的高频特性。
为得到低导通电阻，将流入来自位于上述开口部的通道的电子的漏极，和位于外延（epitaxial）表层而与该漏极对置的源极做成大面积。尤其是源极，为得到与外延表层之间的低接触电阻，而形成大面积。其结果是，源极与漏极构成平行平板电容器，起到源·漏极之间的寄生电容的作用。该寄生电容减小功率增益等频率界限，使高频特性劣化。
本发明的目的在于提供一种半导体装置及其制造方法，能够使设置有开口部，在该开口部具有通道的纵向半导体装置提高高频特性。
本发明的半导体装置是包含设有开口部的GaN类层叠体的纵向半导体装置，其特征在于，GaN类层叠体，朝向表层侧依次具有n型GaN类漂移层、p型GaN类势垒层、n型GaN类接触层，开口部从表层开始达到n型GaN类漂移层内，具有：再生长层，其位于覆盖该开口部的位置，包含电子移动层和电子供给层；源极，其位于所述开口部周围，以与n型GaN类接触层、再生长层和p型GaN类势垒层相接；漏极，其与源极夹持GaN类层叠体，位于与开口部中心重合的位置；和栅极，其位于再生长层上，对于以源极为一个电极，以漏极为另一个电极，且之间配置有电介质材料的电容，具有容量降低结构，作为使该电容的容量降低的结构。
对于在厚度方向上流过大电流的纵向半导体装置，为了确保低导通电阻，难以限制源极等的面积。其结果是，在现有的半导体装置中，源极和漏极对置，其间充填GaN类层叠体而形成一定电容量的电容。这是寄生电容，使高频特性劣化。
由于在本发明的结构中具有降低电容的结构，可降低寄生电容。其结果是，可增大电流增益或电功率增益的频率界限。
将上述一定电容量的电容近似成平行平板电容器，令填充在电极间的材料的介电常数为ε，电极的面积为S，电极间的距离为d，则可估算电容量C=（ε·S）/d。对于该电容量C，上述降低电容的结构为（K1）降低介电常数ε的结构，或者为（K2）从平面看减少重复部分的电极的面积S的结构。
在所述容量降低结构中，GaN类层叠体形成于导电性GaN类基板上，漏极位于该导电性GaN类基板，俯视观看，源极与所述导电性GaN类基板重叠，n型GaN类漂移层被限定于包含开口部底部的区域，在该被限定的n型GaN类漂移层的周围，充填有介电常数低于该n型GaN类漂移层的低介电常数材料。
因此，可减低寄生电容，提高高频特性。介电常数ε为表示相对于真空的相对介电常数εr和真空介电常数ε0的积εr·ε0，比较材料间的介电常数时，用相对介电常数进行说明即可。在以后的说明中，如无特殊说明，所谓介电常数是指相对介电常数。
所述低介电常数材料为，空气、绝缘膜、无掺杂GaN类半导体和具有比所述n型GaN类漂移层更大的带隙的GaN类宽带隙半导体中的至少一种。
因此，通过将相对介电常数约为9.5的GaN类漂移层替换成空气（相对介电常数约为1）、SiO2（相对介电常数3.5～4.0）等，可以降低容量。
作为不同于上述容量降低结构，GaN类层叠体形成于高阻抗（绝缘性）GaN类基板上，俯视观看，漏极以被限定于包含所述开口部底部的区域方式位于所述高阻抗GaN类基板内，且与所述n型GaN类漂移层相接。
根据该结构，一方的源极位于开口部的周围，另一方的漏极限定于包含开口部的底部的区域，位于高电阻GaN类基板内。在该配置中，平行平板电容器的电极从平面看没有重叠部分。因此，容量虽不为零但大幅下降，可以提高高频特性。
设定被限定位于高阻抗GaN类基板内的漏极的位置，使其具有露出到高阻抗GaN类基板背面的部分，或者使其不具有露出到所述高阻抗GaN类基板背面的部分。
形成具有露出于基板背面的部分的漏极时，外部配线可以从高电阻GaN类基板的背面侧导电连接，能够使半导体装置小型化。形成不具有露出于基板背面的部分时，可以从GaN类层叠体的侧方连接外部配线，但需要根据用途看情况而定。
本发明的半导体装置的制造方法，是包含设有开口部的GaN类层叠体的纵向半导体装置的制造方法，其特征在于，包括：在导电性GaN类基板上依次形成包括n型GaN类漂移层、p型GaN类势垒层、n型GaN类接触层的GaN类层叠体的工序；形成从n型GaN类接触层开始到达n型GaN类漂移层内的开口部的工序；覆盖开口部而形成包含电子移动层和电子供给层的再生长层的工序；和在开口部的周围，形成与n型GaN类接触层、再生长层和p型GaN类势垒层相接的源极的工序，在GaN类层叠体的n型GaN类漂移层的形成工序中，形成该n型GaN类漂移层，且将其限定于包含开口部底部的区域，在该n型GaN类漂移层的周围，形成介电常数低于该n型GaN类漂移层的介电常数的材料。
根据该方法，可使用现有的制造装置简单地制造寄生电容低的半导体装置。
在n型GaN类漂移层的形成工序中，形成绝缘层，然后，在包含开口部底部的区域的绝缘层设置开口部，使n型GaN类漂移层在该绝缘层的开口部内选择性生长。
根据该方法，可以使用现有的方法简单地制造寄生电容低的半导体装置。即，在电子流过的开口部的下方区域形成n型GaN类漂移层，并且在其周围以介电常数低的SiO2等绝缘膜形成绝缘层，可以简单地制造寄生电容低的半导体装置。
在上述n型GaN类漂移层的形成工序中，（1）形成i型GaN类半导体层，然后，在包含开口部底部的区域注入n型杂质，或者，（2）形成n型GaN类半导体层，然后，在包含开口部底部的区域的周围区域注入p型杂质，以抵消n型GaN类半导体层中的n型杂质。
利用该方法可以简单地得到寄生电容小的半导体装置。
在上述n型GaN类漂移层的形成工序中，（1）形成n型GaN类半导体层，然后，遮挡包含开口部底部的区域，形成以其他区域为开口部的抗蚀剂图案，通过蚀刻除去该抗蚀剂图案开口部的n型GaN类半导体层，然后，在该由蚀刻除去的区域，形成带隙大于n型GaN类漂移层的GaN类半导体层或i型GaN类半导体层，或者（2）形成带隙大于n型GaN类漂移层的GaN类半导体层或i型GaN类半导体层，然后遮挡除了包含开口部底部的区域以外的其他区域，而形成以包含开口部底部的区域为开口部的抗蚀剂图案，通过蚀刻除去抗蚀剂图案开口部处的大带隙的GaN类半导体层或i型GaN类半导体层，然后，在该由蚀刻进行除去后的区域形成n型GaN类漂移层。
根据上述方法，可以相对简单地得到寄生电容小的半导体装置。
在上述n型GaN类漂移层的形成工序中，形成绝缘层，然后，在包含开口部底部的区域设置绝缘层的开口部，使n型GaN类漂移层在该绝缘层的开口部内选择性成长，而形成再生长层，然后，在该再生长层上形成绝缘性保护膜后，从导电性GaN基板的背面，或从绝缘性保护膜开始，形成使绝缘层露出的沟槽，通过从该沟槽进行湿蚀刻而除去绝缘层，充填空气。
根据上述方法，可以简单地制造在n型GaN类漂移层的周围配置相对介电常数小（约1）的空气层的半导体装置。
本发明的另一半导体装置的制造方法是，包含设有开口部的GaN类层叠体的纵向半导体装置的制造方法，其特征在于，包括：准备限定区域设置有漏极的高阻抗GaN类基板的工序；在所述高阻抗GaN类基板上，依次形成包括n型GaN类漂移层、p型GaN类势垒层、n型GaN类接触层的GaN类层叠体的工序；形成从所述n型GaN类接触层开始到达所述n型GaN类漂移层内的开口部的工序；覆盖所述开口部而形成包括电子移动层和电子供给层的再生长层的工序；和在所述开口部的周围，形成与所述n型GaN类接触层、所述再生长层和所述p型GaN类势垒层相接的源极的工序，俯视观看，所述漏极的区域被限定于包含所述开口部底部的范围。
根据该方法，可以比较容易地制造作为导电性部分的源极和漏极，在俯视观看时不重叠或重叠部分非常小的半导体装置。
根据本发明，对设置有开口部，并在该开口部具有通道的纵向半导体装置，可以通过减小寄生电容而提高高频特性。
附图说明
图1是表示本发明实施方式1的纵向GaN类FET（半导体装置）的剖面图（沿图3的I—I线的剖面图）。
图2是表示图1的纵向GaN类FET的变形例的半导体装置的剖面图。
图3是图1的纵向GaN类FET的俯视图。
图4是与图1相同的剖面图，是表示与图3不同的形态的纵向GaN类FET的俯视图。
图5A表示图1的纵向GaN类FET的制造方法，是表示在支撑基体上形成介电常数比n-型GaN漂移层小的绝缘层后形成抗蚀剂图案的状态的图。
图5B表示图1的纵向GaN类FET的制造方法，是表示如图5A所示的状态之后，标记抗蚀剂图案，蚀刻绝缘层，设置开口部的状态的图。
图5C表示图1的纵向GaN类FET的制造方法，是表示如图5B所示的状态之后，在开口部外延生长n-型GaN漂移层的状态的图。
图5D表示图1的纵向GaN类FET的制造方法，是表示如图5C所示的状态之后，除去抗蚀剂图案，并上升后的状态的图。
图6是表示形成p型GaN势垒层和n+型GaN接触层的状态的图。
图7是表示通过蚀刻设置开口部的状态的图。
图8A表示通过RIE设置开口部的阶段，是表示配置抗蚀剂图案的状态的图。
图8B表示通过RIE设置开口部的阶段，是表示如图8A所示的状态之后，通过照射离子挖深开口部，使开口部扩大（后退）的状态的图。
图9是表示在开口部星辰再生长层的状态的图。
图10是表示在再生长层上生长绝缘膜的状态的图。
图11是表示本发明实施方式2的纵向GaN类FET（半导体装置）的剖面图。
图12是表示本发明实施方式3的纵向GaN类FET（半导体装置）的剖面图。
图13是表示本发明实施方式4的纵向GaN类FET（半导体装置）的剖面图。
图14表示如图13所示的半导体装置的变形例，是本发明实施方式4的半导体装置的剖面图。
图15是表示在实施例限定的配置于n-型GaN漂移层周围的氧化硅层的厚度发生变化时，其厚度对功率增益截止频率和电流增益截止频率产生影响的图。
附图标记说明
1  GaN基板
4  n-型GaN漂移层
6  p型GaN势垒层
7  n+型GaN接触层
9  绝缘膜
10 半导体装置（纵向GaN类FET）
11 绝缘性（高电阻）基板
12 栅配线
13 栅极板
14 源极板
15  GaN类层叠体
22  GaN电子移动层
26  AlGaN电子提供层
27 再生长层
28 开口部
28a 开口部的壁面
28b 开口部的底部
30 空气层
31 绝缘层（SiO2）
31h 绝缘层的开口部
32  i型GaN层或带隙比GaN大的GaN类半导体
D  漏极
G  栅极
K  开口部的棱线或角部
M1 抗蚀剂图案
S  源极
具体实施方式
（实施方式1）
图1为表示本发明实施方式1的纵向GaN类FET（半导体装置）10的剖面图。纵向GaN类FET10具有导电性的GaN基板1，和在其上外延生长的n-型GaN类漂移层4、p型GaN类势垒层6、n+型GaN类接触层7。这里，n-型GaN类漂移层4为n型GaN类漂移层，p型GaN势垒层6为p型GaN类势垒层，n+型GaN类接触层7为n型GaN类接触层。俯视观看，n-型GaN类漂移层4大致限定于开口部28的范围，没有扩大到整体。在n-型GaN类漂移层4的外侧充填介电常数ε比n-型GaN类漂移层4小的绝缘层31。即，在与开口部的底部28b中心对准的n-型GaN类漂移层4的外侧，导电性GaN基板1和p型GaN势垒层6之间，配置绝缘层31。只要介电常数比n-型GaN类漂移层4低，绝缘层31可为任意物质。
例如，可以为氧化硅SiO2。相对于半导体GaN的相对介电常数为9.5，氧化硅SiO2的相对介电常数（1MHz）为3.8。因此，以源极S和漏极D为两个电极的电容的容量大致减半。其结果是高频特性提高。
上述由绝缘层31限定周边的n-型GaN漂移层4、p型GaN势垒层6、n+型GaN接触层7构成GaN类层叠体15。可以根据GaN基板1的种类，在GaN基板1和n-型GaN漂移层4之间可插入由AlGaN层或GaN层形成的缓冲层。
只要是导电性的，GaN基板1，可以是所谓的一体的厚GaN基板，也可以是具有欧姆接触于支撑基板上的GaN层的基板。而且，也可以是在生长GaN类层叠体时形成于GaN基板等上，并在其后的工序中，除掉GaN基板等的规定厚度部分，在产品的状态下，仅剩余薄GaN层衬底部分的基板。这些GaN基板、具有欧姆接触于支撑基体上的GaN层的基板和在产品中剩余薄的衬底GaN层等，简称为GaN基板。对于绝缘性基板将在第4实施方式中进行说明，但是作为GaN基板的形态，存在导电性或绝缘性的差别，但是，作为其他的基板形态，与上述导电性基板的情形相同。
在上述薄衬底导电性GaN层的情形下，漏极依赖于制造工序和产品的结构，但是可以设置于薄GaN层的表面或背面。在本实施方式中，当GaN基板或支撑基体等留在产品中时，该支撑基体或基板具有导电性。在为导电性的情形下，漏极可以直接设置于其支撑基体、基板的背面（下面）或表面（上面）。
另外，p型GaN类势垒层在本实施方式中为p型GaN势垒层6，但是也可以使用p型AlGaN层。对于构成层叠体15的其他层，可以根据情况，使如上述GaN层为其他的GaN类半导体层。
在GaN类层叠体15中，设置有开口部，其从n+型GaN接触层7贯通至p型GaN势垒层6，并达到n-型GaN漂移层4内。由壁面（侧面）28a和底部28b形成开口部28。形成有外延生长的再生长层27，以覆盖开口部28的壁面28a和底部28b与GaN类层叠体15的表层（n+型GaN接触层7）。再生长层27包括i（intrinsic：本征）型GaN电子移动层22和AlGaN电子供给层26。
可在i型GaN电子移动层22和AlGaN电子供给层26之间插入AlN等中间层。在GaN类层叠体15上，源极S与再生长层27、n+型接触层7、和p型GaN势垒层6电连接。在图1中，源极S向下方延伸，在其侧面与再生长层27的端面和n+型接触层7接触，在其前端部与p型GaN势垒层6接触，形成电连接。漏极D位于导电性GaN基板1的背面。
为提高断开（OFF）时的耐压性能和夹止特性，需要p型GaN势垒层6。尤其是，通过与源极S的电连接，p型GaN势垒层6可以稳定地提高上述OFF时的耐压性能和夹止特性。p型GaN势垒层6与源极S电连接的另一个优点是，可以吸收在反向偏压时由p型GaN势垒层6和n-型漂移层4的pn接合形成的耗尽层所产生的空穴。由此，可防止因空穴残留导致的耐压下降，可长期稳定地保持良好的耐压性能。
绝缘膜9覆盖再生长层27，并配置于栅极G之下。为抑制对栅极施加正电压时的栅极泄漏电流而配置该绝缘膜9，大电流动作容易。另外，由于能够使阈值电压进一步向正方向漂移，因此容易实现常关闭（normally-OFF）。但是，该绝缘膜9不是必须的，也可以没有。
接通（ON）状态时，在再生长层27中，在i型GaN电子移动层22内的AlGaN电子供给层26侧的界面产生二维电子气（2DEG：2Dimensional Electron Gas）。利用因点阵常数不同而引起的自发极化·压电极化等，在i型GaN电子移动层22内的AlGaN层侧的界面产生二维电子气。电子的路径为，从源极S经该二维电子气，从n-型GaN漂移层4到达漏极D。由于再生长层27的i型GaN电子移动层22和AlGaN电子供给层26在相同的生长槽内连续生长，因此将界面的杂质能级密度抑制得很低。因此，设置开口部28，采用大电流在厚度方向上流过的形态，同时可以以低导通电阻流过大电流（单位面积）。
如上所述，在现有的纵向半导体装置中，在源极S、和漏极D或导电性GaN基板1之间形成寄生电容，高频特性不好。例如根据不再能得到功率增益Gu的临界频率（功率增益截止频率）fmaz和/或不再能得到电流增益|h21|2的临界频率（电流增益截止频率）fT判断高频特性。上述功率增益截止频率fmaz·电流增益频率fT越高高频特性越好。
通过配置n-型GaN漂移层4，使其与开口部28中心对准，并包含底部28b，由此在ON动作时，电子流不会受到绝缘层31的妨碍，而通过该n-型GaN漂移层4，到达导电性GaN基板1、漏极D。并且，在n-型GaN漂移层4的外侧的导电性GaN基板1和p型GaN势垒层6之间，配置比n-型GaN漂移层4介电常数低的绝缘层31。因此，寄生电容变小，可以提高高频特性。
可以使n-型GaN漂移层4的n型杂质浓度为，例如1×1015（1E15）cm-3以上1×1017（1E17）cm-3以下，厚度为，例如1.0μm以上10.0μm以下。
可以使p型GaN势垒层6的p型杂质浓度为1×1017（1E17）cm-3～1×1019（1E19）cm-3程度。p型杂质使用在Mg等的GaN类半导体中形成受主的杂质。另外，利用n-型漂移层的厚度等来改变p型GaN势垒层6的厚度。因此，厚度的范围不能统一规定。但是对于典型厚度，从多种规格中所使用的厚度这一点来看，可以为0.3μm～1μm左右。如果更薄，则不能得到足够的耐压性能·夹止特性，因而可以将其作为厚度的下限。由于该p型GaN势垒层6具有该0.3μm～1μm左右的厚度，因此在含有高浓度的Mg浓度时，会向p型GaN势垒层6的端面直线移动，对通道带来不良影响（导通电阻的增大）。另外，使得通道OFF时与n-型GaN漂移层的pn结合中的逆方向特性劣化。
可以使n+型GaN接触层7的n型杂质浓度为5×1017（5E17）cm-3～5×1019（5E19）cm-3左右。另外，可以使厚度为0.1μm～0.6μm左右，长度为0.5μm以上5μm以下。
如图2所示，绝缘层31的厚度没有必要与n-型GaN漂移层4的整体厚度相一致，可为n-型GaN漂移层4的任意比例的厚度。只要用低介电常数的电介质（绝缘层31）替代，即使改变电极间的电介质的厚度比率，容量也会下降。制造上，如图2所示，可以在开口部28的底部28b的一侧，大范围配置n-型GaN漂移层4。即，绝缘层31可配置于基板1一侧。但是，绝缘层31也可配置于与p型GaN势垒层6相接的一侧。
图3是图1所示的纵向GaN类半导体装置10的俯视图，图1是沿本图中I-I线的剖面图。根据图3，开口部28为六角形，避开栅极配线12，并以源极S几乎覆盖其周围，通过形成为最密填充（蜂窝结构）而加长单位面积的栅极周长。利用上述形状的面可以降低导通电阻。另外，从俯视图所示的源极S的大面积可知，以上反复说明的以源极S和漏极D或导电性GaN基板为两极的寄生电容的重要性。
电流从源极S直接、或经过n+型GaN接触层7，进入再生长层27内的通道（电子移动层22），经过GaN漂移层4流向漏极D。源极配线设置于未图示的层间绝缘膜上，以使其不与包括源极S及其配线、和栅极G、栅极配线12及栅极板（gate pad）13的栅极结构体相互干涉。在层间绝缘膜设置通孔，包含充填在该通孔中的导电部的源极S，与层间绝缘膜上的源极导电层（未图示）导电连接。根据上述结构，包含源极S的源极结构体适用于大功率的元件，具有低电阻和高移动度。
图4是表示本发明的纵向GaN类FET的开口部配置和电机结构的俯视图，本发明具有与图1相同的剖面结构，而平面结构与图3所示不同。具有该图4所示的电极结构等的纵向GaN类FET也是本发明的实施方式。通过使开口部28形成细长的矩形，并使该细长矩形的开口部28配置得很密，也可增大上述单位面积的开口部周长，其结果是，可提高电流密度。此时，栅极G和源极S，与长度方向平行的栅极板13和源极板（souse pad）14垂直，并向对方一侧伸出，呈以梳齿形相互插入的形状。作为高频用的纵向GaN类FET，通常如图4所示，为使栅极G和源极S配置成梳齿形的方式。
以下说明本实施方式的半导体装置10的制造方法。如图5A所示，在导电性GaN基板1上，形成介电常数比n-型GaN漂移层4小的绝缘层31a。然后设置抗蚀剂图案M1，然后通过湿式蚀刻，在要形成n-型GaN漂移层4的范围内设置绝缘层开口部31h（图5B）。该绝缘层的开口部31h的大小可为包含开口部28的底部28b的范围。然后，使用抗蚀剂图案M1，如图5C所示，在导电性GaN基板上、绝缘层的开口部31h中，生长n-型GaN漂移层4。在抗蚀剂图案M1上得到同时堆积形成的n-型GaN堆积层4f。此n-型GaN堆积层4f，会在除去抗蚀剂图案M1时被揭去（lift-off）。
然后，如图6所示，以n-型GaN漂移层4为中心，保持绝缘层31上也满足外延生长扩展的条件（生长速度等），形成p型GaN势垒层6。接着，生长n+型GaN接触层7，制成层叠体15。如上所述，还可在GaN基板1和n-型GaN漂移层4之间，插入GaN类缓冲层（未图示）。
可使用MOCVD（金属有机化合物气相沉积）法等形成上述层。通过以例如MOCVD法生长，可形成结晶性的良好层叠体15。在形成GaN基板1时，当利用MOCVD法在导电性基板上生长氮化镓膜的情形下，使用三甲基镓作为镓原料。使用高纯度的氨作为氮原料。使用纯化氢作为载料气体。高纯度氨的纯度为99.999%以上，纯化氢的纯度为99.999995%以上。可以是对n型掺杂物（施主）的Si原料使用氢基硅烷，对p型掺杂物（受主）的Mg原料使用环戊二烯镁（Cyclopentadienyl Magnesium）。
使用直径2英寸的导电性氮化镓基板作为导电性基板。在温度1030℃，压力100Torr下，在氨和氢的气氛中，实施基板清洁。然后，升温至1050℃，压力200Torr，在氮原料和氨原料比例V/III比=1500下生长氮化镓层。
然后，如图7所示，利用RIE（反应性离子蚀刻）形成开口部28。如图8A和图8B所示，在外延层4、6、7的表面形成抗蚀剂图案M2后，通过RIE，蚀刻抗蚀剂图案M2，使其后退并扩开开口而设置开口部28。在该RIE工序中，开口部28的斜面，即，层叠体15的端面受到离子照射而损伤。在损伤部产生悬空键（ダングリンドボンド：dangling bond）、晶格缺陷的高密度区域，来自RIE装置本体或来自未能确定的部分的导电性杂质到达该损伤部而产生富化。产生该损伤部会招致漏极漏电流增大，因此必须修复。可通过使氢和氨为规定水平，在以下说明的生长再生长层27的时候，进行悬空键等修复、除去杂质或钝化。
接着，除去抗蚀剂图案，洗净晶片后，将该晶片导入MOCVD装置，如图9所示，生长再生长层27，其包含由无掺杂GaN形成的电子移动层22、和由无掺杂AlGaN形成的电子供给层26。在形成该无掺杂GaN层22和AlGaN层26时，在（NH3+H2）气氛中进行热洗，然后导入（NH3+H2），并供给有机金属原料。在形成该再生长层27前的热洗或形成时，要修复损伤部，去除导电性杂质，进行钝化。
然后，从MOCVD装置取出上述晶片，如图10所示，生长绝缘膜9。然后，再次使用光刻术和电子束蒸镀法，如图1所示，在外延层表面形成源极S，在GaN类基板1的背面形成漏极D。
（实施方式2）
图11为表示本发明的实施方式2的纵向GaN类FET（半导体装置）10的剖面图。在本实施方式中，n-型GaN漂移层4被限定于包含开口部28的底部28b的范围，该被限定的n-型GaN漂移层4的周围为空气层30。空气的介电常数比真空的介电常数略高，可视为大致相同。因此，相对介电常数约为1，该介电常数比任何物质都小。由于n-型GaN漂移层4的相对介电常数约为10，因此，可利用空气大幅减少寄生电容。
在图2中，不是如图1那样，将n-型GaN漂移层4周围整体厚度，替换为介电常数更低的绝缘体，而是部分替换整体厚度。同样，也可以不是图11所示将n-型GaN漂移层4的周围的整体厚度替换为空气层30，而是使其厚度的一部分为空气层30，剩余的厚度为n-型GaN漂移层4。
本实施方式的半导体装置的制造方法按以下工序进行。首先，到图10所示的状态为止，与实施方式1的半导体装置的制造方法相同。对于图10中所示的中间产品，在导电性GaN基板1，或在绝缘膜9、再生长层27、n+型GaN接触层7、p型GaN势垒层6上设置断续的沟槽，以使n-型GaN漂移层4的周围的绝缘层31露出。因此，形成在该沟槽处带有开口部的抗蚀剂图案，然后，通过干式或湿式蚀刻，形成达到绝缘层31内的沟槽。然后，形成相同的抗蚀剂图案或新的抗蚀剂图案，从上述沟槽注入蚀刻液，通过湿式蚀刻除去绝缘层31。对于绝缘层31，可不除去整体厚度，而使壁面和底部留有微小厚度。另外，在形成堵塞沟槽的金属层时，可以带有角度地遮蔽沟槽的配置或姿态进行。
（实施方式3）
图12为表示本发明实施方式3的纵向GaN类FET（半导体装置）10的剖面图。在本实施方式中，n-型GaN漂移层4限定于包含开口部28的底部28b的范围，该被限定的n-型GaN漂移层4的周围，对n-型GaN漂移层4的整体厚度设置i型GaN层等不含杂质的本征半导体层32。通过降低n型杂质，本征半导体32的介电常数降低。其结果是，可降低寄生电容，提高高频特性。
上述i型GaN等的n型杂质浓度降低的半导体层32可以是带隙比n-型GaN漂移层4大的GaN类半导体32（例如，AlInGaN）。带隙比n-型GaN漂移层4大的GaN类半导体32与杂质浓度低的本征GaN类半导体同样，介电常数比n-型GaN漂移层4小。通过将带隙比n-型GaN漂移层4大的GaN类半导体32配置于周围，可降低寄生电容，提高高频特性。带隙比n-型GaN漂移层4大的GaN类半导体32在n-型的范畴内可含有n型杂质。
上述n型杂质低的i型GaN层32或带隙比n-型GaN漂移层4大的GaN类半导体32可以不是替换n-型GaN漂移层4周围的整体厚度。如上所述，在n-型GaN漂移层4的周围可仅占据部分厚度，而其余厚度则是使n-型GaN漂移层4延伸设置。
（实施方式4）
图13为表示本发明实施方式4的纵向GaN类FET（半导体装置）10的剖面图。纵向GaN类FET10具有绝缘性GaN基板11、和外延生长于其上的n-型GaN漂移层4、p型GaN势垒层6、n+型GaN接触层7。与实施方式1～3的半导体装置不同，在本实施方式中，n-型GaN漂移层4不限定于包含开口部28的底部28b的范围。
在本实施方式中，其特征在于，在高电阻GaN基板或绝缘性基板11内形成漏极D。尤其是，漏极D被限定于与开口部28的底部28b相对的范围，贯通绝缘性GaN基板11。利用该漏极D的配置结构，俯视观看，漏极D及导电性基板等的导电性部分没有与源极S重合的部分。其结果是，不存在所谓平行平板电容器的问题。其结果是，大大降低了寄生电容，提高高频特性。
上述漏极D贯通绝缘性基板11，并露出到绝缘性基板11的背面，因此可以从绝缘性基板11的背面设置配线。其结果是，可形成紧凑的布线结构。
通过使用现有的设备和金属层形成方法，使漏极D限定形成于绝缘性GaN类基板11的规定区域，而可以容易得到上述绝缘性GaN类基板11。
图14为图13的半导体装置的变形例（实施方式4的变形例），为本发明的实施方式之一。在该变形例中，在高电阻GaN基板或绝缘性基板11内形成漏极D，该漏极D被限定于与开口部28的底部28b相对的范围，在这一点上与图13的半导体装置相同。因此，俯视观看，漏极D及导电性基板等的导电性部分不与源极S重合。其结果是，可大大降低寄生电容，提高高频特性。
但是，在本实施例中，漏极D与GaN类层叠体15相接，但不露出到绝缘性GaN基板11的背面。因此，需要从GaN类层叠体15的侧向处理连接到漏极D的配线。
实施例
对于实施方式1的图2所示的半导体装置，改变绝缘层31的厚度，实行S（RF）参数的模拟。半导体装置10的形态如下。
n-型GaN漂移层4：使包含开口部28的底部28b的n-型GaN漂移层的厚度为5μm，对于全部的实验对象，其n型杂质浓度相同，均为1×1016（1E16）cm-3。
配置在n-型GaN漂移层4的周围的绝缘层31为SiO2（相对介电常数为3.8）。该配置仅为n-型GaN漂移层4厚度的下侧（基板侧）部分，上侧（开口部侧）为使n-型GaN漂移层4延伸设置的方式（参照图2）。绝缘层31的厚度在从0（与现有的半导体装置相同）到3.5μm的范围内变化。厚度为3.5μm时，以SiO2替换n-型GaN漂移层4的整体厚度的70%。
通过计算机模拟，求得功率增益（Gu）和电流增益（|h21|2）的频率相关性，并求得功率增益和电流增益为1的截止频率。
图15表示结果。根据图15，电流增益截止频率fT随着绝缘层31增大基本不变，或者可见稍微下降的倾向。但是，功率截止频率fmax在氧化硅的厚度1.5μm处触底，并在厚度更大范围中上升。
尤其是在氧化硅的厚度3.5μm时，出现最高的功率截止频率fmax。
在实施例中仅讨论了氧化硅到占到n-型GaN漂移层4整体厚度的70%的范围。通过进一步提高氧化硅的比例，可进一步扩大功率截止频率fmax，电流增益截止频率fT也表现出与其平衡的值。虽然制造上的控制困难，但是，使图2的绝缘层31厚度更大，例如如图1所示使其为与n-型GaN漂移层4相同的厚度，由此可得到更高功率截止频率fmax。
上述公开的本发明实施方式的结构均为示例，本发明的范围不限定于上述说明的范围。本发明的范围由权利要求的记载确定，并且包含在与权利要求书的记载等同的范围内进行的所有变更。
产业上的利用可能性
根据本发明的半导体装置等，在具有开口部的纵向半导体装置中，通过以介电常数更低的绝缘层、半导体等，形成位于源极和漏极或导电性基板之间的开口部底部的n-型GaN漂移层的周围部分，可降低寄生电容，提高高频特性。另外，作为其他结构，通过在绝缘性基板内设置被限定于与开口部底部相对区域的漏极，也能够减少寄生电容，提高高频特性。

Claims (11)

1.一种包含设有开口部的GaN类层叠体的纵向半导体装置，其特征在于，
所述GaN类层叠体，朝向表层侧依次具有n型GaN类漂移层、p型GaN类势垒层、n型GaN类接触层，所述开口部从表层开始达到所述n型GaN类漂移层内，
具有：
再生长层，其位于覆盖该开口部的位置，包含电子移动层和电子供给层；
源极，其位于所述开口部周围，以与所述n型GaN类接触层、所述再生长层和所述p型GaN类势垒层相接；
漏极，其与所述源极夹持所述GaN类层叠体，位于与所述开口部中心重合的位置；和
栅极，其位于所述再生长层上，
对于以所述源极为一个电极，以所述漏极为另一个电极，且之间配置有电介质材料的电容，具有容量降低结构，作为使该电容的容量降低的结构。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述容量降低结构中，所述GaN类层叠体形成于导电性GaN类基板上，所述漏极位于该导电性GaN类基板，俯视观看，所述源极与所述导电性GaN类基板重叠，所述n型GaN类漂移层被限定于包含所述开口部底部的区域，在该被限定的n型GaN类漂移层的周围，充填有介电常数低于该n型GaN类漂移层的低介电常数材料。
3.根据权利要求2所述的半导体装置，其特征在于，
所述低介电常数材料为，空气、绝缘膜、无掺杂GaN类半导体和具有比所述n型GaN类漂移层更大的带隙的GaN类宽带隙半导体中的至少一种。
4.根据权利要求1所述的半导体装置，其特征在于，
在所述容量降低结构中，所述GaN类层叠体形成于高阻抗GaN类基板上，俯视观看，所述漏极以被限定于包含所述开口部底部的区域方式位于所述高阻抗GaN类基板内，且与所述n型GaN类漂移层相接。
5.根据权利要求4所述的半导体装置，其特征在于，
设定所述漏极的位置，使其具有露出到所述高阻抗GaN类基板背面的部分，或者使其不具有露出到所述高阻抗GaN类基板背面的部分。
6.一种包含设有开口部的GaN类层叠体的纵向半导体装置的制造方法，其特征在于，包括：
在导电性GaN类基板上依次形成包括n型GaN类漂移层、p型GaN类势垒层、n型GaN类接触层的所述GaN类层叠体的工序；
形成从所述n型GaN类接触层开始到达所述n型GaN类漂移层内的所述开口部的工序；
覆盖所述开口部而形成包含电子移动层和电子供给层的再生长层的工序；和
在所述开口部的周围，形成与所述n型GaN类接触层、所述再生长层和所述p型GaN类势垒层相接的源极的工序，
在所述GaN类层叠体的n型GaN类漂移层的形成工序中，形成该n型GaN类漂移层，且将其限定于包含所述开口部底部的区域，在该n型GaN类漂移层的周围，形成介电常数低于该n型GaN类漂移层的介电常数的材料。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，
在所述n型GaN类漂移层的形成工序中，形成绝缘层，然后，在包含所述开口部底部的区域的绝缘层设置开口部，使所述n型GaN类漂移层在该绝缘层的开口部内选择性生长。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，
在所述n型GaN类漂移层的形成工序中，（1）形成i型GaN类半导体层，然后，在包含所述开口部底部的区域注入n型杂质，或者，（2）形成n型GaN类半导体层，然后，在包含所述开口部底部的区域的周围区域注入p型杂质，以抵消所述n型GaN类半导体层中的n型杂质。
9.根据权利要求6所述的半导体装置的制造方法，其特征为，
在所述n型GaN类漂移层的形成工序中，（1）形成n型GaN类半导体层，然后，遮挡包含所述开口部底部的区域，形成以其他区域为开口部的抗蚀剂图案，通过蚀刻除去该抗蚀剂图案开口部的n型GaN类半导体层，然后，在该由蚀刻除去的区域，形成带隙大于所述n型GaN类漂移层的GaN类半导体层或i型GaN类半导体层，或者（2）形成带隙大于所述n型GaN类漂移层的GaN类半导体层或i型GaN类半导体层，然后遮挡除了包含所述开口部底部的区域以外的其他区域，而形成以包含所述开口部底部的区域为开口部的抗蚀剂图案，通过蚀刻除去所述抗蚀剂图案开口部处的所述大带隙的GaN类半导体层或所述i型GaN类半导体层，然后，在该由蚀刻进行除去后的区域形成所述n型GaN类漂移层。
10.根据权利要求6所述的半导体装置的制造方法，其特征在于，
在所述n型GaN类漂移层的形成工序中，形成绝缘层，然后，在包含所述开口部底部的区域设置绝缘层的开口部，使所述n型GaN类漂移层在该绝缘层的开口部内选择性成长，而形成所述再生长层，然后，在该再生长层上形成绝缘性保护膜后，从所述导电性GaN基板的背面，或从所述绝缘性保护膜开始，形成使所述绝缘层露出的沟槽，通过从该沟槽进行湿蚀刻而除去所述绝缘层，充填空气。
11.一种包含设有开口部的GaN类层叠体的纵向半导体装置的制造方法，其特征在于，包括：
准备限定区域设置有漏极的高阻抗GaN类基板的工序；
在所述高阻抗GaN类基板上，依次形成包括n型GaN类漂移层、p型GaN类势垒层、n型GaN类接触层的GaN类层叠体的工序；
形成从所述n型GaN类接触层开始到达所述n型GaN类漂移层内的开口部的工序；
覆盖所述开口部而形成包括电子移动层和电子供给层的再生长层的工序；和
在所述开口部的周围，形成与所述n型GaN类接触层、所述再生长层和所述p型GaN类势垒层相接的源极的工序，
俯视观看，所述漏极的区域被限定于包含所述开口部底部的范围。
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