JP2020080362A - 窒化物半導体装置 - Google Patents

Abstract

【課題】ゲートリーク電流を低減できる窒化物半導体装置を提供する。【解決手段】半導体装置１は、基板２と、基板２上に配置され、窒化物半導体からなる第１窒化物半導体層４と、第１窒化物半導体層４上に形成された第２窒化物半導体層５と、第２窒化物半導体層５上に部分的に形成され、アクセプタ型不純物を含む第３窒化物半導体層６と、第３窒化物半導体層６の側壁の少なくとも一部に接するように形成された第４窒化物半導体層７と、少なくとも第４窒化物半導体層を覆うように形成された誘電体膜８Ｂと、第３窒化物半導体層６上に形成されたゲート電極１１と、第２窒化物半導体層５上に形成されたソース電極１４およびドレイン電極１５とを含む。【選択図】図１

Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置に関する。

III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、Ａｌ_ｘＩｎ_ｙＧａ_１−x−yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。

窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。

ノーマリーオフ型の窒化物半導体ＨＥＭＴを実現するための構造は、例えば、特許文献１において提案されている。

特開２００６−３３９５６１号公報 特許５７８４４４０号公報

特許文献１は、ＡｌＧａＮ電子供給層上にリッジ形状のｐ型ＧａＮゲート層（窒化物半導体ゲート層）を形成し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。なお、特許文献１では、リッジ形状のｐ型ＧａＮゲート層は、ＡｌＧａＮ電子供給層上にｐ型ＧａＮ層を形成した後、ｐ型ＧａＮ層をドライエッチングにより選択的に除去することにより形成されている。

しかし、特許文献１に記載のように、リッジ形状のｐ型ＧａＮゲート層上にゲート電極が形成された構造を有する窒化物半導体装置では、ドライエッチングによって形成されたリッジ側壁を有するため、ゲートリーク電流が大きいという問題がある。
ゲートリーク電流が大きい場合、所望のオン抵抗を得るために必要なゲート電圧が確保できない、またはゲートドライブ回路での消費電力が増加するといった問題に繋がり、パワー回路、および制御回路部での効率低下、発熱増加が懸念される。これは、高周波スイッチングを特長に掲げるＨＥＭＴにとって大きな課題となる。

この問題に対し、例えば、ＧａＮ電子走行層/ＡｌＧａＮ電子供給層/アクセプタ不純物ドープ層上に誘電体を形成し、ゲート部のみ誘電体を開口してからリッジ部を再成長で形成する手法が提案されている。しかしこの手法では、誘電体部分開口時にゲート部にドライエッチングプロセスが入るため、結晶品質の低下に伴うゲートリーク電流増加が懸念される。

この発明の目的は、ゲートリーク電流を低減できる窒化物半導体装置を提供することにある。

本発明の一実施形態に係る窒化物半導体装置は、基板と、前記基板上に配置された第１窒化物半導体層と、前記第１窒化物半導体層上に形成された第２窒化物半導体層と、前記第２窒化物半導体層上に部分的に形成され、アクセプタ型不純物を含む第３窒化物半導体層と、前記第３窒化物半導体層の側壁の少なくとも一部に接するように形成された第４窒化物半導体層と、少なくとも前記第４窒化物半導体層を覆うように形成された誘電体膜と、前記第３窒化物半導体層上に形成されたゲート電極と、前記第２窒化物半導体層上に形成されたソース電極およびドレイン電極とを含む。

この構成では、アクセプタ型不純物を含む第３窒化物半導体層の側壁の少なくとも一部に接するように形成された第４窒化物半導体層を備えているので、ゲートリーク電流を低減できる。
本発明の一実施形態では、前記第４窒化物半導体層の膜厚が１０ｎｍ以下である。
本発明の一実施形態では、前記第３窒化物半導体層と前記ゲート電極の間に、絶縁膜が介在している。

本発明の一実施形態では、前記第１窒化物半導体層がＧａＮ層からなる。
本発明の一実施形態では、前記第２窒化物半導体層がＡｌＧａＮ層からなる。
本発明の一実施形態では、前記第３窒化物半導体層がＰ型ＧａＮ層からなる。
本発明の一実施形態では、前記アクセプタ型不純物がマグネシウムまたは亜鉛である。
本発明の一実施形態では、前記第４窒化物半導体層がＧａＮ層からなる。

本発明の一実施形態では、前記第１窒化物半導体層と前記第２窒化物半導体層との間にＡｌＮ層からなるスペーサ層が介在している。
本発明の一実施形態では、前記絶縁膜がＳｉＯ_２、Ａｌ_２Ｏ_３、Ｈｆ_２Ｏ_３若しくはＳｉＮの単膜、又はそれらの複合膜からなる。
本発明の一実施形態に係る窒化物半導体装置の製造方法は、基板上に、第１窒化物半導体層と、前記第１窒化物半導体層よりもバンドギャップの大きい第２窒化物半導体層と、アクセプタ型不純物が導入された第３窒化物半導体層材料膜とが、この順で形成された窒化物半導体構造体を用意する工程と、前記第３窒化物半導体層材料膜上に第１誘電体膜を形成する工程と、前記第１誘電体膜を部分的に除去して、前記第３窒化物半導体層材料膜を部分的に露出させる工程と、前記窒化物半導体構造体をアニールすることによって、前記第３窒化物半導体層材料膜の露出面を蒸発させて、前記第３窒化物半導体層材料膜からなるリッジ形状の第３窒化物半導体層を形成するアニール工程とを含む。

この構成では、第３窒化物半導体層材料膜の露出面をアニールによって蒸発させて、第３窒化物半導体層材料膜からなるリッジ形状の第３窒化物半導体層を形成しているので、ゲートリーク電流を低減できる。
本発明の一実施形態では、前記アニール工程では、前記窒化物半導体構造体がアンモニアガス雰囲気中でアニールされる。

本発明の一実施形態では、前記アニール工程では、前記第２窒化物半導体層が露出するように、前記第３層材料膜の露出面が除去される。
本発明の一実施形態では、前記アニール工程の後に、前記窒化物半導体構造体上に第２誘電体膜を形成する誘電体膜形成工程と、前記第１および第２誘電体膜からなる誘電体膜における前記第３窒化物半導体層の表面に対向する領域の一部に第１開口部を形成する開口工程と、前記第１開口部を覆うように、前記第３窒化物半導体層上にゲート電極を形成するゲート電極形成工程と、前記第１および第２誘電体膜からなる誘電体膜における前記第２窒化物半導体層の表面に対向する領域以外の領域に、第２開口部および第３開口部を形成する工程と、前記第２開口部を覆うようにソース電極を形成するとともに、前記第３開口部を覆うようにドレイン電極を形成する工程とをさらに含む。

本発明の一実施形態では、前記アニール工程が窒化物半導体の結晶成長炉によって行われ、前記誘電体膜形成工程が、前記結晶成長炉から前記窒化物半導体構造体を取り出すことなく、前記アニール工程に連続して行われる。
本発明の一実施形態では、前記アニール工程と前記誘電体膜形成工程の間に、少なくとも前記第３窒化物半導体層の側壁の一部を覆うように、窒化物半導体からなる第４窒化物半導体層を形成する工程を有する。

本発明の一実施形態では、前記開口工程と前記ゲート電極形成工程の間に、少なくとも前記第１開口部の底部に露出している前記第３窒化物半導体層の表面を覆うように、絶縁膜を形成する工程を有する。
本発明の一実施形態では、前記第１窒化物半導体層がＧａＮ層からなる。
本発明の一実施形態では、前記第２窒化物半導体層がＡｌＧａＮ層からなる。

本発明の一実施形態では、前記第３窒化物半導体層がＰ型ＧａＮ層からなる。
本発明の一実施形態では、前記アクセプタ型不純物がマグネシウムまたは亜鉛である。
本発明の一実施形態では、前記第２誘電体膜がＳｉＮ層からなる。
本発明の一実施形態では、前記第４窒化物半導体層がＧａＮ層からなる。
本発明の一実施形態では、前記絶縁膜がＳｉＯ_２、Ａｌ_２Ｏ_３、Ｈｆ_２Ｏ_３若しくはＳｉＮの単膜、又はそれらの複合膜からなる。

本発明の一実施形態では、前記アニール工程におけるアニール温度が９００℃以上１０００℃以下である。

図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための断面図である。 図２Ａは、図１の半導体装置の製造工程の一例を示す断面図である。 図２Ｂは、図２Ａの次の工程を示す断面図である。 図２Ｃは、図２Ｂの次の工程を示す断面図である。 図２Ｄは、図２Ｃの次の工程を示す断面図である。 図２Ｅは、図２Ｄの次の工程を示す断面図である。 図２Ｆは、図２Ｅの次の工程を示す断面図である。 図２Ｇは、図２Ｆの次の工程を示す断面図である。 図２Ｈは、図２Ｇの次の工程を示す断面図である。 図３は、適切なアニール温度範囲を調べるための実験に用いられるサンプルの構成を模式的に示す断面図である。 図４Ａは、実験１によって得られた結果物の断面図を示す顕微鏡写真である。 図４Ｂは、図４ＡのＡ部の拡大顕微鏡写真である。 図４Ｃは、実験２によって得られた結果物の断面図を示す顕微鏡写真である。 図４Ｄは、実験３によって得られた結果物の断面図を示す顕微鏡写真である。 図４Ｅは、実験４によって得られた結果物の断面図を示す顕微鏡写真である。 図５は、この発明の第２実施形態に係る半導体装置の構成を説明するための断面図である。 図６は、この発明の第３実施形態に係る半導体装置の構成を説明するための断面図である。 図７Ａは、図６の半導体装置の製造工程の一例を示す断面図である。 図７Ｂは、図７Ａの次の工程を示す断面図である。 図７Ｃは、図７Ｂの次の工程を示す断面図である。 図７Ｄは、図７Ｃの次の工程を示す断面図である。 図８は、この発明の第４実施形態に係る半導体装置の構成を説明するための断面図である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための断面図である。
窒化物半導体装置１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５とを含む。

さらに、この窒化物半導体装置１は、第２窒化物半導体層５上に部分的に形成された第３窒化物半導体層６と、第２窒化物半導体層５の表面および第３窒化物半導体層６の側壁を覆うように形成された第４窒化物半導体層７とを含む。
さらに、この窒化物半導体装置１は、第４窒化物半導体層７の表面および第３窒化物半導体層６の上面の両側部を覆うように形成されたパッシベーション膜８と、パッシベーション膜８に形成されたゲート開口部１０を介して第３窒化物半導体層６の表面にショットキー接合するゲート電極１１とを含む。以下において、ゲート電極１１のうち、第３窒化物半導体層６の表面に接合されている部分を、主電極部１１ａということにする。

さらに、この窒化物半導体装置１は、第４窒化物半導体層７とパッシベーション膜８との積層膜に形成されたソースコンタクトホール１２およびドレインコンタクトホール１３を貫通して第２窒化物半導体層５にオーミック接触しているソース電極１４およびドレイン電極１５とを含む。ソース電極１４およびドレイン電極１５は、ゲート電極１１を挟む配置で、互いに間隔を開けて配置されている。

基板２は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１〜０．５Ωｍｍ（より具体的には０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板２は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板２は、ソース電極１４に電気的に接続されている。

バッファ層３は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板２とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ〜５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ〜２μｍ程度である。バッファ層３は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。

第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、ノンドープのＧａＮ層からなり、その厚さは０．５μｍ〜２μｍ程度である。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、ノンドープのＡｌ_ｘ１Ｇａ_１−ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ〜１５ｎｍ程度である。

このように第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（例えば界面から数Å程度の距離）には、二次元電子ガス（２ＤＥＧ）１６が広がっている。

第３窒化物半導体層６は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは４０ｎｍ〜１００ｎｍ程度である。アクセプタ型不純物の濃度は、１×１０^１９ｃｍ^−３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。第３窒化物半導体層６は、リッジ形状を有している。この実施形態では、第３窒化物半導体層６は、横断面が略台形のリッジ形状を有している。

第３窒化物半導体層６は、主電極部１１ａの直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面に生じる二次元電子ガス１６を相殺するために設けられている。第３窒化物半導体層６の表面（上面）はＧａＮ結晶のｃ面であり、第３窒化物半導体層６の側面はＧａＮ結晶の略（１０−１２）面である。

第４窒化物半導体層７は、ノンドープのＧａＮ層からからなっており、その厚さは５ｎｍ〜１０ｎｍ程度である。第４窒化物半導体層７は、ゲートリーク電流を低減するために設けられている。すなわち、リッジ形状の第３窒化物半導体層６の側壁に第４窒化物半導体層７が結晶成長されることによって、露出された表面（第４窒化物半導体層７の表面）の状態（表面準位）が改善し、ゲートリーク電流が低減する。

第４窒化物半導体層７の厚さは、１０ｎｍ以下であることが好ましい。この理由は、第４窒化物半導体層７が１０ｎｍ以下であると、第３窒化物半導体層６によって第４窒化物半導体層７が空乏化されるため、第４窒化物半導体層７がリーク経路とならないからである。
パッシベーション膜８は、第１誘電体膜８Ａと第２誘電体膜８Ｂとからなる。第１誘電体膜８Ａは、第３窒化物半導体層６の上面の両側部を覆っている。第２誘電体膜８Ｂは、第４窒化物半導体層７の表面と、第１誘電体膜８Ａの上面および外方側面とを覆っている。

第１誘電体膜８Ａおよび第２誘電体膜８Ｂは、ＳｉＮからなる。第１誘電体膜８Ａの厚さは５０ｎｍ〜２００ｎｍ程度である。第２誘電体膜８Ｂの厚さは５０ｎｍ〜２００ｎｍ程度である。なお、この実施形態では、第２誘電体膜８Ｂは、第４窒化物半導体層７とin-situ (その場）で成膜されるin-situ ＳｉＮからなる。
ゲート開口部１０は、パッシベーション膜８を貫通して第３窒化物半導体層６の表面に達している。したがって、ゲート開口部１０の底部には、第３窒化物半導体層６が露出している。

ゲート電極１１は、ゲート開口部１０の底面である第３窒化物半導体層６の表面と、ゲート開口部１０の側面と、パッシベーション膜８表面におけるゲート開口部１０の近傍部分とに接するように形成されている。ゲート電極１１は、ソースコンタクトホール１２寄りに偏って配置されている。
ゲート電極１１は、前述したように、第３窒化物半導体層６の表面に接する主電極部１１ａを有している。また、ゲート電極１１は、ドレイン電極１５側に延びる第１ゲートフィールドプレート１１ｂとソース電極１４側に延びる第２ゲートフィールドプレート１１ｃとを有している。ゲートフィールドプレート１１ｂ，１１ｃは、主電極部１１ａの端部への電界集中を緩和するために設けられている。ゲート電極１１は、この実施形態では、ＴｉＮ層から構成されており、その厚さは１００ｎｍ〜２００ｎｍ程度である。

ソースコンタクトホール１２およびドレインコンタクトホール１３は、パッシベーション膜８および第４窒化物半導体層７を貫通して第２窒化物半導体層５の表面に達している。したがって、ソースコンタクトホール１２およびドレインコンタクトホール１３の底部には、第２窒化物半導体層５が露出している。
ソース電極１４は、ソースコンタクトホール１２に埋め込まれている。ソース電極１４は、ソースコンタクトホール１２の周縁でパッシベーション膜８上に形成されたオーバーラップ部１４ａを有している。ドレイン電極１５は、ドレインコンタクトホール１３に埋め込まれている。ドレイン電極１５は、ドレインコンタクトホール１３の周縁でパッシベーション膜８上に形成されたオーバーラップ部１５ａを有している。

ソース電極１４およびドレイン電極１５は、この実施形態では、第２窒化物半導体層５に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ〜２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ〜３００ｎｍ程度のＡｌ層である。第３金属層は、例えば、厚さが１０ｎｍ〜２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ〜５０ｎｍ程度のＴｉＮ層である。

この窒化物半導体装置１では、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１６が形成され、この二次元電子ガス１６をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極１１は、ｐ型ＧａＮ層からなる第３窒化物半導体層６を挟んで第２窒化物半導体層５に対向している。

主電極部１１ａの下方においては、ｐ型ＧａＮ層からなる第３窒化物半導体層６に含まれるイオン化アクセプタによって、第１窒化物半導体層４および第２窒化物半導体層５のエネルギーレベルが引き上げられるため、ヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、主電極部１１ａの直下では、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１６が形成されない。

よって、ゲート電極１１にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１６によるチャネルは主電極部１１ａの直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極１１に適切なオン電圧（例えば３Ｖ）を印加すると、主電極部１１ａの直下の第１窒化物半導体層４内にチャネルが誘起され、主電極部１１ａの両側の二次元電子ガス１６が接続される。これにより、ソース−ドレイン間が導通する。

使用に際しては、例えば、ソース電極１４とドレイン電極１５との間に、ドレイン電極１５側が正となる所定の電圧（例えば１０Ｖ〜５００Ｖ）が印加される。その状態で、ゲート電極１１に対して、ソース電極１４を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
図２Ａ〜図２Ｈは、前述の半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。

まず、図２Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２上に、バッファ層３、第１窒化物半導体層（電子走行層）４および第２窒化物半導体層（電子供給層）５がエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層５上に、第３窒化物半導体層６の材料膜である第３層材料膜３１が形成される。これにより、基板２上に、バッファ層３、第１窒化物半導体層４、第２窒化物半導体層５および第３層材料膜３１が形成された窒化物半導体構造体が得られる。さらに、第３層材料膜３１上に、第１誘電体膜８Ａの材料膜である第１ＳｉＮ膜３２が形成される。

次に、図２Ｂに示すように、第１ＳｉＮ膜３２がパターニングされる。これにより、第１ＳｉＮ膜３２のうち、第３層材料膜３１表面における第３窒化物半導体層６の作成予定領域を覆う部分のみが残る。したがって、第３層材料膜３１表面のうち、第３窒化物半導体層６の作成予定領域以外の領域が露出する。
次に、アンモニアガス雰囲気中で、窒化物半導体構造体をアニールする（アニール工程）。これにより、図２Ｃに示すように、第３層材料膜３１における第１ＳｉＮ膜３２によって覆われていない部分が蒸発し、横断面が略台形状の第３窒化物半導体層６が形成される。つまり、リッジ形状の第３窒化物半導体層６が形成される。アニール工程におけるアニール温度は、９００℃以上１０００℃以下であることが好ましい。この理由については、後述する。

次に、図２Ｄに示すように、第２窒化物半導体層５上および第３窒化物半導体層６の側壁上に、第４窒化物半導体層７がエピタキシャル成長される。さらに、第４窒化物半導体層７および第１ＳｉＮ膜３２を覆うように、第２誘電体膜８Ｂの材料膜である第２ＳｉＮ膜３３が形成される。本実施形態のように、第２誘電体膜８ＢがＳｉＮからなる場合には、第４窒化物半導体層７の成膜に引き続いて、同じＭＯＣＶＤ装置（結晶成長炉）によって、第２ＳｉＮ膜３３を成膜することができる。この場合には、第２ＳｉＮ膜３３は、in-situ（その場）で成膜されるin-situ ＳｉＮとなる。

次に、図２Ｅに示すように、第１ＳｉＮ膜３２および第２ＳｉＮ膜３３からなる誘電体膜に、第３窒化物半導体層６に達するゲート開口部１０が形成される。これにより、第１ＳｉＮ膜３２からなる第１誘電体膜８Ａと、第２ＳｉＮ膜３３からなる第２誘電体膜８Ｂが得られる。また、第１誘電体膜８Ａと第２誘電体膜８Ｂとからなるパッシベーション膜８が得られる。

次に、露出した表面全域を覆うようにゲート電極膜が形成される。そして、ゲート電極膜がエッチングによってパターニングされることにより、図２Ｆに示すように、ゲート電極１１が形成される。
次に、図２Ｇに示すように、第４窒化物半導体層７とパッシベーション膜８との積層膜に、第２窒化物半導体層５に達するソースコンタクトホール１２およびドレインコンタクトホール１３が形成される。

次に、図２Ｈに示すように、ソースコンタクトホール１２を覆うようにソース電極１４が形成されるとともに、ドレインコンタクトホール１３を覆うようにドレイン電極１５が形成される。これにより、第２窒化物半導体層５にオーミック接触するソース電極１４およびドレイン電極１５が形成される。これにより、図１に示すような構造の窒化物半導体装置１が得られる。

以下、図３および図４Ａ〜図４Ｄを参照して、図２Ｃのアニール工程におけるアニール温度が、９００℃以上１０００℃以下であることが好ましい理由について説明する。ｐ型ＧａＮからなる第３層材料膜３１（図２Ｃ参照）をパターニングするための適切なアニール温度を調べるために、次のような実験を行った。
まず、図３に示すような構成のサンプルを複数用意した。各サンプルは、ＧａＮ層上に、ＡｌＧａＮ層、ＳｉＮ層およびＳｉＯ_２層を順次積層した後、ＡｌＧａＮ層、ＳｉＮ層およびＳｉＯ_２層からなる積層膜に開口部を形成することによって作成されている。

そして、サンプルに対して以下の４種類の実験を行った。
［実験１］サンプルに対してアニールを行うことなく、露出する表面全体にＳｉＮ膜、ＳｉＯ_２膜およびゲート電極膜を順次形成した。
［実験２］アンモニアガス雰囲気中においてサンプルに対して、８００℃で１０分間、アニールを行った後、露出する表面全体にin-situ ＳｉＮ膜、ＳｉＯ_２膜およびゲート電極膜を順次形成した。
［実験３］アニール温度を９００℃とすること以外は、実験２と同様な実験。
［実験４］アニール温度を１０００℃とすること以外は、実験２と同様な実験。

図４Ａは、実験１によって得られた結果物の断面図を示す顕微鏡写真である。図４Ｂは、図４ＡのＡ部の拡大顕微鏡写真である。
図４Ｃ、図４Ｄおよび図４Ｅは、それぞれ、実験２、実験３および実験４によって得られた結果物の断面図を示す顕微鏡写真である。
アニール温度が８００℃である場合には、図４Ｃに示すように、ＧａＮの蒸発は確認できていない。アニール温度が９００℃である場合には、図４Ｄに示すように、ＧａＮが蒸発することが認められる。アニール温度が１０００℃である場合には、図４Ｅに示すように、アニール温度が９００℃である場合に比べて、ＧａＮの蒸発速度が大分速くなっていることがわかる。アニール温度を更に上げると、ＧａＮの蒸発速度がさらに速くなると予想され、ＧａＮ蒸発のコントロールが難しくなる。このようなことから、図２Ｃのアニール工程におけるアニール温度は、９００℃以上１０００℃以下であることが好ましい。

前述の実施形態では、リッジ形状の第３窒化物半導体層６の側壁に第３窒化物半導体層６が結晶成長されているので、露出された表面の状態（表面準位）が改善する。これにより、ゲートリーク電流を低減することができる。
また、前述の実施形態では、ドライエッチングではなく、アニールにより、第３層材料膜３１をパターニングすることによって、第３窒化物半導体層６を形成している。つまり、第３層材料膜３１をアニールによって蒸発させることによって、リッジ形状の第３窒化物半導体層６を形成している。これにより、第３窒化物半導体層６の側面として、プラズマダメージのない安定した側面を得ることができる。これにより、ゲートリーク電流を低減させることができる。さらに、第３窒化物半導体層６の側面として、安定した側面（例えば（１１−２０）面）を露出させることができるので、表面準位密度が抑制され、ゲートリーク電流をより低減化できるとともに閾値の変動を低減させることができる。

また、前述の実施形態では、第４窒化物半導体層７とｉn-situ（その場）で第２誘電体膜８Ｂが成膜されるので、窒化物半導体装置１の製造工程において、第３窒化物半導体層６の表面が大気に晒されない。このため、in-situ 以外で第２誘電体膜８Ｂを成膜する場合に比べて、第３窒化物半導体層６の表面状態の劣化を抑制できるから、ゲートリーク電流をより低減化できる。

図５は、この発明の第２実施形態に係る半導体装置の構成を説明するための断面図である。前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
図５の半導体装置１Ａでは、第１窒化物半導体層（電子走行層）４と第２窒化物半導体層（電子供給層）５との間に、２次元電子ガス１６中のキャリア密度を増加させるためのスペーサ層１８が介在している点のみが、図１の半導体装置１と異なっている。スペーサ層１８は、ＡｌＮ層からなり、その膜厚は２ｎｍ〜５ｎｍ程度である。

図６は、この発明の第３実施形態に係る半導体装置の構成を説明するための断面図である。図６において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
図６の半導体装置１Ｂでは、パッシベーション膜８とゲート電極１１との間および第３窒化物半導体層６とゲート電極１１との間に、絶縁膜９が介在している点のみが、図１の半導体装置１と異なっている。

絶縁膜９は、ゲート開口部１０の側面を含むパッシベーション膜８の表面およびゲート開口部１０の底部に露出している第３窒化物半導体層６の表面を覆うように形成されている。絶縁膜９は、ＳｉＯ_２、Ａｌ_２Ｏ_３、Ｈｆ_２Ｏ_３若しくはＳｉＮの単膜、又はそれらの複合膜であってもよい。この実施形態では、絶縁膜９は、ＳｉＯ_２の単膜からなり、その厚さは、５０ｎｍ〜１００ｎｍ程度である。

ゲート電極１１は、ゲート開口部１０の内面（側面および底面）に形成された絶縁膜９の表面と、絶縁膜９表面におけるゲート開口部１０の近傍部分とに接するように形成されている。図６の半導体装置１Ｂでは、ゲート電極１１のうち、ゲート開口部１０の底面上に形成された絶縁膜９と接する部分が主電極部１１ａとなる。ゲート電極１１は、第１実施形態と同様に、ドレイン電極１５側に延びる第１ゲートフィールドプレート１１ｂとソース電極１４側に延びる第２ゲートフィールドプレート１１ｃとを有している。

ソースコンタクトホール１２およびドレインコンタクトホール１３は、絶縁膜９、パッシベーション膜８および第４窒化物半導体層７を貫通している。ソース電極１４は、ソースコンタクトホール１２の周縁で絶縁膜９上に形成されたオーバーラップ部１４ａを有している。ドレイン電極１５は、ドレインコンタクトホール１３の周縁で絶縁膜９上に形成されたオーバーラップ部１５ａを有している。

図７Ａ〜図７Ｇは、半導体装置１Ｂの製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
前述した第１実施形態の図２Ａ〜図２Ｅの工程は、第３実施形態の製造にも共通している工程なので、その説明を省略する。図２Ｅの工程によって、パッシベーション膜８に第３窒化物半導体層６に達するゲート開口部１０が形成されると、図７Ａに示すように、露出した表面全域を覆うように、例えばＡＬＤ（Atomic Layer Deposition）によって、例えばＳｉＯ_２からなる絶縁膜９が形成される。

次に、絶縁膜９全域を覆うようにゲート電極膜が形成される。そして、ゲート電極膜がエッチングによってパターニングされることにより、図７Ｂに示すように、ゲート電極１１が形成される。
次に、図７Ｃに示すように、第４窒化物半導体層７とパッシベーション膜８と絶縁膜９とからなる積層膜に、第２窒化物半導体層５に達するソースコンタクトホール１２およびドレインコンタクトホール１３が形成される。

次に、図７Ｄに示すように、ソースコンタクトホール１２を覆うようにソース電極１４が形成されるとともに、ドレインコンタクトホール１３を覆うようにドレイン電極１５が形成される。これにより、第２窒化物半導体層５にオーミック接触するソース電極１４およびドレイン電極１５が形成される。これにより、図６に示すような構造の窒化物半導体装置１Ｂが得られる。

この第３実施形態では、第１実施形態と同様な効果が得られる。また、この第３実施形態では、第３窒化物半導体層６とゲート電極１１との間に絶縁膜９が介在しているので、第１実施形態に比べてゲートリーク電流を低減させることができる。
図８は、この発明の第４実施形態に係る半導体装置の構成を説明するための断面図である。前述の図６の各部に対応する部分には、図６と同じ符号を付して示す。

図８の半導体装置１Ｃでは、第１窒化物半導体層（電子走行層）４と第２窒化物半導体層（電子供給層）５との間に、２次元電子ガス１６中のキャリア密度を増加させるためのスペーサ層１８が介在している点のみが、図６の半導体装置１Ｂと異なっている。スペーサ層１８は、ＡｌＮ層からなり、その膜厚は２ｎｍ〜５ｎｍ程度である。
以上、この発明の第１〜第４実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の第１〜第４実施形態では、リッジ形状の第３窒化物半導体層６の横断面形状は略台形であるが、第３窒化物半導体層６の横断面形状は、矩形等の略台形以外の四角形や四角形以外の多角形であってもよい。

前述の第１〜第４実施形態では、第２窒化物半導体層５の表面および第３窒化物半導体層６の側壁を覆うように形成された第４窒化物半導体層７を有しているが、第４窒化物半導体層７を形成しなくてもよい。この場合には、図２Ｃのアニール工程の後に、第２窒化物半導体層５、第３窒化物半導体層６の側壁および第１ＳｉＮ膜３２を覆うように、第２誘電体膜８Ｂの材料膜である第２ＳｉＮ膜３３が形成される。この場合において、第２誘電体膜８ＢがＳｉＮからなる場合には、アニール工程に引き続いて、アニール工程と同じ結晶成長炉によって、第２ＳｉＮ膜３３を成膜することができる。この場合にも、第２ＳｉＮ膜３３は、in-situ（その場）で成膜されるin-situ ＳｉＮとなる。

前述の第１〜第４実施形態では、基板２の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１，１Ａ，１Ｂ，１Ｃ 半導体装置
２ 基板
３ バッファ層
４ 第１窒化物半導体層（電子走行層）
５ 第２窒化物半導体層（電子供給層）
６ 第３窒化物半導体層
７ 第４窒化物半導体層
８ パッシベーション膜
８Ａ 第１誘電体膜
８Ｂ 第２誘電体膜
９ 絶縁膜
１０ ゲート開口部
１１ ゲート電極
１１ａ 主電極部
１１ｂ，１１ｃ ゲートフィールドプレート
１２ ソースコンタクトホール
１３ ドレインコンタクトホール
１４ ソース電極
１５ ドレイン電極
１６ 二次元電子ガス（２ＤＥＧ）
１８ スペーサ層
３１ 第３層材料膜
３２ 第１ＳｉＮ膜
３３ 第２ＳｉＮ膜

Claims (25)

1. 基板と、
   前記基板上に配置された第１窒化物半導体層と、
   前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
   前記第２窒化物半導体層上に部分的に形成され、アクセプタ型不純物を含む第３窒化物半導体層と、
   前記第３窒化物半導体層の側壁の少なくとも一部に接するように形成された第４窒化物半導体層と、
   少なくとも前記第４窒化物半導体層を覆うように形成された誘電体膜と、
   前記第３窒化物半導体層上に形成されたゲート電極と、
   前記第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、
   を含む、窒化物半導体装置。
2. 前記第４窒化物半導体層の膜厚が１０ｎｍ以下である、請求項１に記載の窒化物半導体装置。
3. 前記第３窒化物半導体層と前記ゲート電極の間に、絶縁膜が介在している、請求項１または２に記載の窒化物半導体装置。
4. 前記第１窒化物半導体層がＧａＮ層からなる、請求項１〜３のいずれか一項に記載の窒化物半導体装置。
5. 前記第２窒化物半導体層がＡｌＧａＮ層からなる、請求項１〜４のいずれか一項に記載の窒化物半導体装置。
6. 前記第３窒化物半導体層がＰ型ＧａＮ層からなる、請求項１〜５のいずれか一項に記載の窒化物半導体装置。
7. 前記アクセプタ型不純物がマグネシウムまたは亜鉛である、請求項１〜６のいずれか一項に記載の窒化物半導体装置。
8. 前記第４窒化物半導体層がＧａＮ層からなる、請求項１〜７のいずれか一項に記載の窒化物半導体装置。
9. 前記第１窒化物半導体層と前記第２窒化物半導体層との間にＡｌＮ層からなるスペーサ層が介在している、請求項１〜８いずれか一項に記載の窒化物半導体装置。
10. 前記絶縁膜がＳｉＯ_２、Ａｌ_２Ｏ_３、Ｈｆ_２Ｏ_３若しくはＳｉＮの単膜、又はそれらの複合膜からなる、請求項３に記載の窒化物半導体装置。
11. 基板上に、第１窒化物半導体層と、前記第１窒化物半導体層よりもバンドギャップの大きい第２窒化物半導体層と、アクセプタ型不純物が導入された第３窒化物半導体層材料膜とが、この順で形成された窒化物半導体構造体を用意する工程と、
    前記第３窒化物半導体層材料膜上に第１誘電体膜を形成する工程と、
    前記第１誘電体膜を部分的に除去して、前記第３窒化物半導体層材料膜を部分的に露出させる工程と、
    前記窒化物半導体構造体をアニールすることによって、前記第３窒化物半導体層材料膜の露出面を蒸発させて、前記第３窒化物半導体層材料膜からなるリッジ形状の第３窒化物半導体層を形成するアニール工程と、
    を含む、窒化物半導体装置の製造方法。
12. 前記アニール工程では、前記窒化物半導体構造体がアンモニアガス雰囲気中でアニールされる、請求項１１に記載の窒化物半導体装置の製造方法。
13. 前記アニール工程では、前記第２窒化物半導体層が露出するように、前記第３窒化物半導体層材料膜の露出面が除去される、請求項１１または１２記載の窒化物半導体装置の製造方法。
14. 前記アニール工程の後に、前記窒化物半導体構造体上に第２誘電体膜を形成する誘電体膜形成工程と、
    前記第１および第２誘電体膜からなる誘電体膜における前記第３窒化物半導体層の表面に対向する領域の一部に第１開口部を形成する開口工程と、
    前記第１開口部を覆うように、前記第３窒化物半導体層上にゲート電極を形成するゲート電極形成工程と、
    前記第１および第２誘電体膜からなる前記誘電体膜における前記第３窒化物半導体層の表面に対向する領域以外の領域に、第２開口部および第３開口部を形成する工程と、
    前記第２開口部を覆うようにソース電極を形成するとともに、前記第３開口部を覆うようにドレイン電極を形成する工程と、
    をさらに含む、請求項１１〜１３のいずれか一項に記載の窒化物半導体装置の製造方法。
15. 前記アニール工程が窒化物半導体の結晶成長炉によって行われ、
    前記誘電体膜形成工程が、前記結晶成長炉から前記窒化物半導体構造体を取り出すことなく、前記アニール工程に連続して行われる、請求項１４に記載の窒化物半導体装置の製造方法。
16. 前記アニール工程と前記誘電体膜形成工程の間に、少なくとも前記第３窒化物半導体層の側壁の一部を覆うように、第４窒化物半導体層を形成する工程を有する、請求項１４に記載の窒化物半導体装置の製造方法。
17. 前記開口工程と前記ゲート電極形成工程の間に、少なくとも前記第１開口部の底部に露出している前記第３窒化物半導体層の表面を覆うように、絶縁膜を形成する工程を有する、請求項１４〜１６のいずれか一項に記載の窒化物半導体装置の製造方法。
18. 前記第１窒化物半導体層がＧａＮ層からなる、請求項１１〜１７のいずれか一項に記載の窒化物半導体装置の製造方法。
19. 前記第２窒化物半導体層がＡｌＧａＮ層からなる、請求項１１〜１８のいずれか一項に記載の窒化物半導体装置の製造方法。
20. 前記第３窒化物半導体層がＰ型ＧａＮ層からなる、請求項１１〜１９のいずれか一項に記載の窒化物半導体装置の製造方法。
21. 前記アクセプタ型不純物がマグネシウムまたは亜鉛である、請求項１１〜２０のいずれか一項に記載の窒化物半導体装置の製造方法。
22. 前記第２誘電体膜がＳｉＮ層からなる、請求項１４〜１７のいずれか一項に記載の窒化物半導体装置の製造方法。
23. 前記第４窒化物半導体層がＧａＮ層からなる、請求項１６に記載の窒化物半導体装置の製造方法。
24. 前記絶縁膜がＳｉＯ_２、Ａｌ_２Ｏ_３、Ｈｆ_２Ｏ_３若しくはＳｉＮの単膜、又はそれらの複合膜からなる、請求項１７に記載の窒化物半導体装置の製造方法。
25. 前記アニール工程におけるアニール温度が９００℃以上１０００℃以下である、請求項１１〜２４のいずれか一項に記載の窒化物半導体装置の製造方法。