JP2014229781A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2014229781A
JP2014229781A JP2013109069A JP2013109069A JP2014229781A JP 2014229781 A JP2014229781 A JP 2014229781A JP 2013109069 A JP2013109069 A JP 2013109069A JP 2013109069 A JP2013109069 A JP 2013109069A JP 2014229781 A JP2014229781 A JP 2014229781A
Authority
JP
Japan
Prior art keywords
layer
source gas
aln layer
semiconductor device
aln
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013109069A
Other languages
English (en)
Other versions
JP6152700B2 (ja
Inventor
健 中田
Takeshi Nakada
健 中田
圭一 由比
Keiichi Yui
圭一 由比
弘之 市川
Hiroyuki Ichikawa
弘之 市川
勇夫 眞壁
Isao Makabe
勇夫 眞壁
剛志 河内
Takeshi Kouchi
剛志 河内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013109069A priority Critical patent/JP6152700B2/ja
Priority to US14/285,181 priority patent/US20140346530A1/en
Publication of JP2014229781A publication Critical patent/JP2014229781A/ja
Application granted granted Critical
Publication of JP6152700B2 publication Critical patent/JP6152700B2/ja
Priority to US15/783,760 priority patent/US20180053648A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】高周波信号遮断後の電流回復速度を安定させること。【解決手段】本発明は、SiC基板10と、SiC基板10上に設けられ、その上面における最大谷深さRvが5nm以下であるAlN層12と、AlN層12上に設けられた、窒化物半導体からなるチャネル層14と、チャネル層14上に設けられた、チャネル層14よりもバンドギャップが大きい電子供給層16と、電子供給層16上に設けられた、ゲート電極20、ソース電極22、及びドレイン電極24と、を備える半導体装置である。【選択図】図4

Description

本発明は、半導体装置及びその製造方法に関し、例えば半絶縁性SiC基板上に窒化物半導体が設けられた半導体装置及びその製造方法に関する。
窒化物半導体を用いた半導体装置、例えばHEMT(High Electron Mobility Transistor)等のFET(Field Effect Transistor)は、携帯電話基地局用増幅器等の高周波且つ高出力で動作する増幅用素子に用いられている。一例として半絶縁性炭化ケイ素(SiC)基板上に、窒化アルミニウム(AlN)からなる下地層、窒化ガリウム(GaN)からなるチャネル層、及び窒化アルミニウムガリウム(AlGaN)からなる電子供給層が順に積層された構造が挙げられる(例えば、特許文献1)。
特開2006−286741号公報
上記した構造において、AlN層の膜厚を適正に設計すれば、高周波信号遮断時の電流変化を抑制する効果が期待できる。しかしながら、特許文献1の図2に示すように、AlN層の膜厚により、高周波信号遮断後の電流変化率が変化している。これにより、半導体装置の高周波増幅特性が不安定になってしまう。
本発明は、上記課題に鑑みなされたものであり、高周波信号遮断後の電流回復速度を安定させることを目的とする。
本発明は、SiC基板と、前記SiC基板上に設けられ、その上面における最大谷深さRvが5nm以下であるAlN層と、前記AlN層上に設けられた、窒化物半導体からなるチャネル層と、前記チャネル層上に設けられた、前記チャネル層よりもバンドギャップが大きい電子供給層と、前記電子供給層上に設けられた、ゲート電極、ソース電極、及びドレイン電極と、を備えることを特徴とする半導体装置である。本発明によれば、高周波信号遮断後の電流回復速度を安定させることができる。
上記構成において、前記AlN層の平均膜厚は、5nm以上且つ40nm以下である構成とすることができる。
上記構成において、前記チャネル層は、GaN層である構成とすることができる。
上記構成において、前記電子供給層は、AlGaN層又はInAlN層である構成とすることができる。
本発明は、SiC基板上に、MOCVD法を用いて、成長温度が1100℃以下、成長圧力が100torr以下、原料ガスのV/III比が500以下の成長条件でAlN層を形成する工程と、前記AlN層上に、窒化物半導体からなるチャネル層を形成する工程と、前記チャネル層上に、前記チャネル層よりもバンドギャップが大きい電子供給層を形成する工程と、前記電子供給層上に、ゲート電極、ソース電極、及びドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法である。本発明によれば、高周波信号遮断後の電流回復速度を安定させることができる。
上記構成において、前記原料ガスに含まれるIII族原料ガスとV族原料ガスとは、成長室に同時に導入するか、前記III族原料ガスを導入した後に前記V族原料ガスを導入するか、前記V族原料ガスを導入してから30秒以内に前記III族原料ガスを導入する構成とすることができる。
上記構成において、前記原料ガスに含まれるIII族原料ガスはトリメチルアルミニウムで、V族原料ガスはアンモニアである構成とすることができる。
本発明によれば、高周波信号遮断後の電流回復速度を安定させることができる。
図1(a)は、正常なHEMTの高周波信号遮断後の電流変化の測定結果であり、図1(b)は、異常なHEMTの高周波信号遮断後の電流変化の測定結果である。 図2は、SiC基板上にAlN層とGaN層とが積層された構造の断面SEM像である。 図3(a)は、AlN層の膜厚が厚い箇所でのエネルギーバンド図であり、図3(b)は、AlN層の膜厚が薄い箇所でのエネルギーバンド図である。 図4は、実施例1に係る半導体装置の断面図である。 図5は、AlN層の上面における最大谷深さRvと高周波信号遮断後の電流の回復時間との関係を示す図である。 図6は、AlN層の成長温度及び原料ガスのV/III比とAlN層の上面における最大谷深さRvとの関係を示す図である。 図7は、AlN層の成長圧力とAlN層の上面における最大谷深さRvとの関係を示す図である。 図8は、TMAの導入時間に対するNHの導入時間とAlN層の上面における最大谷深さRvとの関係を示す図である。 図9は、実施例2に係る半導体装置でのSiC基板上に形成されたAlN層の形状を示す断面SEM像である。
まず初めに、発明者が行った実験について説明する。発明者は、半絶縁性のSiC基板上に、膜厚20nmのAlN層、膜厚1.0μmのGaN層、膜厚25nmのAlGaN層を順に積層し、AlGaN層上にゲート電極、ソース電極、及びドレイン電極を設けた複数のHEMTを作製した。そして、作製した複数のHEMTの高周波信号遮断後の電流変化を測定した。その結果、一部のHEMTで、正常なHEMTに比べて、高周波信号遮断後の電流回復過程での回復速度が遅いことを見出した。
図1(a)は、正常なHEMTの高周波信号遮断後の電流変化の測定結果であり、図1(b)は、異常なHEMTの高周波信号遮断後の電流変化の測定結果である。図1(a)及び図1(b)の横軸は時間であり、縦軸は高周波出力を遮断した後のドレイン電流を高周波動作前のドレイン電流で規格化した規格化ドレイン電流である。また、図1(a)及び図1(b)では、ドレイン電圧が50Vの場合の測定結果を示している。図1(a)のように、正常なHEMTでは、高周波信号遮断直後に初期値の0.6まで落ち込んだドレイン電流は、20秒程度で初期値まで回復している。一方、図1(b)のように、一部の異常なHEMTでは、30秒経過しても初期値の0.7程度までしか回復せず、初期値まで回復するのに70秒程度掛かっている。
複数のHEMT間で高周波信号遮断後の電流回復速度が異なるのは以下の理由によるものと考えられる。図2は、SiC基板上にAlN層とGaN層とが積層された構造の断面SEM(Scanning Electron Microscope)像である。図2のように、半絶縁性のSiC基板50上に、AlN層52とGaN層54とが順に形成されている。AlN層52の平均膜厚は20nmである。AlN層52は、一般的な成長条件では、平坦ではなく、図2中の矢印のような凹みを有する島状パターンになる。このような島状パターンとなるのは、SiCとAlNとの格子定数の差に起因して、AlNの成長モードがS−Kモード(Stranski-Krastanov Growth Mode)となるためである。したがって、SiC基板50上のAlN層52は、膜厚の厚い箇所と薄い箇所とが混在することになる。
次に、半絶縁性のSiC基板上に、AlN層、GaN層、及びAlGaN層がこの順に積層されたHEMTのエネルギーバンドについて説明する。図3(a)は、AlN層の膜厚が厚い箇所でのエネルギーバンド図であり、図3(b)は、AlN層の膜厚が薄い箇所でのエネルギーバンド図である。図3(a)のように、AlN層中には、2次元電子ガス(2DEG)の電子を捕獲する電子トラップ30が存在し、2DEGの電子が電子トラップ30に捕獲されることで、高周波信号遮断時の電流変化が生じる。電子トラップ30は、SiC基板とAlN層との格子定数の差に起因する転移欠陥によって形成されるものであり、AlN層が厚くなるほど電子トラップ30の量は多くなる。したがって、AlN層の膜厚が厚い箇所では、2DEGの電子の多くはAlN層に捕獲される。
一方、図3(b)のように、AlN層の膜厚が薄い箇所では、2DEGの電子はAlN層を通過して、SiC基板まで到達する。半絶縁性のSiC基板は、遷移金属等のドーピングによって高抵抗化が図られており、この遷移金属等によって電子トラップ32が形成されている。したがって、SiC基板まで到達した電子は電子トラップ32に捕獲される。2DEGの電子が電子トラップ32に捕獲されることでも高周波信号遮断時の電流変化が生じる。
このように、AlN層の膜厚が厚い箇所では2DEGの電子の多くはAlN層に捕獲され、薄い箇所では2DEGの電子の多くはSiC基板に捕獲される。2DEGの電子が、AlN層に捕獲されるか、SiC基板に捕獲されるかで、高周波信号遮断後の電流回復過程での電流回復の速度が異なるようになる。SiC基板上に形成されるAlN層の島状パターンは、複数のHEMT間で異なることから、図3(a)及び図3(b)で説明したメカニズムにより、複数のHEMT間で高周波信号遮断後の電流回復過程での回復速度が異なることが生じていると考えられる。ここで、複数のHEMT間とは、例えば1ウエーハに形成された複数のHEMTにおいて、各々のHEMT同士のことを指す。
そこで、SiC基板上に形成されるAlN層の平坦性を向上させ、高周波信号遮断後の電流回復過程での回復速度を安定させることが可能な実施例について以下に説明する。
図4は、実施例1に係る半導体装置の断面図である。実施例1の半導体装置はHEMTである。図4のように、実施例1の半導体装置100は、半絶縁性のSiC基板10上にAlN層12が設けられている。SiC基板10は、例えば4H、6H等の六方晶系の結晶構造をしている。AlN層12は、例えばSiC基板10の(0001)Si面に接して設けられている。半絶縁性のSiC基板10を用いるのは、高周波動作での損失を抑制するためである。
AlN層12上に、例えばGaN層からなるチャネル層14が設けられている。チャネル層14は、例えばAlN層12の上面に接して設けられている。チャネル層14上に電子供給層16が設けられている。電子供給層16は、チャネル層14よりも大きいバンドギャップを有する。即ち、チャネル層14がGaN層からなる場合では、電子供給層16は、GaNよりも大きいバンドギャップを有する。電子供給層16は、例えばAlGaN層からなる。AlGaN層以外にも、例えばInAlN層を用いることもできる。電子供給層16は、例えばチャネル層14の上面に接して設けられている。チャネル層14と電子供給層16との間の界面のチャネル層14側には2次元電子ガス(2DEG)18が形成される。
電子供給層16上に、ゲート電極20と、ゲート電極20を挟むソース電極22及びドレイン電極24と、が設けられている。ゲート電極20は、例えばSiC基板10側からNi層とAu層とが順に積層された多層金属膜である。ソース電極22及びドレイン電極24は、例えばSiC基板10側からTi層とAl層とが順に積層された多層金属膜である。ゲート電極20、ソース電極22、及びドレイン電極24が設けられた領域以外の領域の電子供給層16上には、例えばSiN膜からなる保護膜26が設けられている。
AlN層12の上面は凹凸が低減されており、上面における最大谷深さRvは5nm以下になっている。従来では、AlN層12の上面における最大谷深さRvは、例えば20nm程度である。なお、最大谷深さRvとは、JIS B0601−2001に準拠するものであり、表面粗さ(即ち表面形状)の平均線を基準線としたときに、基準線からみて最も深い谷までの深さの最大値をいう。また、Rvは、表面粗さ測定機を用い計測された値である。ここで、AlN層12の上面における最大谷深さRvを5nm以下にすることについて説明する。AlN層12の上面における最大谷深さRvは、詳しくは後述するが、AlN層12の成長条件によって変えることができる。そこで、図4の構造において、平均膜厚を20nmとしたAlN層12の上面における最大谷深さRvを異ならせ、その他については同じとした複数の半導体装置を作製し、高周波信号遮断後の電流変化を測定した。
図5は、AlN層12の上面における最大谷深さRvと高周波信号遮断後の電流の回復時間との関係を示す図である。図5の横軸はAlN層12の上面の最大谷深さRvであり、縦軸は高周波出力を遮断した後のドレイン電流を高周波動作前のドレイン電流で規格化した規格化ドレイン電流が0.9になるまでの回復時間である。図5のように、AlN層12の上面の最大谷深さRvが10nm、15nmの場合では、高周波信号遮断後における電流の回復時間のばらつきが大きいが、5nm以下になると、回復時間のばらつきを小さく抑えられることが分かる。
以上のことから、実施例1によれば、SiC基板10上に設けられたAlN層12の上面における最大谷深さRvを5nm以下にしている。これにより、図5のように、高周波信号遮断後の電流回復速度を安定させることができる。
高周波信号遮断後の電流回復速度をより安定させる観点から、AlN層12の上面における最大谷深さRvは、4nm以下の場合がより好ましく、3nm以下の場合がさらに好ましい。
AlN層12の平均膜厚は、AlN層12をバッファ層として機能させる観点から、5nm以上の場合が好ましく、10nm以上の場合がより好ましく、15nm以上の場合がさらに好ましい。また、特許文献1に記載のように、AlN層12を薄くすることで、高周波信号遮断時の電流変化を抑制できることから、AlN層12の平均膜厚は、40nm以下の場合が好ましく、25nm以下の場合がより好ましく、20nm以下の場合がさらに好ましい。
チャネル層14がGaN層である場合、チャネル層14の膜厚が0.5μmよりも薄いと、結晶歪みのため電子の移動度が遅くなってしまう。したがって、チャネル層14の膜厚は、0.5μm以上の場合が好ましく、0.75μm以上の場合がより好ましく、1.0μm以上の場合がさらに好ましい。また、チャネル層14の膜厚が2.0μmよりも厚いと、クラックが生じる恐れがある。したがって、チャネル層14の膜厚は、2.0μm以下の場合が好ましく、1.5μm以下の場合がより好ましく、1.0μm以下の場合がさらに好ましい。
実施例1の図4では、電子供給層16上にキャップ層が設けられていないが、キャップ層が設けられている場合でもよい。キャップ層として、例えばGaN層を用いることができる。
次に、SiC基板上にAlN層をMOCVD(有機金属気相成長)法を用いて形成した場合での、AlN層の成長条件とAlN層の上面における最大谷深さRvとの関係について説明する。まず、SiC基板上に、MOCVD法を用い、成長圧力を50torrの一定として、成長温度と原料ガスのV/III比とを変え、平均膜厚20nmのAlN層を形成した場合での、AlN層の上面における最大谷深さRvを評価した。原料ガスには、トリメチルアルミニウム(TMA)とアンモニア(NH)とを用いた。図6は、AlN層の成長温度及び原料ガスのV/III比とAlN層の上面における最大谷深さRvとの関係を示す図である。図6の横軸は原料ガスのV/III比であり、縦軸はAlN層の上面の最大谷深さRvである。図6中のひし型印は成長温度が1050℃の場合を、四角印は1100℃の場合を、三角印は1150℃の場合を示している。図6のように、成長温度を1100℃以下にし且つ原料ガスのV/III比を500以下にすることで、AlN層の上面の最大谷深さRvを5nm以下にできることが分かる。
次に、SiC基板上に、MOCVD法を用い、成長温度を1050℃、原料ガスのV/III比を500の一定として、成長圧力を変え、平均膜厚20nmのAlN層を形成した場合での、AlN層の上面における最大谷深さRvを評価した。図7は、AlN層の成長圧力とAlN層の上面における最大谷深さRvとの関係を示す図である。図7の横軸は成長圧力であり、縦軸はAlN層の上面の最大谷深さRvである。図7のように、成長圧力を100torr以下とすることで、AlN層の上面の最大谷深さRvを5nm以下にできることが分かる。
以上のことから、実施例1の半導体装置100において、SiC基板10上に、MOCVD法を用いて、成長温度を1100℃以下、成長圧力を100torr以下、原料ガスのV/III比を500以下の条件でAlN層12を形成することで、AlN層12の上面における最大谷深さRvを5nm以下にすることができる。これにより、高周波信号遮断後の電流回復速度を安定させることができる。
AlN層12の上面における最大谷深さRvをより小さくする観点から、AlN層12の成長温度は1050℃以下の場合が好ましく、1000℃以下の場合がより好ましい。成長圧力は75torr以下の場合が好ましく、50torr以下の場合がより好ましい。原料ガスのV/III比は、400以下の場合が好ましく、300以下の場合がより好ましい。なお、成長温度の一般的な下限として900℃が挙げられ、成長圧力の一般的な下限として36torrが挙げられ、原料ガスのV/III比の一般的な下限として10が挙げられる。
実施例2に係る半導体装置は、実施例1の図4と同じ構成であるため説明を省略する。ここでは、実施例2に係る半導体装置の製造方法について説明する。まず、RCA洗浄によって洗浄した半絶縁性のSiC基板10をMOCVD装置の成長室に導入する。その後、SiC基板10上にAlN層12を成長させる前に、水素雰囲気の下、1100℃にて3分間、SiC基板10の上面を清浄化処理する。
続いて、SiC基板10上に、MOCVD法を用いて、以下の条件にてAlN層12を成長させる。AlN層12の成長に用いる原料ガスであるトリメチルアルミニウムとアンモニアとは成長室に同時に導入する。
原料ガス :トリメチルアルミニウム(TMA)、アンモニア(NH
成長温度 :1050℃
成長圧力 :50torr
V/III比:100
平均膜厚 :20nm
ここで、原料ガスであるTMAとNHとを成長室に同時に導入する理由を説明する。通常、成長室に導入するガスが変わると、熱伝導の変化により基板の温度が変化してしまうことから、TMAの導入に先立ちNHを導入することがなされている。しかしながら、NHを前もって導入すると、SiC基板10の上面が窒化されて部分的にSiNで被覆されてしまう場合がある。SiC基板10の上面が部分的にSiNで被覆されてしまうと、SiC基板10上に形成するAlN層12の成長にムラが生じてしまい、AlN層12の上面に凹凸が形成され易くなってしまう。
図8は、TMAの導入時間に対するNHの導入時間とAlN層12の上面における最大谷深さRvとの関係を示す図である。図8の横軸は、NHの導入時間からTMAの導入時間を引いた値(NH導入時間−TMA導入時間)である。即ち、(NH導入時間−TMA導入時間)が0の場合はTMAとNHとが成長室に同時に導入され、負の値の場合はTMAが先に導入され、正の値の場合はNHが先に導入されている。図8の縦軸は、AlN層12の上面の最大谷深さRvである。図8のように、NHを導入してから30秒以内にTMAを導入するか、NHとTMAを同時に導入するか、NHより前にTMAを導入することで、AlN層12の上面の最大谷深さRvが5nm以下となることが分かる。したがって、実施例2においては、TMAとNHとを成長室に同時に導入することにしている。
続いて、例えばMOCVD法を用いて、以下の条件にてAlN層12上にGaN層からなるチャネル層14を成長させる。
原料ガス :トリメチルガリウム(TMG)、NH
成長温度 :1080℃
成長圧力 :100torr
膜厚 :1μm
続いて、例えばMOCVD法を用いて、以下の条件にてチャネル層14上にAlGaN層からなる電子供給層16を成長させる。
原料ガス :TMA、TMG、NH
成長温度 :1080℃
成長圧力 :100torr
膜厚 :25nm
Al組成比 :20%
続いて、電子供給層16上に、例えばプラズマCVD法を用いて、SiN膜からなる膜厚100nmの保護膜26を形成する。なお、電子供給層16と保護膜26との間にn型GaN層を介在させてもよい。その後、電子供給層16上に、例えば蒸着法及びリフトオフ法を用いて、SiC基板10側からNi層とAu層とが積層さrえたゲート電極20を形成する。ゲート電極20の両側に、例えば蒸着法及びリフトオフ法を用いて、SiC基板10側からTi層とAl層とが積層されたオーミック電極であるソース電極22とドレイン電極24とを形成する。ゲート長は、例えば0.9μmであり、ソース−ゲート間距離は、例えば1.5μmであり、ゲート−ドレイン間距離は、例えば8μmである。
図9は、実施例2に係る半導体装置の断面SEM像である。図9のように、SiC基板10上に形成されたAlN層12の上面は凹凸が低減されていて、AlN層12の上面における最大谷深さRvは5nm以下となっている。このように、AlN層12の上面における最大谷深さRvが5nm以下となったのは、成長温度1050℃(1100℃以下)、成長圧力50torr(100torr以下)、原料ガスのV/III比100(500以下)の条件でAlN層12を成長したためである。
実施例2の半導体装置に対してピンチオフ時のリーク電流を測定した。ピンチオフ時のリーク電流は、ドレイン電圧が50V、ゲート電圧が(閾値電圧−0.5V)のときの、単位ゲート幅あたりのドレイン電流として定義した。その結果、ピンチオフ時のリーク電流は、2×10−6A/mmであった。
また、複数の実施例2の半導体装置を作製し、それぞれに対して高周波信号遮断時の電流変化について測定した。電流変化の測定は、ドレイン電圧が50Vの条件で半導体装置を飽和出力にて1分間動作させた後、高周波信号を遮断した場合での電流変化を測定した。その結果、複数の実施例2の半導体装置全てで、高周波出力を遮断した後のドレイン電流を高周波動作前のドレイン電流で規格化した規格化ドレイン電流は、高周波信号を遮断した直後では0.6程度であり、その後、0.9まで回復するのに要した時間は十数秒以内であった。
次に、比較例1の半導体装置について説明する。比較例1の半導体装置は、実施例2と同様に、実施例1の図4と同じ構造をしている。比較例1の半導体装置では、AlN層12を成長する前のSiC基板10上面の清浄化処理は行わず、SiC基板10上に、MOCVD法を用いて、以下の条件にてAlN層12を成長させた。AlN層12の成長に用いる原料ガスであるTMAとNHを成長室に導入する順序は、NHを導入してから5分程度経過した後に、TMAを導入した。
原料ガス :TMA、NH
成長温度 :1100℃
圧力 :50torr
V/III比:5000
平均膜厚 :20nm
AlN層12の以降の製造については、実施例2と同じ方法を用いて行った。比較例1の半導体装置に対しても、実施例2と同じ方法によって、ピンチオフ時のリーク電流を測定した。その結果、ピンチオフ時のリーク電流は2×10−6A/mmと、比較例1と実施例2とは同程度であった。
また、複数の比較例1の半導体装置を作製し、それぞれに対して、実施例2と同じ方法によって、高周波信号遮断時の電流変化を測定した。その結果、複数の比較例1の半導体装置全てで、高周波信号を遮断した直後の規格化ドレイン電流は0.6程度と、実施例2と同程度であった。しかしながら、規格化ドレイン電流が0.9まで回復するのに要した時間は、一部の半導体装置で長くなってしまった。つまり、比較例1の半導体装置では、図1(a)及び図1(b)で説明したように、高周波信号遮断後の電流回速度が遅い半導体装置が混在した。
実施例2のように、AlN層12を、MOCVD法を用い、成長温度を1050℃(1100℃以下)、圧力を50torr(100torr以下)、且つ原料ガスのV/III比を100(500以下)で形成することで、AlN層12の上面における最大谷深さRvを5nm以下にすることができる。その結果、高周波信号遮断後の電流回復速度を安定させることができる。
図8のように、AlN層12の上面における最大谷深さRvを5nm以下にする点から、AlN層12の形成にあたり、TMA(III族原料ガス)とNH(V族原料ガス)とは、成長室に同時に導入するか、TMAを導入した後にNHを導入するか、NHを導入してから30秒以内にTMAを導入することが好ましい。
実施例1及び2において、チャネル層14は、GaN層からなる場合を例に説明したが、その他の窒化物半導体層からなる場合でもよい。なお、窒化物半導体とは、GaN、InN、AlN、AlGaN、InGaN、InAlN、InAlGaN等のことを言う。電子供給層16は、チャネル層14よりもバンドギャップの大きい窒化物半導体を用いることができる。例えば、チャネル層14がGaN層からなる場合、電子供給層16は、AlGaN層又はInAlN層を用いることができる。また、AlN層12を成長させる際の原料ガスは、TMAとNHの場合に限らず、その他のIII族原料ガス及びV族原料ガスを用いてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 SiC基板
12 AlN層
14 チャネル層
16 電子供給層
18 2次元電子ガス
20 ゲート電極
22 ソース電極
24 ドレイン電極
30、32 電子トラップ
100 半導体装置

Claims (7)

  1. SiC基板と、
    前記SiC基板上に設けられ、その上面における最大谷深さRvが5nm以下であるAlN層と、
    前記AlN層上に設けられた、窒化物半導体からなるチャネル層と、
    前記チャネル層上に設けられた、前記チャネル層よりもバンドギャップが大きい電子供給層と、
    前記電子供給層上に設けられた、ゲート電極、ソース電極、及びドレイン電極と、を備えることを特徴とする半導体装置。
  2. 前記AlN層の平均膜厚は、5nm以上且つ40nm以下であることを特徴とする請求項1記載の半導体装置。
  3. 前記チャネル層は、GaN層であることを特徴とする請求項1または2記載の半導体装置。
  4. 前記電子供給層は、AlGaN層又はInAlN層であることを特徴とする請求項3記載の半導体装置。
  5. SiC基板上に、MOCVD法を用いて、成長温度を1100℃以下、成長圧力を100torr以下、原料ガスのV/III比を500以下の成長条件でAlN層を形成する工程と、
    前記AlN層上に、窒化物半導体からなるチャネル層を形成する工程と、
    前記チャネル層上に、前記チャネル層よりもバンドギャップが大きい電子供給層を形成する工程と、
    前記電子供給層上に、ゲート電極、ソース電極、及びドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  6. 前記原料ガスに含まれるIII族原料ガスとV族原料ガスとは、成長室に同時に導入するか、前記III族原料ガスを導入した後に前記V族原料ガスを導入するか、前記V族原料ガスを導入してから30秒以内に前記III族原料ガスを導入することを特徴とする請求項5記載の半導体装置の製造方法。
  7. 前記原料ガスに含まれるIII族原料ガスはトリメチルアルミニウムで、V族原料ガスはアンモニアであることを特徴とする請求項5または6記載の半導体装置の製造方法。
JP2013109069A 2013-05-23 2013-05-23 半導体装置の製造方法 Active JP6152700B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013109069A JP6152700B2 (ja) 2013-05-23 2013-05-23 半導体装置の製造方法
US14/285,181 US20140346530A1 (en) 2013-05-23 2014-05-22 Semiconductor device and method of manufacturing the same
US15/783,760 US20180053648A1 (en) 2013-05-23 2017-10-13 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013109069A JP6152700B2 (ja) 2013-05-23 2013-05-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014229781A true JP2014229781A (ja) 2014-12-08
JP6152700B2 JP6152700B2 (ja) 2017-06-28

Family

ID=51934802

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013109069A Active JP6152700B2 (ja) 2013-05-23 2013-05-23 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US20140346530A1 (ja)
JP (1) JP6152700B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127223A (ja) * 2015-01-08 2016-07-11 信越半導体株式会社 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105355555A (zh) 2015-10-28 2016-02-24 中国科学院微电子研究所 一种GaN基增强型功率电子器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251966A (ja) * 2007-03-30 2008-10-16 Fujitsu Ltd 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091083A (en) * 1997-06-02 2000-07-18 Sharp Kabushiki Kaisha Gallium nitride type compound semiconductor light-emitting device having buffer layer with non-flat surface
TWI230978B (en) * 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
JP2006286741A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置およびその製造方法並びにその半導体装置製造用基板
JP4531071B2 (ja) * 2007-02-20 2010-08-25 富士通株式会社 化合物半導体装置
JP5276852B2 (ja) * 2008-02-08 2013-08-28 昭和電工株式会社 Iii族窒化物半導体エピタキシャル基板の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251966A (ja) * 2007-03-30 2008-10-16 Fujitsu Ltd 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127223A (ja) * 2015-01-08 2016-07-11 信越半導体株式会社 電子デバイス用エピタキシャル基板、電子デバイス、電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法

Also Published As

Publication number Publication date
JP6152700B2 (ja) 2017-06-28
US20180053648A1 (en) 2018-02-22
US20140346530A1 (en) 2014-11-27

Similar Documents

Publication Publication Date Title
JP5634681B2 (ja) 半導体素子
JP5810293B2 (ja) 窒化物半導体装置
JP5784440B2 (ja) 半導体装置の製造方法及び半導体装置
JP5323527B2 (ja) GaN系電界効果トランジスタの製造方法
JP5799604B2 (ja) 半導体装置
JP6035721B2 (ja) 半導体装置の製造方法
US9263544B2 (en) Method for fabricating semiconductor device
US20060220039A1 (en) Semiconductor device, method of manufacturing the same, and substrate for manufacturing the same
US8999788B2 (en) Manufacturing method of GaN-based semiconductor device and semiconductor device
KR20130035172A (ko) 화합물 반도체 장치 및 그 제조 방법
JP2009206163A (ja) ヘテロ接合型電界効果トランジスタ
WO2019106843A1 (ja) 半導体装置の製造方法、半導体装置
JP2012033688A (ja) 半導体装置の製造方法
JP2013008836A (ja) 窒化物半導体装置
JP6152700B2 (ja) 半導体装置の製造方法
US9437725B2 (en) Semiconductor device and semiconductor substrate
US20150137179A1 (en) Power device
JP5776344B2 (ja) 半導体装置
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
KR101303592B1 (ko) 질화물계 반도체 소자의 제조 방법
KR101256465B1 (ko) 질화물계 반도체 소자 및 그 제조 방법
JP6819009B2 (ja) 半導体基板の製造方法
JP2014209638A (ja) 半導体装置
JP2014175413A (ja) 半導体装置及びその製造方法
KR101455283B1 (ko) 패시베이션막 형성방법 및 이를 포함하는 AlGaN/GaN HFET의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160421

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170502

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170515

R150 Certificate of patent or registration of utility model

Ref document number: 6152700

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250