KR102321952B1 - 헤테로에피택셜 웨이퍼 및 헤테로에피택셜 웨이퍼의 제조 방법 - Google Patents

헤테로에피택셜 웨이퍼 및 헤테로에피택셜 웨이퍼의 제조 방법 Download PDF

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Abstract

헤테로에피택셜 웨이퍼 및 헤테로에피택셜 웨이퍼의 제조 방법. 헤테로에피택셜 웨이퍼는 다음을 순서대로 포함한다: 직경 및 두께를 갖는 실리콘 기판; AlN 핵 형성층; 0 < z 인 제1 평균 Al 함량 z를 갖는 AlzGa1-zN 층인 제1 변형 구축 층; 5개 이상 50개 이하의 제1 층 시퀀스의 유닛을 포함하는 제1 변형 보존 블록 - 제1 층 시퀀스는 AlN 층 및 적어도 두 개의 AlGaN 층을 포함하고, 제1 변형 보존 블록은 y > z 인 제2 평균 Al 함량 y를 가짐 - ; 0 ≤ x < y 인 제3 평균 Al 함량 x를 갖는 AlxGa1-xN 층인 제2 변형 구축 층; 5개 이상 50개 이하의 제2 층 시퀀스의 유닛을 포함하는 제2 변형 보존 블록 - 제2 층 시퀀스는 AlN 층 및 적어도 하나의 AlGaN 층을 포함하고, 제2 변형 보존 블록은 x < w < y 인 제4 평균 Al 함량 w를 가지고, AlN 핵 형성층과 GaN 층 사이의 층들은 AlGaN 버퍼를 형성함.

Description

헤테로에피택셜 웨이퍼 및 헤테로에피택셜 웨이퍼의 제조 방법
본 발명은 실리콘 기판, AlN 핵 형성층, AlGaN 버퍼 및 GaN 층을 순서대로 포함하는 헤테로에피택셜 웨이퍼에 관한 것이다. 본 발명은 또한 이러한 헤태로에피택셜 웨이퍼를 제조하는 방법에 관한 것이다.
기판과 그 위에 증착된 층 간의 격차 불일치 및 그들의 열팽창계수에 관한 차이는 층의 성장 동안 그리고 적층된 기판의 실온으로의 냉각 동안에 다층 구조의 뒤틀림(warping)을 초래할 것이다. 웨이퍼의 뒤틀림은 균열의 형성을 유발할 수 있다.
US 2014/0374771 A1은 반도체 다층 기판, 반도체 디바이스 및 그 제조 방법을 개시한다. 다층 기판은 실리콘으로 만들어진 기판, 기판에 미리 정해진 뒤틀림을 제공하는 제1 뒤틀림 제어 층 및 제2 뒤틀림 제어 층을 포함한다. 제2 뒤틀림 제어 층의 단위 두께 당 뒤틀림의 증가량은 제1 뒤틀림 제어 층의 단위 두께 당 뒤틀림의 증가량보다 작다. 균열 밀도를 증가시키 않고 누전 및 전류 와해를 억제할 수 있고, 생산 비용이 절감될 수 있는 효과가 얻어진다.
Rowena 등은 버퍼의 두께를 증가시키면 수직 누출 전류(vertical leakage current)가 억제되고 AlGaN/GaN 고전자 이동도(HEMT; High-Electron-Mobility) 디바이스의 항복 성능(breakdown performance)이 향상되는 경향이 있다고 보고한다(“Si 상의 GaN을 위한 높은 항복 필드(2.3 MV/cm)를 사용한 수직 누출 전류 억제에의 버퍼 두께 기여도(Buffer Thickness Contribution to Suppress Vertical Leakage Current with High Breakdown Field (2.3MV/cm) for GaN on Si)”, IEEE Electron Device Letters, VOL. 32, NO. 11, 2011년 11월).
또한, 기판의 두께가 감소할 때 곡률이 증가하는 것이 알려져 있으며, 이에 따라 150 mm 및 200 mm 기판 상의 GaN의 성장은 에피택셜 필름에서 훨씬 더 큰 압축 변형도(compressive strain)를 필요로 한다는 결론이 내려졌다(Y.Cao 외, “MOCVD에 의한 실리콘 상의 GaN 성장: 웨이퍼 스케일링에 대한 기계적 접근(GaN-on-Silicon Growth by MOCVD: A Mechanistic Approach to Wafer Scaling)”, CS MANTECH 컨퍼런스, 2014년 5월 19일-22일, 미국 콜로라도).
본 발명의 발명자들은 여전히 다양한 문제를 해결할 필요가 있음을 발견하였다. 만약 AlGaN 버퍼의 두께가 항복 특성(breakdown characteristics)을 향상시키기 위해 증가되면, 웨이퍼 뒤틀림 또한 증가할 것이며, 150 mm 또는 200 mm 또는 300 mm의 비교적 큰 직경 및 SEMI 표준에 따른 두께를 가지는 실리콘 기판이 사용될 때 더욱 그러할 것이다. 에피(epi) 증착 동안의 커다란 웨이퍼 뒤틀림은 표면 상에 궁극적으로 웨이퍼 직경에 걸쳐 층 두께 변화 및 재료 합금 변동(material alloy fluctuation)을 초래하는 온도 불균일을 야기한다.
본 발명은 이러한 문제를 해결하기 위하여 만들어졌다.
본 발명은 다음을 순서대로 포함하는 헤테로에피택셜 웨이퍼에 관한 것이다:
직경 및 두께를 갖는 실리콘 기판;
AlN 핵 형성층;
0 < z 인 제1 평균 Al 함량 z를 갖는 AlzGa1-zN 층인 제1 변형 구축 층;
5개 이상 50개 이하의 제1 층 시퀀스의 유닛을 포함하는 제1 변형 보존 블록 - 제1 층 시퀀스는 AlN 층 및 적어도 두 개의 AlGaN 층을 포함하고, 제1 변형 보존 블록은 y > z 인 제2 평균 Al 함량 y를 가짐 - ;
0 ≤ x < y 인 제3 평균 Al 함량 x를 갖는 AlxGa1-xN 층인 제2 변형 구축 층;
5개 이상 50개 이하의 제2 층 시퀀스의 유닛을 포함하는 제2 변형 보존 블록 - 제2 층 시퀀스는 AlN 층 및 적어도 하나의 AlGaN 층을 포함하고, 제2 변형 보존 블록은 x < w < y 인 제4 평균 Al 함량 w를 가짐 - 및
AlN 핵 형성층과 GaN 층 사이의 층들이 AlGaN 버퍼를 형성하는 GaN 층.
본 발명은 또한 다음의 단계를 순서대로 포함하는 헤테로에피택셜 웨이퍼를 제조하는 방법에 관한 것이다:
직경 및 두께를 갖는 실리콘 기판을 제공하는 단계; 및
실리콘 기판 상에 AlN 핵 생성층을 증착하는 단계; AlN 핵 생성층 상에 0 < z 인 제1 평균 Al 함량 z를 갖는 AlzGa1-zN 층인 제1 변형 구축 층을 증착하는 단계; 제1 변형 구축 층 상에 5개 이상 50개 이하의 제1 층 시퀀스의 유닛을 포함하는 제1 변형 보존 블록 - 제1 층 시퀀스는 AlN 층 및 적어도 두 개의 AlGaN 층을 포함하고, 제1 변형 보존 블록은 y > z 인 제2 평균 Al 함량 y를 가짐 - 을 증착하는 단계; 제1 변형 보존 블록 상에 0 ≤ x < y 인 제3 평균 Al 함량 x를 갖는 AlxGa1-xN 층인 제2 변형 구축 층을 증착하는 단계; 제2 변형 구축 층 상에 5개 이상 50개 이하의 제2 층 시퀀스의 유닛을 포함하는 제2 변형 보존 블록 - 제2 층 시퀀스는 AlN 층 및 적어도 하나의 AlGaN 층을 포함하고, 제2 변형 보존 블록은 x < w < y 인 제4 평균 Al 함량 w를 가짐 - 을 증착하는 단계; 및 제2 변형 보존 블록 상에 GaN 층을 증착하는 단계를 포함하는 실리콘 기판 상에 다수의 층을 증착함으로써 층상 기판을 형성하는 단계.
바람직하게는, 언급된 질화물 함유 층은 유기금속 화학 증착(MOCVD; Metalorganic Chemical Vapor Deposition)에 의해 증착된다. 전구체 화합물로서 트리메틸갈륨, 트리메틸알루미늄 및 암모니아가 사용될 수 있다. 수소 또는 질소는 적합한 운반 기체이다. 질화물 함유 층의 성장 온도는 바람직하게는 700 °C 이상 1160 °C 이하이다.
실리콘 기판은 바람직하게는 150 mm의 직경 및 1000 μm 이하, 바람직하게는 675 μm 이하의 두께를 갖거나, 200 mm의 직경 및 1200 μm 이하, 바람직하게는 725 μm 이하의 두께를 갖거나, 300 mm의 직경 및 1500 μm 이하, 바람직하게는 775 μm 이하의 두께를 갖는 실리콘 단결정 웨이퍼이다. 바람직하게는, 실리콘 기판은 {111}-배향 및 2° 이하의 결정 오프컷을 갖는다. 대안적으로, 실리콘 기판은 언급된 배향 및 오프컷을 가질 수 있고 실리콘 온 인슐레이터(SOI; Silicon-On-Insulator) 웨이퍼 또는 실리콘 단결정 상부 층을 갖는 층상 웨이퍼일 수 있다.
AlN 핵 생성층은 바람직하게는 100 nm 이상 300 nm 이하의 두께를 갖는다. AlN 핵 생성층의 두께가 증가함에 따라 기판의 곡률은 보다 음의 값이 되며, 다시 말해 보다 오목해진다.
제1 변형 구축 층은 제1 평균 Al 함량 z를 갖는 AlGaN 층이며, 다시 말해 제1 변형 구축 층은 0 < z 인 AlzGa1-zN 층이다. 대안적으로, 제1 변형 구축 층은 성장 방향으로 Al 함량이 감소하는 하나보다 많은 AlGaN 층을 포함할 수 있다. 바람직하게는, z의 값은 40 % 이상 60 % 이하이다. 제1 변형 구축 층은 AlN 핵 생성층의 상부 표면과의 계면을 형성한다. 제1 변형 구축 층은 층상 기판이 제1 변형 구축 층의 성장 조건 하에서 덜 오목하게 되도록 오목 곡률을 감소시킨다. 오목 곡률은 기판이 더 얇을수록 더 감소한다. 바람직하게는, 층상 기판의 만곡은 제1 변형 구축 층의 성장 과정에서 오목한 상태로 유지된다. 제1 변형 구축 층의 두께는 바람직하게는 30 nm 이상 200 nm 이하이다.
제1 변형 보존 블록은 5개 이상 50개 이하의 제1 층 시퀀스의 유닛을 포함한다. 제1 층 시퀀스는 AlN 층 및 Al 함량에 있어서 상이한 적어도 두 개의 AlGaN 층을 포함한다. 바람직하게는, 제1 변형 구축 층의 상부 표면의 Al 함량은 제1 변형 보존 블록의 가장 가까운 AlGaN 층의 Al 함량 이상이다. 또한, 제1 유닛의 AlN 층은 제1 변형 구축 층의 상부 표면과 계면을 형성하는 것이 바람직하다. 기판으로부터의 거리가 증가함에 따라 제1 층 시퀀스에서 Al 함량은 감소한다. 바람직하게는, 제1 층 시퀀스의 하나의 AlGaN 층은 경사 조성(graded composition) AlGaN 층이다. Al 조성의 경사는 단계적이거나 연속적일 수 있다.
본 발명의 선호되는 실시예에 따르면, 성장 방향의 제1 층 시퀀스는 AlN 층, 두꺼운 일정한 조성의 AlGaN 층, 연속적 경사 조성의 AlGaN 층 및 선택적으로 얇은 일정한 조성의 AlGaN 층을 포함한다. 두꺼운 일정한 조성의 AlGaN 층의 두께는 연속적 경사 조성의 AlGaN 층의 두께의 적어도 두 배이고 얇은 일정한 조성의 AlGaN 층의 두께의 적어도 두 배이다. 얇은 일정한 조성의 AlGaN 층의 Al 함량은 연속적으로 경사진 AlGaN 층의 상부 표면의 Al 함량과 동일하거나 유사하다. 층상 기판의 곡률은 두껍고 얇은 일정한 조성의 층의 성장 동안보다 연속적 경사 조성의 AlGaN 층의 성장 동안에 더 빠르게 증가한다. 층상 기판의 곡률은 연속적 경사 조성의 AlGaN 층의 Al 함량 및 두께를 조정함으로써 손쉽게 제어될 수 있다.
제1 변형 보존 블록은 y > z 인 제2 평균 Al 함량 y를 갖는다. 바람직하게는, 제1 변형 보존 블록은 층상 기판의 곡률이 0이 될 때까지 또는 층상 기판의 만곡이 제1 변형 보존 블록의 증착의 시작 시보다 덜 오목해질 때까지 증착된다. 제1 변형 보존 블록을 증착하는 동안, 제1 변형 보존 블록의 두께 변화 Δth에 대한 곡률 변화 ΔC(ΔC/Δth)는 바람직하게는 증착의 시작 시에는 양의 값이 되고 그 후 거의 '0'이 되는데, 즉, 거의 일정하게 유지되거나 일정하거나 심지어 음의 값이 된다. 변형 보존 블록의 두께는 층상 기판의 곡률에 많은 영향을 미치지 않는다. 바람직하게는, 제1 변형 보존 블록의 성장은 ΔC/Δth의 값이 -5 km-1/μm 미만이 될 때 정지된다.
제2 변형 구축 층은 제3 평균 Al 함량 x를 갖는 AlGaN 층이며, 다시 말해 제2 변형 구축 층은 0 ≤ x < y 인 AlxGa1-xN 층이다. 제2 변형 구축 층은 제1 변형 보존 블록의 상부 표면과의 계면을 형성하는 것이 바람직하고, 여기서 제3 평균 Al 함량은 제1 변형 보존 블록의 상부 표면의 Al 함량보다 적다. 제2 변형 구축 층은 압축 변형을 구축하고, 제2 변형 구축 층의 두께 및 Al 함량은 층상 기판의 곡률이 0에 가까워지도록, 즉 바람직하게는 제2 변형 구축 층의 증착 종료 시 |3| km-1 미만이 되도록 선택된다. 그러면, 층상 기판은 제2 변형 구축 층이 성장된 이후 거의 평평하다. 제2 변형 구축 층의 두께는 바람직하게는 30nm 이상 200nm 이하이다.
제2 변형 보존 블록은 5개 이상 50개 이하의 제2 층 시퀀스의 유닛을 포함한다. 제2 층 시퀀스는 AlN 층 및 적어도 하나의 AlGaN 층을 포함한다. 제1 유닛의 AlN 층은 제2 변형 구축 층의 상부 표면과 계면을 형성하는 것이 바람직하다. 제2 층 시퀀스의 AlGaN 층은 일정한 조성의 AlGaN 층 또는 경사 조성의 AlGaN 층일 수 있으며, Al은 기판으로부터의 거리가 증가함에 따라 감소한다. Al 조성의 경사는 단계적이거나 연속적일 수 있다. 본 발명의 선호되는 실시예에 따르면, 제2 층 시퀀스의 AlGaN 층은 일정한 조성의 AlGaN 층이고 그 Al 함량은 x 이하이다. 제2 변형 보존 블록은 x < w < y 인 제4 평균 Al 함량 w를 갖는다.
바람직하게는, 제2 변형 보존 블록은 제2 변형 보존 블록의 증착의 시작까지의 층상 기판의 곡률 차이가 음의 값이 될 때까지 증착된다.
제2 변형 보존 블록은 층상 기판의 곡률을 크게 변경하지 않는다. 바람직하게는, 제2 변형 보존 블록의 성장은 ΔC/Δth의 값이 -1 km-1/μm 미만일 때 정지되고, 층상 기판은 제2 변형 보존 블록이 성장된 후 거의 평평하게 유지된다.
GaN 층은 제2 변형 보존 블록의 상부 표면과 계면을 형성하거나, 대안적으로 GaN 층은 선택적인 제3 변형 구축 층의 상부 표면과 계면을 형성하거나, 또는 대안적으로 GaN 층은 선택적인 초격자(superlattice) 블록의 상부 표면과 계면을 형성한다.
만약 존재한다면, 제3 변형 구축 층은 제5 평균 Al 함량 v를 갖는 AlGaN 층이며, 다시 말해 제3 변형 구축 층은 0 ≤ v < w 인 AlvGa1-vN 층이다. 제3 변형 구축 층은 제2 변형 보존 블록의 상부 표면과 계면을 형성하며, 여기서 제5 평균 Al 함량은 바람직하게는 제2 변형 보존 블록의 상부 표면의 Al 함량보다 적다. 제3 변형 구축 층은 추가로 압축 변형을 구축하고 추가로 층상 기판의 볼록 곡률을 증가시킨다. 제2 변형 구축 층의 두께는 바람직하게는 30 nm 이상 200 nm 이하이다.
변형 구축 층과 변형 보존 블록을 번갈아가며 나타나도록 구현하는 것은 층상 기판을 거의 평평하게 유지하면서 웨이퍼 곡률은 25 km-1을 초과하지 않고 소성 변형의 발생 없이 비교적 두꺼운 AlGaN 버퍼를 제공한다.
초격자 블록이 존재하는 경우, 초격자 블록은 제2 변형 보존 블록의 상부 표면(즉, 제3 변형 구축 층이 존재하지 않음) 또는 제3 변형 구축 층의 상부 표면과의 계면을 형성한다.
초격자 블록은 바람직하게는 각각 AlN 층 및 AlGaN 층을 포함하는 10개 이상 100개 이하의 층 유닛을 포함한다. 초격자 블록의 제1 유닛의 AlN 층은 제2 변형 보존 블록의 상부 표면(즉, 제3 변형 구축 층이 존재하지 않음) 또는 제3 변형 구축 층의 상부 표면과의 계면을 형성한다. 초격자 블록의 유닛의 AlN 층은 바람직하게는 5 nm 이상 10 nm 이하인 두께를 갖는다. 초격자 블록의 유닛의 AlGaN 층은 바람직하게는 초격자 블록의 유닛의 AlN 층의 두께의 2배 내지 10배인 두께를 갖는다. 초격자 블록의 유닛의 AlGaN 층은 초격자 블록 바로 아래에 있는 AlGaN 층의 Al 함량 이하인 Al 함량을 갖는다. 초격자 블록은 v < u < w 인 제6 평균 Al 함량 u를 갖는다. 초격자 블록은 층상 기판의 볼록 곡률을 적당히 증가시킬 수 있게 한다.
제3 변형 구축 층 및/또는 초격자 블록이 존재하는지 여부에 관계없이, AlGaN 버퍼는 바람직하게는 30 % 이상인 평균 Al 함량을 갖는다. 또한, AlGaN 버퍼는 바람직하게는 1.0 μm 이상 5 μm 이하인 두께를 갖는다.
GaN 층은 의도적으로 도핑되지 않고 바람직하게는 1 × 1018 원자/cm3 미만의 탄소 농도를 가지며 바람직하게는 50 nm 이상 500 nm 이하인 두께를 갖는 고순도 GaN 층일 수 있다.
바람직하게는, GaN 층은 탄소 및 고순도 GaN 층을 포함하는 절연 GaN 버퍼를 포함한다. 절연 GaN 버퍼가 존재하는 경우, 고순도 GaN 층은 절연 GaN 버퍼와의 계면을 형성하고, 절연 GaN 버퍼는 제2 변형 보존 블록 또는 제3 변형 구축 층 또는 초격자 블록과의 계면을 형성한다.
절연 GaN 버퍼 내의 탄소 농도는 바람직하게는 1 × 1018 원자/cm3 이상 1 × 1020 원자/cm3 이하이다. 절연 GaN 버퍼는 바람직하게는 500 nm 이상 2000 nm 이하인 두께를 갖는다.
GaN 층의 증착은 바람직하게는 층상 기판의 곡률이 볼록하고 50km-1 이하인 지점에서 시작된다.
절연 GaN 버퍼의 존재 여부에 관계없이, GaN 층의 상부 표면은 5 μm × 5 μm 원자간력 현미경(AFM; Atomic Force Microscope) 스캔 영역 상에서 바람직하게는 0.5 nm 미만인 제곱 평균(RMS; Root Mean Square) 거칠기를 가지고, GaN 층의 002 및 102 반사에 대한 X선 회절(XRD; X-ray Diffraction) 로킹 커브의 반치전폭(FWHM; Full Width at Half Maximum)은 바람직하게는 각각 650 arcsec 및 1200 arcsec 미만이다.
본 발명에 따른 헤테로에피택셜 웨이퍼는 뒤틀림에 관한 우수한 재료 특성을 갖는다. 예를 들어, 4.5 μm의 두께를 갖는 에피층의 경우, 에피층은 균열이 없고(crack-free) (3 mm 에지 배제를 고려), 헤테로에피택셜 웨이퍼의 뒤틀림은 | 50 | μm 미만이다.
적어도 150 mm의 직경을 갖는 (111)-지향 실리콘 상의 1 mA/mm2의 수직 누출 전류에 대한 2.5 MV/cm를 초과하는 높은 항복 필드로 인하여, 본 발명에 따른 헤테로에피택셜 웨이퍼는 그 위에 600 V 고전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor) 디바이스를 구축하는 데 사용될 수 있다.
이러한 목적을 위하여, GaN 층의 상부에 디바이스 층이 형성될 수 있다. 디바이스 층은, 예를 들어, pGaN/AlGaN 층 또는 SiN/AlGaN 층 또는 SiN/AlGaN/AlN 층 또는 GaN/AlGaN/AlN 층 또는 GaN/AlGaN 층 또는 AlGaN 층을 포함할 수 있다.
정의
층상 기판은 기판 및 그 위에 증착된 적어도 하나의 층을 의미한다. 에피층은 기판 상에 성장된 층 전체를 의미한다.
AlGaN 버퍼는 AlN 핵 형성층 위에 그리고 GaN 층 아래에 위치한 층 전체를 의미한다.
헤테로에피택셜 웨이퍼는 기판, AlN 핵 형성층, AlGaN 버퍼 및 GaN 층을 포함하는 엔티티를 의미한다.
층의 Al 함량 또는 평균 Al 함량은 존재하는 III족 원자의 총 합에 대한 존재하는 Al 원자의 백분율로서 특정될 수 있다.
곡률은 각각 층상 기판 또는 헤테로에피택셜 웨이퍼의 곡률 반경의 역수를 의미한다.
뒤틀림은 기준면으로부터 웨이퍼의 중앙 표면의 최대 및 최소 거리 간의 차이를 의미한다.
본 발명은 도면을 참조하여 추가로 설명된다.
도 1은 III족 질화물 층의 증착의 열 환경 하에서 만곡된 실리콘 기판을 도시한다.
도 2는 본 발명의 선호되는 실시예에 따른 제1 변형 보존 블록의 제1 층 시퀀스를 개략적으로 도시한다.
도 3은 도 2가 나타내는 제1 층 시퀀스의 성장 동안 층상 기판의 곡률 C 및 층들의 두께 th가 어떻게 상관되는지를 정성적으로 도시한다(실선).
도 4는 본 발명의 선호되는 실시예에 따른 헤테로에피택셜 웨이퍼의 구조를 개략적으로 도시한다.
도 5는 도 4에 도시된 에피층의 증착 과정에서 시간 t에 따른 층상 기판의 곡률 C의 진행을 도시한다.
도 6은 도 4에 따른 헤테로에피택셜 웨이퍼에 기반하고 AlGaN 버퍼의 분산 성능을 측정하는 데 사용되는 디바이스의 구조를 도시한다.
도 7은 본 발명에 따른 헤테로에피택셜 웨이퍼 및 비교 예로서 사용된 헤테로에피택셜 웨이퍼로부터 얻어진 항복 곡선을 도시한다.
실리콘 기판(1)은 후면으로부터 가열된다(도 1). 가열하는 동안, 상부 표면에서의 온도(T1)는 실리콘 기판(1)의 하부 표면에서의 온도(T2)보다 낮다. 이러한 음의 온도 경도(temperature gradient) ΔT(T1 - T2)는 기판(1)의 오목한 형상, 즉, III족 질화물 증착에 앞선 음의 기판 곡률을 초래하고, 기판 온도가 증가함에 따라 음의 곡률은 증가한다.
만곡이 오목한 지 또는 볼록한 지에 관계없이, 상부 표면의 온도는 반경 위치를 따라 변화하고 증착 조건 또한 변한다. 결과적으로, 상부 표면에 증착된 III족 질화물 층의 재료 특성은 곡률의 정도에 따라 방사상으로 불균일해진다.
본 발명은 층상 기판의 과도한 만곡을 피하여 층의 균일한 재료 특성을 가져오고 동시에 높은 항복 필드를 가능하게 한다.
도 2는 본 발명의 선호되는 실시예에 따른 제1 변형 보존 블록의 제1 층 시퀀스를 개략적으로 도시한다. 도시된 제1 층 시퀀스는 AlN 층(20), 두꺼운 일정한 조성의 AlGaN 층(30), 연속적으로 경사진 AlGaN 층(40) 및 얇은 일정한 조성의 AlGaN 층(50)을 포함한다.
이러한 구조로 인하여, 제1 변형 보존 블록의 제2 평균 Al 함량 y는 AlN 층(20) 및 두꺼운 일정한 조성의 AlGaN 층(30)의 Al 함량에 의해 지배되며, 결과적으로, 비교적 높다. 이는 높은 항복 필드를 야기하고, GaN 층 내의 내부 응력을 감소시키는 것을 돕고 일정한 조성의 AlGaN 층(30)의 열 팽창률을 실리콘 기판의 열 팽창률에 가깝게 유지시킨다.
도 3은 도 2가 나타내는 제1 층 시퀀스의 성장 동안 층상 기판의 곡률 C 및 층들의 두께 th가 어떻게 상관되는지를 정성적으로 도시한다(실선). 비교를 위하여, 연속적으로 경사진 AlGaN 층(40)은 생략되었다. 이어서, 층상 기판의 동일한 곡률을 얻기 위하여(점선), 두꺼운 AlGaN 층(30)의 Al 함량이 감소되거나 AlN 층(20)의 두께가 감소될 수 있다. 그러나, 이는 결과적으로 AlGaN 버퍼의 항복 전압을 낮추고 누출 전류를 증가시킨다.
도 4는 디바이스 층을 추가로 포함하는 본 발명의 선호되는 실시예에 따른 헤테로에피택셜 웨이퍼의 구조를 개략적으로 도시한다. 도 4에 따른 헤테로에피택셜 웨이퍼는 실리콘 기판(1), AlN 핵 형성층(2), 제1 변형 구축 층(3), 제1 변형 보존 블록(4), 제2 변형 구축 층(5), 제2 변형 보존 블록(6), 제3 변형 구축 층(7), 초격자 블록(8), GaN 층(9) 및 디바이스 층(10)을 포함한다.
도 4에 따른 헤테로에피택셜 웨이퍼는, 예를 들어, 다음과 같은 구조를 가질 수 있다:
실리콘 기판(1)은 150 mm의 직경 및 675 μm의 두께를 갖는 (111)-배향 실리콘 단결정 웨이퍼이고;
AlN 핵 형성층(2)은 200 nm의 두께를 갖고;
제1 변형 구축 층(3)은 i nm의 두께를 갖는 AlzGa1-zN 층이고;
제1 변형 보존 블록(4)은 30개의 반복된 제1 층 시퀀스의 유닛들을 포함하고, 유닛의 층들은 실리콘 기판까지의 증가하는 거리와 관련하여 다음의 순서, 즉 j nm의 두께를 갖는 AlN 층, k nm의 두께를 갖는 AlaGa1-aN 층(k > j), Al 함량이 a %에서 b %로 감소하는 l nm의 두께를 갖는 연속적으로 경사진 AlGaN 층(l < k) 및 m nm의 두께를 갖는 AlbGa1-bN 층(m > l) - 를 가지며, 유닛의 평균 Al 함량은 y > z인 y이고;
제2 변형 구축 층(5)은 n nm 의 두께를 갖는 AlxGa1-xN(x < y) 층이고;
제2 변형 보존 블록(6)은 40개의 반복된 제2 층 시퀀스의 유닛들을 포함하고, 유닛의 층들은 실리콘 기판까지의 증가하는 거리와 관련하여 다음의 순서, 즉 j nm의 두께를 갖는 AlN 층 및 p nm의 두께를 갖는 AlcGa1-cN(c < b) 층을 가지며, 유닛의 평균 Al 함량은 w > x 및 w < y인 w이고;
제3 변형 구축 층(7)은 q nm의 두께를 갖는 AlvGa1-vN(v < w) 층이고;
초격자 블록(8)은 25개의 반복된 층의 유닛들을 포함하고, 유닛의 층들은 실리콘 기판까지의 증가하는 거리와 관련하여 다음의 순서, 즉 j nm의 두께를 갖는 AlN 층 및 r nm의 두께를 갖는 AldGa1-dN(d < c) 층을 가지며, 유닛의 평균 Al 함량은 u > v 및 u < w인 u이고;
GaN 층(9)은 4 × 1019 원자/cm3의 탄소 농도 및 1000 nm의 두께를 갖는 탄소 도핑된 GaN 층(9a) 및 400 nm의 두께를 갖는 의도없이 도핑된 GaN 층(9b)을 포함하고;
디바이스 층(10)은 25 %의 Al 함량 및 25 nm의 두께를 갖는 AlGaN 배리어 층(10a) 및 인시츄(in-situ) SiN 패시베이션 층(10b)을 포함한다.
원칙적으로, p-도핑된 AlGaN(0 내지 30 % 범위의 Al 함량)은 e-모드 HEMT 디바이스를 제조하기 위해 AlGaN 배리어 층(10a)의 상부에 증착될 수 있다.
도 4에 따른 구조를 갖고 상기 언급된 조성을 갖는 헤테로에피택셜 웨이퍼는 본 발명에 따라 미국 Veeco Instruments 사의 상업적 MOCVD 툴 내에서 제조되었고, 층상 기판의 곡률은 층의 성장 동안 모니터링되었다.
도 5는 실리콘 기판 상의 에피층의 증착 과정에서 시간 t에 따른 층상 기판의 곡률 C의 진행을 도시하며, 0은 오목(음) 및 볼록(양) 변형 간의 경계선을 나타낸다.
AlGaN 버퍼의 분산 성능은 S. Stoffels 등에 의해 설명된 바와 같은 방법을 사용하여 측정되었다(AlGaN/GaN 버퍼에 의해 Si에 야기되는 분산의 물리적 매커니즘 및 저분산을 위한 최적화(The physical mechanism of dispersion caused by AlGaN/GaN buffers on Si and optimization for low dispersion), 2015 IEEE International Electron Devices Meeting(IEDM), 2015, p. 35.4.1-35.4.4)
10 μm의 간격을 갖는 금속 패드(11)가 2차원 전자 가스(2DEG; Two-Dimensional Electron Gas) 저항을 측정하기 위하여 도 6에 도시된 바와 같이 증착되었다. -600 V(Vstress)의 전압이 10초 간 Si 기판의 후면에 전계 응력(electrical stress)로서 인가되었다(응력기). 그 후 응력이 제거되고 1 V의 감지 전압이 2DEG 레지스터에 인가되었다(회복기). 응력기와 회복기 간의 스위칭 지연은 1 ms였다. 비응력 디바이스의 초기 2DEG 저항의 응력 제거 후에 측정된 값에 대한 비율은 거의 1이었다. 따라서, 2DEG 전도도에는 변화가 없었고 AlGaN 버퍼 유도 분산은 거의 0 %였다. 또한, 반 데르 파우 홀(Van der Pauw Hall) 측정은 도 6에서 도시된 디바이스 상에서 실온에서 수행되었고 결과는 다음과 같았다: 시트 저항 425 Ω/sq, 캐리어 밀도 9.76 × 1012 cm-2 및 캐리어 이동도 1466 cm2/Vs.
다음으로, 항복 성능이 조사되었다. 이러한 목적을 위하여, 제3 변형 구축 층(7), AlGaN 배리어 층(10a), SiN 패시베이션 층(10b) 및 금속 패드(11)를 제외한 도 4에 따른 AlGaN 버퍼 구조를 갖는 추가적인 헤테로에피택셜 웨이퍼가 제조되었다.
헤테로에피택셜 웨이퍼는 다음과 같은 구조를 가졌다:
기판(1)으로서 150 mm의 직경 및 675 μm의 두께를 갖는 (111)-배향 실리콘 단결정 웨이퍼;
200 nm의 두께를 갖는 AlN 핵 형성층(2);
제1 변형 구축 층(3), 즉 i nm의 두께를 갖는 AlzGa1-zN 층;
제1 변형 보존 블록(4), 즉 25개의 반복된 제1 층 시퀀스의 유닛들로서, 유닛의 층들은 실리콘 기판까지의 증가하는 거리와 관련하여 다음의 순서, 즉 j nm의 두께를 갖는 AlN 층, k nm의 두께를 갖는 AlaGa1-aN 층, Al 함량이 a %에서 b %로 감소하는 l nm의 두께를 갖는 연속적으로 경사진 AlGaN 층 및 m nm의 두께를 갖는 AlbGa1-bN 층을 가짐;
제2 변형 구축 층(5), 즉 n nm의 두께를 갖는 AlxGa1-xN 층;
제2 변형 보존 블록(6), 즉 36개의 반복된 제2 시퀀스 층의 유닛들로서, 유닛의 층들은 실리콘 기판까지의 증가하는 거리와 관련하여 다음의 순서, 즉 j nm의 두께를 갖는 AlN 층 및 p nm의 두께를 갖는 AlcGa1-cN 층을 가짐;
41개의 반복된 층의 유닛들을 갖는 초격자 블록(8)으로서, 유닛의 층들은 실리콘 기판까지의 증가하는 거리와 관련하여 다음의 순서, 즉 j nm의 두께를 갖는 AlN 층 및 r nm의 두께를 갖는 AldGa1-dN 층을 가짐;
4 × 1019 원자/cm3의 탄소 농도 및 1000 nm의 두께를 갖는 탄소 도핑된 GaN 층(9a); 및
300 nm의 두께를 갖는 의도없이 도핑된 GaN 층(9b).
에피층의 총 두께는 4.5 μm이었다(200 nm의 AlN 층(2), 1800 nm의 층들(3, 4, 5 및 6), 1200 nm의 초격자 블록(8), 1000 nm의 탄소 도핑된 GaN 층(9a) 및 300 nm의 의도없이 도핑된 GaN 층(9b)).
비교를 위하여, 단지 생략되었던 제1 및 제2 변형 보존 블록(4 및 6)과 관련하여 추가적인 헤테로에피택셜 웨이퍼와 상이한 본 발명을 나타내지 않는 헤테로에피택셜 웨이퍼가 성장되었다. 제1 및 제2 변형 보존 블록(4 및 6)을 보상하기 위하여, 초격자 블록(8)의 두께가 각각 확대되었다. 에피층의 총 두께는 마찬가지로 4.5 μm이었다(200 nm의 AlN 층(2), 100 nm의 AlGaN 층(3), 2900 nm의 초격자 블록(8), 1000 nm의 탄소 도핑된 GaN 층(9a) 및 300 nm의 의도없이 도핑된 GaN 층(9b)).
도 7은 GaN 층의 상부 및 실리콘 기판의 바닥에 500 μm × 500 μm 도체 패드(contact pads)를 제공한 후 본 발명에 따른 추가적인 헤테로에피택셜 웨이퍼 및 비교 예로서 사용된 헤테로에피택셜 웨이퍼로부터 얻어진 항복 곡선을 도시한다. 도시된 곡선은 수직 바이어스 전압 vbv에 대한 수직 누출 전류 vlc를 나타낸다. 상부의 곡선(uc)은 추가적인 헤테로에피택셜 웨이퍼로부터 얻어졌고, 하부의 곡선(lc)은 비교 예로서 사용된 헤테로에피택셜 웨이퍼로부터 얻어졌다.
600 V 바이어스에서, 추가적인 헤테로에피택셜 웨이퍼로부터 얻어진 누출 전류는 비교 예로서 사용된 헤테로에피택셜 웨이퍼로부터 얻어진 누출 전류보다 거의 한 차수가 적었다. 추가적인 헤테로에피택셜 웨이퍼는 1500 V 에는 미치지 않는 심한 항복을 겪었다.
1 실리콘 기판
2 AlN 핵 형성층
3 제1 변형 구축 층
4 제1 변형 보존 블록
5 제2 변형 구축 층
6 제2 변형 보존 블록
7 제3 변형 구축 층
8 초격자 블록
9 GaN 층
9a 탄소 도핑된 GaN 층
9b 의도없이 도핑된 GaN 층
10 디바이스 층
10a AlGaN 배리어 층
10b SiN 패시베이션 층
11 금속 패드
20 AlN 층
30 일정한 조성의 AlGaN 층
40 연속적으로 경사진 AlGaN 층
50 얇은 일정한 조성의 AlGaN 층

Claims (18)

  1. 헤테로에피택셜 웨이퍼에 있어서,
    직경 및 두께를 갖는 실리콘 기판;
    AlN 핵 형성층;
    0 < z 인 제1 평균 Al 함량 z를 갖는 AlzGa1-zN 층인 제1 변형 구축 층;
    5개 이상 50개 이하의 제1 층 시퀀스의 유닛을 포함하는 제1 변형 보존 블록 - 상기 제1 층 시퀀스는 AlN 층 및 적어도 두 개의 AlGaN 층을 포함하고, 상기 제1 변형 보존 블록은 y > z 인 제2 평균 Al 함량 y를 가짐 -;
    0 ≤ x < y 인 제3 평균 Al 함량 x를 갖는 AlxGa1-xN 층인 제2 변형 구축 층;
    5개 이상 50개 이하의 제2 층 시퀀스의 유닛을 포함하는 제2 변형 보존 블록 - 상기 제2 층 시퀀스는 AlN 층 및 적어도 두 개의 AlGaN 층을 포함하고, 상기 제2 변형 보존 블록은 x < w < y 인 제4 평균 Al 함량 w를 가짐 -; 및
    GaN 층을 순서대로 포함하고,
    상기 AlN 핵 형성층과 상기 GaN 층 사이의 층들은 AlGaN 버퍼를 형성하는 것인 헤테로에피택셜 웨이퍼.
  2. 제1항에 있어서,
    상기 AlGaN 버퍼는 1.0 μm 이상 5 μm 이하의 두께를 갖는 것인 헤테로에피택셜 웨이퍼.
  3. 제1항 또는 제2항에 있어서,
    상기 AlGaN 버퍼는 30 % 이상의 평균 Al 함량을 갖는 것인 헤테로에피택셜 웨이퍼.
  4. 제1항 또는 제2항에 있어서,
    상기 AlGaN 버퍼는 0 ≤ v < w 인 제5 평균 Al 함량 v를 갖는 AlvGa1-vN 층인 제3 변형 구축 층을 더 포함하는 것인 헤테로에피택셜 웨이퍼.
  5. 제4항에 있어서,
    상기 AlGaN 버퍼는 초격자 블록을 더 포함하며,
    상기 초격자 블록은 u > v 및 u < w 인 제6 평균 Al 함량 u를 갖는 것인 헤테로에피택셜 웨이퍼.
  6. 제1항 또는 제2항에 있어서,
    상기 실리콘 기판의 직경 및 두께는 각각 150 mm 및 1000 μm 이하인 것인 헤테로에피택셜 웨이퍼.
  7. 제1항 또는 제2항에 있어서,
    상기 실리콘 기판의 직경 및 두께는 각각 200 mm 및 1200 μm 이하인 것인 헤테로에피택셜 웨이퍼.
  8. 제1항 또는 제2항에 있어서,
    상기 실리콘 기판의 직경 및 두께는 각각 300 mm 및 1500 μm 이하인 것인 헤테로에피택셜 웨이퍼.
  9. 제1항 또는 제2항에 있어서,
    상기 AlGaN 버퍼는 2.5 MV/cm 이상의 항복 강도를 갖는 것인 헤테로에피택셜 웨이퍼.
  10. 제1항 또는 제2항에 있어서,
    상기 실리콘 기판은 실리콘 단결정 웨이퍼, SOI 웨이퍼 또는 실리콘 단결정 상부 층을 갖는 층상 웨이퍼인 것인 헤테로에피택셜 웨이퍼.
  11. 헤테로에피택셜 웨이퍼를 제조하는 방법에 있어서,
    직경 및 두께를 갖는 실리콘 기판을 제공하는 단계; 및
    상기 실리콘 기판 상에 다수의 층을 증착함으로써 층상 기판을 형성하는 단계를 순서대로 포함하며,
    상기 실리콘 기판 상에 다수의 층을 증착함으로써 층상 기판을 형성하는 단계는,
    상기 실리콘 기판 상에 AlN 핵 생성층을 증착하는 단계;
    상기 AlN 핵 생성층 상에 0 < z 인 제1 평균 Al 함량 z를 갖는 AlzGa1-zN 층인 제1 변형 구축 층을 증착하는 단계;
    상기 제1 변형 구축 층 상에 5개 이상 50개 이하의 제1 층 시퀀스의 유닛을 포함하는 제1 변형 보존 블록 - 상기 제1 층 시퀀스는 AlN 층 및 적어도 두 개의 AlGaN 층을 포함하고, 상기 제1 변형 보존 블록은 y > z 인 제2 평균 Al 함량 y를 가짐 - 을 증착하는 단계;
    상기 제1 변형 보존 블록 상에 0 ≤ x < y 인 제3 평균 Al 함량 x를 갖는 AlxGa1-xN 층인 제2 변형 구축 층을 증착하는 단계;
    상기 제2 변형 구축 층 상에 5개 이상 50개 이하의 제2 층 시퀀스의 유닛을 포함하는 제2 변형 보존 블록 - 상기 제2 층 시퀀스는 AlN 층 및 적어도 하나의 AlGaN 층을 포함하고, 상기 제2 변형 보존 블록은 x < w < y 인 제4 평균 Al 함량 w를 가짐 - 을 증착하는 단계; 및
    상기 제2 변형 보존 블록 상에 GaN 층을 증착하는 단계를 포함하는 헤테로에피택셜 웨이퍼를 제조하는 방법.
  12. 제11항에 있어서,
    상기 층상 기판의 만곡이 오목한 시점에 상기 제1 변형 보존 블록을 증착하는 단계를 수행하는 단계; 및
    상기 층상 기판의 만곡이 볼록한 시점에 상기 제2 변형 보존 블록을 증착하는 단계를 수행하는 단계를 포함하는 헤테로에피택셜 웨이퍼를 제조하는 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 제1 변형 보존 블록의 증착 동안 상기 층상 기판의 곡률을 증가시키는 단계; 및
    ΔC/Δth의 값이 -5 km-1/μm 미만이 될 때 상기 제1 변형 보존 블록의 성장을 정지시키는 단계 - 상기 ΔC/Δth는 두께의 변화 Δth에 대한 곡률의 변화 ΔC 를 나타냄 - 를 포함하는 헤테로에피택셜 웨이퍼를 제조하는 방법.
  14. 제11항 또는 제12항에 있어서,
    ΔC/Δth의 값이 -1 km-1/μm 미만이 될 때 상기 제2 변형 보존 블록의 성장을 정지시키는 단계 - 상기 ΔC/Δth는 두께의 변화 Δth에 대한 곡률의 변화 ΔC 를 나타냄 - 를 포함하는 헤테로에피택셜 웨이퍼를 제조하는 방법.
  15. 제11항 또는 제12항에 있어서,
    상기 층상 기판의 곡률이 볼록하고 50 km-1 이하인 시점에서 상기 GaN 층의 증착을 시작하는 단계를 포함하는 헤테로에피택셜 웨이퍼를 제조하는 방법.
  16. 제11항 또는 제12항에 있어서,
    상기 제공된 실리콘 기판은 각각 150 mm의 직경 및 1000 μm 이하의 두께를 갖는 것인 헤테로에피택셜 웨이퍼를 제조하는 방법.
  17. 제11항 또는 제12항에 있어서,
    상기 제공된 실리콘 기판은 각각 200 mm의 직경 및 1200 μm 이하의 두께를 갖는 것인 헤테로에피택셜 웨이퍼를 제조하는 방법.
  18. 제11항 또는 제12항에 있어서,
    상기 제공된 실리콘 기판은 각각 300 mm의 직경 및 1500 μm 이하의 두께를 갖는 것인 헤테로에피택셜 웨이퍼를 제조하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI698914B (zh) * 2019-07-19 2020-07-11 環球晶圓股份有限公司 半導體磊晶結構及其形成方法
US20220328678A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
JP7378562B2 (ja) 2021-10-27 2023-11-13 財團法人工業技術研究院 平衡応力を有する半導体基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060191474A1 (en) 2005-02-02 2006-08-31 Agency For Science, Technology And Research Method and structure for fabricating III-V nitride layers on silicon substrates
WO2011016304A1 (ja) 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
US20110272665A1 (en) 2010-05-07 2011-11-10 Rohm Co., Ltd. Nitride semiconductor device
US20120161152A1 (en) 2010-02-16 2012-06-28 Ngk Insulators, Ltd. Epitaxial substrate and method for manufacturing epitaxial substrate
US20120223328A1 (en) 2009-11-04 2012-09-06 Dowa Electronics Materials Co., Ltd. Group iii nitride epitaxial laminate substrate
US20130092953A1 (en) 2010-06-08 2013-04-18 Ngk Insulators, Ltd. Epitaxial substrate and method for manufacturing epitaxial substrate

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
EP3731283A1 (de) * 2006-02-23 2020-10-28 AZUR SPACE Solar Power GmbH Nitridhalbleiterprodukt
US20080054248A1 (en) * 2006-09-06 2008-03-06 Chua Christopher L Variable period variable composition supperlattice and devices including same
JP5309452B2 (ja) 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
JP5634681B2 (ja) * 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 半導体素子
JP6018360B2 (ja) * 2010-12-02 2016-11-02 富士通株式会社 化合物半導体装置及びその製造方法
JP5662184B2 (ja) 2011-02-01 2015-01-28 日本碍子株式会社 半導体素子用のエピタキシャル基板、および半導体素子用エピタキシャル基板の製造方法
FR2977260B1 (fr) * 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
JP5665676B2 (ja) * 2011-07-11 2015-02-04 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
KR101813717B1 (ko) * 2012-01-04 2017-12-29 삼성전자주식회사 질화물 반도체 발광소자
US8742396B2 (en) * 2012-01-13 2014-06-03 Dowa Electronics Materials Co., Ltd. III nitride epitaxial substrate and deep ultraviolet light emitting device using the same
JPWO2013125126A1 (ja) * 2012-02-23 2015-07-30 日本碍子株式会社 半導体素子および半導体素子の製造方法
WO2013137476A1 (ja) 2012-03-16 2013-09-19 次世代パワーデバイス技術研究組合 半導体積層基板、半導体素子、およびその製造方法
US8946773B2 (en) * 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
JP5892014B2 (ja) 2012-09-14 2016-03-23 沖電気工業株式会社 窒化物半導体装置及びその作製条件特定方法
JP5425284B1 (ja) * 2012-09-21 2014-02-26 株式会社東芝 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
US10256368B2 (en) * 2012-12-18 2019-04-09 Sk Siltron Co., Ltd. Semiconductor substrate for controlling a strain
US8981382B2 (en) * 2013-03-06 2015-03-17 Iqe Rf, Llc Semiconductor structure including buffer with strain compensation layers
JP6126906B2 (ja) 2013-05-14 2017-05-10 シャープ株式会社 窒化物半導体エピタキシャルウェハ
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP6270536B2 (ja) * 2013-06-27 2018-01-31 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
KR102188493B1 (ko) * 2014-04-25 2020-12-09 삼성전자주식회사 질화물 단결정 성장방법 및 질화물 반도체 소자 제조방법
US9112077B1 (en) * 2014-04-28 2015-08-18 Industrial Technology Research Institute Semiconductor structure
JP6180401B2 (ja) 2014-11-25 2017-08-16 サンケン電気株式会社 エピタキシャルウェーハ、半導体素子、エピタキシャルウェーハの製造方法、並びに、半導体素子の製造方法
US9806183B2 (en) 2015-11-30 2017-10-31 Veeco Instruments, Inc. Stress control on thin silicon substrates
JP6653750B2 (ja) * 2016-02-26 2020-02-26 サンケン電気株式会社 半導体基体及び半導体装置
CN106098749A (zh) * 2016-06-30 2016-11-09 中国电子科技集团公司第五十五研究所 一种硅衬底上AlGaN/GaN异质结构及其生长方法
US10211297B2 (en) * 2017-05-03 2019-02-19 Globalwafers Co., Ltd. Semiconductor heterostructures and methods for forming same
TWI631668B (zh) * 2017-11-22 2018-08-01 聯鈞光電股份有限公司 氮化物半導體結構

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060191474A1 (en) 2005-02-02 2006-08-31 Agency For Science, Technology And Research Method and structure for fabricating III-V nitride layers on silicon substrates
WO2011016304A1 (ja) 2009-08-07 2011-02-10 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子
US20120223328A1 (en) 2009-11-04 2012-09-06 Dowa Electronics Materials Co., Ltd. Group iii nitride epitaxial laminate substrate
US20120161152A1 (en) 2010-02-16 2012-06-28 Ngk Insulators, Ltd. Epitaxial substrate and method for manufacturing epitaxial substrate
US20110272665A1 (en) 2010-05-07 2011-11-10 Rohm Co., Ltd. Nitride semiconductor device
US20130092953A1 (en) 2010-06-08 2013-04-18 Ngk Insulators, Ltd. Epitaxial substrate and method for manufacturing epitaxial substrate

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