TW201718930A - 具有經減低之線差排密度的基材之製造方法 - Google Patents

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尤金 A. 菲茲拉德
包漱玉
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Abstract

本發明揭示一種具有經減低之線差排密度的基材之製造方法(200)，其包含：(i)在一第一溫度，在一半導體基材上形成(202)晶圓材料的一第一層，該第一層經安排以摻雜第一濃度之至少一摻雜物，其不同於該晶圓材料；以及(ii)在高於該第一溫度的一第二溫度下，在該第一層上形成(204)該晶圓材料的一第二層以獲得該基材，在形成期間該第二層經安排以摻雜一遞減濃度的該摻雜物，該摻雜經配置以從該第一濃度降低至一第二濃度。該晶圓材料以及摻雜物係不同於矽。本發明亦亦揭示一種與上述相關的基材。

Description

具有經減低之線差排密度的基材之製造方法
發明領域 本發明係關於一種具有經減低之線差排密度的基材之製造方法。
發明背景 過去數十年間，精密的縮放方法(scaling methods)持續驅使矽(Si)互補金屬氧化物半導體(CMOS)技術增進元件性能、減少功率消耗以及降低每顆電晶體的費用。而當元件尺寸逼近尺度極限(scaling limit)，一場從尺寸尺度(dimensional scaling)朝向材料創新(亦即“性能提升劑(performance boosters)”)的典範轉移(paradigm shift)已在半導體產業界備受積極探討。III-V族化合物材料之整合即為一例，該等III-V族化合物材料具有必要的獨特性質，適用於生產經配置以用於未來高速及低功率計算應用的元件。大部分的III-V族材料相較於Si顯現高了近20-70倍的電子遷移率以及高了約20倍的傳導率。此外，III-V族材料之能帶間隙工程(energy bandgap engineering)的可行性使其得以適用於通訊以及光電子學之元件的製造。然而，III-V族材料本質上不能完全地取代Si，因為III-V族基材的製造成本非常高，且由於其脆性機械性質而尺寸較小 (亦即通常≤ 200 mm)。因此，少量的III-V族材料必須選擇性地被整合至Si基材上以與目前主流的CMOS製造技術相容。為了實現在低成本且機械性強之Si基材上的III-V族材料整合，多個研究團隊已持續研究在Si基材上的III-V族生長以用於光電子學以及微電子學應用。
在這方面，因為在光子及電子元件中的潛在應用，在一Si基材上生長鍺(Ge)磊晶層已受到研究人員高度關注。也許最重要的是，Ge是第四族材料，其係與Si相容因此可在標準矽製造設備中被加工。由於Ge係與砷化鎵(GaAs)晶格匹配(lattice-matched)，故另一個重要的應用是Ge在Si上之基材(Ge-on-Si substrate) (Ge/Si)可被使用作為一模板以用於後續III-V族化合物生長。就線差排密度(TDD)而言，所欲的Ge磊晶膜必須具有低缺陷密度，以及具有薄緩衝層之光滑表面。
在Si上生產高品質III-V族材料以適用於製造與目前CMOS技術之相容性的一主要挑戰涉及在二種材料之間顯著晶格失配(lattice mismatch)之問題(例如該失配在GaAs的案例中係約4.1%)。為了解決該問題，具有與GaAs完全匹配之晶格常數(亦即0.07%在300 K)並具有較Si更為優良之電子及電洞遷移率的Ge可先在Si上生長，以提供一緩衝層以用於在Si基材上之砷化鎵基元件(GaAs-based devices)的整合與製造。另一個可能的解決方法是形成一絕緣層上覆鍺之基材(germanium-on-insulator (GOI) substrate)以用於上述相同應用。除了作為一“被動”緩衝層，Ge在Si上之基材或者GOI基材(不具有III-V族層)可進一步在進階CMOS電路及光子學上有潛在應用。
但亦須理解的是在Si上生長Ge的挑戰在於Si與Ge之間大約4%晶格失配，其可造成高缺陷密度及粗糙表面。解決此問題的一已知方法係生長一具有不同組成的SiGe分級緩衝物(graded buffer)，並且在Si0.5 Ge0.5 之組成下經由化學機械研磨(CMP)使該分級緩衝物的表面平滑。經由此方法，可達成約105 /cm2 的TDD，但是其需要10 µm厚的分級SiGe緩衝層。此厚度實際上係可使用典型的高溫度化學氣相沉積(CVD)法而獲得，其獲致µm/min的生長速率。不過，有時在某些應用中期望有較薄的初始層(initial layers)，例如雷射、光伏打等應用。
一使用多種類型之CVD工具的二步驟生長方法係另一已知方法。此方法包括一低溫 (亦即330-400 °C)生長步驟，接續著一高溫 (亦即600-850 °C) Ge生長。然後藉由進行生長後退火 (post-growth annealing) 或者熱循環退火 (thermal cyclic annealing)，TDD係大幅地降低。遺憾的是，此方法依然導致該Ge/Si具有大於約107 /cm2 之很高的TDD。非所欲地，該高TDD位準預期會使任何接續的III-V族材料整合降解，亦從而會在之後的使用上造成元件故障。
另一個降低TDD的方法是經由退火該GOI基材來進行，該GOI基材是係經由接合以及層轉移一使用該二步驟方法所生長之Ge磊晶層而製成。使用此方法，可獲得少於106 /cm2 的蝕孔密度(EPD)。
因此本發明之一目的在於解決先前技術之至少一問題，及/或在本領域提供一實用的選擇。
發明概要 根據第一態樣，提供一種具有經減低之線差排密度的基材之製造方法，其包含：(i)在一第一溫度下，在一半導體基材上形成晶圓材料的一第一層，該第一層經安排以摻雜一第一濃度之至少一摻雜物，其不同於該晶圓材料；以及(ii)在高於該第一溫度的一第二溫度下，在該第一層上形成該晶圓材料的一第二層以獲得該基材，在形成期間該第二層經安排以摻雜一遞減濃度的該摻雜物，該摻雜經配置以從該第一濃度降低至一第二濃度，其中該晶圓材料以及摻雜物係不同於矽。
有利地，所提出之方法使得製造具有約4.5 × 106 cm-2 經減低之線差排密度的基材是可行的，其係顯著地低於大部分習知之技術所可提供的。再者，所揭示之方法係亦可擴展為製造任何晶圓尺寸，因此使得該方法是有價值的。
較佳地，該摻雜物可包括第V族半導體材料，例如砷或者磷。
進一步地，該晶圓材料較佳可包括鍺。
此外，該半導體基材可為一具有朝向[110]方向之6°偏軸切面(off-cut)的矽基材。
較佳地，該第一溫度可大約在300 °C至450 °C之間，而該第二溫度可大約在550 °C至700 °C之間。
較佳地，該第一濃度可大約在8x1018 /cm3 至1x1020 /cm3 之間。
較佳地，若該第V族半導體材料是砷，則可使用AsH3 來進行該摻雜。
再者，其中在步驟(ii)之後，該方法可進一步任擇地包括熱循環退火該基材，以增進摻雜至該第一層及第二層之該摻雜物原子的表面遷移性。
具體上，該退火可使用一選自於由氧氣、氫氣、氮氣、混合氣體(forming gas)及氬氣所構成之群組中的氣體來進行。
較佳地，該退火是在約25 °C至940 °C之間的溫度下使用氫氣來進行。
較佳地，其中在步驟(i)及(ii)即形成晶圓材料之該第一層及該第二層，可包括使用一金屬有機化學氣相沉積反應器沉積晶圓材料之該第一層及該第二層。
根據第二態樣，提供一種具有經減低之線差排密度的基材，包含：一半導體基材；在該半導體基材上所形成之晶圓材料的一第一層，該第一層摻雜有一第一濃度之不同於該晶圓材料之至少一摻雜物；以及在該第一層上所形成之該晶圓材料的一第二層，該第二層摻雜有一遞減濃度的該摻雜物，該摻雜經配置以從該第一濃度降低至一第二濃度。該晶圓材料以及摻雜物係不同於矽。
較佳地，該第一層及該第二層可共同地經構形成具有約1.5 µm的厚度，且可具有少於5 x 106 /cm2 的蝕孔密度。
較佳地，該基材可具有少於0.50 nm的RMS表面粗糙度。
較佳地，該摻雜物可包括一第5族半導體材料，諸如(例如)砷或者磷。
較佳地，該晶圓材料可包括鍺。
較佳地，該半導體基材可為一具有朝向[110]方向之6°偏軸切面(off-cut)的矽基材。
較佳地，該第一濃度可大約在8x1018 /cm3 至1x1020 /cm3 之間。
應顯知的是本發明其中一態樣的相關特徵亦可適用在本發明之其它態樣中。
隨著參考下文所描述之具體實施例，本發明之此等及其它態樣將會清楚而顯明。
較佳實施例之詳細說明 1. 實驗細節 根據一例示性具體實施例，圖1顯示一所提出之具有經減低之線差排密度(TDD)的基材100的示意性橫截面圖。該基材100包含：一半導體基材102；在該半導體基材102上所形成之晶圓材料的一第一層104，且該第一層104摻雜有一第一濃度的至少一摻雜物(該摻雜物係不同於該第一層104的該晶圓材料)；在該第一層104上所形成之該晶圓材料的一第二層106，該第二層106摻雜有一遞減濃度的該摻雜物，其中該摻雜係從該第一濃度遞減至一第二濃度；以及在該第二層106上所形成之該晶圓材料的一第三層108。該晶圓材料以及摻雜物係不同於矽。因此從一由上而下的觀點來看，該基材100是安排成這樣的順序：該第三層108、該第二層106、該第一層104，以及該半導體基材102(位於該基材100的底部)。按慣例，需強調的是顯示於圖1之該半導體基材102以及該第一層104、第二層106及第三層108之相對尺寸已被誇大而僅供清楚說明，並不欲解釋成代表實際尺寸。
然後圖2描述一製造圖1之該基材100的對應方法200。廣泛地，該方法200包括：在一第一溫度下，在該半導體基材102上形成該晶圓材料的該第一層104(在步驟202)，該第一層104經安排以摻雜一第一濃度的該至少一摻雜物；在高於該第一溫度的一第二溫度下，在該第一層104上形成該晶圓材料的該第二層106(在步驟204)，在(該第二層106的)形成期間，該第二層106經安排以摻雜一遞減濃度的該摻雜物，該摻雜經配置以從該第一濃度降低至一第二濃度；以及在該第二溫度下，在該第二層106上形成該晶圓材料的該第三層108以獲得該基材100(在步驟206)，其中該第三層108是在無摻雜的情況下所形成的(亦即該第三層108是未添加任何摻雜物的純淨生長)。進一步地，為了表達清楚，該第二濃度是低於該第一濃度的(將由步驟204的詳細說明來彰顯)，並且亦是有意圖地使其顯著較低。再者，應被理解的是，所選用的第二濃度之數值是取決於欲生長在該第三層108上之元件的種類(例如發光二極體)，因此是有彈性的，根據該基材100之預定應用而定。
在本實例中，該半導體基材102是一具有朝向[110]方向之6°偏軸切面(off-cut)的矽基材(但並不視為限制性的-也可能是其它方向(例如[-110])及不同的適當偏軸切面(off-cut) (例如約2° 至約10°)的角度)，其被選用來作後續III-V族化合物半導體材料的生長，以排除反相域(anti-phase domains)的形成。然後，鍺(Ge)被選用為該晶圓材料，而砷(As)被選用為該摻雜物，但如果需要時，其它合適之第V族半導體材料，諸如磷(P)或者銻(Sb)，亦可被使用作為該摻雜物。再者，需強調的是不屬於第V族半導體材料之其它合適的摻雜物亦可被交替地使用，且將會被本發明所屬技術領域中具有通常知識者所理解。因此，為了詳細地闡明該方法200，在下文中敘述一基於上述特定選擇之材料的實例。
首先，使用標準RCA溶液清潔一些具有朝向[110]方向之6°偏軸切面(off-cut)的矽(001)晶圓(亦即直徑 = 200 mm、p-型、電阻率 = 1-100 Ω-cm)，接著將該等經清潔之晶圓浸在一經稀釋的HF溶液(亦即HF : H2 O = 1 : 10，以體積計)中。然後將該等經清潔之晶圓裝載至一Aixtron Crius 金屬有機化學氣相沉積(MOCVD)反應器的經N2 沖洗之裝載鎖(N2 -purged load-lock)中，以用於製備(不同層的)Ge 生長。可理解的是亦可使用分子束磊晶(MBE)以及其它合適之方法以替代MOCVD。
為引發Ge生長，該等經清潔之晶圓被轉移至一生長箱，並且在1050 °C下於氫氣(H2 )中烘乾約10分鐘以令對於該磊晶製程有害的一薄表面氧化層脫附。之後，生長一層Si薄層以保護(該等晶圓的)該Si表面，並且埋去任何表面汙染以提供一高品質表面用於之後的Ge生長。接續地，採用一三步驟Ge生長製程(對應於圖2中所提出之方法200)以直接地在一Si晶圓(亦即該半導體基材102)上生長該Ge磊晶層。
更具體地，在該生長製程中的該等三步驟係：(i)在300 °C至450 °C之間的溫度(亦即該第一溫度)下在該Si晶圓上進行低溫Ge生長，並伴隨高度As摻雜，以獲得一相對光滑且連續的Ge晶種層(亦即該第一層104)，其中該As摻雜係使用一在最高位準所開啟之AsH3 流而進行(亦即該等As摻雜物的濃度係約1019 /cm3 ，為步驟202中的該第一濃度)；(ii)在550 °C至700 °C之間的溫度(亦即該第二溫度)下進行高溫Ge生長以在該Ge晶種層上形成一分級GeAs層(亦即該第二層106)，其係藉由將該AsH3 流從最大流逐漸地降低至零流(亦即為步驟204中的該第二濃度)進行；以及(iii) 在650 °C (亦即該第二溫度)下進行高溫純Ge生長以在該分級GeAs層上形成一Ge磊晶層(亦即該第三層108)以獲得一Ge磊晶膜(亦即該基材100)，其在一合理的生長速率下具有預定的厚度。就步驟(ii)而言，可被理解的是該摻雜可(例如)每100 nm的Ge降低一個數量級。圖9係一描述As之第一濃度及第二濃度之實驗結果的圖900，其係用於摻雜該Ge晶種層及GeAs層。因此，步驟(i)、(ii)及(iii)分別對應於方法200之步驟202、204及206。然後，該Ge晶種層、分級GeAs層以及Ge晶磊層可(例如)分別地為約400 nm、300 nm及700 nm厚，或者為100 nm、200 nm及800 nm厚。更無須說，欲形成之該Ge晶種層、分級GeAs層以及Ge晶磊層之厚度取決於預定應用之需求。
任擇地，為了控制表面粗糙度以及降低最終所獲得之TDD，可在步驟(iii)之後立即採用熱循環退火以增進該等Ge原子的表面遷移率。熱循環退火係在650 °C至850 °C之間的溫度下藉由氫氣(H2 )退火該Ge磊晶膜並重複5次而進行。更具體地，這代表著：(i) 在850 °C退火，且持續10分鐘，(ii)然後在650 °C退火，且持續5分鐘，以及(iii)重複步驟(i)及(ii)5次。亦可使用其它合適之氣體執行該退火，諸如氧氣(O2 )、氮氣(N2 )、混合氣體(forming gas)或者氬氣(Ar)。用於比較之目的，亦生長一對照樣品，亦即一Ge/Si基材係在同樣的條件下生長，但是不包括有As摻雜(在步驟202及204)。
後續使用各種量測技術來鑑定該Ge磊晶膜的性質，並在下節討論該等結果。使用具有200 kV之操作電壓的穿透電子顯微術(例如TEM；Philips CM200)以研究沿著該Ge/Si界面之該等差排以及在該Ge表面上的該等線差排。另外，使用PANalyticalTM X’Pert PRO繞射系統藉由高解析X射線繞射(HRXRD)測量所形成之該Ge膜的應變及品質。基於Si(004)之搖擺曲線(rocking curves)係被收集在HRXRD測量中。 2. 結果與討論
圖3中(該Ge磊晶膜的)橫截面穿透電子顯微術(X-TEM)明視野影像300顯示該等Ge磊晶層係如預期地形成。所形成之整個Ge磊晶膜的厚度係被測定為約1.5 µm。如在X-TEM影像300中所顯示，該等失配差排大致上係侷限於該Ge/Si再生長界面。此外，大部分之線差排(TD)係侷限於該第一700 nm Ge層內(在該Ge/Si界面之上)，其中該Ge磊晶層係在步驟(i)及(ii)摻雜有As。除了此厚度，在X-TEM下未觀察到明顯的TD，表示在高溫度純Ge生長期間，該Ge膜的表面具有每cm2 少於108 的線差排，並且具有相當高的品質。
如在圖4a及4b中的影像400及402所顯示，可從(該Ge磊晶膜的)平面圖TEM藉由估測橫跨整個Ge磊晶膜之多個位置之特定區域中的該等差排，更精確地測定線差排密度(TDD)。更具體地，在圖4a中僅發現一線差排，但在圖4b的大部分區域中並未發現線差排。總而言之，從圖4a所測定之TDD係估測為約1.06 ± 0.64 × 107 /cm2 。為求完整性，須了解由於TEM的限制，獲得一具有較小解析度之影像係不可能的。因此，以上所估測之TDD數值代表一上限數值，且可能被高估。
使用一場發射掃描電子顯微術(FESEM)以及蝕孔技術以經由較低解析度之影像量化(該Ge磊晶膜的)TDD。該Ge磊晶膜起初係在一碘溶液中被蝕刻約1秒。因為在該蝕刻劑中該等線差會非常快地被蝕刻，一蝕孔可因此被刻劃出並且被觀察到。為了更佳的準確性，該蝕孔密度(EPD)數值係基於20平面圖FESEM影像之一平均數目而估測的。如圖5a中的影像500所顯示，所形成之具有該經As摻雜之Ge晶種層之該Ge晶磊膜的經估測EPD係約4.57 ± 0.39 × 106 /cm2 。其相較於該對照樣品(亦即在具有6°偏軸切面(off-cut)基材之Si上直接生長之Ge，但不包括As-摻雜)係低得多，該對照樣品被測定具有大約5.63 ± 0.63 × 107 /cm2 之EPD - 參見圖5b中的影像502。因此，藉由使用方法200製造該Ge磊晶膜，所產生之EPD可有利地降低至少一個數量級。
如在文獻中所報告，當Ge塊狀晶體經As摻雜時差排的速度會增加。其係因為淺供體或受體能階(shallow donor or acceptor levels)存在於差排或者其它缺陷，諸如扭結(kinks)或反相缺陷(anti-phase defects)。該差排本身被認為僅包含重構鍵(reconstructed bonds)，且可能有懸鍵(dangling bonds)在其缺陷。此等淺能階可改變成深能階當該扭結對/扭結分別地達到其形成/移動之鞍點(saddle point)。該鞍點結構具有一最高佔有能階位移至中間帶隙。在此等能階之間的能量差係消耗在扭結對形成/扭結遷移，且因此降低該差排的活化能。因此，該n型經摻雜Ge經歷差排運動之增加。相似的解釋係適用於此案例，如在本具體實施例中所觀察到。因為該(經As摻雜)Ge磊晶膜之該等差排的速度係經改善的，因此有一較高的可能性，在熱循環退火製程過程中具有相反符號之差排柏格斯向量(dislocations Burgers vector)更容易相交並且消除。因此，相較於不具有摻雜且具有較低差排速度之案例，可較大程度地降低該TDD。
因為該Ge磊晶層(亦即該第三層108)的應變狀態影響該Ge磊晶膜的電子及光學性質，進行一HRXRD研究以估測該Ge磊晶層的應變位準。圖6描述在該Ge磊晶膜上所拍攝之HRXRD測量圖的一影像600。該Ge磊晶層的應變位準可使用在文獻中已知的方法而估測，且為簡潔起見在此不再詳述。在具有以及不具有該經As摻雜之Ge晶種層的案例中，已測定該Ge磊晶層分別具有0.21%以及0.16%的拉伸應變。在從高溫度加工步驟至室溫的冷卻期間，該拉伸應變係在該Ge磊晶層中經熱誘發，如同相較於Si的2.6 ppm/o C線性熱膨脹係數(CTE)，Ge具有5.8 ppm/o C的線性熱膨脹係數(CTE)。從圖6可見，對比該對照樣品，具有經As摻雜之Ge峰的位置係稍微位移至右側，表示該具有As摻雜之Ge具有稍微較高的拉伸應變。進一步地，該具有As摻雜之Ge峰的全寬半高(full width half maximum)(FWHM)數值係約171角秒，其係小於該對照樣品的211角秒。該FWHM數值的對應降低以及該Ge峰之強度的增加表示該具有經As摻雜之Ge晶種層的Ge磊晶層提供一較佳的結晶性，如同一較佳的結晶具有較多的反射面。
更須了解的是兩個Ge峰係對稱的，且在朝向較高入射角的一側顯現一清楚的肩峰。其係因為在熱加工期間在該界面的Ge/Si互相混合擾亂該陡界面(abrupt interface)，其造成一中間Si1−x Gex 層。相較於該對照樣品，該具有經As摻雜之Ge晶種層的Ge磊晶層具有一較寬的肩峰，其表示該Si1−x Gex 的組成係逐漸改變(在經As摻雜的案例中)，而不是經受一突然的改變(在未經摻雜之Ge晶種層的情況中)。此行為可有益地促使使用所提出之方法200而形成之該Ge磊晶膜的TDD降低。尤其是，由於非常快速之朝向該Ge晶種層的P運輸，當Ge係高度地摻雜磷(P)時，Si-Ge相互擴散率(Si-Ge inter-diffusivity)係增加10-20倍，其因為費米能階效應(Fermi level effect)而因此增加Si-Ge相互擴散。因此，其表明大量的As摻雜亦可藉由完全相同之機制增加相互擴散。
如同從在圖7中所顯示之一二維的AFM影像700(其尺寸為5 µm乘5 µm)所估測，該Ge磊晶膜的RMS表面粗糙度係少於0.50 nm(例如在此實例中，具體來說係0.37 nm)。作為對比，若使用該未經摻雜之Ge晶種層生長該Ge磊晶層，該RMS粗糙度係2 nm。此外，在(該Ge磊晶膜的)該6°偏軸切面(off-cut)的樣品上可看見一清楚的剖面線圖案(crosshatch pattern)。該光滑表面係發生在磊晶生長完成之後的差排運動的結果。在該高溫退火期間，該等As摻雜物亦可幫助促進該等Ge原子的遷移，其進一步改善Ge磊晶層的光滑度。
另一個測定該Ge磊晶層之品質的方法係透過生長在該Ge/Si基材上之一發光二極體(LED)結構所發射出之光致發光(PL)的強度。當一光電元件的電效率主要係取決於少數載子(minority carriers)的壽命時，一較高的TDD會降低該少數載子的壽命，因此導致較低的效率。為作比較，在相同批次的生長下，一紅色InGaP LED結構係生長在該GaAs塊狀基材(n型具有1 - 4 × 1018 /cm3 之Si摻雜)、具有以及不具有經As摻雜之Ge晶種層的Ge磊晶層上。如圖8之影像800所顯示，生長在該經配置有As摻雜之Ge磊晶層上的紅色InGaP LED的PL強度係相當於生長在該GaAs基材上的紅色InGaP LED的PL強度。另一方面，該對照樣品的PL強度係最低的。在該GaAs基材與具有經As摻雜之Ge晶種層之Ge磊晶層之間的PL峰位置的位移係因為該等起始材料的應變。就該GaAs基材而言，其係一無應變的材料，而該具有As摻雜之Ge磊晶層則是被測定為具有約0.2%的拉伸應變。 3. 結論
綜上所述，生長在具有6°偏軸切面(off-cut)之Si基材上(使用所提出之方法200)之使用一具有As摻雜之Ge晶種層的Ge磊晶膜的EPD係降低至少一數量級至小於5 × 106 /cm2 。在該HRXRD研究中所發現之Ge峰的FWHM數值亦係降低約20%。此外，經測定之0.37 nm的RMS粗糙度係在文獻中最低經報告數值之一。進一步，亦已確認Ge磊晶層的高品質可被使用於生長一紅色InGaP LED結構，其具有相當於該GaAs基材的PL強度。
有利地，所提出之方法200因此使得製造該具有約4.5 × 106 cm-2 之經降低之線差排密度的基材100係可行的，其相較於用於在Si基材上生長Ge膜之習知技術係低於一個數量級。所揭示之方法200係亦可擴展為製造任何晶圓尺寸，因此使得該方法200係有價值的。再者，該TDD降低係藉由在一MOCVD反應器中使用一完全原位製程製造該基材100而達成，其有利地導致較佳的製程控制，因為其降低操控的需求且從而產生較少與清潔及工具交叉汙染事宜有關之問題。
儘管本發明已在圖示以及前述說明中予以詳細闡明和描述，此闡明和描述被認為是說明性或例示性的，且不是限制性的；本發明不限於所揭示之具體實施例。當實施本發明時，所揭示之具體實施例的其它變化可被本發明所屬技術領域中具有通常知識者所理解並實現。例如，在該半導體基材102上形成該第一層104之前，一選擇性的薄層(未顯示於圖1中)亦可沉積在該半導體基材102上。該薄層之厚度可不超過100 nm。亦可被理解該使用氫氣所進行之退火亦可在一室溫至接近鍺之熔點的溫度之間的溫度下完成，亦即在25 °C至940 °C的溫度之間。然後，視情況而定，所使用之摻雜物的該第一濃度可經選擇為一在大約8x1018 /cm3 至1x1020 /cm3 之間的位準。此外，為了清楚說明，多種摻雜物(必要時)亦可被使用於摻雜該第一層104，及/或第二層106，且所使用之多種摻雜物不需全部都屬於在週期表中相同的化學族，只要其係適合用於預定之摻雜應用即可。
更進一步，圖2之方法200有另一個可能的不同具體實施例，其中步驟206在此案例中被省略，亦即步驟206係選擇性的。因此，已如上所說明，用於第二層106之該摻雜的第二濃度可以係有彈性地經配置為一合適的數值，其有利地允許步驟206的省略。例如，該摻雜的第二濃度可以係經配置為實質地零濃度，使得在零濃度下經摻雜之該第二層106的一部分可有效地成為圖1的第三層108，而不需要實際地執行步驟206。因此所形成之具有零摻雜之該第二層106的一部分可以被認為係圖1的第三層108。再者，必要時，在第二濃度下經摻雜之第二層106的一部分可以係較厚的。因此，參照圖10，一對應的基材1000(使用不同之方法所製造)包含：該半導體基材102；在該半導體基材102上所形成之該晶圓材料的該第一層104，該第一層104摻雜有(至少一)該摻雜物的該第一濃度；以及在該第一層104上所形成之該晶圓材料的該第二層106以獲得該基材1000，該第二層106摻雜有該摻雜物的一遞減濃度，其中該摻雜係從該第一濃度遞減至該第二濃度。
100、1000‧‧‧基材
102‧‧‧半導體基材
104‧‧‧晶圓材料的第一層
106‧‧‧晶圓材料的第二層
108‧‧‧晶圓材料的第三層
200‧‧‧方法
202、204、206‧‧‧步驟
300‧‧‧橫截面穿透電子顯微術(X-TEM)明視野影像
400、402‧‧‧平面TEM影像
500、502、600、800‧‧‧影像
700‧‧‧二維的AFM影像
900‧‧‧圖表
本發明之具體實施例係在下文中參考附圖而被揭示，其中： 圖1係根據一具體實施例之一具有經減低之線差排密度的基材的一示意性橫截面圖； 圖2係製造圖1之基材的一經揭示方法； 圖3係圖1之基材之一樣品的一橫截面穿透電子顯微術(X-TEM)明視野影像； 圖4a係一平面TEM影像，其顯示在圖1之基材之該樣品的Ge表面上的線差排，其中在該區域觀察到一線差排； 圖4b係一平面TEM影像，其顯示在圖1之基材之該樣品的Ge表面上的線差排，其中未觀察到線差排； 圖5a及5b分別係所拍攝之場發射掃描電子顯微術(FESEM)影像，用以確定在一具有6°偏軸切面(off-cut)之Si基材上的Ge磊晶層的蝕孔密度(EPD)，其中一高度經As摻雜 (heavily As-doped)之Ge晶種層係使用於圖5a的案例中，而一未經摻雜(un-doped)之Ge晶種層係使用於圖5b的案例中； 圖6係所拍攝之一高解析X射線繞射(HRXRD)圖的一影像，用以說明該Ge磊晶膜的結晶性及應變狀態(strain state)； 圖7係二維(2-D) AFM掃描(尺寸：5 µm乘5 µm)的一影像，其顯示具有一經As摻雜之晶種層的一Ge磊晶層的RMS粗糙度，其係使用圖2之方法所製造； 圖8係一紅色InGaP LED結構的一光致發光(PL)影像，該紅色InGaP LED結構係在具有及不具有經As摻雜之Ge晶種層的Ge/Si以及GaAs基材上生長，其中觀察到具有經As摻雜之Ge晶種層的Ge/Si的PL強度係相當於該GaAs基材的PL強度； 圖9係一描述該摻雜物之第一濃度及第二濃度之實驗結果的圖，基於圖2之方法，其係用於摻雜圖1之該基材的第一層及第二層；以及 圖10係根據一進一步的具體實施例的一具有經減低之線差排密度的基材的一示意性橫截面圖。
200‧‧‧方法
202、204、206‧‧‧步驟

Claims (21)

  1. 一種具有經減低之線差排密度的基材之製造方法，其包含： (i)在一第一溫度，在一半導體基材上形成晶圓材料的一第一層，該第一層經安排以摻雜第一濃度之至少一摻雜物，其不同於該晶圓材料；以及 (ii)在高於該第一溫度的一第二溫度下，在該第一層上形成該晶圓材料的一第二層以獲得該基材，在形成期間該第二層經安排以摻雜一遞減濃度之該摻雜物，該摻雜經配置以從該第一濃度降低至一第二濃度， 其中該晶圓材料以及摻雜物係不同於矽。
  2. 如請求項第1項之方法，其中該摻雜物包括一第V族半導體材料。
  3. 如請求項第2項之方法，其中該第V族半導體材料包括砷或者磷。
  4. 如前述任何一請求項之方法，其中該晶圓材料包括鍺。
  5. 如前述任何一請求項之方法，其中該半導體基材係一具有朝向[110]方向之6°偏軸切面(off-cut)的矽基材。
  6. 如前述任何一請求項之方法，其中該第一溫度係大約在300 °C至450 °C之間。
  7. 如前述任何一請求項之方法，其中該第二溫度係大約在550 °C至700 °C之間。
  8. 如前述任何一請求項之方法，其中該第一濃度係大約在8x1018 /cm3 至1x1020 /cm3 之間。
  9. 如請求項第3項之方法，其中若該第V族半導體材料係砷，該摻雜係使用AsH3 而進行。
  10. 如前述任何一請求項之方法，其中在步驟(ii)之後，進一步包括熱循環退火該基材以增進摻雜至該第一層及第二層之該摻雜物的原子的表面遷移性。
  11. 如請求項第10項之方法，其中該退火係使用一選自於由氧氣、氫氣、氮氣、混合氣體(forming gas)及氬氣所構成之群組中的氣體來進行。
  12. 如請求項第11項之方法，其中該退火係在約25 °C至940 °C之間的溫度下使用氫氣來進行。
  13. 如前述任何一請求項之方法，其中在步驟(i)及(ii)，即形成晶圓材料之該第一層及該第二層中，包括使用一金屬有機化學氣相沉積反應器來沉積晶圓材料之該第一層及該第二層。
  14. 一具有經減低之線差排密度的基材，其包含： 一半導體基材； 在該半導體基材上所形成之晶圓材料的一第一層，該第一層摻雜有一第一濃度之不同於該晶圓材料的至少一摻雜物；以及 在該第一層上所形成之該晶圓材料的一第二層，該第二層摻雜有一遞減濃度的該摻雜物，該摻雜經配置以從該第一濃度降低至一第二濃度， 其中該晶圓材料以及摻雜物係不同於矽。
  15. 如請求項第14項之基材，其中該第一層及該第二層係共同地經配置具有約1.5 µm的厚度，以及具有少於5 x 106 /cm2 的蝕孔密度。
  16. 如請求項第15項之基材，其中該基材具有少於0.50 nm的RMS表面粗糙度。
  17. 如請求項第14至16項中任一項之方法，其中該摻雜物包括一第V族半導體材料。
  18. 如請求項第17項之方法，其中該第V族半導體材料包括砷或者磷。
  19. 如請求項第14至18項中任一項之方法，其中該晶圓材料包括鍺。
  20. 如請求項第14至19項中任一項之方法，其中該半導體基材係一具有朝向[110]方向之6°偏軸切面(off-cut)的矽基材。
  21. 如請求項第14至20項中任一項之方法，其中該第一濃度係大約在8x1018 /cm3 至1x1020 /cm3 之間。
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