CN103515419B - 用于硅衬底上的iii‑v族氮化物层的梯度氮化铝镓和超晶格缓冲层 - Google Patents

用于硅衬底上的iii‑v族氮化物层的梯度氮化铝镓和超晶格缓冲层 Download PDF

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Abstract

本发明涉及集成电路以及用于制造集成电路的方法。集成电路包括晶格匹配结构。晶格匹配结构可以包括第一缓冲区、第二缓冲区和由AlxGa1‑xN/AlyGa1‑yN层对形成的超晶格结构。本发明提供了用于硅衬底上的III‑V族氮化物层的梯度氮化铝镓和超晶格缓冲层。

Description

用于硅衬底上的III-V族氮化物层的梯度氮化铝镓和超晶格 缓冲层
技术领域
本发明涉及集成电路以及用于制造集成电路的方法，具体而言，涉及在晶格匹配结构及其制造方法。
背景技术
在硅衬底上难以沉积氮化镓(GaN)膜，因为两种材料之间具有大的热膨胀系数不匹配。大多数沉积技术涉及沉积具有与衬底和GaN显著不同的组成的缓冲层或应力释放层。这些技术产生在室温下处于拉伸应力下的GaN膜。拉伸应力倾向于在GaN中形成宏观裂纹，其对在GaN上制造的器件产生不利的影响。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种集成电路，包括：硅衬底，具有第一晶格结构；III族氮化物层，上覆所述硅衬底并且具有第二晶格结构；晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括：第一缓冲区；第二缓冲区；以及超晶格结构，包括AlxGa1-xN/AlyGa1-yN重复层对。
在所述的集成电路中，所述晶格匹配结构的第一缓冲区包括形成的厚度为约20nm至约80nm的第一AlN层和形成的厚度为约50nm至约200nm的第二氮化铝层。
在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGa1-xN层。
在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGa1-xN层，其中，x从第一梯度AlxGa1-xN层到后续的梯度AlxGa1-xN层不断降低。
在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGa1-xN层，其中，所述多个梯度AlxGa1-xN层包括三个层。
在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGa1-xN层，其中，所述多个梯度AlxGa1-xN层包括三个层，其中，在第一层中x为约0.9至约0.7，在第二层中x为约0.4至约0.6，而在第三层中x为约0.15至约0.2。
在所述的集成电路中，所述晶格匹配结构的第二缓冲区包括多个梯度AlxGa1-xN层，其中，在第一层中x为约0.9至约0.7，在第二层中x为约0.4至约0.6，而在第三层中x为约0.15至约0.2，其中，所述第一层的厚度为约50nm至约200nm，所述第二层的厚度为约150nm至约250nm，而所述第三层的厚度为约350nm至约600nm。
在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGa1-xN/AlyGa1-yN层对。
在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGa1-xN/AlyGa1-yN层对，其中，x和y在层对之间保持不变。
在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGa1-xN/AlyGa1-yN层对，其中，x和y在层对之间保持不变，其中，所述AlxGa1-xN/AlyGa1-yN层对中的AlxGa1-xN层的x为约0.8至约1.0，而所述AlxGa1-xN/AlyGa1-yN层对中的AlyGa1-yN层的y为约0.1至约0.3。
在所述的集成电路中，所述超晶格结构包括约20对至约100对AlxGa1-xN/AlyGa1-yN层对，其中，x和y在层对之间保持不变，其中，所述AlxGa1-xN/AlyGa1-yN层对中的AlxGa1-xN层的x为约0.8至约1.0，而所述AlxGa1-xN/AlyGa1-yN层对中的AlyGa1-yN层的y为约0.1至约0.3，其中，所述AlxGa1-xN/AlyGa1-yN层对中的AlxGa1-xN层的厚度为约4nm至约8nm，而所述AlxGa1- xN/AlyGa1-yN层对中的AlyGa1-yN层的厚度为约15nm至约40nm。
在所述的集成电路中，所述III族氮化物层包含GaN。
在所述的集成电路中，所述III族氮化物层包含GaN，其中，所述GaN层的厚度为约0.2μm至约5μm。
另一方面，本发明提供了一种制造半导体结构的方法，包括：提供硅衬底；在所述硅衬底上形成晶格匹配结构，所述晶格匹配结构包括第一缓冲区、第二缓冲区和包含AlxGa1-xN/AlyGa1-yN重复层对的超晶格结构；以及形成上覆所述晶格匹配结构的III族氮化物层。
在所述的方法中，形成所述晶格匹配结构包括通过在约900℃至约1000℃的温度下形成第一AlN层以及在约1000℃至约1300℃的第二温度下形成第二AlN层来形成所述第一缓冲区。
在所述的方法中，形成所述晶格匹配结构包括通过在约900℃至约1000℃的温度下形成第一AlN层以及在约1000℃至约1300℃的第二温度下形成第二AlN层来形成所述第一缓冲区，其中，形成所述晶格匹配结构包括通过在约1000℃至约1200℃的温度下形成多个梯度AlxGa1-xN层来形成所述第二缓冲区。
在所述的方法中，形成所述晶格匹配结构包括形成约20对至约100对AlxGa1-xN/AlyGa1-yN层对。
在所述的方法中，形成所述III族氮化物层包括形成GaN层。
所述的方法还包括形成上覆所述III族氮化物层的有源层，其中，所述有源层包括AlN/AlxGa1-xN层。
所述的方法还包括形成上覆所述III族氮化物层的有源层，其中，所述有源层包括AlN/AlxGa1-xN层，其中，所述AlN/AlxGa1-xN层的x为约0.1至约0.3。
附图说明
图1A和图1B示出根据本发明的集成电路的实施例的部分截面图。
图2示出描述在硅衬底上异质外延生长GaN时所诱导的压缩应力的图。
图3A至图3G是示出形成图1A的实施例的步骤的部分截面图。
图4示出根据本发明用于制造集成电路的方法的一些实施例的流程图。
具体实施方式
参照附图描述本说明书，在整个说明书中相似的参考标号通常用于表示相似的元件，并且其中各个结构不必成比例绘制。在下面的描述中，为了解释说明的目的，阐述许多具体细节以便于理解。但是，对本领域的普通技术人员显而易见的是，可以使用这些具体细节中的一部分来实践本文中描述的一个或多个方面。在其他情况下，以框图形式示出已知结构和器件以便于理解。
III-V族氮化物材料(诸如GaN)是具有使其用于许多微电子应用中的许多吸引人的性质的半导体化合物。通常，它们在合适的衬底上作为单晶(外延)层生长，其中衬底影响外延生长机制。难以识别适合促进氮化镓的异质外延生长的衬底。
蓝宝石(Al2O3)、碳化硅和硅都已用作氮化镓沉积的衬底，但是衬底的相应性质的差异可以限制得到的III-V族氮化物层的质量。GaN具有不同于上述衬底的热膨胀系数，因此，当加工之后冷却时，GaN层由于较厚的衬底层对它们所产生的约束而具有碎裂的倾向。氮化镓层的碎裂严重限制了它们的最终应用。
难以外延生长的另一相关问题是衬底和GaN的晶格参数必须相同或相当地接近。衬底表面结构和取向强烈地影响了得到的GaN层的质量，并且如果不具有良好的晶格参数匹配，这将导致形成许多位错并且导致丧失GaN结构的精细控制。这些缺陷的形成对得到的单晶的电学和/或光学性质产生不利的影响并且再次限制最终应用。
已经开发用于阻止碎裂形成和缺陷形成的当前技术包括涉及应用过渡层或缓冲层的技术。用于减少异质外延系统中的穿透位错的一个策略是使用非晶或多晶缓冲层。而且还表明使用具有梯度或阶梯式组成的过渡层或缓冲层可以用于实现高质量的异质外延结构。梯度或阶梯式层的作用是逐渐地引入应力，并因此提供移动位错的机会。这反过来通过延伸每一个失配位错的长度以及促进其穿透段(threading segments)的相消，减少穿透层表面的位错的数量。采用过渡层进行在硅上直接外延生长氮化镓材料的各种技术已经使用在组成上包括梯度的Al和In合金的GaN层，但成效甚微。
因此，参照图1A，本发明涉及集成电路100及其制造方法。集成电路100包括配置成为硅衬底102的第一晶格结构和III族氮化物层120的第二晶格结构提供界面的晶格匹配结构130。晶格匹配结构130包括上覆衬底102的第一缓冲区104和上覆第一缓冲区104的第二缓冲区108。晶格匹配结构130还包括由AlxGa1-xN/AlyGa1-yN层对(layer pairs)形成的超晶格结构116。上覆晶格匹配结构130的超晶格结构116的III族氮化物层120可以是GaN。
第一缓冲区104包括在第一温度下形成的第一氮化铝(AlN)层104(a)和在高于第一温度的第二温度下形成的第二AlN层104(b)。第二缓冲区108包括多个梯度AlxGa1-xN层。
超晶格结构116由具有不同带隙的两种半导体材料制成。如图1B所示，超晶格结构116中的两种不同的半导体材料相互交替沉积以在生长方向115(例如，垂直于上表面116(a))上形成周期性结构。在一些实施例中，超晶格结构116包括AlxGa1-xN和AlyGa1-yN的交替层，其中可以将两个邻近的AlxGa1-xN和AlyGa1-yN层称为“层对”。
参照图2，示出描述在硅衬底上异质外延生长GaN时所诱导的压缩应力的图因为硅和GaN之间的热失配，在衬底的加热和后续冷却期间发生晶圆变形。但是，本发明的晶格匹配结构130和超晶格结构116(表示为“SLS”)缓解压缩应力，使得晶圆变形小到几乎为零。
图3A至图3G示出描述根据本发明形成集成电路300的制造方法的多个部分截面图。在图3A中，提供具有第一晶格结构的衬底302。当衬底302包括硅衬底时，其优选具有(111)表面取向，但是也可以使用具有其他表面取向诸如(100)和(110)的硅衬底。在一个实施例中，衬底厚约800nm(纳米)至约2000nm。
可以理解，本文中所提及的“半导体衬底”可以包含包括块状硅晶圆的任何类型的半导体材料。此外，术语半导体衬底还可以包括含有非半导体材料(尤其是诸如绝缘体上硅(SOI)、部分SOI衬底中的氧化物；多晶硅；非晶硅或有机材料)的结构。在一些实施例中，半导体衬底还可以包括堆叠或者以其他方式粘附在一起的多个晶圆或管芯。半导体衬底可以包括从硅锭切割的晶圆，和/或在下面的衬底上形成的任何其他类型的半导体/非半导体和/或沉积或生长(例如，外延)层。
然后实施沉积工艺306以形成晶格匹配结构(图3D中的330)的第一缓冲区304。第一缓冲区304包括在第一温度下形成的第一AlN层304(a)。因此，在一个实施例中，第一AlN层304(a)可以是低温AlN(LT-AlN)，其可以在约900℃直至约1000℃的温度下形成。在一个实施例中，将形成厚度为约20nm至约80nm的LT-AlN 304(a)。在一个实施例中，沉积工艺306可以包括金属有机化学汽相沉积(MOCVD)工艺。
然后通过沉积工艺(未示出)在第一层304(a)上方形成第二AlN层304(b)以完成晶格匹配结构的第一缓冲区304的形成，如图3A所示。在高于形成第一层304(a)的第一温度的第二温度下形成第二AlN层304(b)。因此，在一个实施例中，第二AlN层304(b)可以是高温AlN(HT-AlN)，其可以在约1000℃至约1300℃的温度下形成，并且在一个实施例中，其具有约50nm至约200nm的厚度。
然后在图3B中开始通过工艺310形成第二缓冲区(图3C中的308)，其中形成上覆第一缓冲区304的多个梯度AlxGa1-xN层。在一个实施例中，多个梯度AlxGa1-xN层包括约三个层。第一梯度AlxGa1-xN层308(a)在图3B中示出。第一层308(a)的总厚度为约50nm至约200nm，并且可以通过例如MOCVD工艺在约1000℃至约1200℃的温度下形成。
通过工艺312形成如图3C中示出的第二梯度AlxGa1-xN层308(b)和第三梯度AlxGa1- xN层308(c)。在一个实施例中，可以在约1000℃至约1200℃的温度下形成第二层308(b)，并且其具有约150nm至约250nm的总厚度。在一个实施例中，可以在约1000℃至约1200℃的温度下形成第三层308(c)，并且其具有约350nm至约600nm的总厚度。
“梯度”AlxGa1-xN第二缓冲区308意为在整个缓冲层的总厚度中，相应的铝含量的相对量将随着在第二缓冲区中的深度而变化。相对量可以随着远离硅衬底的距离而逐渐变化以降低晶格参数，从而使得相对浓度逐渐变化。因此，在一个实施例中，其中使用三个AlxGa1-xN层，在第一层308(a)中，x可以包含约0.9至约0.7的值。在第二AlxGa1-xN层308(b)中，x可以包含约0.4至约0.6的值。在第三AlxGa1-xN层308(c)中，x可以包含约0.15至0.3的值。
如图3D所示，然后通过工艺314形成上覆第二缓冲区308的超晶格结构316。可以由AlxGa1-xN/AlyGa1-yN的重复层对来形成超晶格结构316。在一个实施例中，超晶格结构将包括约20对至约100对AlxGa1-xN/AlyGa1-yN。可以在约950℃至约1150℃的温度下形成重复层对。重复层对的两个不同层相互交替沉积从而在生长方向上形成周期性结构。在一个实施例中，AlxGa1-xN层的厚度为约4nm至约8nm，而在一个实施例中，重复层对的AlyGa1-yN层的厚度可以是约15nm至约40nm。重复层对的铝含量可以是梯度铝含量。因此，在一个实施例中，AlxGa1-xN层的x可以是约0.8至约1，而AlyGa1-yN层的y可以是约0.1至约0.3。
在形成超晶格结构316之后，如图3E所示，可以形成上覆超晶格结构316的III族氮化物层320。在一个实施例中，可以通过沉积工艺318诸如MOCVD形成III族氮化物层320。在一个实施例中，III族氮化物层320可以是GaN层并且可以在约1000℃至约1200℃的温度下形成。GaN层的厚度可以为约0.2μm至约5μm。
如图3F所示，然后可以通过工艺324形成上覆III族氮化物层320的有源层322。在一个实施例中，有源层322可以包括AlN/AlxGa1-xN层。在一个实施例中，可以在约1000℃至约1200℃的温度下形成厚度为约0.5nm至约1.5nm的AlN有源层322。可以形成厚度为约10nm至约40nm的AlxGa1-xN有源层322，其中x包含约0.1至约0.3的值。
图3G示出高电子迁移率晶体管器件(HEMT)的形成，该HEMT可以应用于集成电路300上用于一些技术。可以采用金属沉积、光刻图案化和蚀刻工艺形成栅极区328。形成源极区324金属接触件和漏极区326金属接触件。这通常可以通过包括金属沉积、光刻图案化和蚀刻工艺的一个或多个工艺来完成。通常在形成之后对源极324和漏极326区域的材料进行退火。
图4示出根据本发明的实施例用于形成半导体结构的方法400的一些实施例的流程图。虽然在下文示出方法400并将其描述为一系列动作或行为，但可以理解，所示出的这些动作或行为的次序并不以限制意义进行解释。例如，一些动作可以以不同的次序进行和/或与除了本文示出和/或描述的动作或行为以外的其他动作或行为同时进行。此外，不是所有示出的动作都为实施本文描述的一个或多个方面或实施例所必需的。并且，本文描述的一个或多个动作可以以一个或多个分开的动作和/或阶段进行实施。
在步骤402中，提供硅衬底。然后在步骤404中，通过形成第一缓冲区在衬底上方形成晶格匹配结构。
在步骤406中，形成上覆第一缓冲区的晶格匹配结构的第二缓冲区。
然后在步骤408中，形成上覆第二缓冲区的超晶格结构，接着在步骤410中，形成上覆超晶格结构的III族氮化物层。
然后在步骤412中，在III族氮化物层上方形成有源层。然后在步骤414中，形成源极和漏极区域以及栅极结构。还可以形成互连层以将器件互连起来，如其他工艺步骤也能实现的那样，但是为了简明省略了这些步骤。然后方法结束。
应当理解，根据对说明书和附图的阅读和/或理解，本领域的普通技术人员可以想到等效的替换和/或修改。本发明包括所有这些修改和替换，因而通常预期并不用于限制。此外，特定部件或方面可能仅参照若干实施方案中的一种进行公开，这样的部件或方面可以与可能期望的其他实施方案的一个或多个其他部件和/或方面相结合。并且，就在本文中使用的术语“包含”、“具有”、“与”和/或它们的变型方面来说，这些术语旨在包含在如“包括”的意思中。而且，“示例性”仅意味着是实例，而不是最好的。还可以理解，为了简明和易于理解的目的，本文中描述的部件、层和/或元件用相对于另一部件、层和/或元件的具体尺寸和/或方向示出，并且实际的尺寸和/或方向可以与本文中示出的显著不同。
因此，本发明涉及一种集成电路，该集成电路包括具有第一晶格结构的硅衬底。该集成电路还包括上覆硅衬底的具有第二晶格结构的III族氮化物层。在硅衬底和III族氮化物层之间布置晶格匹配结构，其在硅衬底的第一晶格结构和III族氮化物层的第二晶格结构之间提供界面。晶格匹配结构包括第一缓冲区、第二缓冲区和具有AlxGa1-xN/AlyGa1-yN重复层对的超晶格结构。
在另一实施例中，本发明涉及用于制造半导体结构的方法。该方法包括提供硅衬底。该方法还包括在硅衬底上形成晶格匹配结构，晶格匹配结构包括第一缓冲区、第二缓冲区，以及包含AlxGa1-xN/AlyGa1-yN重复层对的超晶格结构。该方法还包括形成上覆晶格匹配结构的III族氮化物层。

Claims (19)

1.一种集成电路，包括：
硅衬底，具有第一晶格结构；
III族氮化物层，上覆所述硅衬底并且具有第二晶格结构；
晶格匹配结构，布置在所述硅衬底和所述III族氮化物层之间，所述晶格匹配结构被配置成在所述第一晶格结构和所述第二晶格结构之间提供界面，所述晶格匹配结构包括：
第一缓冲区，设置在所述硅衬底上方,并且包括与所述硅衬底直接接触的第一AlN层和与所述第一AlN层直接接触的第二AlN层；
第二缓冲区，设置在所述第一缓冲区上方,并且包括彼此直接接触的多个梯度AlzGa1-zN层，所述多个梯度AlzGa1-zN层与所述第二AlN层直接接触；以及
超晶格结构，整个设置在所述第二缓冲区上方，包括与所述多个梯度AlzGa1-zN层中的一个直接接触的第一AlGaN层、与所述第一AlGaN层直接接触的第二AlGaN层、与所述第二AlGaN层直接接触的第三AlGaN层、与所述第三AlGaN层直接接触的第四AlGaN层，其中，所述第一AlGaN层和第三AlGaN层的每个均具有第一铝浓度，所述第二AlGaN层和第四AlGaN层的每个均具有第二铝浓度，所述第一铝浓度大于所述第二铝浓度。
2.根据权利要求1所述的集成电路，其中，所述晶格匹配结构的第一缓冲区包括形成的厚度为20nm至80nm的第一AlN层和形成的厚度为50nm至200nm的第二AlN层。
3.根据权利要求1所述的集成电路，其中，z从第一梯度AlzGa1-zN层到后续的梯度AlzGa1-zN层不断降低。
4.根据权利要求1所述的集成电路，其中，所述多个梯度AlzGa1-zN层包括三个层。
5.根据权利要求4所述的集成电路，其中，在所述多个梯度AlzGa1-zN层的第一层中z为0.9至0.7，在所述多个梯度AlzGa1-zN层的第二层中z为0.4至0.6，而在所述多个梯度AlzGa1- zN层的第三层中z为0.15至0.2。
6.根据权利要求5所述的集成电路，其中，所述多个梯度AlzGa1-zN层的所述第一层的厚度为50nm至200nm，所述多个梯度AlzGa1-zN层的所述第二层的厚度为150nm至250nm，而所述多个梯度AlzGa1-zN层的所述第三层的厚度为350nm至600nm。
7.根据权利要求1所述的集成电路，其中，所述超晶格结构包括AlxGa1-xN层和AlyGa1-yN层的交替层，两个邻近的AlxGa1-xN层和AlyGa1-yN层称为层对，所述超晶格结构包括20对至100对AlxGa1-xN/AlyGa1-yN层对，以及其中，所述AlxGa1-xN层包括第一AlGaN层和所述第三AlGaN层，所述AlyGa1-yN层包括所述第二AlGaN层和所述第四AlGaN层。
8.根据权利要求7所述的集成电路，其中，x和y在层对之间保持不变。
9.根据权利要求8所述的集成电路，其中，所述AlxGa1-xN/AlyGa1-yN层对中的AlxGa1-xN层的x为0.8至1.0，而所述AlxGa1-xN/AlyGa1-yN层对中的AlyGa1-yN层的y为0.1至0.3。
10.根据权利要求9所述的集成电路，其中，所述AlxGa1-xN/AlyGa1-yN层对中的AlxGa1-xN层的厚度为4nm至8nm，而所述AlxGa1-xN/AlyGa1-yN层对中的AlyGa1-yN层的厚度为15nm至40nm。
11.根据权利要求1所述的集成电路，其中，所述III族氮化物层包含GaN。
12.根据权利要求11所述的集成电路，其中，所述GaN层的厚度为0.2μm至5μm。
13.一种制造半导体结构的方法，包括：
提供硅衬底；
在所述硅衬底上形成晶格匹配结构，所述晶格匹配结构包括设置在所述硅衬底上方的第一缓冲区、设置在所述第一缓冲区上方的第二缓冲区和整个设置在所述第二缓冲区上方的包含AlxGa1-xN/AlyGa1-yN重复层对的超晶格结构，其中，每个所述AlxGa1-xN/AlyGa1-yN重复层对中的AlxGa1-xN层和AlyGa1-yN层直接接触，其中，所述第一缓冲区包括与所述硅衬底直接接触的第一AlN层和与所述第一AlN层直接接触的第二AlN层，所述第二缓冲区包括彼此直接接触的多个梯度AlzGa1-zN层，所述多个梯度AlzGa1-zN层与所述第二AlN层直接接触，所述超晶格结构包括与所述多个梯度AlzGa1-zN层中的一个直接接触的第一AlGaN层、与所述第一AlGaN层直接接触的第二AlGaN层、与所述第二AlGaN层直接接触的第三AlGaN层、与所述第三AlGaN层直接接触的第四AlGaN层，其中，所述第一AlGaN层和第三AlGaN层的每个均具有第一铝浓度，所述第二AlGaN层和第四AlGaN层的每个均具有第二铝浓度，所述第一铝浓度大于所述第二铝浓度，其中，所述AlxGa1-xN层包括第一AlGaN层和所述第三AlGaN层，所述AlyGa1-yN层包括所述第二AlGaN层和所述第四AlGaN层；以及
形成上覆所述晶格匹配结构的III族氮化物层。
14.根据权利要求13所述的方法，其中，形成所述晶格匹配结构包括通过在900℃至1000℃的温度下形成第一AlN层以及在1000℃至1300℃的第二温度下形成第二AlN层来形成所述第一缓冲区。
15.根据权利要求14所述的方法，其中，形成所述晶格匹配结构包括通过在1000℃至1200℃的温度下形成多个梯度AlzGa1-zN层来形成所述第二缓冲区。
16.根据权利要求13所述的方法，其中，形成所述晶格匹配结构包括形成20对至100对AlxGa1-xN/AlyGa1-yN层对。
17.根据权利要求13所述的方法，其中，形成所述III族氮化物层包括形成GaN层。
18.根据权利要求13所述的方法，还包括形成上覆所述III族氮化物层的有源层，其中，所述有源层包括AlN/AlmGa1-mN层。
19.根据权利要求18所述的方法，其中，所述AlN/AlmGa1-mN层的m为0.1至0.3。
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