TWI781132B - 用於功率裝置之氮化鎵磊晶結構 - Google Patents

用於功率裝置之氮化鎵磊晶結構 Download PDF

Info

Publication number
TWI781132B
TWI781132B TW107101365A TW107101365A TWI781132B TW I781132 B TWI781132 B TW I781132B TW 107101365 A TW107101365 A TW 107101365A TW 107101365 A TW107101365 A TW 107101365A TW I781132 B TWI781132 B TW I781132B
Authority
TW
Taiwan
Prior art keywords
layer
epitaxial
gan
epitaxial layer
substrate
Prior art date
Application number
TW107101365A
Other languages
English (en)
Other versions
TW201842242A (zh
Inventor
弗拉德米爾 歐迪諾布魯朵夫
史提夫 雷斯特
奧茲卡 阿克塔斯
Original Assignee
美商克若密斯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商克若密斯股份有限公司 filed Critical 美商克若密斯股份有限公司
Publication of TW201842242A publication Critical patent/TW201842242A/zh
Application granted granted Critical
Publication of TWI781132B publication Critical patent/TWI781132B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02499—Monolayers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/157—Doping structures, e.g. doping superlattices, nipi superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)

Abstract

一種在具有基板熱膨脹係數的工程基板上製造多層裝置的方法包括以下步驟：在工程基板上生長緩衝層，以及在緩衝層上生長第一磊晶層。第一磊晶層的特徵係在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。

Description

用於功率裝置之氮化鎵磊晶結構
本申請案主張於2017年1月18日申請的美國臨時專利申請案第62/447,857號、於2017年11月27日申請的美國臨時專利申請案第62/591,016號、以及於2018年1月8日申請的美國非臨時專利申請案第15/864,977號的權益，其內容藉由引用的方式整體併入本文中。
本發明一般係關於在工程基板上形成的功率裝置，並更具體地關於適用於使用磊晶生長處理來製造功率裝置的方法及系統。
基於氮化鎵的功率裝置通常在藍寶石基板上磊晶式生長。由於基板與磊晶層係由不同材料組成，因此藍寶石基板上的基於氮化鎵的功率裝置的生長係為異質磊晶生長處理。由於異質磊晶生長處理，磊晶生長的材料可能呈現各種不利影響，包括均勻性降低以及與磊晶層的電子/光學性質相關聯的度量減少。因此，本領域中需要與磊晶生長處理及基板結構有關的改良方法及系統。
根據本發明的一些實施例，一種在具有基板熱膨脹係數的工程基板上製造多層裝置的方法包括以下步驟：在工程基板上生長緩衝層，以及在緩衝層上生長第一磊晶層。第一磊晶層的特徵係在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。
根據本發明的一些其他實施例，一種在具有基板熱膨脹係數的工程基板上製造多層裝置的方法包括以下步驟：在工程基板上生長緩衝層，以及在緩衝層上生長一或更多個磊晶層。一或更多個磊晶層中之至少一者的特徵係在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。在一些實施例中，一或更多個磊晶層可以包括交替的未摻雜的GaN層與摻雜的GaN層的超晶格。摻雜的GaN層可以包括碳摻雜的GaN（C-GaN）或鐵摻雜的GaN（Fe-GaN）。該方法可以進一步包括以下步驟：生長耦接到超晶格的未摻雜的GaN層，以及生長耦接到未摻雜的GaN層的第一磊晶層。第一磊晶層可以包括氮化鋁鎵（AlGaN）或氮化銦鋁（InAlN）。未摻雜的GaN層與第一磊晶層之間的介面可以形成高電子遷移率電晶體（HEMT）的導電通道。工程基板可以包括多晶陶瓷核心、包覆多晶陶瓷核心的阻隔層、耦接到阻隔層的黏合層、及耦接到黏合層的實質上單晶矽層。緩衝層可以包括AlN、AlGaN、或AlN/AlGaN中之至少一者。
根據本發明的一些其他實施例，一種在具有基板熱膨脹係數的工程基板上製造多層裝置的方法包括以下步驟：在工程基板上生長緩衝層，以及生長耦接到緩衝層的第一磊晶層。第一磊晶層的特徵係在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。該方法進一步包括以下步驟：生長耦接到第一磊晶層的氮化鋁鎵（AlGaN）背阻隔層，生長耦接到AlGaN背阻隔層的未摻雜的氮化鎵（GaN）層，以及生長耦接到未摻雜的GaN層的阻隔層。
根據一些進一步實施例，一種磊晶半導體結構包括具有基板熱膨脹係數的工程基板、在工程基板上形成的緩衝層、及在緩衝層上形成的第一磊晶層。第一磊晶層的特徵係在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。
本發明一般係關於在工程基板上形成的功率裝置。更具體而言，本發明係關於適用於使用磊晶生長處理來製造功率裝置的方法及系統。僅作為實例，本發明已應用於藉由磊晶生長而在基板上製造功率裝置的方法及系統，其中基板的特徵係在於熱膨脹係數（CTE），其實質上與形成功率裝置的磊晶層匹配。這些方法及技術可以應用於各種半導體處理操作。
第1圖係為圖示根據本發明的實施例在工程基板結構102上形成的功率裝置的簡化示意性橫截面圖。工程基板結構102可以包括其上形成薄矽（Si）層120的陶瓷基板110。矽層120可以為後續的磊晶生長提供表面。陶瓷基板110的CTE可以與一或更多個後續磊晶層的CTE實質上匹配。
緩衝層130可以在Si層120上以磊晶式形成。緩衝層130可以包括一或更多個層。在一些實施例中，緩衝層130可以相對較薄，例如厚度小於0.5微米。緩衝層130可以包括例如厚度約0.2 μm的AlN、厚度約0.125 μm的Al0.25 Ga0.75 N、其組合、或類似者。相對較薄的含鋁緩衝層（例如，0.2 μm的AlN/0.125 μm的Al0.25 Ga0.75 N）可以支撐大直徑基板上的無法使用矽基板製造的大於8微米的GaN磊晶。
GaN磊晶層140可以在緩衝層130上形成。在一些實施例中，GaN磊晶層140可以針對高電壓電阻具有大於8 μm的厚度。舉例而言，可以在GaN磊晶層140上隨後形成的功率裝置中實現大於500 V或600 V的崩潰電壓。如第1圖所示，GaN磊晶層140可以包括導電通道150下方（例如，正下方）的摻雜的GaN磊晶層142與未摻雜的GaN磊晶層144。摻雜的GaN磊晶層142可以具有5 μm或更大的厚度。在一些實施例中，摻雜的GaN磊晶層142可以包括C摻雜或Fe摻雜的GaN，以提供高電阻。如本文更全面論述的，可以形成低導電率層（例如C-GaN或Fe-GaN層），低導電率層係隨著碳或鐵補償背景雜質或提供深中心而可以具有1×1012 cm-3 的數量級的背景摻雜等級（自由載流子密度）。
儘管本文論述GaN層，但本發明並不限於GaN，並可以利用其他III-V材料，包括AlGaN、InGaN、InAlGaN、其組合、及類似者。該領域具有通常知識者將理解許多變化、修改、及替代。
可以在GaN磊晶層140上形成AlGaN或InAlN層160，以作為阻隔層。由於異質介面處的極化感應電荷，AlGaN/GaN介面可能導致二維電子氣（2DEG）。二維電子氣形成高電子遷移率電晶體（HEMT）功率裝置的導電通道150。
在一些實施例中，可選的未摻雜或p型GaN蓋層170可以在AlGaN或InAlN層160上形成，以適於製造增強型裝置。
由於陶瓷基板110的CTE可以實質上與GaN磊晶層的CTE匹配，所以相對較薄的緩衝層130（例如，小於0.5 μm）可以支撐相對較厚的GaN磊晶層140（例如，大於5 μm）。
第2圖係為圖示根據本發明的實施例在工程基板結構202上形成的功率裝置的簡化示意性橫截面圖。工程基板結構202可以包括其上形成薄矽鍺（SiGe）層220的陶瓷基板110。矽鍺層220可以為後續的磊晶生長提供晶格匹配表面。陶瓷基板110的CTE可以與後續磊晶層的CTE實質上匹配。SiGe層220可以在Si層（未圖示）上以磊晶式生長，或者可以從施體基板轉移（例如，藉由將具有其上形成的SiGe層的施體基板與陶瓷基板黏合）。
緩衝層130可以在SiGe層220上以磊晶式形成。緩衝層130可以包括一或更多個層。在一些實施例中，緩衝層130可以相對較薄，例如厚度小於0.5微米。緩衝層130可以包括例如厚度約0.2 μm的AlN、厚度約0.125 μm的Al0.25 Ga0.75 N、其組合、或類似者。相對較薄的含鋁緩衝層130（例如，0.2 μm的AlN/0.125 μm的Al0.25 Ga0.75 N）可以支撐大直徑基板上的無法使用矽基板製造的大於8微米的GaN磊晶。
GaN磊晶層140可以在緩衝層130上形成。在一些實施例中，GaN磊晶層140可以針對高電壓電阻具有大於8 μm的厚度。舉例而言，可以在GaN磊晶層上隨後形成的功率裝置中實現大於500 V或600 V的崩潰電壓。舉例而言，如第2圖所示，GaN磊晶層可以包括導電通道150下方（例如，正下方）的5 µm的摻雜的磊晶層142與未摻雜的GaN層144。在一些實施例中，摻雜的磊晶層142可以包括C摻雜或Fe摻雜的GaN。儘管本文論述GaN層，但本發明並不限於GaN，並可以利用其他III-V材料，包括AlGaN、InGaN、InAlGaN、其組合、及類似者。該領域具有通常知識者將理解許多變化、修改、及替代。
可以在GaN磊晶層140上形成AlGaN或InAlN層160，以作為阻隔層。由於異質介面處的極化感應電荷，AlGaN/GaN介面可能導致二維電子氣（2DEG）。二維電子氣形成高電子遷移率電晶體（HEMT）功率裝置的導電通道150。
在一些實施例中，可選的未摻雜或p型GaN蓋層170可以在AlGaN或InAlN層160上形成，以適於製造增強型裝置。
第3圖係為圖示根據本發明的實施例在工程基板結構102上形成的功率裝置的簡化示意性橫截面圖。工程基板結構102可以包括其上形成薄Si層120的陶瓷基板110。Si層120可以為後續的磊晶生長提供表面。陶瓷基板110的CTE可以與後續磊晶層的CTE實質上匹配。
實質上類似於第1圖所示的功率裝置，功率裝置可以進一步包括磊晶式形成於Si層120上的緩衝層130、形成於緩衝層130上的GaN磊晶層140、及形成於GaN磊晶層140上的AlGaN或InAlN阻隔層160。GaN磊晶層140可以包括導電通道150下方（例如，正下方）的5 µm的摻雜的磊晶層142與未摻雜的GaN層144。GaN磊晶層140亦可以包括在摻雜的磊晶層下方的一或更多個導電磊晶層（例如，如第4圖所示）。
功率裝置可以進一步包括穿過陶瓷基板110而形成的到Si層120或GaN磊晶層140的電觸點310。在功率裝置的操作期間，一些寄生電荷可能積累在Si層120及/或緩衝層130中，而導致寄生電容。電觸點310可以有助於移除寄生電荷，藉此實現功率裝置的更快速切換。
第4圖係為圖示根據本發明的實施例在工程基板結構102上形成的功率裝置的簡化示意性橫截面圖。工程基板結構102可以包括其上形成薄矽（Si）層120的陶瓷基板110。矽層120可以為後續的磊晶生長提供表面。陶瓷基板110的CTE可以與後續磊晶層的CTE實質上匹配。
GaN磊晶層140可以在緩衝層130上形成。在一些實施例中，GaN磊晶層140可以針對高電壓電阻具有大於8 μm的厚度。舉例而言，可以在GaN磊晶層140上隨後形成的功率裝置中實現大於500 V或600 V的崩潰電壓。舉例而言，如第4圖所示，GaN磊晶層140可以包括導電通道150下方（例如，正下方）的導電GaN磊晶層420、摻雜的GaN磊晶層142、及未摻雜的GaN層144。在一些實施例中，摻雜的磊晶層142可以包括C摻雜或Fe摻雜的GaN。儘管本文論述GaN層，但本發明並不限於GaN，並可以利用其他III-V材料，包括AlGaN、InGaN、InAlGaN、其組合、及類似者。該領域具有通常知識者將理解許多變化、修改、及替代。
可以在GaN磊晶層140上形成AlGaN或InAlN層160，以作為阻隔層。由於異質介面處的極化感應電荷，AlGaN/GaN介面可能導致二維電子氣（2DEG）。二維電子氣形成高電子遷移率電晶體（HEMT）功率裝置的導電通道150。
在一些實施例中，可選的未摻雜或p型GaN蓋層170可以在AlGaN或InAlN層160上形成，以適於製造增強型裝置。
功率裝置可以進一步包括穿過功率裝置的前側而形成的到Si層120或GaN磊晶層140的電觸點410。儘管第4圖圖示電觸點穿過GaN磊晶層140延伸到緩衝層130，但是在一些實施例中，電觸點可以延伸到Si層120。電觸點可以在其側壁上絕緣，而使得並未電連接到AlGaN或InAlN層160以及GaN磊晶層140。電觸點410可以有助於移除寄生電荷，藉此實現功率裝置的更快速切換。
第5圖係為圖示根據本發明的另一實施例在工程基板結構102上形成的功率裝置的簡化示意性橫截面圖。工程基板102可以包括其上形成薄矽（Si）層120的陶瓷基板110。矽層120（可以是單晶層）可以為後續的磊晶生長提供表面。陶瓷基板110的CTE可以與後續磊晶層中之一或更多者的CTE實質上匹配。
如第5圖所示，可以插入SiN 510的部分單層，以促進3D生長的錯位減少。由於使用多晶陶瓷核心基板110，所以使用工程基板102可以實現磊晶層中的壓縮應力的減少。如第5圖所示，SiN 510的部分單層可以提供SiN島狀物，以用於橫向過度生長處理，來減少錯位密度並改善結晶品質。在2015年4月21日授權的美國專利第9,012,253號中提供額外描述，其揭示的全部內容出於所有目的以引用的方式併入本文中。
SiN 510的部分單層可以覆蓋緩衝層130的部分，並為GaN磊晶生長提供拉伸應力。SiN 510的部分單層上的GaN的再生長可以導致SiN島狀物之間的成核，以及SiN島狀物上方的橫向過度生長，而導致錯位的終止以及改善的結晶品質。儘管本文論述SiN島狀物，但是可以利用其他分層，包括SiN條紋陣列及類似者。此外，SiN並不需要形成為單層，而是可以具有比單層更大的預定厚度。除了SiN之外，可以在橫向過度生長處理中利用其他材料，包括SiO2 及類似者。
在一些實施例中，利用多個部分單層。在這些實施例中，形成第一部分單層，執行第一橫向過度生長，形成第二部分單層，執行第二橫向過度生長，並且單層/再生長結構可以重複預定次數，以提供多個夾層。在一些實施例中，橫向過度生長層的厚度可以變化，例如從0.5 μm至2.5 μm。隨著橫向過度生長層逐漸變得更加平坦並以缺陷及/或錯位數量減少為特徵，部分單層510可以為隨後的橫向過度生長層提供改善的表面，這可以根據具體應用而適當地增加或減少厚度。
在一些實施例中，形成於SiN 510的部分單層上的導電磊晶層520可以是未摻雜的GaN（u-GaN），而其特徵係在於1×1016 cm-3 的數量級的低摻雜密度，在設計中提供高電阻層來作為整個磊晶結構的元件。
第6圖係為圖示根據本發明的另一實施例在工程基板結構102上形成的功率裝置的簡化示意性橫截面圖。工程基板102可以包括其上形成薄矽（Si）層120的陶瓷基板110。矽層120（可以是單晶層）為後續的磊晶生長提供表面。陶瓷基板110的CTE可以與後續磊晶層中之一或更多者的CTE實質上匹配。
如第6圖所示，具有預定的鋁的莫耳分量（x）的Alx Ga1-x N磊晶層640從緩衝層130延伸到通道150下方的未摻雜的GaN層144。鋁的莫耳分量可以很低（例如小於10％），以提供期望的載流子限制。在其他實施例中，鋁的莫耳分量可以在10％至30％的範圍內。Alx Ga1-x N磊晶層640可以摻雜有鐵或碳，以進一步增加此磊晶層的電阻率，該磊晶層可以用作絕緣或阻隔層。AlGaN與GaN之間的帶隙差異可以提供額外的崩潰阻隔。
第7圖係為圖示根據本發明的另一實施例在工程基板結構102上形成的功率裝置的簡化示意性橫截面圖。工程基板102可以包括其上形成薄矽（Si）層120的陶瓷基板110。矽層120（可以是單晶層）可以為後續的磊晶生長提供表面。陶瓷基板110的CTE可以與後續磊晶層中之一或更多者的CTE實質上匹配。
在第7圖中，磊晶結構740係藉由生長C-GaN（或Fe-GaN）以及未摻雜的GaN（u-GaN）層的交替層而形成，以提供高電阻以及改善的結晶品質。由於u-GaN通常在比C-GaN或Fe-GaN更高的溫度下生長，而由於更高的生長溫度通常與更高品質的結晶相關聯，所以超晶格中的u-GaN的存在可以導致更高的結晶品質。因此，此結構維持磊晶層的絕緣性質，而提供高崩潰效能，同時改善結晶品質。在一些實施例中，由於生長腔室中存在摻雜劑摻入，甚至在沒有故意摻雜的情況下，u-GaN具有1×1016 cm-3 的數量級的背景摻雜等級。這些具有低導電率的層可以與超晶格中的C-GaN或Fe-GaN層組合，其中C-GaN或Fe-GaN層隨著碳或鐵補償背景雜質而具有1×1012 cm-3 的數量級的背景摻雜等級（自由載流子密度）。因此，超晶格可以提供高電阻以及高品質結晶。
第8A圖係為圖示根據本發明的另一實施例在工程基板結構102上形成的功率裝置的簡化示意性橫截面圖。工程基板102可以包括其上形成薄矽（Si）層120的陶瓷基板110。矽層120（可以是單晶層）可以為後續的磊晶生長提供表面。陶瓷基板102的CTE可以與後續磊晶層中之一或更多者的CTE實質上匹配。緩衝層130可以在Si層120上以磊晶式形成。非故意摻雜的GaN（UID-GaN）磊晶層840（或C-GaN（或Fe-GaN）以及未摻雜的GaN（uGaN）層的交替層）可以形成在緩衝層130上，如上文參照於第1圖及第7圖所論述的。
仍然參照第8A圖，未摻雜的低組成AlGaN層810可以形成在UID-GaN層840（或是C-GaN（或Fe-GaN）以及uGa層的交替層）上。未摻雜的低組成AlGaN層810可以稱為背阻隔層。未摻雜的GaN層144可以形成在未摻雜的低組成AlGaN層810上。AlGaN（或InGaN）層160可以形成在未摻雜的GaN層810上。AlGaN（或InGaN）層160可以稱為阻隔層。由於異質介面處的極化感應電荷，AlGaN/GaN介面可能導致二維電子氣（2DEG）。二維電子氣形成高電子遷移率電晶體（HEMT）功率裝置的導電通道150。加入低組成AlGaN層840（亦即，背阻隔層）可以增加電子在導電通道150中的保留，並防止電子滲入UID-GaN層840（或是C-GaN（或Fe-GaN）以及uGa層的交替層）中成為洩漏電流，如下所論述。
第9A圖圖示根據一些實施例的不具有背阻隔層的HEMT的示例性導帶（CB）圖。AlGaN阻隔層160可以具有範圍為約10％至約100％的鋁莫耳分量，並可以具有範圍為約1 nm至約100 nm的厚度d1 。GaN層144（亦即，通道）可以具有範圍為約10 nm至約100 nm的厚度d2 。UID-GaN層840可以針對如上文論述的高電壓電阻具有大於約8 μm的厚度d3 。如第9A圖所示，AlGaN阻隔層160的導帶可以形成相對於費米(Fermi)能級（EF ）的第一阻隔高度EB1 ，範圍可為約1 eV至約4 eV。UID-GaN層840的導帶可以形成相對於費米能級（EF ）的第二阻隔高度EB2 ，其可以實質上低於第一阻隔高度EB1 。在一些實施例中，EB2 的範圍可以從0.2 eV至1.5 eV。因此，通道（2DEG）150中的電子可能容易滲入UID-GaN層840中，而由此導致洩漏電流。
第9B圖圖示根據另一實施例的具有低組成AlGaN背阻隔層810的HEMT的示例性導帶（CB）圖。為了清楚起見，本文不再重複關於第9A圖所示的元件。低組成AlGaN背阻隔層810可以具有範圍為約1％至約50％（例如，約3％至約15％）的鋁莫耳分量，以及可以具有範圍為約0.1 μm至約1 μm（例如，約0.2 μm至約0.3 μm）的厚度d4 。在一些實施例中，AlGaN背阻隔層810可以是未摻雜的。如圖所示，低組成AlGaN背阻隔層810可以形成相對於費米能級（EF ）的第三阻隔高度EB3 ，相較於第9A圖所示的由不具有低組成AlGaN背阻隔層810的UID-GaN層840形成的第二阻隔高度EB2 ，第三阻隔高度EB3 相對較高。在一些實施例中，EB3 的範圍可以從1至3 eV。因此，低組成AlGaN背阻隔層810的加入可以防止通道中的電子（2DEG）滲入UID-GaN層中，藉此減少穿過基板的洩漏電流。
第10圖係為圖示根據本發明的實施例的適用於製造功率裝置的基板結構102的簡化示意性橫截面圖。參照第10圖，可以提供工程基板102（可以包括第11圖所示的包括多晶陶瓷核心110的元件）。舉例而言，使用層轉移處理將單晶層120（例如，單晶矽）接合到多晶陶瓷核心110，以提供單晶生長表面。緩衝層130可以在單晶層120上生長，而III-V磊晶層1040（例如，GaN）在緩衝層130上生長。III-V磊晶層1040的CTE可以與多晶陶瓷核心110的核心的CTE實質上匹配。部分因為CTE匹配，III-V磊晶層1040可為具有高品質的單晶。
第11圖係為圖示根據本發明的一些實施例的工程基板結構的簡化示意圖。如第11圖所示，工程基板結構可以適用於各種電子及光學應用。工程基板結構包括核心1110（例如，AlN基板），核心1110的熱膨脹係數（CTE）可以與將在工程基板結構上（例如，在剝落的矽（111）層1125上）生長的磊晶材料的CTE實質上匹配。
對於包括基於氮化鎵（GaN）的材料（包括基於GaN的層的磊晶層）的生長的應用，核心1110可以是可以包括黏合材料（例如氧化釔）的多晶陶瓷材料（例如，多晶氮化鋁（AlN））。可以在核心中利用包括多晶氮化鎵（GaN）、多晶氮化鋁鎵（AlGaN）、多晶碳化矽（SiC）、多晶氧化鋅（ZnO）、多晶三氧化鎵（Ga2 O3 ）、及類似者的其他材料。
核心1110的厚度可以在100至1500 µm的數量級上（例如，750 µm）。核心1110係包覆在可稱為殼或包覆殼的黏著層1112中。在實施例中，黏著層1112包含厚度為1,000 Å的數量級的正矽酸四乙酯（TEOS）氧化物層。在其他實施例中，黏著層1112的厚度例如從100 Å至2,000 Å變化。儘管在一些實施例中TEOS氧化物係用於黏著層1112，但可以根據本發明的實施例利用提供後續沉積層與底下的層或材料（例如，陶瓷，特定而言為多晶陶瓷）之間的黏著性的其他材料。舉例而言，SiO2 或其他矽氧化物（Six Oy ）很好地黏著到陶瓷材料上，並為例如導電材料的後續沉積提供合適的表面。在一些實施例中，黏著層1112完全圍繞核心1110以形成完整包覆的核心1110，且可以使用LPCVD處理或其他合適的沉積處理而形成，該等處理可以與半導體處理且特定而言與多晶或複合基板及層兼容。黏著層1112提供表面，在該表面上黏著後續層以形成工程基板結構的元件。
除了使用LPCVD處理、玻璃/介電質上的旋塗、爐式處理、及類似者以形成包覆黏著層之外，亦可以根據本發明的實施例利用其他半導體處理（包括CVD處理或類似的沉積處理）。作為實例，可以利用塗覆核心1110的一部分的沉積處理，可以翻轉核心1110，並且可以重複沉積處理以塗覆核心1110的額外部分。因此，儘管在一些實施例中利用LPCVD技術以提供完整包覆的結構，但是取決於特定應用，亦可以利用其他膜形成技術。
參照第11圖，導電層1114圍繞黏著層1112形成。在實施例中，因為多晶矽可能表現出對於陶瓷材料的不良黏著，導電層1114係為圍繞黏著層1112形成的多晶矽（亦即，多晶體矽）的殼。在導電層1114是多晶矽的實施例中，多晶矽層的厚度可為約500-5000 Å的數量級（例如2500 Å）。在一些實施例中，多晶矽層可以形成為殼，以完全圍繞黏著層1112（例如，TEOS氧化物層），藉此形成完整包覆的黏著層1112，並且可以使用LPCVD處理而形成。在其他實施例中，如下面所論述的，導電材料可以形成於黏著層1112的一部分上，例如基板結構的下半部分上。在一些實施例中，導電材料可以形成為完整包覆層，並且隨後在基板結構的一側上被移除。
在實施例中，導電層1114可以是摻雜的多晶矽層，以提供高導電材料，例如摻雜硼以提供p型多晶矽層。在一些實施例中，硼的摻雜係在1×1019 cm-3 至1×1020 cm-3 的等級，以提供高導電性。不同摻雜劑濃度的其他摻雜劑（例如，摻雜劑濃度的範圍為1×1016 cm-3 至5×1018 cm-3 的磷、砷、鉍、或類似者）可用於提供適用於導電層1114的n型或p型半導體材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在將工程基板靜電夾持到半導體處理工具（例如具有靜電卡盤（ESC或電子卡盤）的工具）期間，導電層1114的存在是有用的。導電層能夠在半導體處理工具中進行處理之後快速解除夾持。在本發明的實施例中，導電層1114在未來的處理（包括黏合）期間實現與卡盤的電接觸或與電子卡盤的電容耦接。因此，本發明的實施例提供可以利用習知矽晶圓處理的基板結構。該領域具有通常知識者將理解許多變化、修改、及替代。此外，具有與靜電卡盤結合的具有高導熱性的基板結構可以為工程層及磊晶層的後續形成以及後續的裝置製造步驟提供更好的沉積條件。舉例而言，可以提供所期望的熱分佈，這可以導致較低的應力、更均勻的沉積厚度、及藉由後續的層形成的更好的化學計量控制。
第二黏著層1116（例如，厚度1000 Å的數量級的TEOS氧化物層）圍繞導電層1114形成。在一些實施例中，第二黏著層1116完全圍繞導電層1114以形成完整包覆的結構，並且可以使用LPCVD處理、CVD處理、或包括旋塗介電質的沉積的任何其他合適的沉積處理來形成。
阻隔層1118（例如，氮化矽層）圍繞第二黏著層1116形成。在實施例中，阻隔層1118係厚度為2000 Å至5000 Å的數量級的氮化矽層。在一些實施例中，阻隔層1118完全圍繞第二黏著層1116以形成完整包覆結構，並且可以使用LPCVD處理而形成。除了氮化矽層之外，可以利用包括SiCN、SiON、AlN、SiC、及類似者的非晶材料作為阻隔層1118。在一些實現方式中，阻隔層1118係由構建以形成阻隔層1118的多個子層組成。因此，術語阻隔層並非意欲表示單層或單一材料，而是包含以複合方式分層的一或更多種材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些實施例中，阻隔層1118（例如，氮化矽層）防止存在於核心中的元素（例如，釔（元素）、氧化釔（亦即，氧化釔(yttria)）、氧、金屬雜質、其他微量元素、及類似者）在例如高溫（例如，1000℃）磊晶生長處理期間擴散及/或除氣進入其中可能存在工程基板的半導體處理腔室的環境中。利用本文所述的包覆層，陶瓷材料（包括設計用於非潔淨室內環境的多晶AlN）可用於半導體處理流程及潔淨室內環境中。
通常，用於形成核心的陶瓷材料係在溫度為1,800℃的範圍內燒成。預期此處理將除去陶瓷材料中存在的大量雜質。這些雜質可能包括由於使用氧化釔作為燒結劑而產生的釔、鈣、及其他元素與化合物。隨後，在在800℃至1100℃的範圍內的較低溫度下進行的磊晶生長處理期間，預期這些雜質隨後的擴散將不明顯。然而，與習知預期相反，發明者已經確定，甚至在磊晶生長處理期間的溫度遠低於陶瓷材料的燒結溫度的情況下，亦存在元素顯著擴散穿過工程基板的層。因此，本發明的實施例將阻隔層1118整合到工程基板結構中，以防止這種不期望的擴散。
再次參照第11圖，黏合層1120（例如，氧化矽層）沉積在阻隔層1118的一部分（例如，阻隔層1118的頂表面）上，而隨後在實質上單晶層1125（例如，單晶矽層，如第11圖所示的剝離的矽（111）層）的黏合期間使用。在一些實施例中，黏合層1120的厚度可為約1.5 μm。在一些實施例中，黏合層1120的厚度係為20 nm或更多，以用於黏合引發的空隙減輕。在一些實施例中，黏合層1120的厚度的範圍係為0.75-1.5 μm內。
實質上單晶層1125（例如，剝離Si（111））適用於在形成磊晶材料的磊晶生長處理期間作為生長層使用。在一些實施例中，磊晶材料可以包括厚度為2 μm至10 μm的GaN層，其可以用作光電子、RF、及功率裝置中所利用的複數個層中之一者。在實施例中，實質上單晶層1125包括使用層轉移處理附接到黏合層1120的單晶矽層。
關於工程基板結構的額外描述係提供於2017年6月13日提交的美國專利申請案第15/621,335號以及2017年6月13日提交的美國專利申請案第15/621,235號，其揭示的全部內容出於所有目的藉由引用的方式併入本文中。
第12圖係為圖示根據本發明的實施例的工程基板1200的簡化示意性橫截面圖。第12圖所示的工程基板900適用於各種電子及光學應用。工程基板1200包括核心1210，核心1210的熱膨脹係數（CTE）可以與將在工程基板1200上生長的磊晶材料的CTE實質上匹配。磊晶材料1230係圖示為可選的，因為並非必須作為工程基板1200的元件，但通常將在工程基板1200上生長。
對於包括基於氮化鎵（GaN）的材料（包括基於GaN的層的磊晶層）的生長的應用，核心1210可以是可以包括黏合材料（例如氧化釔）的多晶陶瓷材料（例如，多晶氮化鋁（AlN））。可以在核心1210中利用包括多晶氮化鎵（GaN）、多晶氮化鋁鎵（AlGaN）、多晶碳化矽（SiC）、多晶氧化鋅（ZnO）、多晶三氧化鎵（Ga2 O3 ）、及類似者的其他材料。
核心1210的厚度可以在100 µm至1500 µm的數量級上（例如，725 µm）。核心1210係包覆在可稱為殼或包覆殼的黏著層1212中。在實施例中，黏著層1212包含厚度為1000 Å的數量級的正矽酸四乙酯（TEOS）氧化物層。在其他實施例中，黏著層的厚度例如從100 Å至2000 Å變化。儘管在一些實施例中TEOS氧化物係用於黏著層，但可以根據本發明的實施例利用提供後續沉積層與底下的層或材料（例如，陶瓷，特定而言為多晶陶瓷）之間的黏著性的其他材料。舉例而言，SiO2 或其他矽氧化物（Six Oy ）很好地黏著到陶瓷材料上，並為例如導電材料的後續沉積提供合適的表面。在一些實施例中，黏著層1212完全圍繞核心1210，以形成完整包覆的核心。黏著層1212可以使用低壓化學氣相沉積（LPCVD）處理而形成。黏著層1212提供表面，在該表面上黏著後續層以形成工程基板1200結構的元件。
除了使用LPCVD處理、爐式處理、及類似者以形成包覆第一黏著層1212之外，亦可以根據本發明的實施例利用其他半導體處理（包括CVD處理或類似的沉積處理）。作為實例，可以利用塗覆核心的一部分的沉積處理，可以翻轉核心1210，並且可以重複沉積處理以塗覆核心的額外部分。因此，儘管在一些實施例中利用LPCVD技術以提供完整包覆的結構，但是取決於特定應用，亦可以利用其他膜形成技術。
導電層1214圍繞黏著層1212形成。在實施例中，因為多晶矽可能表現出對於陶瓷材料的不良黏著，導電層1214係為圍繞第一黏著層1212形成的多晶矽（亦即，多晶體矽）的殼。在導電層1214是多晶矽的實施例中，多晶矽層的厚度可為500-5000 Å的數量級（例如2500 Å）。在一些實施例中，多晶矽層可以形成為殼，以完全圍繞第一黏著層1212（例如，TEOS氧化物層），藉此形成完整包覆的第一黏著層1212，並且可以使用LPCVD處理而形成。在其他實施例中，如下面所論述的，導電材料可以形成於黏著層的一部分上，例如基板結構的下半部分上。在一些實施例中，導電材料可以形成為完整包覆層，並且隨後在基板結構的一側上被移除。
在實施例中，導電層1214可以是摻雜的多晶矽層，以提供高導電材料，例如摻雜硼以提供P型多晶矽層。在一些實施例中，硼的摻雜係在1×1019 cm-3 至1×1020 cm-3 的等級，以提供高導電性。不同摻雜劑濃度的其他摻雜劑（例如，摻雜劑濃度的範圍為1×1016 cm-3 至5×1018 cm-3 的磷、砷、鉍、或類似者）可用於提供適用於導電層1214的N型或P型半導體材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在將工程基板1200靜電夾持到半導體處理工具（例如具有靜電放電卡盤（ESC）的工具）期間，導電層1214的存在是有用的。導電層1214能夠在半導體處理工具中進行處理之後快速解除夾持。因此，本發明的實施例提供可以利用習知矽晶圓處理的基板結構。該領域具有通常知識者將理解許多變化、修改、及替代。
第二黏著層1216（例如，厚度1000 Å的數量級的TEOS氧化物層）圍繞導電層1214形成。在一些實施例中，第二黏著層1216完全圍繞導電層1214，以形成完整包覆的結構。第二黏著層1216可以使用LPCVD處理、CVD處理、或包括旋塗介電質的沉積的任何其他合適的沉積處理來形成。
阻隔層1218（例如，氮化矽層）圍繞第二黏著層1216形成。在實施例中，阻隔層1218係厚度為4000 Å至5000 Å的數量級的氮化矽層。在一些實施例中，阻隔層1218完全圍繞第二黏著層1216以形成完整包覆結構，並且可以使用LPCVD處理而形成。除了氮化矽層之外，可以利用包括SiCN、SiON、AlN、SiC、及類似者的非晶材料作為阻隔層。在一些實現方式中，阻隔層係由構建以形成阻隔層的多個子層組成。因此，術語阻隔層並非意欲表示單層或單一材料，而是包含以複合方式分層的一或更多種材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些實施例中，阻隔層1218（例如，氮化矽層）防止存在於核心1210中的元素在例如高溫（例如，1000℃）磊晶生長處理期間擴散及/或除氣進入其中可能存在工程基板1200的半導體處理腔室的環境中。存在於核心1210中的元素可以包括例如氧化釔（亦即，氧化釔(yttria)）、氧、金屬雜質、其他微量元素、及類似者。從核心1210擴散的元素會導致工程層1220/1222中的無意摻雜。從核心1210除氣的元素可能行進穿過腔室，並吸附在晶圓上的其他地方，而在工程層1220/1222及磊晶材料1230中導致雜質。利用本文所述的包覆層，陶瓷材料（包括設計用於非潔淨室內環境的多晶AlN）可用於半導體處理流程及潔淨室內環境中。
黏合層1220（例如，氧化矽層）沉積在阻隔層1218的一部分（例如，阻隔層的頂表面）上，並隨後在單晶層1222的黏合期間使用。在一些實施例中，黏合層1220的厚度可為約1.5 μm。單晶層1222可以包括例如Si、SiC、藍寶石、GaN、AlN、SiGe、Ge、鑽石、Ga2 O3 、AlGaN、InGaN、InN、及/或ZnO。在一些實施例中，單晶層1222的厚度可為0至0.5 µm。單晶層1222係適用於在形成磊晶材料1230的磊晶生長處理期間作為生長層使用。磊晶材料1230的結晶層係為與單晶層1222相關聯的底下的半導體晶格的延伸。相較於現有技術，工程基板1200的唯一CTE匹配性質能夠生長更厚的磊晶材料1230。在一些實施例中，磊晶材料1230包括厚度為2 μm至10 μm的氮化鎵層，其可以用作光電子裝置、功率裝置、及類似者中所利用的複數個層中之一者。在其他實施例中，磊晶材料1130的厚度大於10 μm，並且可以是包括複數個磊晶層的磊晶結構。在實施例中，黏合層1220包括使用層轉移處理附接到氧化矽阻隔層1218的單晶矽層。
第13圖係為圖示根據本發明的實施例的工程基板結構的簡化示意圖。第13圖所示的工程基板1300適用於各種電子及光學應用。工程基板包括核心1310，核心1310的熱膨脹係數（CTE）可以與將在工程基板1300上生長的磊晶材料1230的CTE實質上匹配。磊晶材料1230係圖示為可選的，因為並非必須作為工程基板結構的元件，但通常將在工程基板結構上生長。
對於包括基於氮化鎵（GaN）的材料（包括基於GaN的層的磊晶層）的生長的應用，核心1310可以是多晶陶瓷材料（例如，多晶氮化鋁（AlN））。核心1010的厚度可以在100至1500 µm的數量級上（例如，725 µm）。核心1310係包覆在可稱為殼或包覆殼的第一黏著層1312中。在此實現方式中，第一黏著層1312完全包覆核心，但此舉在本發明中並非必要，如關於第14圖另外詳細論述的。
在實施例中，第一黏著層1312包含厚度為1000 Å的數量級的正矽酸四乙酯（TEOS）層。在其他實施例中，第一黏著層1312的厚度例如從100 Å至2000 Å變化。儘管在一些實施例中TEOS係用於黏著層，但可以根據本發明的實施例利用提供後續沉積層與底下的層或材料之間的黏著性的其他材料。舉例而言，SiO2 、SiON、及類似者很好地黏著到陶瓷材料上，並為例如導電材料的後續沉積提供合適的表面。在一些實施例中，第一黏著層1312完全圍繞核心1310以形成完整包覆核心，並且可以使用LPCVD處理而形成。黏著層1312提供表面，在該表面上黏著後續層以形成工程基板結構的元件。
除了使用LPCVD處理、爐式處理、及類似者以形成包覆黏著層1312之外，亦可以根據本發明的實施例利用其他半導體處理。作為實例，可以利用塗覆核心1310的一部分的沉積處理（例如，CVD、PECVD、或類似者），可以翻轉核心1310，並且可以重複沉積處理以塗覆核心的額外部分。
導電層1314形成於第一黏著層1312的至少一部分上。在實施例中，導電層1314包括多晶矽（亦即，多晶體矽），其藉由在核心/黏著層結構的下部（例如，下半部分或背側）上的沉積處理而形成。在導電層1314是多晶矽的實施例中，多晶矽層的厚度可為幾千埃的數量級（例如3000 Å）。在一些實施例中，可以使用LPCVD處理來形成多晶矽層。
在實施例中，導電層1314可以是摻雜的多晶矽層，以提供高導電材料，例如導電層1314可以摻雜硼以提供p型多晶矽層。在一些實施例中，硼的摻雜係在約1×1019 cm-3 至1×1020 cm-3 的範圍的等級，以提供高導電性。在將工程基板靜電夾持到半導體處理工具（例如具有靜電卡盤（ESC）的工具）期間，導電層1314的存在是有用的。導電層1314能夠在處理之後快速解除夾持。因此，本發明的實施例提供可以利用習知矽晶圓處理的基板結構。該領域具有通常知識者將理解許多變化、修改、及替代。
第二黏著層1316（例如，第二TEOS層）圍繞導電層1314（例如，多晶矽層）形成。第二黏著層1316的厚度係為1000 Å的數量級。在一些實施例中，第二黏著層1316可以完全圍繞導電層1314以及第一黏著層1312以形成完整包覆結構，並且可以使用LPCVD處理而形成。在其他實施例中，第二黏著層1316僅部分圍繞導電層1314，例如，在平面1317所示的位置處終止，而可以與導電層1314的頂表面對準。在此實例中，導電層1314的頂表面將與阻隔層1318的一部分接觸。該領域具有通常知識者將理解許多變化、修改、及替代。
阻隔層1318（例如，氮化矽層）圍繞第二黏著層1316形成。在一些實施例中，阻隔層1318的厚度係為4000 Å至5000 Å的數量級。在一些實施例中，阻隔層1318完全圍繞第二黏著層1316以形成完整包覆結構，並且可以使用LPCVD處理而形成。
在一些實施例中，氮化矽阻隔層的使用防止存在於核心1310中的元素（例如，氧化釔（亦即，氧化釔(yttria)）、氧、金屬雜質、其他微量元素、及類似者）在例如高溫（例如，1000℃）磊晶生長處理期間擴散及/或除氣進入其中可能存在工程基板的半導體處理腔室的環境中。利用本文所述的包覆層，陶瓷材料（包括設計用於非潔淨室內環境的多晶AlN）可用於半導體處理流程及潔淨室內環境中。
第14圖係為圖示根據本發明的另一實施例的工程基板結構的簡化示意圖。在第14圖所示的實施例中，第一黏著層1412係在核心1410的至少一部分上形成，但並未包覆核心1410。在此實現方式中，第一黏著層1412係形成於核心1410的下表面（核心1410的背側）上，以增強隨後形成的導電層1414的黏著性，如下面更全面描述的。儘管黏著層1412僅圖示於第14圖中的核心1410的下表面上，但應理解，在核心1410的其他部分上的黏著層材料的沉積將不會對於工程基板結構的效能產生負面影響，而此類材料可以存在於各種實施例中。該領域具有通常知識者將理解許多變化、修改、及替代。
導電層1414並未包覆第一黏著層1412與核心1410，但實質上與第一黏著層1412對準。儘管導電層1414係圖示為沿著第一黏著層1412的底部或背側延伸並上升至一部分側邊，但沿著垂直側邊延伸在本發明中並非必要。因此，實施例可以利用在基板結構的一側上的沉積，而遮罩基板結構的一側、或類似者。導電層1414可以形成於第一黏著層1412的一側的一部分（例如，底部/背側）上。導電層1414在工程基板結構的一側上提供導電，而在RF及高功率應用中可能是有利的。導電層1414可以包括關於第13圖中的導電層1314所論述的摻雜的多晶矽。
利用第二黏著層1416覆蓋核心1410的一部分、第一黏著層1412的部分、及導電層1414，以增強阻隔層1418對於底下的材料的黏著性。阻隔層1418形成包覆結構，以防止如上面所論述的來自底下的層的擴散。
除了基於半導體的導電層之外，在其他實施例中，導電層1414係為金屬層，例如500 Å的鈦或類似者。
再次參照第14圖，取決於實現方式，可以移除一或更多個層。舉例而言，可以移除層1412及1414，僅留下單一黏著殼1416與阻隔層1418。在另一實施例中，可以僅移除層1414。在此實施例中，層1412亦可平衡沉積在層1418的頂部上的層1220所引發的應力及晶圓翹曲。在核心1410的頂側上具有絕緣層的基板結構的構造（例如，僅具有核心1410與層1220之間的絕緣層）將針對期望高度絕緣基板的功率/RF應用提供益處。
在另一實施例中，阻隔層1418可以直接包覆核心1410，接著是導電層1414以及隨後的黏著層1416。在此實施例中，層1220可以從頂側直接沉積到黏著層1416上。在又一實施例中，黏著層1416可以沉積在核心1410上，接著是阻隔層1418，並且隨後接著是導電層1414，以及另一黏著層1412。
第15圖係為圖示根據本發明的實施例的製造工程基板的方法1500的簡化流程圖。方法1500可以用於製造CTE與在基板上生長的磊晶層中之一或更多者匹配的基板。方法1500包括以下步驟：藉由提供多晶陶瓷核心而形成支撐結構（1510），將多晶陶瓷核心包覆在第一黏著層中以形成殼（1512）（例如，正矽酸四乙酯（TEOS）的氧化物殼），以及將第一黏著層包覆在導電殼中（1514）（例如，多晶矽殼）。第一黏著層可以形成為單層TEOS氧化物。導電殼可以形成為單層多晶矽。
方法1500亦包括以下步驟：將導電殼包覆在第二黏著層中（1516）（例如，第二TEOS氧化物殼），以及將第二黏著層包覆在阻隔層殼中（1518）。第二黏著層可以形成為單層TEOS氧化物。阻隔層殼可以形成為單層氮化矽。
一旦藉由處理1510至1518形成支撐結構，方法1500進一步包括以下步驟：將黏合層（例如，氧化矽層）接合到支撐結構（1520），以及將實質上單晶層（例如，單晶矽層）接合到氧化矽層（1522）。根據本發明的實施例，可以使用其他實質上單晶層，包括SiC、藍寶石、GaN、AlN、SiGe、Ge、鑽石、Ga2 O3 、ZnO、及類似者。黏合層的接合可以包括以下步驟：沉積黏合材料，接著如本文所述進行平坦化處理。在如下所述的實施例中，將實質上單晶層（例如，單晶矽層）接合到黏合層利用層轉移處理，其中該層係為從矽晶圓轉移的單晶矽層。
參照第12圖，可以藉由沉積厚（例如，4 µm厚）的氧化層，接著藉由化學機械拋光（CMP）處理將氧化物削薄到厚度約1.5 µm而形成黏合層1220。初始的厚氧化物用於填充存在於支撐結構上的空隙及表面特徵，空隙及表面特徵可能在製造多晶核心之後存在，並隨著第12圖所示的包覆層形成而繼續存在。氧化層亦用作裝置的介電層。CMP處理提供沒有空隙、顆粒、或其他特徵的實質上平坦的表面，隨後可以在晶圓轉移處理期間用於將單晶層1222（例如，單晶矽層）黏合到黏合層1220。應理解，黏合層的特徵不必為原子級平坦的表面，但應提供將支撐單晶層（例如，單晶矽層）的黏合的具有期望的可靠性的實質上平坦的表面。
層轉移處理係用於將單晶層1222（例如，單晶矽層）接合到黏合層1220。在一些實施例中，植入包括實質上單晶層1222（例如，單晶矽層）的矽晶圓，以形成解理平面。在此實施例中，在晶圓黏合之後，可以將矽基板與解理平面下方的單晶矽層的部分一起移除，而導致剝離的單晶矽層。單晶層1222的厚度可以變化，以滿足各種應用的規格。此外，單晶層1222的結晶定向可以變化，以滿足應用的規格。此外，單晶層中的摻雜等級及分佈可以變化，以滿足特定應用的規格。在一些實施例中，植入物的深度可以調整成大於單晶層1222的期望最終厚度。額外的厚度允許移除經轉移的實質上單晶層的損傷的薄部分，而留下期望的最終厚度的未損傷部分。在一些實施例中，可以修改表面粗糙度，以用於高品質的磊晶生長。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些實施例中，單晶層1222可以足夠厚，以提供用於一或更多個磊晶層的後續生長的高品質晶格模板，但亦足夠薄，而能夠高度順應。在單晶層1222為相對薄的，而使得其實體性質的限制較少，並且能夠模仿彼等周圍材料而具有較少產生結晶缺陷的晶癖時，單晶層1222可以稱為「順應」。單晶層1222的順應性可以與單晶層1222的厚度逆相關。更高的順應性可以導致在模板上生長的磊晶層中更低的缺陷密度，並且能夠實現更厚的磊晶層生長。在一些實施例中，單晶層1222的厚度可以藉由矽在剝離矽層上的磊晶生長而增加。
在一些實施例中，可以透過剝離矽層的頂部部分的熱氧化，接著利用氟化氫（HF）酸的氧化層剝除來實現調整單晶層1222的最終厚度。舉例而言，具有0.5 μm的初始厚度的剝離矽層可以熱氧化，以產生約420 nm厚的二氧化矽層。在移除生長的熱氧化物之後，轉移層中剩餘的矽厚度可為約53 nm。在熱氧化期間，植入的氫可能會朝向表面遷移。因此，隨後的氧化層剝除可以移除一些損傷。而且，熱氧化通常在1000℃或更高的溫度下進行。升高的溫度亦可以修復晶格損傷。
可以使用HF酸蝕刻剝除熱氧化期間形成於單晶層的頂部部分上的矽氧化物層。可以藉由調整HF溶液的溫度及濃度以及氧化矽的化學計量及密度來調整利用HF酸的氧化矽與矽（SiO2 ：Si）之間的蝕刻選擇性。蝕刻選擇性指一種材料相對於另一種的蝕刻速率。針對（SiO2 ：Si），HF溶液的選擇性的範圍可為約10：1至約100：1。高蝕刻選擇性可以使表面粗糙度從初始表面粗糙度降低了類似的係數。然而，所得到的單晶層1222的表面粗糙度可能仍然大於預期。舉例而言，如藉由2 μm×2 μm的原子力顯微鏡（AFM）掃描在額外處理之前確定，整體Si（111）表面可以具有小於0.1 nm的均方根（RMS）表面粗糙度。在一些實施例中，用於Si（111）上磊晶生長氮化鎵材料的期望表面粗糙度在30 μm×30 μm的AFM掃描區域上可以例如小於1 nm、小於0.5 nm、或小於0.2 nm。
若熱氧化及氧化物層剝除之後的單晶層1222的表面粗糙度超過所期望的表面粗糙度，可執行額外的表面平滑。存在幾種平滑矽表面的方法。這些方法可以包括氫退火、雷射修整、電漿平滑、及觸摸拋光（例如CMP）。這些方法可能涉及高縱橫比表面峰值的優先侵蝕。因此，表面上的高縱橫比特徵可以比低縱橫比特徵更快移除，因此產生更平滑的表面。
應理解，第15圖所示的具體步驟根據本發明的實施例提供製造工程基板的特定方法。亦可以根據替代實施例來執行其他步驟序列。舉例而言，本發明的替代實施例可以利用不同順序執行上文描繪的步驟。此外，第15圖所示的單獨步驟可以包括多個子步驟，其可以利用適合於單獨步驟的各種順序執行。此外，可以取決於特定應用增加或移除額外步驟。該領域具有通常知識者將理解許多變化、修改、及替代。
第16圖係為圖示根據本發明的一些實施例的在工程基板上製造多層裝置的方法1600的簡化流程圖。工程基板具有基板熱膨脹係數。參照第1圖及第2圖，工程基板102可以包括陶瓷基板110，其上形成薄矽（Si）層120或薄矽鍺（SiGe）層220。
參照第1圖、第2圖、及第16圖，方法1600可以包括以下步驟：在工程基板102上生長緩衝層130（1602），以及生長耦接到緩衝層130的第一磊晶層142（1604）。第一磊晶層142的特徵可以在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。在一些實施例中，第一磊晶層142可以包括摻雜的氮化鎵（GaN）。參照第6圖，在一些其他實施例中，第一磊晶層142可以包括氮化鋁鎵（AlGaN）。
方法1600可以進一步包括以下步驟：生長包含未摻雜的GaN的耦接到第一磊晶層142的第二磊晶層144，以及生長耦接到第二磊晶層144的第三磊晶層160。第二磊晶層144與第三磊晶層160之間的介面可以形成高電子遷移率電晶體（HEMT）的導電通道150。在一些實施例中，第三磊晶層160可以包括氮化鋁鎵（AlGaN）或氮化銦鋁（InAlN）。
參照第3圖，在一些實施例中，方法1600可以進一步包括以下步驟：形成穿過工程基板102電耦接到實質上單晶層120的電觸點310。參照第4圖，在其他一些實施例中，方法1600可以進一步包括以下步驟：生長設置於緩衝層130與第一磊晶層142之間的導電磊晶層420，以及形成穿過第一磊晶層142電耦接到導電磊晶層420的電觸點410。參照第5圖，在一些實施例中，方法1600可以進一步包括以下步驟：形成設置於緩衝層130與導電磊晶層420之間的部分單層的氮化矽（Si3 N4 ）510。
應理解，第16圖所示的具體步驟根據本發明的實施例提供製造工程基板的特定方法。亦可以根據替代實施例來執行其他步驟序列。舉例而言，本發明的替代實施例可以利用不同順序執行上文描繪的步驟。此外，第16圖所示的單獨步驟可以包括多個子步驟，其可以利用適合於單獨步驟的各種順序執行。此外，可以取決於特定應用增加或移除額外步驟。該領域具有通常知識者將理解許多變化、修改、及替代。
第17圖係為圖示根據本發明的一些其他實施例的在工程基板上製造多層裝置的方法1700的簡化流程圖。工程基板具有基板熱膨脹係數。參照第7圖，工程基板102可以包括其上形成薄矽（Si）層120的陶瓷基板110。
參照第7圖及第17圖，方法1700可以包括以下步驟：在工程基板102上形成緩衝層130（1702），以及在緩衝層130上生長一或更多個磊晶層740（1704）。一或更多個磊晶層740中之至少一者的特徵係在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。在一些實施例中，一或更多個磊晶層740可以包括未摻雜的GaN與摻雜的GaN的交替層的超晶格。摻雜的GaN可以包括碳摻雜的GaN（C-GaN）或鐵摻雜的GaN（Fe-GaN）。緩衝層130可以包括AlN、AlGaN、或AlN/AlGaN中之至少一者。
方法1700可以進一步包括以下步驟：生長耦接到一或更多個磊晶層740的未摻雜的GaN層144，以及生長包含氮化鋁鎵（AlGaN）或氮化銦鋁（InAlN）的耦接到未摻雜的GaN層144的第一磊晶層160。未摻雜的GaN層144與第一磊晶層160之間的介面可以形成高電子遷移率電晶體（HEMT）的導電通道150。
應理解，第17圖所示的具體步驟根據本發明的實施例提供製造工程基板的特定方法。亦可以根據替代實施例來執行其他步驟序列。舉例而言，本發明的替代實施例可以利用不同順序執行上文描繪的步驟。此外，第17圖所示的單獨步驟可以包括多個子步驟，其可以利用適合於單獨步驟的各種順序執行。此外，可以取決於特定應用增加或移除額外步驟。該領域具有通常知識者將理解許多變化、修改、及替代。
第18圖係為圖示根據本發明的一些進一步實施例的在工程基板上製造多層裝置的方法1800的簡化流程圖。工程基板具有基板熱膨脹係數。參照第8圖，工程基板102可以包括其上形成薄矽（Si）層120的陶瓷基板110。
參照第8圖及第18圖，方法1800可以包括以下步驟：在工程基板102上形成緩衝層130（1802），以及生長耦接到緩衝層130的第一磊晶層840（1804）。第一磊晶層840的特徵可以在於磊晶熱膨脹係數實質上等於基板熱膨脹係數。在一些實施例中，第一磊晶層840可以包括非故意摻雜的GaN（uGaN）。在一些其他實施例中，第一磊晶層840可以包括未摻雜的GaN與摻雜的GaN的交替層。在一些實施例中，摻雜的GaN可以包括碳摻雜的GaN（C-GaN）或鐵摻雜的GaN（Fe-GaN）。
方法1800可以進一步包括以下步驟：生長耦接到第一磊晶層840的氮化鋁鎵（AlGaN）背阻隔層810（1806），生長耦接到AlGaN背阻隔層810的未摻雜的氮化鎵（GaN）層144（1808），以及生長耦接到未摻雜的GaN層144的阻隔層160（1810）。在一些實施例中，AlGaN背阻隔層810具有約3％至約15％的範圍的鋁莫耳分量。根據一些實施例，阻隔層160可以包括AlGaN或InGaN。
應理解，第18圖所示的具體步驟根據本發明的實施例提供製造工程基板的特定方法。亦可以根據替代實施例來執行其他步驟序列。舉例而言，本發明的替代實施例可以利用不同順序執行上文描繪的步驟。此外，第18圖所示的單獨步驟可以包括多個子步驟，其可以利用適合於單獨步驟的各種順序執行。此外，可以取決於特定應用增加或移除額外步驟。該領域具有通常知識者將理解許多變化、修改、及替代。
儘管一些實施例已利用層的術語進行論述，應理解術語層係使得層可以包括建構以形成所關注層的多個子層。因此，術語層並非意欲表示由單一材料組成的單層，而是包含以複合方式分層以形成所期望結構的一或更多種材料。該領域具有通常知識者將理解許多變化、修改、及替代。
亦應理解，本文所述的實例及實施例僅用於說明之目的，並且該領域具有通常知識者將聯想到鑒於此的各種修改或改變，並包括在本申請案的精神與範圍以及隨附申請專利範圍的範疇內。
102‧‧‧工程基板結構110‧‧‧陶瓷基板120‧‧‧矽層130‧‧‧緩衝層140‧‧‧GaN磊晶層142‧‧‧摻雜的GaN磊晶層144‧‧‧未摻雜的GaN磊晶層150‧‧‧導電通道160‧‧‧AlGaN或InAlN層170‧‧‧未摻雜或p型GaN蓋層202‧‧‧工程基板結構220‧‧‧矽鍺層310‧‧‧電觸點410‧‧‧電觸點420‧‧‧導電GaN磊晶層510‧‧‧SiN640‧‧‧AlxGa1-xN磊晶層740‧‧‧磊晶結構840‧‧‧非故意摻雜的GaN磊晶層1040‧‧‧III-V磊晶層1110‧‧‧核心1112‧‧‧黏著層1114‧‧‧導電層1116‧‧‧第二黏著層1118‧‧‧阻隔層1120‧‧‧黏合層1125‧‧‧實質上單晶層1200‧‧‧工程基板1210‧‧‧核心1212‧‧‧黏著層1214‧‧‧導電層1216‧‧‧第二黏著層1218‧‧‧阻隔層1220‧‧‧工程層1222‧‧‧工程層1230‧‧‧磊晶材料1300‧‧‧工程基板1310‧‧‧核心1312‧‧‧第一黏著層1314‧‧‧導電層1316‧‧‧第二黏著層1317‧‧‧平面1318‧‧‧阻隔層1410‧‧‧核心1412‧‧‧第一黏著層1414‧‧‧導電層1416‧‧‧第二黏著層1418‧‧‧阻隔層1500‧‧‧方法1510‧‧‧步驟1512‧‧‧步驟1514‧‧‧步驟1516‧‧‧步驟1518‧‧‧步驟1520‧‧‧步驟1522‧‧‧步驟1600‧‧‧方法1602‧‧‧步驟1604‧‧‧步驟1700‧‧‧方法1702‧‧‧步驟1704‧‧‧步驟1800‧‧‧方法1802‧‧‧步驟1804‧‧‧步驟1806‧‧‧步驟1808‧‧‧步驟1810‧‧‧步驟
第1圖係為圖示根據本發明的實施例在工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第2圖係為圖示根據本發明的另一實施例在工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第3圖係為圖示根據本發明的實施例在具有背側觸點的工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第4圖係為圖示根據本發明的實施例在具有前側觸點的工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第5圖係為圖示根據本發明的實施例在工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第6圖係為圖示根據本發明的另一實施例在工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第7圖係為圖示根據本發明的進一步實施例在工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第8圖係為圖示根據本發明的一些其他實施例在工程基板結構上形成的功率裝置的簡化示意性橫截面圖。
第9A圖圖示根據一些實施例的不具有AlGaN背阻隔層的HEMT的示例性導帶圖。
第9B圖圖示根據一些其他實施例的具有AlGaN背阻隔層的HEMT的示例性導帶圖。
第10圖係為圖示根據本發明的實施例的適用於製造功率裝置的基板結構的簡化示意性橫截面圖。
第11圖係為圖示根據本發明的實施例的工程基板結構的簡化示意性橫截面圖。
第12圖係為圖示根據本發明的一些實施例的工程基板結構的簡化示意圖。
第13圖係為圖示根據本發明的一些其他實施例的工程基板結構的簡化示意圖。
第14圖係為圖示根據本發明的一些進一步實施例的工程基板結構的簡化示意圖。
第15圖係為圖示根據本發明的一些實施例的製造工程基板的方法的簡化流程圖。
第16圖係為圖示根據本發明的一些實施例的在工程基板上製造多層裝置的方法的簡化流程圖。
第17圖係為圖示根據本發明的一些其他實施例的在工程基板上製造多層裝置的方法的簡化流程圖。
第18圖係為圖示根據本發明的一些進一步實施例的在工程基板上製造多層裝置的方法的簡化流程圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
102‧‧‧工程基板結構
110‧‧‧陶瓷基板
120‧‧‧矽層
130‧‧‧緩衝層
140‧‧‧GaN磊晶層
142‧‧‧摻雜的GaN磊晶層
144‧‧‧未摻雜的GaN磊晶層
150‧‧‧導電通道
160‧‧‧AlGaN或InAlN層
170‧‧‧未摻雜或p型GaN蓋層

Claims (21)

  1. 一種用於在具有一基板熱膨脹係數的一工程基板上製造一多層裝置的方法，該方法包含以下步驟：提供一工程基板，該工程基板包含：一多晶陶瓷核心；一阻隔層，包覆該多晶陶瓷核心；一黏合層，耦接到該阻隔層；以及一實質上單晶層，耦接到該黏合層；在該實質上單晶層上生長一緩衝層；以及在該緩衝層上生長一第一磊晶層，其中該第一磊晶層的特徵係在於一磊晶熱膨脹係數實質上等於該基板熱膨脹係數。
  2. 如請求項1所述之方法，其中該第一磊晶層包含摻雜氮化鎵(GaN)。
  3. 如請求項1所述之方法，其中該第一磊晶層包括氮化鋁鎵(AlGaN)。
  4. 如請求項2所述之方法，進一步包含以下步驟：生長包含未摻雜的GaN的耦接到該第一磊晶層的一第二磊晶層；以及生長耦接到該第二磊晶層的一第三磊晶層； 其中該第二磊晶層與該第三磊晶層之間的一介面形成一高電子遷移率電晶體(HEMT)的一導電通道。
  5. 如請求項4所述之方法，其中該第三磊晶層包含氮化鋁鎵(AlGaN)或氮化銦鋁(InAlN)。
  6. 如請求項1所述之方法，其中該實質上單晶層包含矽(Si)。
  7. 如請求項1所述之方法，其中該實質上單晶層包含矽鍺(SiGe)。
  8. 如請求項1所述之方法，進一步包含以下步驟：形成穿過該工程基板電耦接到該實質上單晶層的一電觸點。
  9. 如請求項1所述之方法，進一步包含以下步驟：生長設置於該緩衝層與該第一磊晶層之間的一導電磊晶層；以及形成穿過該第一磊晶層電耦接到該導電磊晶層的一電觸點。
  10. 如請求項9所述之方法，進一步包含以下步驟：形成設置於該緩衝層與該導電磊晶層之間的一部分單層的氮化矽。
  11. 一種用於在具有一基板熱膨脹係數的一工程基板上製造一多層高電子遷移率電晶體(HEMT) 裝置的方法，該方法包含以下步驟：在該工程基板上生長一緩衝層；生長耦接到該緩衝層的一第一磊晶層，其中該第一磊晶層的特徵係在於一磊晶熱膨脹係數實質上等於該基板熱膨脹係數；生長耦接到該第一磊晶層的一氮化鋁鎵(AlGaN)背阻隔層；生長耦接到該AlGaN背阻隔層的一未摻雜的氮化鎵(GaN)層；以及生長耦接到該未摻雜的GaN層的一阻隔層。
  12. 如請求項11所述之方法，其中該第一磊晶層包含非故意摻雜的GaN。
  13. 如請求項11所述之方法，其中該第一磊晶層包含未摻雜的GaN與摻雜的GaN的交替層。
  14. 如請求項13所述之方法，其中該摻雜的GaN包含碳摻雜的GaN(C-GaN)或鐵摻雜的GaN(Fe-GaN)。
  15. 如請求項11所述之方法，其中該AlGaN背阻隔層具有約3%至約15%的範圍的一鋁莫耳分量。
  16. 如請求項11所述之方法，其中該工程基板包含黏合到包括一多晶陶瓷核心的一結構的一單晶 膜。
  17. 一種磊晶半導體結構，包含：一工程基板，具有一基板熱膨脹係數，該工程基板包含：一多晶陶瓷核心；一阻隔層，包覆該多晶陶瓷核心；一黏合層，耦接到該阻隔層；以及一實質上單晶層，耦接到該黏合層；一緩衝層，形成於該實質上單晶層上；以及一第一磊晶層，形成於該緩衝層上，其中該第一磊晶層的特徵係在於一磊晶熱膨脹係數實質上等於該基板熱膨脹係數。
  18. 如請求項17所述之磊晶半導體結構，其中該第一磊晶層包含摻雜氮化鎵(GaN)。
  19. 如請求項17所述之磊晶半導體結構，其中該第一磊晶層包括氮化鋁鎵(AlGaN)。
  20. 如請求項17所述之磊晶半導體結構，進一步包含：一第二磊晶層，包含未摻雜的GaN，並耦接到該第一磊晶層；以及一第三磊晶層，耦接到該第二磊晶層；其中該第二磊晶層與該第三磊晶層之間的一介面形 成一高電子遷移率電晶體(HEMT)的一導電通道。
  21. 如請求項20所述之磊晶半導體結構，其中該第三磊晶層包含氮化鋁鎵(AlGaN)或氮化銦鋁(InAlN)。
TW107101365A 2017-01-18 2018-01-15 用於功率裝置之氮化鎵磊晶結構 TWI781132B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201762447857P 2017-01-18 2017-01-18
US62/447,857 2017-01-18
US201762591016P 2017-11-27 2017-11-27
US62/591,016 2017-11-27
US15/864,977 2018-01-08
US15/864,977 US10355120B2 (en) 2017-01-18 2018-01-08 Gallium nitride epitaxial structures for power devices

Publications (2)

Publication Number Publication Date
TW201842242A TW201842242A (zh) 2018-12-01
TWI781132B true TWI781132B (zh) 2022-10-21

Family

ID=62841145

Family Applications (2)

Application Number Title Priority Date Filing Date
TW111137206A TW202305205A (zh) 2017-01-18 2018-01-15 用於功率裝置之氮化鎵磊晶結構
TW107101365A TWI781132B (zh) 2017-01-18 2018-01-15 用於功率裝置之氮化鎵磊晶結構

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW111137206A TW202305205A (zh) 2017-01-18 2018-01-15 用於功率裝置之氮化鎵磊晶結構

Country Status (8)

Country Link
US (4) US10355120B2 (zh)
EP (1) EP3571336A4 (zh)
JP (2) JP7105239B2 (zh)
KR (4) KR102645364B1 (zh)
CN (2) CN110177905B (zh)
SG (1) SG11201906133PA (zh)
TW (2) TW202305205A (zh)
WO (1) WO2018136278A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355120B2 (en) 2017-01-18 2019-07-16 QROMIS, Inc. Gallium nitride epitaxial structures for power devices
US10720520B2 (en) * 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device
FR3071854A1 (fr) * 2017-10-03 2019-04-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un composant electronique a heterojonction muni d'une couche barriere enterree
CN111146282B (zh) * 2018-11-06 2023-03-28 世界先进积体电路股份有限公司 高电子迁移率晶体管装置及其制造方法
TWI706563B (zh) * 2019-03-25 2020-10-01 世界先進積體電路股份有限公司 半導體結構、高電子遷移率電晶體及半導體結構的製造方法
US11380763B2 (en) * 2019-04-29 2022-07-05 Arizona Board Of Regents On Behalf Of Arizona State University Contact structures for n-type diamond
US11114555B2 (en) * 2019-08-20 2021-09-07 Vanguard International Semiconductor Corporation High electron mobility transistor device and methods for forming the same
CN111902945B (zh) * 2020-06-04 2022-05-20 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
US11670505B2 (en) * 2020-08-28 2023-06-06 Vanguard International Semiconductor Corporation Semiconductor substrate, semiconductor device, and method for forming semiconductor structure
CN116783719A (zh) * 2020-12-31 2023-09-19 华为技术有限公司 一种集成电路、功率放大器及电子设备
CN112956029B (zh) * 2021-01-26 2022-07-08 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
KR20230137921A (ko) 2021-02-05 2023-10-05 신에쯔 한도타이 가부시키가이샤 질화물 반도체기판 및 그의 제조방법
CN113948391B (zh) * 2021-08-30 2023-11-21 西安电子科技大学 一种硅基AlGaN/GaN HEMT器件及制备方法
JPWO2023047864A1 (zh) 2021-09-21 2023-03-30
CN114262937B (zh) * 2021-12-20 2023-03-28 中电化合物半导体有限公司 一种氮化镓外延结构的制备方法
CN116072724B (zh) * 2023-03-07 2023-06-27 珠海镓未来科技有限公司 一种半导体功率器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110117726A1 (en) * 2008-07-24 2011-05-19 Amberwave Systems Corporation Bonded intermediate substrate and method of making same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090018106A (ko) * 2006-05-09 2009-02-19 더 리전츠 오브 더 유니버시티 오브 캘리포니아 비극성 및 준극성 (ａｌ, ｇａ, ｉｎ)ｎ을 위한 인-시츄 결함 감소 기술
US9082892B2 (en) 2007-06-11 2015-07-14 Manulius IP, Inc. GaN Based LED having reduced thickness and method for making the same
US8030666B2 (en) 2008-04-16 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Group-III nitride epitaxial layer on silicon substrate
JP2010192745A (ja) * 2009-02-19 2010-09-02 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US8264047B2 (en) * 2010-05-10 2012-09-11 Infineon Technologies Austria Ag Semiconductor component with a trench edge termination
WO2012020676A1 (ja) * 2010-08-10 2012-02-16 株式会社 東芝 ＧａＮベース半導体結晶成長用多結晶窒化アルミニウム基材およびそれを用いたＧａＮベース半導体の製造方法
CN102544086B (zh) * 2010-12-24 2015-04-01 山东华光光电子有限公司 氮化镓基高电子迁移率晶体管及其制作方法
JP2013069935A (ja) * 2011-09-23 2013-04-18 Sumitomo Chemical Co Ltd 半導体基板の製造方法
CN104412123B (zh) * 2012-06-25 2017-05-17 皇家飞利浦有限公司 用于3d超声体积测量的系统和方法
US9082692B2 (en) 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US9147803B2 (en) 2013-01-02 2015-09-29 Micron Technology, Inc. Engineered substrates having epitaxial formation structures with enhanced shear strength and associated systems and methods
KR20150085724A (ko) * 2014-01-16 2015-07-24 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
JP2016035949A (ja) * 2014-08-01 2016-03-17 日本電信電話株式会社 窒化物半導体装置の製造方法
JP2016058693A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体装置、半導体ウェーハ、及び、半導体装置の製造方法
CN105047695B (zh) * 2015-06-10 2018-09-25 上海新傲科技股份有限公司 用于高电子迁移率晶体管的高阻衬底以及生长方法
KR20180095560A (ko) * 2015-12-04 2018-08-27 큐로미스, 인크 가공된 기판 상의 와이드 밴드 갭 디바이스 집적 회로 아키텍처
CN109804456B (zh) * 2016-08-23 2022-12-23 克罗米斯有限公司 集成有工程化衬底的电子功率器件
US10355120B2 (en) * 2017-01-18 2019-07-16 QROMIS, Inc. Gallium nitride epitaxial structures for power devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110117726A1 (en) * 2008-07-24 2011-05-19 Amberwave Systems Corporation Bonded intermediate substrate and method of making same

Also Published As

Publication number Publication date
US10355120B2 (en) 2019-07-16
KR102595284B1 (ko) 2023-10-26
KR20240052943A (ko) 2024-04-23
US11699750B2 (en) 2023-07-11
US20180204941A1 (en) 2018-07-19
CN110177905B (zh) 2021-12-10
US10833186B2 (en) 2020-11-10
KR102458634B1 (ko) 2022-10-25
CN110177905A (zh) 2019-08-27
KR20230164103A (ko) 2023-12-01
JP2022165964A (ja) 2022-11-01
JP7105239B2 (ja) 2022-07-22
KR20190104060A (ko) 2019-09-05
KR20220156035A (ko) 2022-11-24
CN114156181A (zh) 2022-03-08
KR102645364B1 (ko) 2024-03-07
JP2020505767A (ja) 2020-02-20
US20230261101A1 (en) 2023-08-17
TW201842242A (zh) 2018-12-01
TW202305205A (zh) 2023-02-01
EP3571336A1 (en) 2019-11-27
SG11201906133PA (en) 2019-08-27
EP3571336A4 (en) 2020-10-07
WO2018136278A1 (en) 2018-07-26
US20190371929A1 (en) 2019-12-05
US20210057563A1 (en) 2021-02-25

Similar Documents

Publication Publication Date Title
TWI781132B (zh) 用於功率裝置之氮化鎵磊晶結構
KR102361057B1 (ko) 전력 및 rf 애플리케이션을 위한 가공된 기판 구조체
US12009205B2 (en) Engineered substrate structures for power and RF applications
JP7118069B2 (ja) 縦型パワーデバイスのための方法およびシステム

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent