KR20230137921A - 질화물 반도체기판 및 그의 제조방법 - Google Patents

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잇페이 쿠보노
카즈노리 하기모토
마사루 시노미야
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 복수의 층이 결합된 복합기판 상에 단결정 실리콘층이 형성된 성막용 기판 상에, Ga를 포함하는 질화물 반도체박막이 성막되어 있는 질화물 반도체기판으로서, 상기 질화물 반도체박막의 성장면인 상기 단결정 실리콘층의 단부로부터 내방을 향하여 Ga를 포함하는 상기 질화물 반도체박막이 성막되어 있지 않은 영역을 갖는 것을 특징으로 하는 질화물 반도체기판이다. 이에 의해, 반응흔의 발생이 억제된 질화물 반도체기판 및 그의 제조방법이 제공된다.

Description

질화물 반도체기판 및 그의 제조방법
본 발명은, 질화물 반도체기판 및 그의 제조방법에 관한 것이다.
반도체박막 제조방법의 하나인 MOCVD법은, 대구경화나 양산성이 우수하고, 균질한 박막 결정을 성막할 수 있기 때문에, 널리 이용되고 있다. GaN으로 대표되는 질화물 반도체는 Si의 재료로서의 한계를 넘는 차세대 반도체 재료로서 기대되고 있다. MOCVD법에 있어서의 GaN의 에피택셜 성장의 기판으로서는, GaN, SiC, 사파이어, Si 등이 이용되고 있다.
그 중에서도 Si는 가장 저렴하며 또한 대구경화에 유리한 기판이지만, GaN과 Si는 열팽창계수에 차이가 있으므로, 에피택셜 성막 후의 냉각 공정에서 GaN에 인장응력이 가해진다. 그 때문에, 두꺼운 에피택셜층의 성막이 곤란, 크랙의 발생, 복잡한 응력 완화층이 필요 등의 과제가 있다.
GaN 기판은 GaN 에피택셜막과 동일한(또는 매우 가까운) 열팽창계수를 갖기 때문에, 상기와 같은 문제는 발생하기 어렵지만, 자립 GaN 기판은 제작이 곤란하고 매우 고가이라는 것과, 구경이 큰 기판이 얻어지지 않는다는 것 등의 과제가 있다.
그 때문에, 대구경이면서 또한 GaN과 열팽창계수가 가까운 GaN 에피택셜막 성장용의 대구경 기판(이하, GaN 성장용 복합기판)이 개발되고 있다. 이 GaN 성장용 복합기판은, 다결정 세라믹 코어와, 상기 다결정 세라믹 코어에 전체적으로 결합된 제1 접착층과, 상기 제1 접착층 전체에 필요에 따라 결합된 도전층과, 상기 도전층 전체 또는 상기 제1 접착층 전체에 결합된 제2 접착층과, 상기 제2 접착층 전체에 결합된 배리어층을 포함하는 복합기판과, 상기 복합기판의 편면에만 결합된 산화실리콘층과, 상기 산화실리콘층에 결합된 단결정 실리콘층에 의해 구성된다.
이 GaN 성장용 복합기판을 사용함으로써, 대구경이면서 또한 에피택셜층이 두껍고, 또한 크랙이 발생하지 않는 GaN 에피택셜 성장기판을 제작할 수 있다. 또한, GaN과 열팽창계수 차이가 작기 때문에, GaN 성장 중이나 냉각 중에 휨이 발생하기 어렵고, 성막 후의 기판의 휨을 작게 제어할 수 있다. 또한, GaN 성장용 복합기판은 대부분이 세라믹스이기 때문에, 기판 자체가 매우 단단하고 소성 변형되기 어려울 뿐만 아니라, GaN/Si로 해결되지 않은 웨이퍼 균열이 발생하지 않는다.
그러나, 단결정 실리콘기판이어도, GaN 성장용 복합기판이어도, 표면(GaN 성장면)은 단결정 실리콘이기 때문에, 멜트백 에칭에 의한 Si와 Ga의 공정반응물(이하, 반응흔)이 발생하기 쉽다. 이 반응흔은, 디바이스 수율을 낮출뿐만 아니라, 디바이스 프로세스에서의 발진원이 될 가능성이 높고, 프로세스 라인을 오염시킬 수도 있기 때문에, 반응흔 발생을 제어하는 것은 매우 중요하다.
그 때문에, 기본적으로는 단결정 실리콘기판 상에 AlN 등의 층을 사용함으로써, 반응흔의 발생을 막고 있지만 그래도 웨이퍼 면내 몇 곳에 있어서, 반응흔이 발생해 버리는 경우가 있다. 특허문헌1에서는 GaN의 에피택셜 성장을 행한 후에, 반응흔을 제거하는 기술이 공개되어 있지만, 에피택셜 성장 시에 연구를 더함으로써, 반응흔을 제어하는 방법은 개시되어 있지 않다.
특허문헌2, 3에는, GaN 성장용 복합기판 상에 III-V속 반도체박막의 성막에 관한 기술이 공개되어 있지만, 성막 시의 결함의 저감에 대해서는 기재되어 있지 않다. GaN 성장용 복합기판 상의 반도체박막의 성막에 있어서의 결함의 저감에 관한 기술을 공개하고 있는 문헌은 지금까지 없었다.
일본 특허공개 2015-170648호 공보 일본 특허공표 2020-505767호 공보 일본 특허공표 2019-523994호 공보
상기와 같이 GaN 성장용 복합기판 상에 GaN을 에피택셜 성장시키면, GaN 성장용 복합기판 표층의 단결정 실리콘과 Ga원으로서 사용하는 트리메틸갈륨(TMGa) 중의 Ga가 반응하여, 반응흔이 발생하는 경우가 있다. 단결정 실리콘기판 상의 GaN 성장과 비교하여 GaN 성장용 복합기판 상의 GaN 성장 쪽이, 반응흔이 발생하기 쉬운 경향이 있다. 이 원인으로서는, GaN 성장용 복합기판 상의 표층 단결정 실리콘층의 단부가 복잡한 형상을 하고 있기 때문에(도 7), GaN 에피택셜 성막 시에 초기층으로서 성막하는 AlN층이 성막되기 어려운 장소가 발생하고, 단결정 실리콘층 단부에서 단결정 실리콘이 노출된 상태로 존재할 확률이 높고, 단결정 실리콘에 Ga가 반응하기 쉽기 때문이다(웨이퍼의 단부와 단결정 실리콘층 단부는 반드시 일치하는 것은 아니며, 단결정 실리콘층 단부가 웨이퍼의 단부로부터 일정 범위내측에 있는 경우가 많다). 반응흔이 발생되어 있는 개소는, 디바이스 수율을 낮출 뿐만 아니라, 디바이스 프로세스 내에서의 발진원이 되어 공정을 오염시킬 가능성이 있기 때문에, 저감이 요구되고 있다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 반응흔의 발생이 억제된 질화물 반도체기판 및 그의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명에서는, 복수의 층이 결합된 복합기판 상에 단결정 실리콘층이 형성된 성막용 기판 상에, Ga를 포함하는 질화물 반도체박막이 성막되어 있는 질화물 반도체기판으로서, 상기 질화물 반도체박막의 성장면인 상기 단결정 실리콘층의 단부로부터 내방을 향하여 Ga를 포함하는 상기 질화물 반도체박막이 성막되어 있지 않은 영역을 갖는 것인 질화물 반도체기판을 제공한다.
이러한 질화물 반도체기판이면, 단결정 실리콘과 Ga의 공정반응에 의한 반응흔의 발생을 억제할 수 있다.
또한, 본 발명에서는, 상기 성막되어 있지 않은 영역이, 단결정 실리콘층의 단부로부터 내방을 향하여 0.3mm 이상 3mm 미만의 영역인 것이 바람직하다.
이러한 질화물 반도체기판이면, 본 발명의 효과를 보다 향상시킬 수 있다.
또한, 본 발명에서는, 상기 단결정 실리콘층이, 300~500nm의 두께를 갖는 것이 바람직하다.
이러한 질화물 반도체기판이면, 본 발명의 효과를 더욱 향상시킬 수 있다.
또한, 본 발명에서는, 상기 성막용 기판 상에 성막되어 있는 질화물 반도체박막은, AlN막과 그 위에 GaN막 또는 AlGaN막, 또는 그 양방이 형성되어 있는 것이 바람직하다.
이러한 질화물 반도체기판이면, 최근 요구되고 있는 질화물 반도체기판으로서 유용하며, 본 발명의 효과를 보다 한층 향상시킬 수 있다.
또한, 본 발명에서는, 상기 성막용 기판은, 다결정 세라믹 코어와, 상기 다결정 세라믹 코어 전체에 결합된 제1 접착층과, 상기 제1 접착층 전체에 필요에 따라 결합된 도전층과, 상기 도전층 전체 또는 상기 제1 접착층 전체에 결합된 제2 접착층과, 상기 제2 접착층 전체에 결합된 배리어층을 포함하는 복합기판과, 상기 복합기판의 편면에만 결합된 산화실리콘층과, 상기 산화실리콘층에 결합된 단결정 실리콘층에 의해 구성되는 것이 바람직하다.
이러한 성막용 기판을 이용한 질화물 반도체기판이면, 성막 후의 기판의 휨을 작게 제어할 수 있다.
또한, 본 발명에서는, 상기 다결정 세라믹 코어가 질화알루미늄을 포함하는 것이 바람직하다.
이러한 질화물 반도체기판이면, 성막 후의 기판의 휨을 보다 작게 제어할 수 있다.
또한, 본 발명에서는, 상기 제1 접착층 및 상기 제2 접착층은, 테트라에틸오르토실리케이트(TEOS) 또는 산화실리콘(SiO2)을 포함하고, 상기 도전층은 폴리실리콘층을 포함하고, 상기 배리어층은 질화규소를 포함하는 것이 바람직하다.
이러한 질화물 반도체기판이면, 성막 후의 기판의 휨을 더욱 작게 제어할 수 있고, 두꺼운 질화물 반도체박막의 성막도 가능하다.
또한, 본 발명에서는, 질화물 반도체기판의 제조방법으로서,
적어도 복수의 층이 결합된 복합기판과 단결정 실리콘기판을 준비하는 공정,
상기 복합기판과 상기 단결정 실리콘기판을 산화실리콘층을 개재하여 접합하는 공정,
상기 단결정 실리콘기판을 박막화하여 단결정 실리콘층에 가공하는 공정,
상기 단결정 실리콘층의 단부로부터 내방을 덮도록 링상 부재를 재치하는 공정,
상기 단결정 실리콘층 상에 AlN막을 성장시키는 공정,
상기 AlN막 상에 GaN막 또는 AlGaN막, 또는 그 양방을 성장시키는 공정을 포함하는 것을 특징으로 하는 질화물 반도체기판의 제조방법을 제공한다.
이러한 질화물 반도체기판의 제조방법이면, 단결정 실리콘과 Ga의 공정반응에 의한 반응흔의 발생이 억제된 질화물 반도체기판을 비교적 용이하게 제조할 수 있다.
또한, 본 발명에서는, 상기 복수의 층이 결합된 복합기판을, 다결정 세라믹 코어와, 상기 다결정 세라믹 코어 전체에 결합된 제1 접착층과, 상기 제1 접착층 전체에 필요에 따라 결합된 도전층과, 상기 도전층 전체 또는 상기 제1 접착층 전체에 결합된 제2 접착층과, 상기 제2 접착층 전체에 결합된 배리어층을 포함하는 복합기판으로 하는 것이 바람직하다.
이러한 질화물 반도체기판의 제조방법이면, 본 발명의 효과를 보다 향상시킬 수 있다.
이상과 같이, 본 발명의 질화물 반도체기판이면, 단결정 실리콘과 Ga의 공정반응에 의한 반응흔의 발생을 억제할 수 있다. 따라서, 고품질의 질화물 반도체기판을 얻을 수 있고, 이를 이용한 디바이스 제조에 있어서, 디바이스 수율의 향상이나 고정밀도화를 도모할 수 있다.
도 1은 본 발명의 질화물 반도체기판의 일례를 나타내는 상면시의 개략도이다.
도 2는 본 발명의 질화물 반도체기판의 제조방법에 사용할 수 있는, MOCVD장치의 일례를 나타내는 개략도이다.
도 3은 본 발명의 질화물 반도체기판의 성막용 기판의 일례를 나타내는 개략단면도이다.
도 4는 도 1에 나타내는 A의 폭을 변화시켰을 때의 반응흔 발생 개수의 관계 이다.
도 5는 실시예에서 성막된 기판의 에지부를 나타내는 광학현미경에서의 관찰상이다.
도 6은 비교예에서 성막된 기판의 에지부를 나타내는 광학현미경에서의 관찰상이다.
도 7은 GaN 성장용 복합기판 상의 표층 단결정 실리콘층의 단부를 나타내는 광학현미경에서의 관찰상이다.
상술한 바와 같이, 반응흔의 발생이 억제된 질화물 반도체기판 및 그의 제조방법의 개발이 요구되고 있었다.
상술한 바와 같이 GaN 성장용 복합기판 상에 Ga를 포함하는 질화물 반도체를 에피택셜 성장시키면, GaN 성장용 복합기판 표층의 단결정 실리콘과 Ga원으로서 사용하는 트리메틸갈륨(TMGa) 중의 Ga가 반응하여, 반응흔이 발생하는 경우가 있다. 본 발명자들은, 상기 과제를 해결하기 위해 예의 검토를 거듭한 바, 질화물 반도체박막의 성장면인 단결정 실리콘층의 단부로부터 내방을 향하여 Ga를 포함하는 질화물 반도체박막이 성막되지 않는 영역을 마련함으로써 반응흔의 발생을 억제할 수 있는 것을 찾아내어, 본 발명을 완성시켰다.
즉, 본 발명은, 복수의 층이 결합된 복합기판 상에 단결정 실리콘층이 형성된 성막용 기판 상에, Ga를 포함하는 질화물 반도체박막이 성막되어 있는 질화물 반도체기판이며, 상기 질화물 반도체박막의 성장면인 상기 단결정 실리콘층의 단부로부터 내방을 향하여 Ga를 포함하는 상기 질화물 반도체박막이 성막되어 있지 않은 영역을 갖는 것인 질화물 반도체기판이다.
또한, 본 발명은, 질화물 반도체기판의 제조방법으로서,
적어도 복수의 층이 결합된 복합기판과 단결정 실리콘기판을 준비하는 공정,
상기 복합기판과 상기 단결정 실리콘기판을 산화실리콘층을 개재하여 접합하는 공정,
상기 단결정 실리콘기판을 박막화하여 단결정 실리콘층에 가공하는 공정,
상기 단결정 실리콘층의 단부로부터 내방을 덮도록 링상 부재를 재치하는 공정,
상기 단결정 실리콘층 상에 AlN막을 성장시키는 공정,
상기 AlN막 상에 GaN막 또는 AlGaN막, 또는 그 양방을 성장시키는 공정을 포함하는 것을 특징으로 하는 질화물 반도체기판의 제조방법이다.
이하, 본 발명에 대해 상세히 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
본 발명의 질화물 반도체기판의 구성은, 적어도 복수의 층이 결합된 복합기판 상에 단결정 실리콘층이 형성된 성막용 기판 상에, Ga를 포함하는 질화물 반도체박막이 성막되어 있는 질화물 반도체기판으로서, 상기 질화물 반도체박막의 성장면인 상기 단결정 실리콘층의 단부로부터 내방을 향하여 Ga를 포함하는 상기 질화물 반도체박막이 성막되어 있지 않은 영역을 갖는 것이면 특별히 한정되지 않는다.
본 발명에 있어서, 성막용 기판 상에 성막되어 있는 질화물 반도체박막은, AlN막과 그 위에 GaN막 또는 AlGaN막, 또는 그 양방이 형성되어 있는 것일 수 있다. 예를 들면, 도 2에 나타낸 바와 같은, 자공전형의 MOCVD 반응로를 이용하여, GaN 성장용 복합기판(성막용 기판) 상에 AlN막, AlGaN막 및 GaN막의 에피택셜 성장을 행할 수 있다.
상기 GaN 성장용 복합기판(성막용 기판)은, 예를 들면 도 3에 나타낸 바와 같이 다결정 세라믹 코어(1)와, 상기 다결정 세라믹 코어에 전체적으로 결합된 제1 접착층(2)과, 상기 제1 접착층 전체에 결합된 도전층(3)과, 상기 도전층 전체에 결합된 제2 접착층(4)과, 상기 제2 접착층 전체에 결합된 배리어층(5)을 포함하는 복합기판과, 상기 복합기판의 편면에만 결합된 산화실리콘층(6)과, 상기 산화실리콘층에 결합된 단결정 실리콘층(7)에 의해 구성될 수 있다.
여기서, 다결정 세라믹 코어(1)는 질화알루미늄을 포함할 수 있고, 소결조제에 의해 예를 들면 1800℃의 고온에서 소결되고, 약 600~1150㎛의 두께를 갖는 것이 바람직하다. 기본적으로는 단결정 실리콘기판의 SEMI 규격의 두께로 형성되는 경우가 많다. 제1 접착층(2) 및 제2 접착층(4)은, 테트라에틸오르토실리케이트(TEOS) 내지는 산화실리콘(SiO2)을 포함하는 층일 수 있고, 예를 들면 LPCVD 프로세스나 CVD 프로세스 등에 의해 퇴적되어, 100nm의 두께를 갖는 것이 바람직하다. 도전층(3)은, 폴리실리콘층을 포함할 수 있고, 예를 들면 LPCVD 프로세스 등에 의해 퇴적되어, 약 300nm의 두께를 갖는 것이 바람직하다. 이는 도전성을 부여하기 위한 층이며, 예를 들면 붕소(B)나 인(P) 등이 도프될 수 있다. 또한, 이 도전층 (3)은 경우에 따라서는 퇴적되지 않을 수 있다.
배리어층(5)은, 질화규소를 포함할 수 있고, 예를 들면 LPCVD 프로세스 등에 의해 퇴적되어, 400nm~500nm의 두께를 갖는 것이 바람직하다. 이는 고온의 에피택셜 성장 프로세스 중에, 예를 들면 이트륨, 산화이트륨, 산소, 금속 불순물, 다른 미량 원소 등의, 세라믹 코어 중에 존재하는 원소의, 반도체 처리 챔버의 환경으로의 확산이나 가스 방출을 방지하기 위한 층이다. 산화실리콘층(6)은, 예를 들면 LPCVD 프로세스 등에 의해 퇴적되어, 두께는 1.5㎛ 정도인 것이 바람직하다. 단결정 실리콘층(7)은, 300~500nm의 두께를 갖는 것이 바람직하다. 이는, AlN이나 GaN 등의 질화물 반도체의 에피택셜 성장을 위한 성장면으로서 이용되는 층이며, 예를 들면 층전사 프로세스를 이용하여 산화실리콘층(6)에 첩합하여 접합될 수 있다. 그 후 단결정 실리콘층을 얇게 가공한 것으로 하는 것이 바람직하다. 단결정 실리콘층의 박막화 방법은 특별히 한정되지 않고 종래법을 적용할 수 있다. 예를 들면, 복합기판과 단결정 실리콘기판을 산화실리콘층을 개재하여 접합한 후, 단결정 실리콘기판의 표면으로부터, 연삭·연마 혹은 에칭함으로써 박막화할 수 있다. 또한, 단결정 실리콘기판에 이온 주입층을 형성하고, 접합 후 이온 주입층에서 박리하는, 소위 이온 주입박리법에 따라도 된다.
각 층의 두께는, 상기 값에 한정되지 않고, 반드시 모든 층이 존재하는 것은 아니지만, 적어도 단결정 실리콘층과 복수의 층이 결합된 복합기판을 갖는다.
GaN 성장용 복합기판(성막용 기판)은, 예를 들면 도 2와 같이 새틀라이트라고 불리는 웨이퍼 포켓에 재치할 수 있다. 에피택셜 성장 시, Al원으로서 트리메틸알루미늄(TMAl), Ga원으로서 TMGa, N원으로서 NH3을 사용할 수 있고, 이들에 한정되지 않는다. 또한, 캐리어 가스는 N2 및 H2, 또는 그 중 어느 하나로 할 수 있고, 프로세스 온도는 예를 들면 900~1200℃ 정도로 하는 것이 바람직하다.
이때, 새틀라이트 상에 GaN 성장용 복합기판을 재치하고, GaN 성장용 복합기판의 단결정 실리콘층이, 단부로부터 예를 들면 0.3mm 이상 3mm 미만의 영역을 덮는 링상 부재를 GaN 성장용 복합기판 상에 재치할 수 있다. 그 후, 뚜껑을 닫고 에피택셜 성장을 행한다. 이때, 에피택셜층은 기판 측으로부터 성장방향을 향하여 순차적으로 예를 들면 AlN막, AlGaN막을 성막하고, 그 후 GaN막을 에피택셜 성장시킬 수 있다. 에피택셜층의 구조는 이에 한정되지 않고, AlGaN막을 성막하지 않는 경우나, AlGaN막 성막 후 추가로 AlN막을 성막하는 경우도 있다. 도 1에 GaN 성장용 복합기판 상에 AlN막과 GaN막을 이 순서로 성장시킨 경우의, 단결정 실리콘층과 GaN층의 위치관계를 나타낸다. 도 1 중 A는 링상 부재를 재치함으로써 GaN막을 성장시키지 않는 범위를 나타낸다. 여기서 A의 폭을 변화시켰을 때의 반응흔 발생개수의 관계를 도 4에 나타낸다. 도 4로부터 알 수 있는 바와 같이 A의 폭을 0.3mm 이상으로 함으로써 반응흔은 발생하지 않게 된다. 한편 GaN층의 면적이 작아지게 되는 것에 의한 디바이스 수율을 고려하여 상한은 3mm 미만으로 하는 것이 바람직하다.
링상 부재의 재질은, 고온에서의 반응에 견딜 수 있는 재료이면 특별히 한정되지 않지만, 소모가 적고 반영구적으로 사용할 수 있는 SiC를 사용하는 것이 바람직하다. 그렇게 함으로써, 비용적으로도 장점이 있다.
실시예
이하, 실시예 및 비교예를 이용하여 본 발명을 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
(실시예)
도 2에 나타내는 MOCVD장치의 새틀라이트에 다결정 세라믹 코어와, 상기 다결정 세라믹 코어에 전체적으로 결합된 제1 접착층(SiO2)과, 상기 제1 접착층 전체에 결합된 도전층(poly-Si)과, 상기 도전층 전체에 결합된 제2 접착층(SiO2)과, 상기 제2 접착층 전체에 결합된 배리어층(Si3N4)을 포함하는 복합기판과, 상기 복합기판의 편면에만 결합된 산화실리콘층과, 상기 산화실리콘층에 결합된 단결정 실리콘층에 의해 구성된 직경 150mm의 GaN 성장용 복합기판을 세트하고, GaN 성장용 복합기판의 단결정 실리콘층이, 단부로부터 내방을 향하여 0.3mm의 영역을 덮도록 SiC로 이루어지는 링상 부재를 GaN 성장용 복합기판 상에 재치하였다.
그 위에 두께 100nm의 AlN막을 성장시켰다. 그 후, AlGaN막을 150nm 성장시켰다. 그 위에 GaN층을 성장하고, 에피택셜층의 합계의 총 막두께는 5㎛로 하였다. 에피택셜 성장 종료 후, GaN막을 에피택셜 성장시킨 GaN 성장용 복합기판의 Si층 단부 주변을 광학현미경으로 관찰하고, 반응흔의 발생상태를 조사하였다. 그 결과를 도 5에 나타낸다. 도 5에 나타내는 바와 같이 반응흔의 발생은 없었다.
(비교예)
링상 부재를 재치하지 않는 것을 제외하고, 실시예와 동일한 조건으로 에피택셜 성장을 행하였다. 실시예와 마찬가지로 외주부의 반응흔의 발생상태를 조사하였다. 그 결과를 도 6에 나타낸다. 도 6에 나타내는 바와 같이 반응흔이 발생되어 있는 것을 확인할 수 있다.
실시예와 비교예의 비교로부터, 본 발명의 질화물 반도체기판이면, 반응흔의 발생이 억제된 질화물 반도체기판으로 할 수 있다.
한편, 본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (9)

  1. 복수의 층이 결합된 복합기판 상에 단결정 실리콘층이 형성된 성막용 기판 상에, Ga를 포함하는 질화물 반도체박막이 성막되어 있는 질화물 반도체기판으로서, 상기 질화물 반도체박막의 성장면인 상기 단결정 실리콘층의 단부로부터 내방을 향하여 Ga를 포함하는 상기 질화물 반도체박막이 성막되어 있지 않은 영역을 갖는 것을 특징으로 하는 질화물 반도체기판.
  2. 제1항에 있어서,
    상기 성막되어 있지 않은 영역이, 단결정 실리콘층의 단부로부터 내방을 향하여 0.3mm 이상 3mm 미만의 영역인 것을 특징으로 하는 질화물 반도체기판.
  3. 제1항 또는 제2항에 있어서,
    상기 단결정 실리콘층이, 300~500nm의 두께를 갖는 것을 특징으로 하는 질화물 반도체기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 성막용 기판 상에 성막되어 있는 질화물 반도체박막은, AlN막과 그 위에 GaN막 또는 AlGaN막, 또는 그 양방이 형성되어 있는 것을 특징으로 하는 질화물 반도체기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 성막용 기판은, 다결정 세라믹 코어와, 상기 다결정 세라믹 코어 전체에 결합된 제1 접착층과, 상기 제1 접착층 전체에 필요에 따라 결합된 도전층과, 상기 도전층 전체 또는 상기 제1 접착층 전체에 결합된 제2 접착층과, 상기 제2 접착층 전체에 결합된 배리어층을 포함하는 복합기판과, 상기 복합기판의 편면에만 결합된 산화실리콘층과, 상기 산화실리콘층에 결합된 단결정 실리콘층에 의해 구성되는 것을 특징으로 하는 질화물 반도체기판.
  6. 제5항에 있어서,
    상기 다결정 세라믹 코어가 질화알루미늄을 포함하는 것을 특징으로 하는 질화물 반도체기판.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 접착층 및 상기 제2 접착층은, 테트라에틸오르토실리케이트(TEOS) 또는 산화실리콘(SiO2)을 포함하고, 상기 도전층은 폴리실리콘층을 포함하고, 상기 배리어층은 질화규소를 포함하는 것을 특징으로 하는 질화물 반도체기판.
  8. 질화물 반도체기판의 제조방법으로서,
    적어도 복수의 층이 결합된 복합기판과 단결정 실리콘기판을 준비하는 공정,
    상기 복합기판과 상기 단결정 실리콘기판을 산화실리콘층을 개재하여 접합하는 공정,
    상기 단결정 실리콘기판을 박막화하여 단결정 실리콘층에 가공하는 공정,
    상기 단결정 실리콘층의 단부로부터 내방을 덮도록 링상 부재를 재치하는 공정,
    상기 단결정 실리콘층 상에 AlN막을 성장시키는 공정,
    상기 AlN막 상에 GaN막 또는 AlGaN막, 또는 그 양방을 성장시키는 공정을 포함하는 것을 특징으로 하는 질화물 반도체기판의 제조방법.
  9. 제8항에 있어서,
    상기 복수의 층이 결합된 복합기판을, 다결정 세라믹 코어와, 상기 다결정 세라믹 코어 전체에 결합된 제1 접착층과, 상기 제1 접착층 전체에 필요에 따라 결합된 도전층과, 상기 도전층 전체 또는 상기 제1 접착층 전체에 결합된 제2 접착층과, 상기 제2 접착층 전체에 결합된 배리어층을 포함하는 복합기판으로 하는 것을 특징으로 하는 질화물 반도체기판의 제조방법.
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