JP2015170648A - 半導体エピタキシャルウェーハの製造方法及び半導体エピタキシャルウェーハ - Google Patents

半導体エピタキシャルウェーハの製造方法及び半導体エピタキシャルウェーハ Download PDF

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Abstract

【課題】 完全なクラックフリーの半導体エピタキシャルウェーハを得ることが可能な半導体エピタキシャルウェーハの製造方法を提供することを目的とする。【解決手段】 シリコン系基板上に半導体層をエピタキシャル成長させて、エピタキシャルウェーハを作製する工程と、前記作製されたエピタキシャルウェーハの外周部を観察する観察工程と、前記観察工程において観察されたクラック、エピタキシャル層剥れ、及び、反応痕の部分を取り除く除去工程とを有することを特徴とする半導体エピタキシャルウェーハの製造方法。【選択図】 図１

Description

本発明は、シリコン系基板上にエピタキシャル成長層を有する半導体エピタキシャルウェーハの製造方法及び半導体エピタキシャルウェーハに関する。
半導体エピタキシャルウェーハを製造するためには、市販のエピタキシャル製造装置を用いてシリコン系基板（例えば、シリコン基板又はシリコンカーバイド基板）等の表面にエピタキシャル成長を行い、ヘテロ・ホモエピタキシャルウェーハの製造を行っている。
シリコン系基板上に窒化物半導体からなるエピタキシャル成長層を配置したエピタキシャルウェーハでは、外周部においてエピタキシャル成長層の膜厚が厚くなり、エピタキシャル成長層のクラウン（成長層の主表面より高くなる突起）が発生する。
半導体装置として使用するウェーハ中央部でシリコン系基板の反りとエピタキシャル成長層の応力が最適になるように、エピタキシャル成長層の各層の厚みなどの条件が選択されている。このため、上記クラウンが発生すると、エピタキシャル成長層に生じる応力と基板の反りのバランスが崩れてエピタキシャル成長層に影響を与え、外周部近傍のエピタキシャル成長層に亀甲模様のクラックなどが生じる。
このようなクラウンの発生を防止するために、シリコン系基板の外周部を面取りし、その上にエピタキシャル成長層を形成する方法などが提案されている（例えば、特許文献１）。
また、クラック対策としては、Ｓｉ基板エッジ近傍を粗面化してからエピタキシャル成長を行うこと（特許文献２）や、＜１１１＞方向を回転軸として、＜１１０＞方向を左回りに３０°、９０°、１５０°のいずれかの角度だけ回転させた方向にオリフラを有する（１１１）面を主面とするシリコン基板をヘテロエピタキシャル成長用基板として使用すること（特許文献３）や、シリコン系基板の周辺部をリングで覆った状態でエピタキシャル成長を行うこと（特許文献４）等が提案されている。
また、シリコン基板上にＧａＮ層やＡｌＮ層をエピタキシャル成長させたエピタキシャルウェーハでは、エピタキシャル成長中にウェーハ端部にクラックが発生すると、クラックの隙間から原料であるＴＭＡ（トリメチルアルミニウム）やＴＭＧ（トリメチルガリウム）のガスが侵入し、Ｓｉと反応して反応痕が発生する。
このような反応痕への対策としては、ＳＯＩ基板上にバッファ膜（ＡｌＮ膜）を介して厚膜のＧａＮ膜をエピタキシャル成長させることが提案されている（特許文献５）。
特開昭５９−２２７１１７号公報 国際公開２０１１／１６１９７５号公報 特開２０１１−１６５９６２号公報 特開２０１３−１７１８９８号公報 特開２００７−２４６２８９号公報
しかしながら、一般的には「クラックフリー」と呼ばれるエピタキシャルウェーハにおいても、クラウンの発生に起因して外周部から数ｍｍ程度の領域にはクラックが存在しているのが現状である。
このクラックはデバイスの製造工程において伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが懸念される。このため、完全にクラックフリーなエピタキシャル基板が望まれている。
本発明は、上記問題点に鑑みてなされたものであって、完全なクラックフリーの半導体エピタキシャルウェーハを得ることが可能な半導体エピタキシャルウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、シリコン系基板上に半導体層をエピタキシャル成長させて、エピタキシャルウェーハを作製する工程と、前記作製されたエピタキシャルウェーハの外周部を観察する観察工程と、前記観察工程において観察されたクラック、エピタキシャル層剥れ、及び、反応痕の部分を取り除く除去工程とを有することを特徴とする半導体エピタキシャルウェーハの製造方法を提供する。
このように、作製されたエピタキシャルウェーハの外周部を観察し、観察されたクラック、エピタキシャル層剥れ、及び、反応痕の部分を取り除くことで、容易に完全なクラックフリーの半導体エピタキシャルウェーハを得ることができ、デバイス製造工程等の後工程において、クラックが伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが抑制できる。
このとき、前記除去工程において、前記エピタキシャルウェーハの前記シリコン系基板の外径を変えず、前記クラック、前記エピタキシャル層剥れ、及び、前記反応痕の部分を研削することが好ましい。
このように、エピタキシャルウェーハのシリコン系基板の外径を変えず、クラック、エピタキシャル層剥れ、及び、反応痕の部分を研削することで、後工程においてエピタキシャルウェーハの直径の変化を考慮する必要がなく、研削前のシリコン系基板の直径に対応した同一の装置、治具を使用することができる。
このとき、前記除去工程の後に、前記エピタキシャルウェーハの研削面を混酸エッチングにより鏡面又は準鏡面にすることが好ましい。
このようにエピタキシャルウェーハの研削面を混酸エッチングにより鏡面又は準鏡面にすることで、研削部分からの発塵を抑制することができる。
このとき、前記混酸エッチングにより前記シリコン系基板がエッチングされたことで形成される前記エピタキシャル層の庇部を、面取りにより除去することが好ましい。
このようにエピタキシャル層の庇部を面取りにより除去することで後工程での庇部分の欠けを防止することができる。
このとき、前記半導体層が窒化物半導体からなる構成とすることができる。
エピタキシャル成長させる半導体層として、窒化物半導体を好適に用いることができる。
このとき、前記窒化物半導体を、ＡｌＮ、ＧａＮ、ＩｎＮ、又はそれらの混晶のいずれか１つ以上とすることができる。
エピタキシャル成長させる半導体層に用いる窒化物半導体として、上記のような材料を好適に用いることができる。
また、本発明は、シリコン系基板上に半導体層がエピタキシャル成長された半導体エピタキシャルウェーハであって、前記半導体エピタキシャルウェーハの外周部において、前記半導体層の少なくとも一部が除去されているものであることを特徴とする半導体エピタキシャルウェーハを提供する。
このように、半導体エピタキシャルウェーハの外周部において、エピタキシャル成長された半導体層の少なくとも一部が除去されていることで、半導体エピタキシャルウェーハの外周部に発生するクラック、エピタキシャル層剥れ、及び、反応痕の部分を取り除くことができ、容易に完全なクラックフリーの半導体エピタキシャルウェーハとすることができ、デバイス製造工程等の後工程において、クラックが伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることがない半導体エピタキシャルウェーハとすることができる。
このとき、前記半導体層の少なくとも一部が除去されている部分が鏡面又は準鏡面になっていることが好ましい。
このような構成により、除去部分からの発塵を抑制することができる。
このとき、前記半導体層の少なくとも一部が除去されている部分において、前記シリコン系基板が露出する構成とすることができる。
このような構成により、半導体エピタキシャルウェーハの外周部に発生するクラック、エピタキシャル層剥れ、及び、反応痕の部分をより確実に取り除かれたものとすることができる。
このとき、前記半導体層が窒化物半導体からなる構成とすることができる。
窒化物半導体のエピタキシャルウェーハでは、周辺部にクラック、エピタキシャル層剥れ、反応痕が必ず発生するので、エピタキシャル成長させる半導体層が窒化物半導体である場合に本発明は特に有益である。
このとき、前記窒化物半導体を、ＡｌＮ、ＧａＮ、ＩｎＮ、又はそれらの混晶のいずれか１つ以上とすることができる。
エピタキシャル成長させる半導体層に用いる窒化物半導体として上記のような材料を用いた半導体エピタキシャルウェーハに適用した場合に、より効果的に完全なクラックフリーの半導体エピタキシャルウェーハとすることができる。
以上のように、本発明によれば、容易に完全なクラックフリーの半導体エピタキシャルウェーハを得ることができ、デバイス製造工程等の後工程において、クラックが伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが抑制できる。
本発明の半導体エピタキシャルウェーハの製造方法の製造フローの一例を示す図である。 本発明の半導体エピタキシャルウェーハの製造方法によって製造された半導体エピタキシャルウェーハを示す図である。 比較例の半導体エピタキシャルウェーハの周辺部において観察されたクラック、反応痕を示す図である。 本発明の半導体エピタキシャルウェーハの製造方法の製造工程で形成されるエピタキシャル層の庇部を示す図である。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
前述のように、「クラックフリー」と呼ばれるエピタキシャルウェーハにおいても、クラウンの発生に起因して外周部から数ｍｍ程度の領域にはクラックが存在しているのが現状であり、このクラックはデバイスの製造工程において伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが懸念される。このため、完全にクラックフリーなエピタキシャル基板が望まれている。
そこで、発明者らは、容易に完全なクラックフリーの半導体エピタキシャルウェーハを得ることができ、デバイス製造工程等の後工程において、クラックが伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが抑制できる半導体エピタキシャルウェーハの製造方法について鋭意検討を重ねた。
その結果、作製されたエピタキシャルウェーハの外周部を観察し、観察されたクラック、エピタキシャル層剥れ、及び、反応痕の部分を取り除くことで、容易に完全なクラックフリーの半導体エピタキシャルウェーハを得ることができ、デバイス製造工程等の後工程において、クラックが伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが抑制できることを見出し、本発明をなすに至った。
以下、図１を参照しながら、本発明の半導体エピタキシャルウェーハの製造方法を説明する。
まず、図１（ａ）に示すようにシリコン系基板を準備し、エピタキシャル成長炉に設置する。シリコン系基板は、例えばシリコン（Ｓｉ）基板やシリコンカーバイド（ＳｉＣ）基板などである。
次に、図１（ｂ）に示すように有機金属気相成長（ＭＯＣＶＤ）法等のエピタキシャル成長法を用いて９００℃以上、例えば１２００℃に設定されたシリコン系基板上にエピタキシャル成長層を形成する。
このエピタキシャル層の組成は特に限定されないが、窒化物半導体とすることができ、また、この窒化物半導体を、ＡｌＮ、ＧａＮ、ＩｎＮ、又はそれらの混晶のいずれか１つ以上とすることができる。例えば、ＡｌＮ層を形成した後、ＡｌＧａＮ層とＧａＮ層を交互に積層したバッファ層を成長させ、その表面にＧａＮ層を形成することができ、全体として３〜１０μｍ程度の厚さで成長させる。
次に、図１（ｃ）に示すようにエピタキシャルウェーハ外周部を観察してクラック、反応痕、エピタキシャル層剥がれの有無及び発生位置を調べる。この観察方法も特に限定されないが、例えば集光灯下で目視によりクラック、反応痕を、顕微鏡により膜剥がれ、反応痕を観察することができる。
次に、図１（ｄ）に示すようにクラック発生部分、反応痕発生部分、エピタキシャル層剥がれを研削で除去する。
このとき、エピタキシャルウェーハのシリコン系基板の外径を変えず、クラック、エピタキシャル層剥れ、反応痕の部分を研削することが好ましい。
このように、エピタキシャルウェーハのシリコン系基板の外径を変えず、クラック、エピタキシャル層剥れ、反応痕の部分を研削することで、後工程においてエピタキシャルウェーハの直径の変化を考慮する必要がなく、研削前のシリコン系基板の直径に対応した同一の装置、治具を使用することができる。
ここで研削は市販の研削用ホイールを用いてウェーハ外周部を幅１〜１５ｍｍの範囲で、深さをエピタキシャル層の厚さより１〜２５０μｍ程度深く研削することができる。
この場合、エピタキシャル層を完全に除去した研削面はシリコン系基板が露出した状態となるが、クラック等の欠陥が無くなれば必ずしもエピタキシャル層を完全に除去する必要はない。
また、除去方法も研削に限定されず、エッチングや研磨を用いてもよい。
次に図１（ｅ）に示すように外周部の研削面を例えば混酸によりエッチングして鏡面又は準鏡面にする。このように研削面をエッチングにより鏡面又は準鏡面とすることで研削部分からの発塵を抑制することができる。
なお、細かな番手の研削ホイールを使った場合は、研削面の表面粗さが低減されているので、必ずしもエッチングする必要はない。
また、鏡面化はＣＭＰ（化学的機械的研磨）を用いてもよい。
次に、図１（ｆ）に示すようにエッチングにより形成されたエピタキシャル層の外周部の庇部分（図４参照）を面取りして除去する。このように庇部分を除去しておくことで後工程での庇部分の欠けを防止することができる。
図１に示した製造フローに従って半導体エピタキシャルウェーハを製造すれば、容易に完全なクラックフリーの半導体エピタキシャルウェーハを得ることができ、デバイス製造工程等の後工程において、クラックが伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが抑制できる。
次に、本発明の半導体エピタキシャルウェーハを説明する。
本発明の半導体エピタキシャルウェーハは、シリコン系基板上に半導体層がエピタキシャル成長された半導体エピタキシャルウェーハであって、半導体エピタキシャルウェーハの外周部において、半導体層の少なくとも一部が除去されているものである。
半導体エピタキシャルウェーハの外周部において、エピタキシャル成長された半導体層の少なくとも一部が除去されていることで、半導体エピタキシャルウェーハの外周部に発生するクラック、エピタキシャル層剥れ、及び、反応痕の部分を取り除くことができ、容易に完全なクラックフリーの半導体エピタキシャルウェーハを得ることができ、デバイス製造工程等の後工程において、クラックが伸張したり、エピタキシャル成長層の剥離を誘発して製造ラインを汚染したりすることが抑制できるものとなる。
また、エピタキシャル成長された半導体層の少なくとも一部が除去されている部分が鏡面又は準鏡面になっていることが好ましい。
このような構成により、除去部分からの発塵を抑制することができるものとなる。
さらに、エピタキシャル成長された半導体層の少なくとも一部が除去されている部分において、シリコン系基板が露出する構成とすることができる。
このような構成により、半導体エピタキシャルウェーハの外周部に発生するクラック、エピタキシャル層剥れ、及び、反応痕の部分がより確実に取り除かれたものとなる。
また、エピタキシャル成長された半導体層が窒化物半導体からなる構成とすることができる。
窒化物半導体のエピタキシャルウェーハでは、周辺部にクラック、エピタキシャル層剥れ、反応痕が必ず発生するので、エピタキシャル成長させる半導体層が窒化物半導体である場合に本発明は特に有益である。
この窒化物半導体を、ＡｌＮ、ＧａＮ、ＩｎＮ、又はそれらの混晶のいずれか１つ以上とすることができる。
エピタキシャル成長させる半導体層に用いる窒化物半導体として上記のような材料を用いた半導体エピタキシャルウェーハに適用した場合に、より効果的に完全なクラックフリーの半導体エピタキシャルウェーハとすることができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（比較例）
直径１５０ｍｍで厚さ１ｍｍのシリコン基板上に、エピタキシャル成長によりＡｌＮ層を形成した後、ＡｌＧａＮ層とＧａＮ層を交互に積層したバッファ層を成長させ、その表面にＧａＮ層を形成した。
エピタキシャル層の厚さは全体で１０μｍであった。
この半導体エピタキシャルウェーハの外周部を集光灯で観察したところ、クラックがほぼ全周に見られた。
また、エピタキシャル層剥がれが全周に散在し、反応痕が全周にまばらに散在した。
図３に上記のようにして作製した半導体エピタキシャルウェーハの周辺部のクラック及び反応痕の様子を示す。
（実施例）
比較例と同様にして、半導体エピタキシャルウェーハを作製した。
作製された半導体エピタキシャルウェーハの外周部を集光灯で観察した後、半導体エピタキシャルウェーハ外周部のクラック部分、エピタキシャル層剥れ（エピタキシャル層捲くれ）部分、及び、反応痕部分を研削用ホイールで幅１０ｍｍ、深さ５０μｍで研削（テラス面取り）した。
研削後の半導体エピタキシャルウェーハを図２に示す。
図２（ａ）は研削後の半導体エピタキシャルウェーハを斜め上から見た写真であり、図２（ｂ）は研削後の半導体エピタキシャルウェーハの周辺部の断面図であり、図２（ｃ）及び図２（ｄ）は研削後の半導体エピタキシャルウェーハの周辺部のエピタキシャル層部とテラス面取り部との境界付近の拡大写真である。
図２からわかるように、ウェーハ外周部のクラック部分、エピタキシャル層剥れ（エピタキシャル層捲くれ）部分、反応痕部分が全て綺麗に除去されていることがわかる。
さらに、研削された部分の混酸エッチングを行うことで、研削部分を鏡面又は準鏡面とした。
その後、テープ面取りにより混酸エッチングで形成されたエピタキシャル層の庇部分を取り除いた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (11)

  1. シリコン系基板上に半導体層をエピタキシャル成長させて、エピタキシャルウェーハを作製する工程と、
    前記作製されたエピタキシャルウェーハの外周部を観察する観察工程と、
    前記観察工程において観察されたクラック、エピタキシャル層剥れ、及び、反応痕の部分を取り除く除去工程と
    を有することを特徴とする半導体エピタキシャルウェーハの製造方法。
  2. 前記除去工程において、前記エピタキシャルウェーハの前記シリコン系基板の外径を変えず、前記クラック、前記エピタキシャル層剥れ、及び、前記反応痕の部分を研削することを特徴とする請求項１に記載の半導体エピタキシャルウェーハの製造方法。
  3. 前記除去工程の後に、前記エピタキシャルウェーハの研削面を混酸エッチングにより鏡面又は準鏡面にすることを特徴とする請求項２に記載の半導体エピタキシャルウェーハの製造方法。
  4. 前記混酸エッチングにより前記シリコン系基板がエッチングされたことで形成される前記エピタキシャル層の庇部を、面取りにより除去することを特徴とする請求項３に記載の半導体エピタキシャルウェーハの製造方法。
  5. 前記半導体層が窒化物半導体からなることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体エピタキシャルウェーハの製造方法。
  6. 前記窒化物半導体が、ＡｌＮ、ＧａＮ、ＩｎＮ、又はそれらの混晶のいずれか１つ以上であることを特徴とする請求項５に記載の半導体エピタキシャルウェーハの製造方法。
  7. シリコン系基板上に半導体層がエピタキシャル成長された半導体エピタキシャルウェーハであって、
    前記半導体エピタキシャルウェーハの外周部において、前記半導体層の少なくとも一部が除去されているものであることを特徴とする半導体エピタキシャルウェーハ。
  8. 前記半導体層の少なくとも一部が除去されている部分が鏡面又は準鏡面になっていることを特徴とする請求項７に記載の半導体エピタキシャルウェーハ。
  9. 前記半導体層の少なくとも一部が除去されている部分は、前記シリコン系基板が露出していることを特徴とする請求項７又は請求項８に記載の半導体エピタキシャルウェーハ。
  10. 前記半導体層が窒化物半導体からなることを特徴とする請求項７から請求項９のいずれか一項に記載の半導体エピタキシャルウェーハ。
  11. 前記窒化物半導体が、ＡｌＮ、ＧａＮ、ＩｎＮ、又はそれらの混晶のいずれか１つ以上であることを特徴とする請求項１０に記載の半導体エピタキシャルウェーハ。
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