CN114156181A - 用于功率器件的氮化镓外延结构 - Google Patents

用于功率器件的氮化镓外延结构 Download PDF

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史帝夫·莱斯特
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Abstract

一种用于在具有衬底热膨胀系数的工程化衬底上制备多层器件的方法，包括：在所述工程化衬底上生长缓冲层；和在所述缓冲层上生长第一外延层。所述第一外延层的特征是具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数。

Description

用于功率器件的氮化镓外延结构
本申请是申请日为2018年1月10日、申请号为2018800071840，以及发明名称为“用于功率器件的氮化镓外延结构”的中国发明专利申请的分案申请。
相关申请的交叉引用
本申请要求2017年01月18日提交的申请号为62/447,857的美国临时专利申请、2017年11月27日提交的申请号为62/591,016的美国临时专利申请和2018年01月08日提交的申请号为15/864,977的美国非临时专利申请的权益，其全部内容通过引用的方式并入本文。
背景技术
通常，基于氮化镓的功率器件外延生长在蓝宝石衬底上。由于衬底和外延层由不同的材料组成，因此基于氮化镓的功率器件在蓝宝石衬底上的生长是一种异质外延生长过程。由于这种异质外延的生长过程，外延生长材料会呈现出各种负面影响，这些负面影响包括均匀性的降低和与外延层的电子/光学特性相关联的度量标准(metric)的降低。因此，该领域中需要与外延生长工艺和衬底结构相关的改进的方法和系统。
发明内容
根据本发明的一些实施例，一种用于在具有衬底热膨胀系数的工程化衬底上制备多层器件的方法包括：在所述工程化衬底上生长缓冲层；和在所述缓冲层上生长第一外延层。所述第一外延层的特征是具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数。
根据本发明的一些其他实施例，一种在具有衬底热膨胀系数的工程化衬底上制备多层器件的方法包括：在所述工程化衬底上生长缓冲层；和在所述缓冲层上生长一个或多个外延层。所述一个或多个外延层中的至少一个的特征是具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数。在一些实施例中，所述一个或多个外延层可以包括交替的未掺杂GaN层和掺杂GaN层的超晶格。掺杂GaN可以包括碳掺杂的GaN(C-GaN)或铁掺杂的GaN(Fe-GaN)。所述方法还可以包括：生长耦合至所述超晶格的未掺杂GaN层；和生长耦合至所述未掺杂GaN层的第一外延层。所述第一外延层可以包括氮化铝镓(AlGaN)或氮化铟铝(InAlN)。所述未掺杂GaN层与所述第一外延层之间的界面可以形成高电子迁移率晶体管(HEMT)的导电沟道150。所述工程化衬底可以包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合至所述阻挡层的键合层和耦合至所述键合层的实质单晶硅层。所述缓冲层可以包括AlN、AlGaN或AlN/AlGaN中的至少一种。
根据本发明的一些其他实施例，一种用于在具有衬底热膨胀系数的工程化衬底上制备多层器件的方法包括：在所述工程化衬底上生长缓冲层；和生长耦合至所述缓冲层的第一外延层。所述第一外延层的特征是具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数。所述方法还包括：生长耦合至所述第一外延层的氮化铝镓(AlGaN)背阻挡层；生长耦合至所述AlGaN背阻挡层的未掺杂氮化镓(GaN)层；和生长耦合至所述未掺杂GaN层的阻挡层。
根据本发明的一些其他实施例，一种外延半导体结构包括：工程化衬底，其具有衬底热膨胀系数；缓冲层，其形成于所述工程化衬底上；和第一外延层，其形成于所述缓冲层上。所述第一外延层的特征是具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数。
附图说明
图1为示出了根据本发明的实施例的形成在工程化衬底结构上的功率器件的简化的截面示意图。
图2为示出了根据本发明的另一个实施例的形成在工程化衬底结构上的功率器件的简化的截面示意图。
图3为示出了根据本发明的实施例的形成在具有背面接触(back-side contact)的工程化衬底结构上的功率器件的简化的截面示意图。
图4为示出了根据本发明的实施例的形成在具有前面接触(front-side contact)的工程化衬底结构上的功率器件的简化的截面示意图。
图5为示出了根据本发明的实施例的形成在工程化衬底结构上的功率器件的简化的截面示意图。
图6为示出了根据本发明的另一个实施例的形成在工程化衬底结构上的功率器件的简化的截面示意图。
图7为示出了根据本发明的又一个实施例的形成在工程化衬底结构上的功率器件的简化的截面示意图。
图8为示出了根据本发明的一些其他实施例的形成在工程化衬底结构上的功率器件的简化的截面示意图。
图9A示出了根据一些实施例的没有AlGaN背阻挡层的HEMT的示范导带图。
图9B示出了根据一些其他实施例的具有AlGaN背阻挡层的HEMT的示范导带图。
图10为示出了根据本发明的实施例的适用于在功率器件的制造中使用的衬底结构的简化的截面示意图。
图11为示出了根据本发明的实施例的工程化衬底结构的简化的截面示意图。
图12为示出了根据本发明的一些实施例的工程化衬底结构的简化的示意图。
图13为示出了根据本发明的一些其他实施例的工程化衬底结构的简化的示意图。
图14为示出了根据本发明的一些进一步实施例的工程化衬底结构的简化的示意图。
图15为示出了根据本发明的一些实施例的制造工程化衬底的方法的简化的流程图。
图16为示出了根据本发明的一些实施例的用于在工程化衬底上制造多层器件的方法的简化的流程图。
图17为示出了根据本发明的一些其他实施例的用于在工程化衬底上制造多层器件的方法的简化的流程图。
图18为示出了根据本发明的一些进一步实施例的用于在工程化衬底上制造多层器件的方法的简化的流程图。
具体实施方式
本发明通常涉及形成在工程化衬底上的功率器件。更具体地，本发明涉及适用于利用外延生长工艺来制造功率器件的方法和系统。仅仅通过示例的方式，本发明已应用至用于通过外延生长在衬底上制造功率器件的方法和系统，其中所述衬底的特征在于与形成所述功率器件的外延层实质上匹配的热膨胀系数(coefficient of thermal expansion，CTE)。所述方法和技术可以应用至各种半导体工艺操作中。
图1为示出了根据本发明的实施例的形成在工程化衬底结构102上的功率器件的简化的截面示意图。工程化衬底结构102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。硅层120可以为随后的外延生长提供表面。陶瓷衬底110的CTE可以与一种或多种随后的外延层的CTE实质上匹配。
在硅层120上可以外延地形成有缓冲层130。缓冲层130可以包括一层或多层。在一些实施例中，缓冲层130可以相对较薄，例如厚度小于0.5微米。缓冲层130可以包括，例如，厚度约0.2μm的AlN、厚度约0.125μm的Al0.25Ga0.75N、它们的组合等。相对较薄的含铝缓冲层(例如0.2μm AlN/0.125μm Al0.25Ga0.75N)能够在大直径的衬底上支撑大于8微米的GaN外延，使用硅衬底不能制造大于8微米的GaN外延。
在缓冲层130上可以形成有GaN外延层140。在一些实施例中，GaN外延层140的厚度可以大于8μm，用于耐高压。例如，在随后的形成于GaN外延层140上的功率器件中，可以获得大于500V或600V的击穿电压。如图1所示，GaN外延层140可以包括在导电沟道150下方(例如紧下方)的掺杂GaN外延层142和未掺杂GaN外延层144。掺杂GaN外延层142可以具有5μm或更大的厚度。在一些实施例中，掺杂GaN外延层142可以包括C或Fe掺杂的GaN，以提供高电阻。如本文更加充分地讨论的，低导电率层可以被形成为例如C-GaN层或Fe-GaN层，C-GaN层或Fe-GaN层的本底掺杂水平(自由载流子密度)为大约1×1012cm-3，因为碳或铁抵消了本底杂质或提供了深中心(deep center)。
虽然本文讨论了GaN层，但是本发明不限于GaN并且可以利用其他III-V材料，包括AlGaN、InGaN、InAlGaN及其组合等等。本领域普通技术人员可以意识到多种变化、修改和替代。
AlGaN或InAlN层160可以作为阻挡层形成在GaN外延层140上。在AlGaN/GaN界面，由于在异质界面处的极化诱导电荷，可能导致二维电子气(two-dimensional electrongas，2DEG)。二维电子气形成高电子迁移率晶体管(HEMT)功率器件的导电沟道150。
在一些实施例中，可以在AlGaN或InAlN层160上形成可选择的未掺杂或p型GaN覆盖层，以适合于制造增强模式器件。
由于陶瓷衬底110的CTE可以与GaN外延层的CTE实质上匹配，因此相对较薄的缓冲层130(例如小于0.5μm)可以支撑相对较厚的GaN外延层140(例如大于5μm)。
图2为示出了根据本发明的实施例的形成在工程化衬底结构202上的功率器件的简化的截面示意图。工程化衬底结构202可以包括陶瓷衬底110，薄硅锗(SiGe)层220形成于陶瓷衬底110上。硅锗层220可以为随后的外延生长提供晶格匹配的表面。陶瓷衬底110的CTE可以与随后的外延层的CTE实质上匹配。硅锗层220可以外延地生长于Si层(未示出)上，或者可以(例如通过将施主衬底(施主衬底上形成有SiGe层)与陶瓷衬底键合)从施主衬底转移。
在SiGe层220上可以外延地形成有缓冲层130。缓冲层130可以包括一层或多层。在一些实施例中，缓冲层130可以相对较薄，例如厚度小于0.5微米。缓冲层130可以包括例如厚度约0.2μm的AlN、厚度约0.125μm的Al0.25Ga0.75N、它们的组合等。相对较薄的含铝缓冲层(例如0.2μm AlN/0.125μm Al0.25Ga0.75N)能够在大直径衬底上支持大于8微米的GaN外延，使用硅衬底不能制造大于8微米的GaN外延。
在缓冲层130上可以形成有GaN外延层140。在一些实施例中，GaN外延层140的厚度可以大于8μm，用于耐高压。例如，在随后形成于GaN外延层上的功率器件中，可以获得大于500V或600V的击穿电压。如图2所示，GaN外延层可以包括例如在导电沟道150下方(例如紧下方)的5μm的掺杂外延层142和未掺杂GaN外延层144。在一些实施例中，掺杂外延层142可以包括C或Fe掺杂的GaN。虽然本文讨论了GaN层，但是本发明不限于GaN并且可以利用其他的III-V材料，包括AlGaN、InGaN、InAlGaN及其组合等等。本领域普通技术人员将认识到许多变形、改变和替代。
AlGaN或InAlN层160可以作为阻挡层形成在GaN外延层140上。在AlGaN/GaN界面，由于在异质界面处的极化诱导电荷，可能导致二维电子气(2DEG)。二维电子气形成高电子迁移率晶体管(HEMT)功率器件的导电沟道150。
在一些实施例中，可以在AlGaN或InAlN层160上形成可选择的未掺杂或p型GaN覆盖层，以适合于制造增强模式器件。
图3为示出了根据本发明的实施例的形成在工程化衬底结构102上的功率器件的简化的截面示意图。工程化衬底结构102可以包括陶瓷衬底110，薄Si层120形成于陶瓷衬底110上。Si层120可以为随后的外延生长提供表面。陶瓷衬底110的CTE可以与随后的外延层的CTE实质上匹配。
功率器件还可以包括外延地形成于Si层120上的缓冲层130、形成于缓冲层130上的GaN外延层140和形成于GaN外延层140上的AlGaN或InAlN阻挡层160，与图1所示的功率器件实质上相似。GaN外延层140可以包括在导电沟道150下方(例如紧下方)的5μm的掺杂外延层142和未掺杂GaN外延层144。GaN外延层140还可以包括在掺杂外延层下方的一个或多个导电外延层(例如，如图4所示)。
功率器件还可以包括至Si层120或GaN外延层140的电接触310，电接触310穿过陶瓷衬底110形成。在功率器件运行期间，一些寄生电荷可能积累于Si层120和/或缓冲层130中，从而导致寄生电容。电接触310可以促进寄生电荷的移除，从而使功率器件的切换更快。
图4为示出了根据本发明的实施例的形成在工程化衬底结构102上的功率器件的简化的截面示意图。工程化衬底结构102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。硅层120可以为随后的外延生长提供表面。陶瓷衬底110的CTE可以与随后的外延层的CTE实质上匹配。
可以在缓冲层130上形成GaN外延层140。在一些实施例中，GaN外延层140的厚度可以大于8μm，用于耐高压。例如，在随后形成于GaN外延层140上的功率器件中，可以获得大于500V或600V的击穿电压。如图4所示，GaN外延层140可以包括例如在导电沟道150下方(例如紧下方)的导电GaN外延层420、掺杂GaN外延层142和未掺杂GaN外延层144。在一些实施例中，掺杂外延层142可以包括C或Fe掺杂的GaN。虽然本文讨论了GaN层，但是本发明不限于GaN并且可利用其他III-V材料，包括AlGaN、InGaN、InAlGaN及其组合等等。本领域普通技术人员将认识到许多变形、改变和替代。
AlGaN或InAlN层160可以作为阻挡层形成在GaN外延层140上。在AlGaN/GaN界面，由于在异质界面处的极化诱导电荷，可能产生二维电子气(2DEG)。二维电子气形成高电子迁移率晶体管(HEMT)功率器件的导电沟道150。
在一些实施例中，可以在AlGaN或InAlN层160上形成可选择的未掺杂或p型GaN覆盖层170，以适合于制造增强模式器件。
功率器件还可以包括至Si层120或GaN外延层140的电接触410，电接触410穿过功率器件的前面形成。虽然图4显示电接触穿过GaN外延层140延伸至缓冲层130，但是在一些实施例中，电接触可以延伸至Si层120。电接触在其侧壁上可以是绝缘的，以使其不与AlGaN或InAlN层160和GaN外延层140电连接。电接触410可以促进寄生电荷的移除，从而使功率器件的切换更快。
图5为示出了根据本发明的另一个实施例的形成在工程化衬底结构102上的功率器件的简化的截面示意图。工程化衬底102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。硅层120可以为随后的外延生长提供表面，硅层120可以是单晶层。陶瓷衬底110的CTE可以与一种或多种随后的外延层的CTE实质上匹配。
如图5所示，可以插入SiN的局部单层(partial monolayer)510，以促进3D生长的位错的减少。由于使用了多晶陶瓷芯衬底110，工程化衬底102的使用可以降低外延层中的压应力。如图5所示，SiN的局部单层510可以提供SiN岛，SiN岛用于在横向过生长过程中降低位错密度和提高晶体质量。额外的描述被提供在于2015年4月21日发布的专利号为9,012,253的美国专利中，其内容通过全文引用的方式并入本文，以用于所有目的。
SiN的局部单层510可以覆盖部分缓冲层130，并且为GaN外延生长提供拉伸应力。GaN在SiN的局部单层510上的再生长可以导致SiN岛之间的成核与SiN岛上的横向过生长，从而导致位错的终止并提高晶体质量。虽然本文讨论了SiN岛，可以使用其他局部层，包括SiN条的阵列等。另外，SiN不是必需被形成为单层，而是可以具有大于单层的预设厚度。除了SiN，在横向过生长过程中可以使用其他材料，包括SiO2等。
在一些实施例中，使用了多个局部单层。在这些实施例中，形成第一局部单层，进行第一横向过生长，形成第二局部单层，进行第二横向过生长，并且单层/再生长结构可以重复预设的次数，以提供多个夹层。横向过生长层的厚度可以变化，例如在一些实施例中从0.5μm至2.5μm。由于横向过生长层相继变得更加平坦并且以降低的缺陷数量和/或位错数量为特点，局部单层510可以为随后的横向过生长层提供改进的表面，这可以增加或降低厚度，以适于特定应用。
在一些实施例中，形成于SiN的局部单层510上的导电外延层520可以是未掺杂的GaN(u-GaN)，未掺杂的GaN的特点为大约1×1016cm-3的低掺杂密度，在设计中，其提供了作为整个外延结构的组成部分的高电阻层。
图6为示出了根据本发明的另一个实施例的形成在工程化衬底结构102上的功率器件的简化的截面示意图。工程化衬底102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。硅层120可以为随后的外延生长提供表面，硅层120可以是单晶层。陶瓷衬底110的CTE可以与一种或多种随后的外延层的CTE实质上匹配。
如图6所示，具有预设铝摩尔分数(x)的AlxGa1-xN外延层640从缓冲层130延伸至沟道150下方的未掺杂GaN层144。铝摩尔分数可以是低的，例如小于10％，以提供所需的对载流子的限制。在其他实施例中，铝摩尔分数的范围可以为10％至30％。AlxGa1-xN外延层640可以与铁或碳掺杂以进一步提高该外延层的电阻率，该外延层可以用作绝缘层或阻挡层。AlGaN和GaN之间的带隙差异可以提供对击穿的额外障碍。
图7为示出了根据本发明的另一个实施例的形成在工程化衬底结构102上的功率器件的简化的截面示意图。工程化衬底结构102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。硅层120可以为随后的外延生长提供表面，硅层120可以是单晶层。陶瓷衬底110的CTE可以与一种或多种随后的外延层的CTE实质上匹配。
在图7中，通过生长交替的C-GaN(或Fe-GaN)层和未掺杂GaN(u-GaN)层来形成外延结构740，以提供高电阻和提高的晶体质量。由于与C-GaN或Fe-GaN相比，u-GaN通常在更高的温度下生长，超晶格中u-GaN的存在可以导致更好的晶体质量，因为更高的生长温度通常与更高品质的晶体相关联。因此，这种结构保持了外延层的绝缘性能，这提供了高击穿性能，同时提高了晶体质量。在一些实施例中，即使没有故意掺杂，由于存在于生长室中的掺杂剂的掺入，u-GaN具有大约1×1016cm-3的本底掺杂水平。这些具有低导电率的层可以与超晶格中的C-GaN或Fe-GaN层结合，由于碳或铁抵消了本底杂质，C-GaN或Fe-GaN层具有大约1×1012cm-3的本底掺杂水平(自由载流子密度)。因此，超晶格可以提供高电阻和高晶体质量。
图8为示出了根据本发明的另一个实施例的形成在工程化衬底结构102上的功率器件的简化的截面示意图。工程化衬底结构102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。硅层120可以为随后的外延生长提供表面，硅层120可以是单晶层。陶瓷衬底102的CTE可以与一种或多种随后的外延层的CTE实质上匹配。可以在Si层120上外延地形成缓冲层130。可以在缓冲层130上形成非故意掺杂的GaN(UID-GaN)外延层840(或交替的C-GaN(或Fe-GaN)层和未掺杂GaN(uGaN)层)，如上文参照图1和图7所讨论的。
仍参照图8，可以在UID-GaN层840(或交替的C-GaN(或Fe-GaN)层和uGaN层)上形成未掺杂的低组分AlGaN层810。未掺杂的低组分AlGaN层810可以被称为背阻挡层(backbarrier layer)。可以在未掺杂的低组分AlGaN层810上形成未掺杂GaN层144。可以在未掺杂GaN层810上形成AlGaN(或InGaN)层160。AlGaN(或InGaN)层160可以被称为阻挡层。在AlGaN/GaN界面，由于在异质界面处的极化诱导电荷，可能产生二维电子气(2DEG)。二维电子气形成高电子迁移率晶体管(HEMT)功率器件的导电沟道150。低组分AlGaN层840(即背阻挡层)的加入可以增强导电沟道150中电子的滞留并且阻止电子作为泄漏电流渗透到UID-GaN层840(或交替的C-GaN(或Fe-GaN)层和uGaN层)中，如下文所讨论的。
图9A示出了根据一些实施例的没有背阻挡层的HEMT的示范导带(CB)图。AlGaN阻挡层160的铝摩尔分数的范围可以为约10％至约100％，并且厚度d1的范围可以为约1nm至约100nm。GaN层144(即沟道)的厚度d2的范围可以为约10nm至约100nm。UID-GaN层840的厚度d3可以大于约8μm，用于耐高压，如上文所讨论的。如图9A所示，AlGaN阻挡层160的导带可以相对于费米能级(EF)形成第一势垒高度EB1，第一势垒高度EB1的范围可以为约1eV至约4eV。UID-GaN层840的导带可以相对于费米能级(EF)形成第二势垒高度EB2，第二势垒高度EB2可以实质上低于第一势垒高度EB1。在一些实施例中，EB2的范围可以为约0.2eV至1.5eV。因此，沟道(2DEG)150中的电子可以很容易地渗透到UID-GaN层840中，从而产生泄漏电流。
图9B示出了根据另一个实施例的具有低组分AlGaN背阻挡层810的HEMT的示范导带(CB)图。为了清晰起见，关于图9A所示的组成部分将不再重复。低组分AlGaN背阻挡层810的铝摩尔分数的范围可以为约1％至约50％，例如约3％至约15％，厚度d4的范围可以为约0.1μm至约1μm，例如约0.2μm至约0.3μm。在一些实施例中，AlGaN背阻挡层810可以是未掺杂的。如图所示，低组分AlGaN背阻挡层810可以相对于费米能级(EF)形成第三势垒高度EB3，与如图9A中所示的由没有低组分AlGaN背阻挡层810的UID-GaN层840形成的第二势垒高度EB2相比，第三势垒高度EB3相对较高。在一些实施例中，EB3的范围为1eV至3eV。因此，低组分AlGaN背阻挡层810的加入可以阻止沟道(2DEG)中的电子渗透到UID-GaN层中，从而减少了穿过衬底的泄漏电流。
图10为示出了根据本发明的实施例的适用于在功率器件的制造中使用的衬底结构102的简化的截面示意图。参照图10，可以提供包括多晶陶瓷芯110的工程化衬底102(其可以包括图11中所示的组成部分)。(例如使用层转移工艺)将单晶层120(例如单晶硅)接合至多晶陶瓷芯110，以提供单晶生长表面。可以在单晶层120上生长缓冲层130，并且在缓冲层130上生长III-V外延层1040(例如GaN)。III-V外延层1040的CTE可以与多晶陶瓷芯110的芯的CTE实质上匹配。III-V外延层1040可以是单晶的，具有在某种程度上由CTE匹配导致的高品质。
图11为示出了根据本发明的一些实施例的工程化衬底结构的简化的示意图。如图11所示，所述工程化衬底结构可以适用于各种电子和光学应用。所述工程化衬底结构包括芯1110(例如AlN衬底)，芯1110的热膨胀系数(CTE)可以与将要生长于所述工程化衬底结构上(例如剥离硅(111)层1125上)的外延材料的CTE实质上匹配。
对于包括基于氮化镓(gallium nitride，GaN)的材料(包括基于GaN的层的外延层)的生长的应用，所述芯1110可以为多晶陶瓷材料，例如，多晶氮化铝(aluminumnitride，AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用在芯中，包括多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN))、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。
芯1110的厚度可以为大约100μm至1500μm，例如，为750μm。芯1110可以封装在粘附层1112中，该粘附层1112可以被称为壳或者封装壳。在一个实施例中，所述粘附层1112包括正硅酸乙酯(tetraethyl orthosilicate，TEOS)氧化层，该氧化层的厚度为大约
Figure BDA0003395307810000091
在其他的实施例中，所述粘附层1112的厚度是变化的，例如在
Figure BDA0003395307810000092
到
Figure BDA0003395307810000093
的范围内变化。虽然在一些实施例中使用TEOS氧化物用于粘附层1112，但是根据本发明的实施例，也可以使用在随后的沉积层与下面的层或材料(例如，陶瓷，特别的，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他硅氧化物(SixOy)很好地粘附到陶瓷材料并且为随后的沉积(例如，导电材料的沉积)提供合适的表面。在一些实施例中，所述粘附层1112完全地围绕芯1110，以形成完全封装的芯1110，并且可以利用LPCVD(low-pressure chemicalvapor deposition，低压化学气相沉积)工艺或其他适用的沉积工艺来形成粘附层1112，所述沉积工艺可以与半导体工艺兼容，特别是与多晶或复合的衬底和层兼容。所述粘附层1112提供有这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、在玻璃/电介质上旋涂、基于熔炉的工艺等来形成封装的粘附层之外，也可以使用其他半导体工艺，包括CVD(chemical vapordeposition，化学气相沉积)工艺或者类似的沉积工艺。作为示例，可以使用涂覆芯1110的一部分的沉积工艺，所述芯1110可以被翻转，并且可以重复所述沉积过程，以涂覆芯1110的其他部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是根据特定应用，也可以使用其他膜形成技术。
参照图11，围绕所述粘附层1112形成导电层1114。在一个实施例中，由于多晶硅表现出对于陶瓷材料的差粘附性，所述导电层1114是围绕粘附层1112形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))壳。在导电层1114是多晶硅的实施例中，多晶硅层的厚度可以为大约
Figure BDA0003395307810000094
至
Figure BDA0003395307810000095
例如为
Figure BDA0003395307810000096
在一些实施例中，所述多晶硅层可以形成为壳，以完全地包围粘附层1112(例如，TEOS氧化层)，从而形成了完全封装的粘附层1112，并且其可以利用LPCVD工艺来形成。在其他的实施例中，如下文所讨论的，导电材料可以形成在粘附层1112的一部分上，例如，形成在衬底结构的下半部分。在一些实施例中，所述导电材料可以形成为完全封装层，并且随后在衬底结构的一侧上移除。
在一个实施例中，所述导电层1114可以为掺杂的多晶硅层，以提供高导电材料，例如，掺杂硼以提供P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，以提供高导电性。可以使用不同掺杂剂浓度的其他掺杂剂(例如，掺杂剂浓度在1×1016cm-3到5×1018cm-3范围内的磷、砷、铋等)来提供适用于在导电层1114中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底静电吸附到半导体处理工具(例如具有静电吸盘(ESC或者e-chuck)的工具)期间，所述导电层1114的存在是有用的。导电层可以实现在半导体处理工具中进行处理之后的快速去吸附。在本发明的实施例中，在将来的处理(包括键合)期间，所述导电层1114可以实现与吸盘(chuck)的电接触或者与静电吸盘(e-chuck)的电容耦合。因此，本发明的实施例提供了可以用传统硅片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。另外，使具有高导热率的衬底结构与静电吸盘结合可以为随后工程化层和外延层的形成以及随后的器件制造步骤提供更好的沉积条件。例如，它可以提供所需的热分布，该热分布通过随后层的形成可以获得较小的应力、更均匀的沉积厚度、以及更好的化学计量控制。
围绕所述导电层1114形成有第二粘附层1116(例如，厚度为大约
Figure BDA0003395307810000101
的TEOS氧化层)。在一些实施例中，第二粘附层1116完全包围导电层1114，以形成完全封装的结构，并且可以使用LPCVD工艺、CVD工艺或者任何其它合适的沉积工艺(包括在电介质上旋涂的沉积)来形成第二粘附层1116。
围绕第二粘附层1116形成有阻挡层1118，例如，氮化硅层。在一个实施例中，阻挡层1118为厚度为大约
Figure BDA0003395307810000102
至
Figure BDA0003395307810000103
的氮化硅层。在一些实施例中，阻挡层1118完全包围第二粘附层1116，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层1118。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)来作为阻挡层1118。在一些实施例中，阻挡层1118由被构建以形成阻挡层1118的多个子层组成。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，阻挡层1118(例如氮化硅层)防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯中的元素(例如，钇(元素)、氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可以存在工程化衬底的半导体处理室的环境中。通过使用在本文描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝。
典型地，用于形成芯的陶瓷材料在1800℃的范围内的温度下进行烧制。将预料到该过程可以祛除陶瓷材料中存在的大量的杂质。这些杂质可以包括钇(这是由于使用钇作为烧结剂)、钙以及其他元素和化合物。随后，在800℃至1100℃范围内的更低的温度下进行的外延生长过程期间，将预料到这些杂质的后续扩散将是微不足道的。然而，与传统预期相反，发明人已经确定即使在温度远低于陶瓷材料的烧制温度的外延生长过程期间，也存在元素通过工程化衬底的层的显著扩散。因此，本发明的实施例将阻挡层1118集成到工程化衬底结构中以防止这种不希望的扩散。
再次参照图11，在阻挡层1118的一部分(例如阻挡层1118的顶表面)上沉积键合层1120(例如，氧化硅层)，并且随后在键合实质单晶层1125(例如，诸如图11中示出的剥离硅(111)层的单晶硅层)期间使用该键合层1120。在一些实施例中，所述键合层1120的厚度可以为大约1.5μm。在一些实施例中，键合层1120的厚度为20nm或更厚，用于键合诱导的空洞迁移。在一些实施例中，键合层的厚度在0.75μm至1.5μm的范围内。
实质单晶层125(例如，剥离硅(111))适合在外延生长过程期间用作生长层，用以形成外延材料。在一些实施例中，外延材料可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。在一个实施例中，实质单晶层1125包括利用层转移工艺粘附到键合层1120的单晶硅层。
与工程化衬底结构相关的额外的描述被提供在于2017年6月13日递交的申请号为15/621,335的美国专利申请和于2017年6月13日递交的申请号为15/621,235的美国专利申请中，这些申请的公开内容全部通过引用的方式结合于此，用于所有目的。
图12为示出根据本发明的实施例的工程化衬底1200的简化的截面示意图。图12中示出的工程化衬底900适用于多种电子和光学应用。所述工程化衬底1200包括芯1210，芯1210的热膨胀系数(CTE)可以与将要生长于所述工程化衬底1200上的外延材料的CTE实质上匹配。外延材料1230被示为可选择的，因为其不是必须作为工程化衬底1200的组成部分，但是通常生长于工程化衬底1200上。
对于包括基于氮化镓(gallium nitride，GaN)的材料(包括基于GaN的层的外延层)的生长的应用，所述芯1210可以为多晶陶瓷材料，例如，多晶氮化铝(aluminumnitride，AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用在芯1210中，包括多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN))、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。
芯1210的厚度可以为大约100μm至1500μm，例如，为725μm。芯1210可以封装在粘附层1212中，该粘附层1212可以被称为壳或者封装壳。在一个实施例中，所述粘附层1212包括正硅酸乙酯(tetraethyl orthosilicate，TEOS)氧化层，该氧化层的厚度为大约
Figure BDA0003395307810000121
(埃)。在其他的实施例中，所述粘附层的厚度是变化的，例如在
Figure BDA0003395307810000123
到
Figure BDA0003395307810000122
的范围内变化。虽然在一些实施例中使用TEOS氧化物用于粘附层，但是根据本发明的实施例，也可以使用在随后的沉积层与下面的层或材料(例如，陶瓷，特别的，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他硅氧化物(SixOy)很好地粘附到陶瓷材料并且为随后的沉积(例如，导电材料的沉积)提供合适的表面。在一些实施例中，所述粘附层1212完全地围绕芯1210，以形成完全封装的芯。可以利用LPCVD(low-pressure chemical vapordeposition，低压化学气相沉积)工艺来形成粘附层1212。所述粘附层1212提供有这样的表面：随后的层粘附在该表面上，以形成工程化衬底1200结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、基于熔炉的工艺等来形成封装的第一粘附层1212之外，也可以使用其他半导体工艺，包括CVD(chemical vapor deposition，化学气相沉积)工艺或者类似的沉积工艺。作为示例，可以使用涂覆芯的一部分的沉积工艺，所述芯1210可以被翻转，并且可以重复所述沉积过程，以涂覆芯的其他部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是根据特定应用，也可以使用其他膜形成技术。
围绕所述粘附层1212形成导电层1214。在一个实施例中，由于多晶硅表现出对于陶瓷材料的差粘附性，所述导电层1214是围绕第一粘附层1212形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))壳。在导电层1214是多晶硅的实施例中，多晶硅层的厚度可以为大约
Figure BDA0003395307810000124
至
Figure BDA0003395307810000125
例如为
Figure BDA0003395307810000126
在一些实施例中，所述多晶硅层可以形成为壳，以完全地包围第一粘附层1212(例如，TEOS氧化层)，从而形成了完全封装的第一粘附层1212，并且其可以利用LPCVD工艺来形成。在其他的实施例中，如下文所讨论的，导电材料可以形成在粘附层的一部分上，例如，形成在衬底结构的下半部分。在一些实施例中，所述导电材料可以形成为完全封装层，并且随后在衬底结构的一侧上移除。
在一个实施例中，所述导电层1214可以为掺杂的多晶硅层，以提供高导电材料，例如，掺杂硼以提供P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，以提供高导电性。可以使用不同掺杂剂浓度的其他掺杂剂(例如，掺杂剂浓度在1×1016cm-3到5×1018cm-3范围内的磷、砷、铋等)来提供适用于在导电层1214中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底1200静电吸附到半导体处理工具(例如具有静电放电吸盘(ESC)的工具)期间，所述导电层1214的存在是有用的。导电层1214可以实现在半导体处理工具中进行处理之后的快速去吸附。因此，本发明的实施例提供了可以用传统硅片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕所述导电层1214形成有第二粘附层1216(例如，厚度为大约
Figure BDA0003395307810000131
的TEOS氧化层)。在一些实施例中，第二粘附层1216完全包围导电层1214，以形成完全封装的结构。可以使用LPCVD工艺、CVD工艺或者任何其它合适的沉积工艺(包括在电介质上旋涂的沉积)来形成第二粘附层1216。
围绕第二粘附层1216形成有阻挡层1218，例如，氮化硅层。在一个实施例中，阻挡层1218为厚度为大约
Figure BDA0003395307810000133
至
Figure BDA0003395307810000132
的氮化硅层。在一些实施例中，阻挡层1218完全包围第二粘附层1216，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层1218。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)来作为阻挡层。在一些实施例中，阻挡层由被构建以形成阻挡层的多个子层组成。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，阻挡层1218(例如氮化硅层)防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯1210中的元素扩散和/或放气进入可以存在工程化衬底1200的半导体处理室的环境中。)存在于芯1210中的元素可以包括例如，氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等。从芯1210扩散的元素会导致工程化的层1220/1222中的非有意掺杂。从芯1210放气的元素会穿过室移动并且在晶片的别处吸收，从而引起工程化的层1220/1222和外延材料1230中的杂质。通过使用在本文描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝。
在阻挡层1218的一部分(例如阻挡层的顶表面)上沉积键合层1220(例如，氧化硅层)，并且随后在键合单晶层1222期间使用该键合层1120。在一些实施例中，所述键合层1220的厚度可以为大约1.5μm。单晶层1222可以包括，例如，硅(Si)、碳化硅(SiC)、蓝宝石(sapphire)、氮化镓(GaN)、氮化铝(AlN)、锗硅(SiGe)、锗(Ge)、金刚石(Diamond)、三氧化二镓(Ga2O3)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铟(InN)和/或氧化锌(ZnO)。在一些实施例中，所述单晶层1222可以具有0至0.5μm的厚度。单晶层1222适用于在用于形成外延材料1230的外延生长过程期间用作生长层。外延材料1230的晶体层是与单晶层1222相关联的下面的半导体晶格的延伸。工程化衬底1200的独特的CTE匹配特性使得能够比现有技术生长更厚的外延材料1230。在一些实施例中，所述外延材料1230包括厚度为2μm至10μm的氮化镓层，该氮化镓层可以被用作在光电器件、功率器件等中使用的多个层中的一层。在其他实施例中，外延材料1130的厚度大于10μm并且可以是包括多个外延层的外延结构。在一个实施例中，所述键合层1220包括单晶硅层，利用层转移工艺将该单晶硅层贴附至氧化硅阻挡层1218。
图13为示出根据本发明的实施例的工程化衬底结构的简化的示意图。图13中示出的工程化衬底1300适用于多种电子和光学应用。所述工程化衬底包括芯1310，芯1310的热膨胀系数(CTE)可以与将要生长于所述工程化衬底1300上的外延材料1230的CTE实质上匹配。外延材料1230被示为可选择的，因为它不是必须作为工程化衬底结构的组成部分，但是通常生长于工程化衬底结构上。
对于包括基于氮化镓(gallium nitride，GaN)的材料(包括基于GaN的层的外延层)的生长的应用，所述芯1310可以为多晶陶瓷材料，例如，多晶氮化铝(aluminumnitride，AlN)。芯1010的厚度可以为大约100μm至1500μm，例如，为725μm。芯1310可以封装在第一粘附层1312中，该第一粘附层1312可以被称为壳或者封装壳。在该实施例中，第一粘附层1312完全地将所述芯封装，但这不是本发明所必须的，如参照图14所另外详细讨论的。
在一个实施例中，第一粘附层1312包括厚度为大约
Figure BDA0003395307810000141
(埃)的正硅酸乙酯(tetraethyl orthosilicate，TEOS)层。在其他的实施例中，所述第一粘附层1312的厚度是变化的，例如在
Figure BDA0003395307810000142
到
Figure BDA0003395307810000143
的范围内变化。虽然在一些实施例中使用TEOS用于粘附层，但是根据本发明的实施例，也可以使用在随后的沉积层与下面的层或材料之间提供粘附的其他材料。例如，二氧化硅(SiO2)、氮氧化硅(SiON)等很好地粘附到陶瓷材料并且为随后的沉积(例如，导电材料的沉积)提供合适的表面。在一些实施例中，所述第一粘附层1312完全地围绕芯1310，以形成完全封装的芯，并且可以利用LPCVD工艺来形成第一粘附层1312。所述第一粘附层1312提供有这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
除了使用LPCVD工艺、基于熔炉的工艺等来形成封装的粘附层1312之外，根据本发明的实施例，也可以使用其他半导体工艺。作为示例，可以使用涂覆芯1310的一部分的沉积工艺，例如CVD(chemical vapor deposition，化学气相沉积)，PECVD(等离子体增强的化学气相沉积)等，所述芯1310可以被翻转，并且可以重复所述沉积过程，以涂覆芯的其他部分。
在第一粘附层1312的至少一部分上形成导电层1314。在一个实施例中，导电层1314包括多晶硅(polysilicon)，其通过沉积工艺形成在芯/粘附层结构的下部分(例如下半部或背面)上。在导电层1314是多晶硅的实施例中，多晶硅层的厚度可以为大约几千埃，例如为
Figure BDA0003395307810000153
在一些实施例中，所述多晶硅层可以利用LPCVD工艺形成。
在一个实施例中，所述导电层1314可以为掺杂的多晶硅层，以提供高导电材料，例如，所述导电层1314可以掺杂硼以提供P型多晶硅层。在一些实施例中，硼掺杂在1×1019cm-3到1×1020cm-3的水平范围，以提供高导电性。在将工程化衬底静电吸附到半导体处理工具(例如具有静电吸盘(ESC)的工具)期间，所述导电层1314的存在是有用的。导电层1314可以实现处理之后的快速去吸附。因此，本发明的实施例提供了可以用传统硅片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕所述导电层1314(例如多晶硅层)形成有第二粘附层1316(例如，第二TEOS层)。第二粘附层1316的厚度为大约
Figure BDA0003395307810000154
在一些实施例中，第二粘附层1316可以完全包围导电层1314以及第一粘附层1312，以形成完全封装的结构，并且可以使用LPCVD工艺来形成第二粘附层1316。在其他实施例中，第二粘附层1316仅部分地包围导电层1314，例如，终止于平面1317所示的位置处，平面1317可以与导电层1314的顶表面对齐。在这个示例中，导电层1314的顶表面将与阻挡层1318的一部分接触。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕第二粘附层1316形成有阻挡层1318(例如，氮化硅层)。在一些实施例中，阻挡层1318的厚度为大约
Figure BDA0003395307810000151
至
Figure BDA0003395307810000152
在一些实施例中，阻挡层1318完全包围第二粘附层1316，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层1318。
在一些实施例中，氮化硅阻挡层的使用防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯1310中的元素(例如，氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可以存在工程化衬底的半导体处理室的环境中。通过使用在本文描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝(AlN)。
图14为示出了本发明的另一个实施例的工程化衬底结构的简化的示意图。在图14所示的实施例中，第一粘附层1412形成于芯1410的至少一部分上，但是并没有封装芯1410。在该实施方式中，为了提高随后形成的导电层1414(如下文所更加完整地描述的)的粘附力，所述第一粘附层1412形成于芯1410的下表面(芯1410的背面)上。虽然在图14中粘附层1412仅仅示出在芯1410的下表面上，应当理解的是，将粘附层材料沉积在芯1410的其他部分上将不会对工程化衬底结构的性能产生不利的影响，并且这样的材料可以在各个实施例中出现。本领域普通技术人员可以意识到多种变化、修改和替代。
所述导电层1414并没有封装第一粘附层1412和芯1410，而是与第一粘附层1412实质上对齐。虽然导电层1414被示出为沿着第一粘附层1412的底面或者背面延伸以及向上延伸第一粘附层1412的侧面的一部分，但是沿着竖直的侧面延伸并不是本发明所必需的。因此，实施例可以使用在衬底结构的一侧上的沉积、衬底结构的一侧的掩模(masking)等。所述导电层1414可以形成在第一粘附层1412的一侧(例如，底面/者背面)的一部分上。导电层1414提供了工程化衬底结构的一侧上的电导体，该工程化衬底结构在射频(RF)和大功率应用中具有优势。导电层1414可以包括关于图13中的导电层1314所讨论的掺杂的多晶硅。
为了提高阻挡层1418对下面的材料的粘附力，芯1410的一部分、第一粘附层1412的一部分以及导电层1414由第二粘附层1416覆盖。如上文所讨论的，所述阻挡层1418形成封装结构，以防止从下面的层扩散。
除了基于半导体的导电层，在其他实施例中，导电层1414是金属层，例如
Figure BDA0003395307810000161
的钛等。
再次参照图14，根据该实施例，可以移除一个或多个层。例如，可以移除层1412和层1414，只留下单个的粘附壳1416和阻挡层1418。在其他实施例中，可以只移除层1414。在该实施例中，层1412也可以平衡由沉积在层1418的顶部上的层1220引起的应力和晶片弯曲。在芯1410的顶侧上具有绝缘层(例如，在芯1410与层1220之间仅具有绝缘层)的衬底结构的构造，可以为功率/RF应用提供益处，其中，期望有高度绝缘的衬底。
在另一个实施例中，所述阻挡层1418可以直接地封装芯1410，随后是导电层1414和随后的粘附层1416。在该实施例中，层1220可以从顶侧直接地沉积在粘附层1416上。在又一个实施例中，粘附层1416可以沉积在芯1410上，接着是阻挡层1418，并且然后接着是导电层1414以及另一粘附层1412。
图5为示出了根据本发明的实施例的制造工程化衬底的方法1500的简化的流程图。所述方法1500可以用于制造衬底，该衬底的CTE与生长在衬底上的一个或多个外延层的CTE匹配。所述方法1500包括：通过提供多晶陶瓷芯来形成支撑结构(1510)；在形成壳(例如，正硅酸乙酯(TEOS)氧化物壳)的第一粘附层中封装所述多晶陶瓷芯(1512)；并且在导电壳(例如，多晶硅壳)中封装所述第一粘附层(1514)。所述第一粘附层可以形成为单层TEOS氧化物。所述导电壳可以形成为单层多晶硅。
所述方法1500还包括：在第二粘附层(例如，第二TEOS氧化物壳)中封装所述导电壳(1516)；以及在阻挡层壳中封装所述第二粘附层(1518)。所述第二粘附层可以形成为单层TEOS氧化物。所述阻挡层壳可以形成为单层氮化硅。
一旦通过过程1510至1518形成所述支撑结构，所述方法1500进一步包括：将键合层(例如，氧化硅层)接合至所述支撑结构(1520)；以及将实质单晶层(例如，单晶硅层)接合至所述氧化硅层(1522)。根据本发明的实施例，也可以使用其他的实质单晶层，该单晶层包括：碳化硅、蓝宝石、氮化镓、氮化铝、锗硅、锗、金刚石、三氧化二镓、氧化锌等。所述键合层的接合可包括键合材料的沉积，随后进行本文所描述的平坦化处理。如在下文描述的一个实施例中，使用层转移工艺将实质单晶层(例如，单晶硅层)接合至键合层，在层转移工艺中，所述层是从硅晶片转移的单晶硅层。
参照图12，所述键合层1220可以通过沉积厚的(例如，4μm厚)氧化层、随后利用化学机械抛光(CMP)工艺将氧化物的厚度减薄到大约1.5μm来形成。厚的初始氧化物用于填充支撑结构上存在的空洞和表面特征，这些空洞和表面特征在多晶芯制造后可能存在，并且在形成图12所示的封装层时继续存在。所述氧化物层还可以用作器件的电介质层。所述CMP处理提供了没有空洞、颗粒和其他特征的实质上平坦的表面，可以在晶片转移过程期间使用该表面将单晶层1212(例如，单晶硅层)键合至键合层1220。应当理解的是，所述键合层并不一定具有原子级的平坦表面的特征，而是应当提供实质上平坦的表面，该表面将以所希望的可靠性支持单晶层(例如，单晶硅层)的键合。
层转移工艺被用于将单晶层1222(例如，单晶硅层)接合至键合层1220。在一些实施例中，对包括实质单晶层1222(例如，单晶硅层)的硅晶片进行注入以形成解理面。在该实施例中，在晶片键合之后，硅衬底可以和解理面下面的单晶硅层的一部分一起移除，得到剥离的单晶硅层。所述单晶层1222的厚度可以改变，以满足各种应用的规范。此外，所述单晶层1222的晶体取向可以改变，以满足应用的规范。另外，所述单晶层的掺杂水平和分布可以改变，以满足特殊应用的规范。在一些实施例中，所述注入深度可以被调整为大于所希望的单晶层1222的最终厚度。额外的厚度允许移除转移的实质单晶层的被损坏的薄的部分，留下具有所希望的最终厚度的未损坏的部分。在一些实施例中，可以修改表面的粗糙度，以用于高质量的外延生长。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，所述单晶层1222可以足够厚以便为后续的一个或多个外延层的生长提供高质量的晶格模版，但是足够薄以具有高顺应性(compliant)。当单晶层1222相对较薄使得其物理特性受到较少的约束，并且能够与包围该单晶层的材料相似，并具有较小的产生晶体缺陷的倾向时，该单晶层1222可以被认为是“顺应的”。单晶层1222的顺应性可以相对于单晶层1222的厚度成反比。较高的顺性可以导致在模板上生长的外延层中的缺陷密度更低，并且能够实现较厚的外延层生长。在一些实施例中，可以通过在剥离硅层上的硅的外延生长，来增加单晶层1222的厚度。
在一些实施例中，可以通过对剥离硅层的顶部进行热氧化，然后用氢氟酸(HF)进行氧化层剥离来实现对单晶层1222的最终厚度的调节。例如，初始厚度为0.5μm的剥离硅层可以被热氧化,以生成具有大约420nm厚度的二氧化硅层。在移除了生长的热氧化物之后，转移层中的剩余的硅的厚度可以为大约53nm。在热氧化期间，注入的氢会向表面迁移。因此，随后的氧化层的剥离可以去除一些损害。此外，热氧化通常在1000℃或者更高的温度下进行。升高的温度也可以修复晶格损伤。
在热氧化期间形成在单晶层的顶部的氧化硅层可以用HF酸蚀刻进行剥离。通过调整HF溶液的温度和浓度以及氧化硅的化学计量和密度，可以调整HF酸在氧化硅与硅(SiO2:Si)之间的蚀刻选择性。蚀刻选择性指的是一种材料相对于其他材料的蚀刻速率。对于(SiO2：Si)，HF溶液的选择性可以在大约10：1到大约100：1的范围内。高的蚀刻选择性可以将表面粗糙度从初始表面粗糙度以相似的因子降低。然而，所得的单晶层1222的表面粗糙度可能依然大于所需的表面粗糙度。例如，在进行额外处理之前，通过2μm×2μm原子力显微镜(AFM)扫描确定的块体硅(111)表面的均方根(RMS)表面粗糙度可小于0.1nm。在一些实施例中，用于氮化镓材料在硅(111)上的外延生长的所需的表面粗糙度可以为，例如，在30μm×30μmAFM扫描区域中小于1nm、小于0.5nm、或者小于0.2nm。
在热氧化和氧化层剥离之后，如果单晶层1222的表面粗糙度超过所需的表面粗糙度，则将会进行额外的表面平滑处理。这里具有几种平滑硅表面的方法。这些方法可以包括：氢退火、激光微调、等离子平滑以及触摸抛光(例如，CMP)。这些方法可以涉及高纵横比表面峰的择优侵蚀(preferential attack)。因此，表面上的高纵横比特征可以比低纵横比特征被更快地移除，从而得到更平滑的表面。
应当理解的是，图15中所示出的具体步骤提供了根据本发明的实施例的制造工程化衬底的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图15中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图16为示出了根据本发明的一些实施例的用于在工程化衬底上制造多层器件的方法1600的简化的流程图。所述工程化衬底具有衬底热膨胀系数。参照图1和图2，工程化衬底102可以包括陶瓷衬底110，薄硅(Si)层120或薄硅锗(SiGe)层220形成于陶瓷衬底110上。
参照图1、图2和图16，所述方法1600可以包括：在工程化衬底102上生长缓冲层130(1602)；以及生长耦合至缓冲层130的第一外延层142(1604)。所述第一外延层142可以具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数。在一些实施例中，所述第一外延层142可以包括掺杂的氮化镓(GaN)。参照图6，在一些其他的实施例中，所述第一外延层142可以包括氮化铝镓(AlGaN)。
所述方法1600还可以包括：生长第二外延层144，所述第二外延层144包括耦合至所述第一外延层142的未掺杂GaN；以及生长耦合至第二外延层144的第三外延层160。所述第二外延层144与所述第三外延层160之间的界面可以形成高电子迁移率晶体管(HEMT)的导电沟道150。在一些实施例中，所述第三外延层160可以包括氮化铝镓(AlGaN)或氮化铟铝(InAlN)。
参照图3，在一些实施例中，所述方法1600还可以包括：形成穿过工程化衬底102电耦合至实质单晶硅层120的电接触310。参照图4，在一些其他的实施例中，所述方法1600还可以包括：生长设置于缓冲层130和第一外延层142之间的导电外延层420；以及形成穿过第一外延层142电耦合至导电外延层420的电接触410。参照图5，在一些实施例中，所述方法1600还可以包括：形成设置于缓冲层130和导电外延层420之间的氮化硅(Si3N4)的局部单层510。
应当理解的是，图16中所示出的具体步骤提供了根据本发明的实施例的制造工程化衬底的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图16中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图17为示出了根据本发明的一些其他实施例的用于在工程化衬底上制造多层器件的方法1700的简化的流程图。所述工程化衬底具有衬底热膨胀系数。参照图7，工程化衬底102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。
参照图7和图17，所述方法1700可以包括：在工程化衬底102上形成缓冲层130(1702)；以及在缓冲层130上生长一个或多个外延层740(1704)。所述一个或多个外延层740中的至少一个的特征是具有与衬底热膨胀系数实质上相同的外延热膨胀系数。在一些实施例中，所述一个或多个外延层740可以包括未掺杂GaN和掺杂GaN的交替层的超晶格。掺杂GaN可以包括碳掺杂的GaN(C-GaN)或铁掺杂的GaN(Fe-GaN)。所述缓冲层130可以包括AlN、AlGaN或AlN/AlGaN中的至少一种。
所述方法1700还可以包括：生长耦合至所述一个或多个外延层740的未掺杂GaN层144；以及生长第一外延层160，所述第一外延层160包括耦合至所述未掺杂GaN层144的氮化铝镓(AlGaN)或氮化铟铝(InAlN)。所述未掺杂GaN层144与所述第一外延层160之间的界面可以形成高电子迁移率晶体管(HEMT)的导电沟道150。
应当理解的是，图17中所示出的具体步骤提供了根据本发明的实施例的制造工程化衬底的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图17中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图18为示出了根据本发明的一些其他实施例的用于在工程化衬底上制造多层器件的方法1800的简化的流程图。所述工程化衬底具有衬底热膨胀系数。参照图8，工程化衬底102可以包括陶瓷衬底110，薄硅(Si)层120形成于陶瓷衬底110上。
参照图8和图18，所述方法1800可以包括：在工程化衬底102上形成缓冲层130(1802)；以及生长耦合至所述缓冲层130的第一外延层840(1804)。所述第一外延层840可以具有与衬底热膨胀系数实质上相同的外延热膨胀系数。在一些实施例中，所述第一外延层840可以包括非故意掺杂的GaN(uGaN)。在一些其他实施例中，所述第一外延层840可以包括未掺杂GaN和掺杂GaN的交替层。在一些实施例中，掺杂GaN可以包括碳掺杂的GaN(C-GaN)或铁掺杂的GaN(Fe-GaN)。
所述方法1800还可以包括：生长耦合至所述第一外延层840的氮化铝镓(AlGaN)背阻挡层810(1806)；生长耦合至AlGaN背阻挡层810的未掺杂氮化镓(GaN)层144(1808)；以及生长耦合至未掺杂GaN层144的阻挡层160(1810)。在一些实施例中，AlGaN背阻挡层810的铝摩尔分数在约3％至约15％的范围。根据一些实施例，阻挡层160可以包括AlGaN或InGaN。
应当理解的是，图18中所示出的具体步骤提供了根据本发明的实施例的制造工程化衬底的特定方法。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图18中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
尽管已经从层的方面讨论了一些实施例，术语“层”应当被理解为，使得层可以包括多个子层，多个子层构建形成感兴趣的层。因此，术语“层”并不旨在表示由单一材料组成的单层，而是涵盖以复合方式分层以形成所期望的结构的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
同样应该理解，本文描述的示例和实施例仅用于说明目的，并且对于本领域技术人员而言，将建议其对本发明进行各种修改或改变，并且这些修改或改变包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (18)

1.一种在具有衬底热膨胀系数的工程化衬底上制造多层高电子迁移率晶体管HEMT器件的方法，所述方法包括：
提供工程化衬底，所述工程化衬底包括：
多晶衬底；
封装所述多晶衬底的扩散阻挡层；
耦合至所述阻挡层的键合层；以及
耦合至所述键合层的单晶硅层；
在所述单晶硅层上生长缓冲层；
生长耦合至所述缓冲层的第一外延层，其中，所述第一外延层的特征是具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数；
生长耦合至所述第一外延层的未掺杂氮化镓GaN层；以及
生长耦合至所述未掺杂氮化镓GaN层的阻挡层。
2.根据权利要求1所述的方法，其中，所述第一外延层包括掺杂氮化镓。
3.根据权利要求1所述的方法，其中，所述第一外延层包括未掺杂氮化镓和掺杂氮化镓的交替层。
4.根据权利要求3所述的方法，其中，所述掺杂氮化镓包括碳掺杂氮化镓C-GaN或铁掺杂氮化镓Fe-GaN。
5.根据权利要求1所述的方法，还包括：
生长耦合至所述第一外延层的氮化铝镓AlGaN背阻挡层；
其中所述未掺杂氮化镓层经由所述氮化铝镓AlGaN背阻挡层耦合至所述第一外延层。
6.根据权利要求5所述的方法，其中，所述氮化铝镓AlGaN背阻挡层的铝摩尔分数的范围为约3％至约15％。
7.根据权利要求1所述的方法，其中，所述第一外延层包括氮化镓层或氮化铝镓层中的至少一者。
8.一种多层高电子迁移率晶体管HEMT器件，其在具有衬底热膨胀系数的工程化衬底上形成，所述多层高电子迁移率晶体管HEMT器件包括：
工程化衬底，所述工程化衬底包括：
多晶衬底；
封装所述多晶衬底的扩散阻挡层；
耦合至所述阻挡层的键合层；以及
耦合至所述键合层的单晶硅层；
耦合至所述单晶硅层的缓冲层；
耦合至所述缓冲层的第一外延层，其中所述第一外延层的特征是具有与所述衬底热膨胀系数实质上相同的外延热膨胀系数；
耦合至所述第一外延层的未掺杂氮化镓GaN层；以及
耦合至所述未掺杂氮化镓GaN层的阻挡层。
9.根据权利要求8所述的多层HEMT器件，其中，所述第一外延层包括掺杂氮化镓。
10.根据权利要求8所述的多层HEMT器件，其中，所述第一外延层包括未掺杂氮化镓和掺杂氮化镓的交替层。
11.根据权利要求10所述的多层HEMT器件，其中，所述掺杂氮化镓包括碳掺杂氮化镓C-GaN或铁掺杂氮化镓Fe-GaN。
12.根据权利要求8所述的多层HEMT器件，还包括耦合至所述第一外延层的氮化铝镓AlGaN背阻挡层，其中所述未掺杂氮化镓层经由所述氮化铝镓AlGaN背阻挡层耦合至所述第一外延层。
13.根据权利要求12所述的多层HEMT器件，其中，所述氮化铝镓AlGaN背阻挡层的铝摩尔分数的范围为约3％至约15％。
14.根据权利要求9所述的多层HEMT器件，其中，所述掺杂氮化镓包括非故意掺杂的氮化镓。
15.根据权利要求8所述的多层HEMT器件，其中，所述第一外延层包括碳掺杂氮化镓C-GaN或铁掺杂氮化镓Fe-GaN。
16.根据权利要求8所述的多层HEMT器件，其中，所述第一外延层包括氮化镓GaN层或氮化铝镓AlGaN层中的至少一者。
17.根据权利要求16所述的多层HEMT器件，其中，所述氮化铝镓AlGaN层包括碳掺杂氮化铝镓C-AlGaN或铁掺杂氮化铝镓Fe-AlGaN。
18.根据权利要求8所述的多层HEMT器件，其中，所述缓冲层包括一系列氮化铝镓AlGaN层。
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