CN110582852B - 垂直型氮化镓肖特基二极管 - Google Patents

垂直型氮化镓肖特基二极管 Download PDF

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Abstract

一种垂直型肖特基二极管，包括：欧姆接触；第一外延N型氮化镓层，其物理接触所述欧姆接触并且具有第一掺杂浓度，以及第二外延N型氮化镓层，其物理接触所述第一外延N型氮化镓层并且具有比所述第一掺杂浓度低的第二掺杂浓度。该垂直型肖特基二极管还包括：第一边缘终端区域和第二边缘终端区域，其耦合至所述第二外延N型氮化镓层并且由所述第二外延N型氮化镓层的一部分将彼此分离；以及肖特基接触，其耦合至所述第二外延N型氮化镓层的一部分并且耦合至所述第一边缘终端区域和所述第二边缘终端区域。

Description

垂直型氮化镓肖特基二极管
相关申请的交叉引用
本申请要求2017年3月29日提交的62/478,483号美国临时专利申请以及2018年3月26日提交的15/936,305号美国专利申请的权益，其内容通过引用并入本文。
背景技术
基于氮化镓的功率器件可以在硅衬底上外延生长。由于衬底和外延层由不同的材料组成，因此这种基于氮化镓的功率器件在硅衬底上的生长是一种异质外延生长的过程。由于这种异质外延的生长过程，外延生长材料会呈现出各种负面影响，包括均匀性的降低以及与外延层的电子/光学特性相关联的度量指标(metrics)的降低。因此，本领域需要与外延生长工艺和衬底结构有关的改进的方法和系统。
发明内容
根据本发明的一些实施例，一种垂直型肖特基二极管，包括：欧姆接触；第一外延N型氮化镓层，其物理接触所述欧姆接触并且具有第一掺杂浓度，以及第二外延N型氮化镓层，其物理接触所述第一外延N型氮化镓层并且具有比所述第一掺杂浓度低的第二掺杂浓度。该垂直型肖特基二极管还包括：第一边缘终端区域和第二边缘终端区域，其耦合至所述第二外延N型氮化镓层并且由所述第二外延N型氮化镓层的一部分将彼此分离；以及肖特基接触，其耦合至所述第二外延N型氮化镓层的一部分并且耦合至所述第一边缘终端区域和所述第二边缘终端区域。
根据本发明的一些其它实施例，一种形成垂直型肖特基二极管的方法包括：提供工程化衬底。所述工程化衬底可以包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合至所述阻挡层的键合层，以及耦合至所述键合层的实质单晶硅层。所述方法还可以包括：形成耦合至所述实质单晶硅层并且具有第一掺杂浓度的第一外延N型氮化镓层；和形成耦合至所述第一外延N型氮化镓层并且具有比所述第一掺杂浓度低的第二掺杂浓度的第二外延N型氮化镓层。所述方法还可以包括：形成耦合至所述第二外延N型氮化镓层并且由所述第二外延N型氮化镓层的一部分将彼此分离的第一边缘终端区域和所述第二边缘终端区域；和形成耦合至所述第二外延N型氮化镓层的一部分以及耦合至所述第一边缘终端区域和所述第二边缘终端区域的肖特基接触。所述方法还可以包括：移除所述工程化衬底，以暴露所述第一外延N型氮化镓层的后表面；并且形成耦合至所述第一外延N型氮化镓层的所述后表面的欧姆接触。
根据本发明的一些其它实施例，一种垂直型肖特基二极管，包括：金属引板(metaltab)；耦合至所述金属引板的欧姆接触；第一外延N型氮化镓层，其电接触所述欧姆接触并且具有第一掺杂浓度；以及第二外延N型氮化镓层，其物理接触所述第一外延N型氮化镓层并且具有比所述第一掺杂浓度低的第二掺杂浓度。所述垂直型肖特基二极管还包括：肖特基接触，其耦合至所述第二外延N型氮化镓层的一部分。所述肖特基接触具有阶梯式结构，以使所述肖特基接触的截面在接近所述第二外延N型氮化镓层的区域中更窄，并且在远离所述第二外延N型氮化镓层的区域中更宽。
附图说明
图1为示出了根据本发明的一些实施例的工程化衬底结构的简化的截面示意图。
图2示出了根据本发明的一些实施例的示出有形成肖特基势垒二极管(Schottkybarrier diode，SBD)的方法的简化的流程图。
图3A至图3H示出了根据本发明的一些实施例的示出有在图2中示出的方法的中间步骤的示意性的截面示意图。
图4示意性地示出了根据本发明的一些实施例的肖特基二极管的透视图。
图5示意性地示出了根据本发明的一些实施例的垂直型肖特基二极管的截面图。
图6示意性地示出了根据本发明的一些实施例的垂直型结势垒肖特基(junctionbarrier Schottky，JBS)二极管的截面图。
图7示意性地示出了根据本发明的一些其它实施例的垂直型肖特基二极管的截面图。。
图8示出了根据本发明的一些实施例的肖特基二极管的掺杂浓度的关系图。
图9示出了根据本发明的一些其它实施例的肖特基二极管的掺杂浓度的关系图。
图10示出了根据本发明的一些实施例的形成垂直型肖特基二极管的方法的简化的流程图。
图11示意性地示出了根据本发明的一些实施例的垂直型肖特基二极管的截面图。
图12为示出了根据本发明的一些实施例的工程化衬底结构的简化的示意图。
图13为示出了根据本发明的一些其他实施例的工程化衬底结构的简化的示意图。
图14为示出了根据本发明的一些其他实施例的工程化衬底结构的简化的示意图。
图15为示出了根据本发明的一些实施例的制造工程化衬底的方法的简化的流程图。
具体实施方式
本发明通常涉及垂直型肖特基二极管。更具体地，本发明涉及适用于利用外延生长过程来制造垂直型肖特基二极管的方法和系统。仅仅通过示例的方式，本发明可以应用至通过外延生长在衬底上制造垂直型肖特基二极管的方法和系统，其中所述衬底的特征在于具有与形成所述垂直型肖特基二极管的外延层实质匹配的热膨胀系数(coefficient ofthermal expansion，CTE)。所述方法和技术可以应用于各种半导体的工艺操作中。
图1为示出了根据本发明的一些实施例的工程化衬底结构的简化的示意图。如图1所示，所述工程化衬底结构可以适用于各种电子和光学应用。所述工程化衬底结构包括芯110(例如，AlN)，芯110可以具有与将要生长在工程化衬底结构上(例如，在剥离的硅(111)层125上)的外延材料的热膨胀系数(CTE)实质上匹配的热膨胀系数。
对于包括有基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯110可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用到芯中，这些材料包括有：多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN))、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。
芯110的厚度可以大约为100μm至1500μm，例如，为750μm。芯110可以被封装在粘附层112中，粘附层112可以被称为壳或者封装壳。在一个实施例中，粘附层112包括正硅酸乙酯(TEOS)氧化层，该层的厚度大约为在其他的实施例中，粘附层112的厚度是变化的，例如从/>变化到/>虽然在一些实施例中使用TEOS氧化物作为粘附层112，但是根据本发明的实施例，也可以使用在之后沉积的层与下面的层或材料(例如，陶瓷，特别是，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他的硅氧化物(SixOy)很好地附着至陶瓷材料并且提供用于后续沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，粘附层112完全地包围芯110，以形成完全封装的芯110并且可以利用LPCVD工艺或者利用可以与半导体工艺相兼容(并且特别地与多晶硅或者复合衬底和层相兼容)的其他合适的沉积工艺来形成。所述粘附层112提供这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、在玻璃/电介质上进行旋涂、基于熔炉的工艺等来形成封装的粘附层，也可以使用包括有CVD(chemical vapor deposition，化学汽相沉积)工艺或者类似的沉积工艺的其他半导体工艺。作为示例，可以使用涂覆芯110的一部分的沉积工艺，芯110可以被翻转，并且可以重复所述沉积工艺，以涂覆芯110的其他部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是根据特定应用，也可以使用其他膜形成技术。
形成围绕所述粘附层112的导电层114。在一个实施例中，由于多晶硅表现出对于陶瓷材料的粘附性很差，所述导电层114是围绕第一粘附层112形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))壳。在导电层114是多晶硅的实施例中，多晶硅层的厚度可以大约为至/>例如为/>在一些实施例中，所述多晶硅层可以形成为壳以完全地包围粘附层112(例如，TEOS氧化层)，从而形成了完全封装的粘附层112，并且可以利用LPCVD工艺来形成该粘附层112。在其他的实施例中，如下面所讨论的，导电材料可以形成在一部分的粘附层112上，例如，形成在衬底结构的下半部分上。在一些实施例中，所述导电材料可以形成为完全封装的层，并且随后从衬底结构的一侧移除。
在一个实施例中，所述导电层114可以为被掺杂以提供高导电材料的多晶硅层，例如，掺杂有硼的P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，从而提供高导电性。可以使用掺杂剂浓度不同的其他掺杂剂(例如，掺杂剂浓度在1×1016cm-3到5×1018cm-3的磷、砷、铋等)来提供适用于在导电层114中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底静电吸附到半导体处理工具(例如具有静电吸盘(ESC或电子吸盘)的工具)期间，导电层114的存在是有用的。导电层能够在半导体加工工具中进行加工之后快速去除吸附。在本发明的实施例中，导电层114能够在将来的处理过程(包括键合)期间与吸盘或者耦合至电子吸盘的电容电接触。因此，本发明的实施例提供了一种可以用传统的硅晶片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。另外，具有高导热率的衬底结构与静电吸盘结合可以为随后工程化层和外延层的形成以及随后的器件制造步骤提供更好的沉积条件。例如，它可以提供所需的热分布，该热分布通过随后层的形成可以获得较小的应力、更均匀的沉积厚度、以及更好的化学计量控制。
围绕所述导电层114形成有第二粘附层116(例如，厚度为大约的TEOS氧化层)。在一些实施例中，第二粘附层116完全包围导电层114，以形成完全封装的结构并且可以使用LPCVD工艺、CVD工艺或者包括旋涂电介质的沉积的任何其它合适的沉积工艺来形成第二粘附层116。
围绕第二粘附层116形成有阻挡层118，例如，氮化硅层。在一个实施例中，阻挡层118为厚度大约为至/>的氮化硅层。在一些实施例中，阻挡层118完全包围第二粘附层116，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层118。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)来作为阻挡层118。在一些实施例中，阻挡层118由被构建以形成阻挡层118的多个子层组成。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域技术人员可以意识到多种变化、修改和替换。
在一些实施例中，阻挡层118(例如氮化硅层)防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯中的元素(例如，钇(元素)、氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可以存在工程化衬底的半导体处理室的环境中。通过使用本文所描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝。
典型地，用于形成芯的陶瓷材料在1800℃的范围内的温度下进行烧制。将预料到该过程可以祛除陶瓷材料中存在的大量的杂质。这些杂质可以包括钇(这是由于使用钇作为烧结剂)、钙以及其他元素和化合物。随后，在800℃至1100℃范围内的更低的温度下进行的外延生长过程期间，将预料到这些杂质的后续扩散将是微不足道的。然而，与传统预期相反，发明人已经确定即使在温度远低于陶瓷材料的烧制温度的外延生长过程期间，也存在元素通过工程化衬底的层的显著扩散。因此，本发明的实施例将阻挡层集成到工程化衬底结构中以防止这种不希望的扩散。
在阻挡层118的一部分(例如阻挡层118的顶表面)上沉积键合层120(例如，氧化硅层)，并且随后在键合实质单晶层125(例如，诸如图1中示出的剥离硅(111)层的单晶硅层)期间使用该键合层120。在一些实施例中，所述键合层120的厚度可以为大约1.5μm。在一些实施例中，键合层120的厚度为20nm或更厚，用于键合诱导的(bond-induced)空洞迁移。在一些实施例中，键合层120的厚度在0.75μm至1.5μm的范围内。
实质单晶层125(例如，剥离硅(111))适合在外延生长过程期间用作生长层，用以形成外延材料。在一些实施例中，外延材料可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。在一个实施例中，实质单晶层125包括利用层转移工艺粘附到键合层120的单晶硅层。
与工程化衬底结构相关的另外的描述被提供在美国专利申请号为15/621,335、提交于2017年6月13日，以及美国专利申请号为15/621,235、提交于2017年6月13日的美国专利申请中，这些申请的内容通过引用的方式结合于此，用于所有目的。
图2示出了根据本发明的一些实施例的示出有形成肖特基势垒二极管(SBD)的方法200的简化的流程图。图3A至图3H示出了根据本发明的一些实施例的示出有方法200的中间步骤的示意性的截面示意图。
参见图2和图3A，所述方法200包括：在202，提供工程化衬底(engineeredsubstrate，ES)302。根据一些实施例，工程化衬底302可以包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合至所述阻挡层的键合层以及耦合至所述键合层的实质单晶硅层。
在一些实施例中，工程化衬底的多晶陶瓷芯可以包括多晶氮化铝镓(AlGaN)、多晶氮化镓(GaN)、多晶氮化铝(AlN)、多晶碳化硅(SiC)或者它们的组合。在一些实施例中，所述阻挡层可以包括SixOy、SixNy、SixOyNz、SiCN、SiON、AlN、SiC或者它们的组合。在一些实施例中，所述键合层可以包括氧化层，例如氧化硅层。在一个实施例中，所述单晶硅层包括硅(111)层，其可以适于在外延生长过程期间用作生长层，以用于如下讨论的外延材料的形成。
在一些实施例中，如上面参见图1所讨论的，所述工程化衬底302还可以包括：耦合至所述多晶陶瓷芯的第一粘附层、耦合至所述第一粘附层的导电层以及耦合至所述导电层的第二粘附层，其中，所述第一粘附层、导电层和第二粘附层被设置在所述多晶陶瓷芯与阻挡层之间。在一些实施例中，所述第一粘附层可以包括第一正硅酸乙酯(TEOS)氧化层，而所述第二粘附层可以包括第二TEOS氧化层。所述导电层可以包括多晶硅层。在一些实施例中，所述工程化衬底302还包括耦合至所述实质单晶硅层的成核层，以便于外延器件层的形成。
参见图2和图3A-3B，所述方法200还包括：在204，形成耦合至所述实质单晶硅层的第一外延N型氮化镓(GaN)层312(其可以被称“N+GaN”层)。第一外延N型GaN层312具有后表面和前表面。所述后表面耦合至工程化衬底302。所述方法200还包括：在206，形成耦合至第一外延N型氮化镓层312的所述前表面的第二外延N型GaN层314(其可以被称为“N-GaN”层)。
第一N型氮化镓层312可以有助于欧姆接触的形成，并且可以具有相对高的N型掺杂浓度，例如，具有大约1×1018cm-3的掺杂浓度。第二N型氮化镓层314可以作为漂移区，并且可以具有相对低的掺杂浓度，例如，具有大约1×1016cm-3的掺杂浓度。在一些实施例中，第二N型氮化镓层314可以具有大于约20μm的厚度。通过利用CTE匹配的工程化衬底302，具有低位错密度的相对厚的漂移区的外延生长是可能的。更厚的漂移区可以为肖特基二极管提供较低的泄漏电流和更高的击穿电压，以及许多其他的优点。
根据一些实施例，所述方法200还可以包括：在形成第一外延N型氮化镓层312和第二外延N型氮化镓层314之前，形成耦合至所述实质单晶层的缓冲层316。然后第一外延N型氮化镓层312和第二外延N型氮化镓层314依次形成在缓冲层316上。在一些实施例中，所述缓冲层316可以包括超晶格，该超晶格包括多个层。例如，所述缓冲层316可以包括：耦合至单晶硅层的氮化铝层、耦合至所述氮化铝层的氮化铝镓层以及耦合至所述氮化铝镓层的氮化镓层。在其他的实施例中，缓冲层316可以包括氮化铝镓的单层。如图3B所示，包括有缓冲层316、第一外延N型氮化镓层312和第二外延N型氮化镓层314的整个外延层310可以被称为氮化镓外延层310。
根据一些实施例，可以通过薄膜沉积技术来形成第一外延N型氮化镓层312、第二外延N型氮化镓层314和缓冲层316，所述薄膜沉积技术例如为化学气相沉积(chemicalvapor deposition，CVD)、氢化物气相外延(hydride vapor phase epitaxy，HVPE)、原子层沉积(atomic layer deposition，ALD)、分子束外延(molecular beam epitaxy，MBE)或者它们的组合，所述化学气相沉积包括金属有机物化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)和原子层化学气相沉积(ALCVD)。
参见图2和图3C，所述方法200还包括：在208，形成耦合至所述第二外延N型氮化镓层314的一个或多个肖特基接触320。肖特基接触320可以通过合适的金属化工艺来形成。在一些实施例中，肖特基接触320可以包括镍铂合金(Ni/Pt)、镍金(Ni/Au)合金等。参见图3D，在形成肖特基接触320之后，方法200还可以包括：形成多个器件隔离区330。所述器件隔离区330可以通过蚀刻掉相邻的器件之间的区域中的部分氮化镓外延层310来形成。
参见图2和图3E，方法200还包括：在210，在一个或多个肖特基接触上形成金属镀层网格340。在一些实施例中，所述金属镀层网格340可以包括铜(Cu)或其他合适的金属。在一些实施例中，金属镀层网格340可以具有大约50μm至大约100μm的厚度。
参见图2和图3F，所述方法200还包括：在212，移除工程化衬底302，以暴露所述第一外延N型氮化镓层312的后表面。工程化衬底302可以被移除，例如，可以通过机械抛光、干法蚀刻、湿法蚀刻或者利用蚀刻化学品(例如，氢氟酸(HF)或者硫酸(H2SO4))的剥离工艺来移除工程化衬底302。由于外延氮化镓层310形成在实质上CTE匹配的工程化衬底302上，因此在移除工程化衬底302之后，外延氮化镓层310在应力作用下不会翘曲。
在移除工程化衬底302之后，器件结构将被翻转，并且可以利用环氧树脂将可选的载体衬底304暂时地接合至金属镀层网格340，如图3F所示。参见图2和图3G，所述方法200可以包括：移除缓冲层316，以能够接触到(access)第一外延N型氮化镓层312。参见图2和图3H，所述方法200还包括：在214，在第一外延氮化镓层312的后表面上形成一个或多个欧姆接触350。
根据一个实施例，可以移除所述载体衬底304并且可以对器件结构进行划片(diced)，以产生一个或多个芯片级封装(chip-scale package，CSP)肖特基二极管。图4示意性地示出了根据本发明的实施例的肖特基二极管400的透视图，该肖特基二极管400可以利用上述的方法200来形成。所述肖特基二极管400可以包括键合焊盘352，该键合焊盘电耦合至欧姆接触350，作为阴极电极。在一些实施例中，肖特基二极管400可以具有大于约20μm厚度的氮化镓漂移区314(即第二N型氮化镓层)。沉积具有低位错密度的相对厚的漂移区314的能力可以为肖特基二极管400提供较低的泄漏电流和更高的击穿电压，以及许多其他的优点。
在一些其它的实施例中，形成多个器件隔离区域330的步骤可以被省略。在移除工程化衬底302之后，在第一外延N型氮化镓层的后表面上形成欧姆接触350。然后器件结构可以从后侧进行划片，以产生一个或多个肖特基二极管。
应当理解的是，图2中所示出的具体步骤提供了根据本发明的实施例的特定方法200。根据可替代的实施例，也可以执行其他步骤的顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图2中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
根据本发明的一些实施例，垂直型肖特基二极管在外围区域包括场控制结构，以减少电场集中的幅度。结终端扩展(junction termination extension，JTE)可以从结处横向扩展，以将场扩展到更大的区域，从而可以增加击穿电压和减少电流泄漏。
图5示意性地示出了根据本发明的一些实施例的垂直型肖特基二极管500的截面图。垂直型肖特基二极管500可以包括欧姆接触506。例如，欧姆接触506可以包括钛(Ti)、铝(Al)、镍(Ni)、金(Au)、银(Ag)或者它们的组合。垂直型肖特基二极管500还可以包括物理接触欧姆接触506的第一外延N型氮化镓层508(n+GaN层)。第一外延N型氮化镓层508可以是重掺杂的，以便于形成欧姆接触506。例如，所述第一外延N型氮化镓层508可以具有大约1×1018cm-3的掺杂浓度。垂直型肖特基二极管500还可以包括耦合至第一外延N型氮化镓层508的第二外延N型氮化镓层(n-GaN层)510。第二外延N型氮化镓层510可以是非故意掺杂的氮化镓层并且可以作为漂移区。第二外延N型氮化镓层510可以具有大约2×1015cm-3至大约1×1016cm-3的第二掺杂浓度。在一些实施例中，第二外延N型氮化镓层510可以包括在与第一外延N型氮化镓层508的界面处的界面层。所述界面层可以包括氮化铝镓、氮化铟镓等。
尽管已经从层的方面讨论了一些实施例，术语“层”应当被理解为，层可以包括构建形成感兴趣的层的多个子层。因此，术语“层”并不旨在表示由单一材料组成的单层，而是涵盖以复合方式分层以形成所期望的结构的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，第一外延N型氮化镓层508和第二外延N型氮化镓层510可以形成在如上面所述并在图1中示出的工程化衬底上。由于工程化衬底包括热膨胀系数(CTE)可以与第一外延N型氮化镓层508和第二外延N型氮化镓层510的热膨胀系数实质上匹配的芯110(例如AlN)，因此其可以生长相对厚的第二外延N型氮化镓层并且依然保持良好的结晶质量。在一些实施例中，第二外延N型氮化镓层510可以具有大约10μm至大约25μm的厚度。通过在工程化衬底上外延生长沉积相对厚的漂移区的能力可以为肖特基二极管500提供更低的泄漏电流和更高的击穿电压，以及许多其他的优点。可以随后移除工程化衬底，以暴露第一外延N型氮化镓层508的后表面并且便于欧姆接触506的形成。
另一方面，由于块状单晶氮化镓衬底通常相对厚并且不能被移除，因此第二外延N型氮化镓层510依然可以相对薄，以具有比形成在块状单晶氮化镓衬底上的氮化镓基器件的热阻更低的热阻。因为当电流纵向穿过垂直型肖特基二极管500时产生热，因此低热阻将有利于热管理。
在一些实施例中，垂直型肖特基二极管500还可以包括耦合至第二外延N型氮化镓层510的第一边缘终端区域512和第二边缘终端区域514。第一边缘终端区域512和第二边缘终端区域514可以由第二外延N型氮化镓层510的部分510-1将彼此分离。垂直型肖特基二极管500还可以包括耦合至第二外延N型氮化镓层510的部分510-1的肖特基接触516。肖特基接触516可以包括，例如氮化钽(TaN)、氮化钨(WN)或其他金属和金属合金。肖特基接触516可以与第一边缘终端区域512和第二边缘终端区域514交叠。
根据一些实施例，可以通过注入镁(Mg)离子来掺杂第二外延N型氮化镓层510的第一部分和第二部分而形成第一边缘终端区域512和第二边缘终端区域514。因此，第一边缘终端区域512和第二边缘终端区域514可以为P型掺杂区域。第一边缘终端区域512和第二边缘终端区域514可以从肖特基结横向延伸至管芯(die)的边缘，使得它们可以在更大区域上分布场。因此,可以增加垂直型肖特基二极管500的击穿电压。
垂直型肖特基二极管500还可以包括：耦合至肖特基接触516的焊盘金属518以及电连接至焊盘金属518的键合线520。焊盘金属518可以包括，例如钯(Pd)、金(Au)、银(Ag)或其他金属、或其组合、或金属合金。垂直型肖特基二极管500还可以包括金属引板502，用于通过管芯附接接合物(solder)504支撑管芯。金属引板502可以包括，例如铜(Cu)、铝(Al)、金(Au)、铂(Pt)或其他金属和金属合金。垂直型肖特基二极管500还可以通过模制化合物522进行封装。
图6示意性地示出了根据本发明的一些实施例的垂直型结势垒肖特基(JBS)二极管600的截面图。该垂直型JBS二极管600可以类似于图5中示出的垂直型肖特基二极管500，除此之外，该垂直型JBS二极管600还可以包括在第二外延N型氮化镓层510的部分510-1中的多个栅格区域(grid region)610。多个栅格区域610耦合至肖特基接触516。在一些实施例中，可以通过注入镁(Mg)离子来选择性地区域掺杂第二外延N型氮化镓层510的部分510-1而形成多个栅格区域610。
图7示意性地示出了根据本发明的一些其他实施例的垂直型肖特基二极管700的截面图。该垂直型肖特基二极管700可以类似于图5中示出的垂直型肖特基二极管500，除此之外，第二外延N型氮化镓层510在第一边缘终端区域512和第二边缘终端区域514之间的部分510-1形成从第二外延N型氮化镓层的剩余部分处突出的台面(mesa)。第一边缘终端区域512和第二边缘终端区域514可以与所述台面的侧壁适形。垂直型肖特基二极管700还可以包括用于封装器件的填充材料710。填充材料710可以覆盖第一边缘终端区域512、第二边缘终端区域514、肖特基接触516、和焊盘金属518。
根据一些实施例，如图5-7中示出的垂直型肖特基二极管的第一边缘终端区域512和第二边缘终端区域514中的每一个可以包括具有均匀的掺杂浓度的单个区域。图8示出了根据本发明的一些实施例的肖特基二极管的掺杂浓度的灰度图。例如，第一边缘终端区域512和第二边缘终端区域514的掺杂浓度可以在大约2×1015cm-3至大约5×1016cm-3之间。
根据一些其它实施例，如图5-7中示出的垂直型肖特基二极管的第一边缘终端区域512和第二边缘终端区域514中的每一个可以包括具有不同的掺杂浓度的两个横向区域。图9示出了根据本发明的一些其它实施例的肖特基二极管的掺杂浓度的灰度图。第一边缘终端区域512和第二边缘终端区域514中的每一个可以包括第一横向区域512-1/514-1和第二横向区域512-2/514-2。第二横向区域512-2/514-2可以具有比第一横向区域512-1/514-1更高的掺杂浓度，因此提供了分级JTE。例如，第一横向区域512-1/514-1可以具有大约2×1015cm-3至大约5×1016cm-3的掺杂浓度。第二横向区域512-2/514-2可以具有大约5×1016cm-3至大约5×1017cm-3的掺杂浓度。
图10示出了示有根据本发明的一些实施例的形成垂直型肖特基二极管的方法1000的简化的流程图。方法1000可以包括提供工程化衬底(1002)。所述工程化衬底包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合至所述阻挡层的键合层，以及耦合至所述键合层的实质单晶硅层。方法1000还可以包括：形成耦合至所述实质单晶硅层的第一外延N型氮化镓层(1004)。所述第一外延N型氮化镓层可以具有第一掺杂浓度。方法1000还可以包括：形成耦合至所述第一外延N型氮化镓层的第二外延N型氮化镓层(1006)。所述第二外延N型氮化镓层可以具有比所述第一掺杂浓度更小的第二掺杂浓度。
方法1000还可以包括：形成第一边缘终端区域和第二边缘终端区域(1008)。所述第一边缘终端区域和所述第二边缘终端区域被耦合至所述第二外延N型氮化镓层并且由所述第二外延N型氮化镓层的一部分将彼此分离。方法1000还可以包括：形成耦合至所述第二外延N型氮化镓层的一部分以及耦合至所述第一边缘终端区域和所述第二边缘终端区域的肖特基接触(1010)。所述方法1000还包括：移除所述工程化衬底，以暴露所述第一外延N型氮化镓层的后表面(1012)，并且形成耦合至所述第一外延N型氮化镓层的所述后表面的欧姆接触(1014)。
应当理解的是，图10中所示出的具体步骤提供了形成根据本发明的实施例的垂直型肖特基二极管的特定方法。根据可替代的实施例，也可以执行其他步骤的顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图10中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些其它的实施例中，可以使用场板来控制垂直型肖特基二极管的外围区域处的电场。
图11示意性地示出了根据本发明的一些实施例的垂直型肖特基二极管1100的截面图。垂直型肖特基二极管1100可以包括：金属引板1102、耦合至所述金属引板1102的欧姆接触1104、以及耦合至所述欧姆接触1104的第一外延N型氮化镓层1106。第一外延N型氮化镓层1106可以是重掺杂的，以便于形成欧姆接触1104。例如，所述第一外延N型氮化镓层1106可以具有大约1×1018cm-3的掺杂浓度。垂直型肖特基二极管1100还可以包括：耦合至所述第一外延N型氮化镓层1106的第二外延N型氮化镓层1108。第二外延N型氮化镓层1108可以是非故意掺杂的氮化镓层并且可以作为漂移区。在一些实施例中，第二外延N型氮化镓层1108可以具有大约10μm至大约25μm的厚度。第二外延N型氮化镓层1108可以具有大约2×1015cm-3至大约1×1016cm-3的第二掺杂浓度。在一些实施例中，第二外延N型氮化镓层1108可以包括在与第一外延N型氮化镓层1106的界面处的界面层。所述界面层可以包括氮化铝镓、氮化铟镓等。
垂直型肖特基二极管1100还可以包括：耦合至第二外延N型氮化镓层1108的一部分的肖特基接触1110。在一些实施例中，肖特基接触1110可以具有阶梯式结构，以使肖特基接触1110在接近第二外延N型氮化镓层1108处具有更窄的截面，并且在远离第二外延N型氮化镓层1108处具有更宽的截面。垂直型肖特基二极管1100还可以包括：覆盖所述第二外延N型氮化镓层1108的剩余部分的钝化层1114、耦合至所述肖特基接触1110的焊盘金属1112以及封装层1116。
根据本申请的一些实施例，图5-7中示出的垂直型肖特基二极管可以由在工程化衬底(其后续被移除)上进行外延生长来制造。图12为示出了根据本发明的一些实施例的工程化衬底1200的简化的截面示意图。图12中示出的工程化衬底1200适用于各种电子和光学应用。所述工程化衬底1200包括可以芯1210，该芯的热膨胀系数(CTE)与将要生长在工程化衬底1200上的外延材料的热膨胀系数实质上匹配。被示出的所述外延材料1230是可选的，因为其并不需要作为工程化衬底1200的组成部分，但是会通常生长在工程化衬底1200上。
对于包括有基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯1210可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用到芯1210中，这些材料包括有：多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN))、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。
芯1210的厚度可以大约为100μm至1500μm，例如，为750μm。芯1210可以被封装在粘附层1212中，粘附层112可以被称为壳或者封装壳。在一个实施例中，粘附层1212包括正硅酸乙酯(TEOS)氧化层，该层的厚度大约为在其他的实施例中，粘附层的厚度是变化的，例如从/>变化到/>虽然在一些实施例中使用TEOS氧化物作为粘附层，但是根据本发明的实施例，也可以使用在之后沉积的层与下面的层或材料(例如，陶瓷，特别是，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他的硅氧化物(SixOy)很好地粘附到陶瓷材料并且提供用于后续沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，所述粘附层1212完全地包围芯1210，以形成完全封装的芯。可以利用低压化学汽相沉积(LPCVD)工艺来形成粘附层1212。所述粘附层1212提供有这样的表面：随后的层粘附在该表面上，以形成工程化衬底1200结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、基于熔炉的工艺等来形成封装的第一粘附层1212，也可以使用包括有CVD工艺或者类似的沉积工艺的其他半导体工艺。作为示例，可以使用涂覆芯1210的一部分的沉积工艺，芯1210可以被翻转，并且可以重复所述沉积工艺，以涂覆芯的其他部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是根据特定应用，也可以使用其他膜形成技术。
围绕所述粘附层1212形成导电层1214。在一个实施例中，由于多晶硅表现出对于陶瓷材料的粘附性不佳，导电层1214是围绕粘附层1212形成的多晶硅(polysilicon)(即，(polycrystalline silicon)多晶硅)的壳。在导电层1214是多晶硅的实施例中，多晶硅层的厚度可以大约为至/>例如为/>在一些实施例中，所述多晶硅层可以形成为壳以完全地包围粘附层1212(例如，TEOS氧化层)，从而形成了完全封装的第一粘附层1212，并且可以利用LPCVD工艺来形成该粘附层。在其他的实施例中，如下面所描述的，导电材料可以形成在粘附层的一部分上，例如，形成在衬底结构的下半部分。在一些实施例中，所述导电材料可以形成为完全封装的层，并且随后从衬底结构的一侧被移除。
在一个实施例中，所述导电层1214可以为被掺杂以提供高导电材料的多晶硅层，例如，掺杂有硼的P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，从而提供高导电性。可以使用掺杂剂浓度不同的其他掺杂剂(例如，掺杂剂浓度在1×1016cm-3至5×1018cm-3的磷、砷、铋等)来提供适用于在导电层1214中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底1200静电吸附到半导体处理工具(例如具有静电吸盘(ESC或电子吸盘)的工具)期间，导电层1214的存在是有用的。导电层1214能够在半导体加工工具中进行加工之后快速去除吸附。因此，本发明的实施例提供了一种可以用传统的硅晶片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕所述导电层1214形成有第二粘附层1216(例如，厚度为大约的TEOS氧化层)。在一些实施例中，第二粘附层1216完全包围导电层1214，以形成完全封装的结构。可以使用LPCVD工艺、CVD工艺或者包括旋涂电介质的沉积的任何其它合适的沉积工艺来形成第二粘附层1216。
围绕第二粘附层1216形成有阻挡层1218，例如，氮化硅层。在一个实施例中，阻挡层1218为厚度大约为至/>的氮化硅层。在一些实施例中，阻挡层1218完全包围第二粘附层1216，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)来作为阻挡层。在一些实施例中，阻挡层由被构建以形成阻挡层的多个子层组成。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域技术人员可以意识到多种变化、修改和替换。
在一些实施例中，阻挡层(例如，氮化硅层)1218防止在例如高温(例如，1000℃)外延成长工艺期间形成，存在于芯1210中的元素扩散或放气进入到可以存在工程化衬底1200的半导体处理室的环境中。存在于芯1210中的元素可以包括，例如，氧化钇(也即，钇氧化物(yttria))、氧、金属杂质、其他微量元素等。从芯1210扩散的元素会导致工程化层1220/1222中的偶然的掺杂。从芯1210排放的元素可以穿过室并且吸附在晶片的一些位置上，导致了工程化层1220/1222和外延材料1230中产生杂质。使用本文所描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝。
键合层1220(例如氧化硅层)设置在阻挡层1218的一部分上，例如，设置在阻挡层的上表面，并且随后在键合单晶层1222期间使用。在一些实施例中，所述键合层920的厚度可以为大约1.5μm。所述单晶层1222可以包括，例如，硅、碳化硅、蓝宝石、氮化镓、氮化铝、锗硅、锗、金刚石、三氧化二镓、氮化铝镓、氮化铟镓、氮化铟和/或氧化锌。在一些实施例中，所述单晶层1222可以具有0至0.5μm的厚度。单晶层1222适用于在形成外延材料1230的外延生长工艺期间作为生长层使用。外延材料1230的晶体层是与单晶层1222相关联的下面的半导体晶格的延伸。工程化衬底1200的独特的CTE匹配特性使得能够生长比现有技术中更厚的外延材料1230。在一些实施例中，所述外延材料1230包括厚度为2μm至10μm的氮化镓层，该氮化镓层可以被用作应用在光电器件、功率器件等器件中的多个层中的一层。在一个实施例中，所述键合层1220包括单晶硅层，利用层转移工艺将该单晶硅层附接至氧化硅阻挡层1218。
图13为示出了根据本发明的实施例的工程化衬底结构的简化的示意图。图13中示出的工程化衬底1300适用于各种电子和光学应用。所述工程化衬底1300包括芯1310，其可以具有与将要生长在工程化衬底1300上的外延材料1230的热膨胀系数(CET)实质上匹配的CTE。所述外延材料1230被示出为可选的，因为其并不需要作为工程化衬底结构的组成部分，但是会通常地生长在工程化衬底上。
对于包括有氮化镓(GaN)基材料(包括GaN基层的外延层)的生长的应用，芯1310可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)。芯1310的厚度可以大约为100μm至1500μm，例如，为725μm。芯1310可以被封装在第一粘附层1312中，该第一粘附层1312可以被称为壳或者封装壳。在该实施例中，第一粘附层1312完全封装芯，但是如关于图14进一步详细讨论的，这不是本发明所必需的。
在一个实施例中，第一粘附层1312包括正硅酸乙酯(TEOS)层，该层的厚度大约为在其他的实施例中，所述第一粘附层1312的厚度是变化的，例如在/>到/>的范围内变化。虽然在一些实施例中使用TEOS用于粘附层，但是根据本发明的实施例，也可以使用在之后沉积的层与下面的层或材料之间提供粘附的其他材料。例如，SiO2、SiON等很好地粘附到陶瓷材料并且为随后的沉积(例如，导电材料的沉积)提供合适的表面。在一些实施例中，第一粘附层1312完全包围芯1010，以形成完全封装的芯，并且可以利用LPCVD工艺来形成该第一粘附层1012。所述粘附层1312提供这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、基于熔炉的工艺等来形成封装的粘附层1312，也可以使用其他半导体工艺。作为示例，可以使用涂覆芯1310的一部分的沉积工艺(例如，CVD、PECVD等等)，所述芯1310可以被翻转，并且可以重复所述涂覆工艺，以涂覆芯1310的其他部分。
在第一粘附层1312的至少一部分上形成有导电层1314。在一个实施例中，所述导电层1314包括多晶硅(polysilicon)(即，多晶型硅(polycrystalline silicon))，其通过沉积工艺形成在芯和粘附层结构的下部(例如，下半部或者背侧)上。在导电层1314是多晶硅的实施例中，多晶硅层的厚度可以大约为几千埃(angstrom)，例如为在一些实施例中，可以利用LPCVD工艺形成所述多晶硅层。
在一个实施例中，所述导电层1314可以为被掺杂的多晶硅层，以提供高导电材料，例如，所述导电层1314可以掺杂硼以提供P型多晶硅层。在一些实施例中，硼的掺杂范围在大约1×1019cm-3到1×1020cm-3的水平，以提供高导电性。在将工程化衬底1314静电吸附到半导体处理工具(例如具有静电吸盘(ESC)的工具)期间，导电层1014的存在是有用的。导电层1314可以实现处理之后的快速去吸附。因此，本发明的实施例提供了一种可以用传统的硅片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。
围绕导电层1314(例如，多晶硅层)形成有第二粘附层1316(例如，第二TEOS层)。所述第二粘附层1316的厚度大约为在一些实施例中，第二粘附层1316可以完全包围导电层1314和第一粘附层1312，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该第二粘附层1316。在其他的实施例中，第二粘附层1316仅部分地包围导电层1314，例如，在由平面1317示出的位置处截止，该平面1017可以与导电层1314的上表面对齐。在该示例中，导电层1314的上表面可以与一部分阻挡层1318接触。本领域技术人员可以意识到多种变化、修改和替换。
围绕第二粘附层1316形成有阻挡层1318(例如，氮化硅层)。在一些实施例中，所述阻挡层1318具有大约至/>的厚度。在一些实施例中，阻挡层1318完全包围第二粘附层1316，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层1318。
在一些实施例中，氮化硅层阻挡层的使用防止了例如在高温(例如，1000℃)外延生长工艺期间，存在于芯1310中的元素扩散或放气进入到可以存在工程化衬底的半导体处理室的环境中，其中，存在于芯中的元素包括，例如，氧化钇(即，钇氧化物)、氧、金属杂质、其他微量元素等。通过使用本文所描述的封装层，可以在半导体工艺流程和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括多晶氮化铝，其被设计为用于非洁净的室环境。
图14为示出了根据本发明的另一个实施例的工程化衬底结构的简化的示意图。在图14所示出的实施例中，第一粘附层1412形成在芯1410的至少一部分上，但并没有封装芯1410。在该实施例中，为了提高随后形成的导电层1414(在下文将对其进行更加完整的描述)的附着力，所述第一粘附层1412形成在芯1410的下表面(芯1410的背面)上。虽然在图14中粘附层1412仅仅示出在芯1410的下表面上，应当理解的是，将粘附层材料沉积在芯1410的其他部分将不会对工程化衬底结构的性能产生不利的影响，并且这样的材料可以在各个实施例中出现。本领域普通技术人员可以意识到多种变化、修改和替代。
导电层1414没有封装第一粘附层1412和芯1410，但是与第一粘附层1412实质上对齐。虽然导电层1414被示出为沿着第一粘附层1412的底部或者背面以及沿着第一粘附层1412向上延伸侧面的一部分，但沿着垂直侧的延伸并不是本发明所要求的。因此，实施例可以采用在衬底结构的一侧进行沉积，将衬底结构的一侧进行掩蔽(masking)，等等。所述导电层1414可以形成在第一粘附层1412的一侧(例如，底部或者背面)的一部分上。导电层1414提供了工程化衬底结构的一侧上的电导体，该工程化衬底结构在射频(RF)和大功率应用中具有优势。导电层1414可以包括关于图13中的导电层1314所讨论的掺杂的多晶硅。
为了提高阻挡层1418对下面的材料的粘附力，芯1410的一部分、第一粘附层1412的一部分以及导电层1414由第二粘附层1416覆盖。如上面所讨论的，所述阻挡层1418形成封装结构，以防止来自下面的层的扩散。
除了半导体基的导电层，在其他的实施例中，导电层1414为金属层，例如，的钛层等等。
再次参见图14，根据该实施方式，可以移除一个或多个层。例如，可以移除层1412和层1414，只留下单个的粘附壳1416和所述阻挡层1418。在其他实施例中，可以仅移除层1414。在该实施例中，所述层1412也可以平衡由沉积在层1418的顶部上的层1220引起的应力和晶片弯曲。在芯1410的顶面上具有绝缘层(例如，在芯1410与层1220之间仅具有绝缘层)的衬底结构的构造，可以为功率/RF应用提供益处，其中，期望有高度绝缘的衬底。
在另一个实施例中，所述阻挡层1118可以直接地封装芯1410，接着是导电层1114和随后的粘附层1416。在该实施例中，层1220可以从顶侧直接地沉积在粘附层1416上。在又一个实施例中，粘附层1416可以沉积在芯1410上，接着是阻挡层1418，并且然后接着是导电层1414以及另一粘附层1412。
图15是示出了根据本发明的实施例的形成垂直型肖特基二极管的方法1500的简化的流程图。所述方法1500可以用于制造衬底，该衬底的CTE与生长在衬底上的一个或多个外延层的CTE匹配。所述方法1500包括：通过提供多晶陶瓷芯(1510)、将所述多晶陶瓷芯封装在形成壳(例如，TEOS氧化物壳)的第一粘附层中(1512)、并且将所述第一粘附层封装在导电壳(例如，多晶硅壳)中(1514)，来形成支撑衬底。所述第一粘附层可以形成为单层TEOS氧化物。所述导电壳可以形成为单层多晶硅。
所述方法1500还包括：将所述导电壳封装在第二粘附层(例如，第二TEOS氧化物壳)中(1516)；以及将所述第二粘附层封装在阻挡层壳中(1518)。所述第二粘附层可以形成为单层TEOS氧化物。所述阻挡层可以形成为单层氮化硅。
一旦通过过程1510至1518形成所述支撑结构，所述方法1500进一步包括：将键合层(例如，氧化硅层)接合至所述支撑结构(1520)；以及将实质单晶层(例如，单晶硅层)接合至所述氧化硅层(1522)。根据本发明的实施例，也可以使用其他的实质单晶层，该实质单晶层包括：碳化硅、蓝宝石、氮化镓、氮化铝、锗硅、锗、金刚石、三氧化二镓、氧化锌等。所述键合层的接合可包括键合材料的沉积，随后进行本文所描述的平坦化处理过程。在如下文描述的一个实施例中，使用层转移工艺将实质单晶层(例如，单晶硅层)接合至键合层，在层转移工艺中，所述层是从硅晶片转移的单晶硅层。
参见图12，所述键合层1220可以通过沉积厚的(例如，4μm厚)氧化层、随后利用化学机械抛光(CMP)工艺将氧化物的厚度减薄到大约1.5μm来形成。厚的初始氧化物用于填充支撑结构上存在的空洞和表面特征，这些空洞和表面特征在多晶芯制造后可能存在，并且在形成图12所示的封装层时继续存在。氧化层也可以作为器件的电介质层。所述CMP过程提供了不具有空洞、颗粒或其他特征的实质平坦的表面，其可以在晶片转移过程期间使用，以将单晶层1222(例如，单晶硅层)键合至键合层1220。应当理解的是，所述键合层并不一定具有原子级的平坦表面的特征，而是应当提供实质上平坦的表面，该表面将以所希望的可靠性支持单晶层(例如，单晶硅层)的键合。
层转移工艺被用于将单晶层1222(例如，单晶硅层)接合至键合层1220。在一些实施例中，注入包括实质单晶层1222(例如，单晶硅层)的硅晶片来形成解理面。在该实施例中，在晶片键合之后，硅衬底可以和解理面下面的单晶硅层的一部分一起被移除，得到剥离的单晶硅层。所述单晶层1222的厚度可以改变，以适应各种应用的规范。此外，所述单晶层1222的晶体取向可以改变，以适应应用的规范。另外，所述单晶层的掺杂水平和分布可以改变，以满足特殊应用的规范。在一些实施例中，所述注入深度可以被调整为大于所希望的单晶层1222的最终厚度。额外的厚度允许移除转移的实质单晶层的被损坏的薄的部分，留下具有所希望的最终厚度的未损坏的部分。在一些实施例中，可以修改表面的粗糙度，以用于高质量的外延生长。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，所述单晶层1222可以足够厚以便为后续的一个或多个外延层的生长提供高质量的晶格模版，但是足够薄以具有高顺应性(compliant)。当单晶层1222相对较薄使得其物理特性受到较少的约束，并且能够与包围该单晶层的材料相似，并具有较小的产生晶体缺陷的倾向时，该单晶层1222可以被认为是“顺应的”。单晶层1222的顺应性可以相对于单晶层1222的厚度成反比。较高的顺应性可以导致在模板上生长的外延层中的缺陷密度更低，并且能够实现较厚的外延层生长。在一些实施例中，可以通过在剥离硅层上的硅的外延生长，来增加单晶层1222的厚度。
在一些实施例中，可以通过对剥离硅层的顶部进行热氧化，然后用氢氟(HF)酸进行氧化层剥离来实现对单晶层1222的最终厚度的调节。例如，具有初始厚度0.5μm的剥离硅层可以被热氧化，以生成具有大约420nm厚度的二氧化硅层。在移除了生长的热氧化物之后，转移层中的剩余的硅的厚度可以为大约53nm。在热氧化期间，注入的氢会向表面迁移。因此，随后的氧化层的剥离可以去除一些损害。另外，热氧化通常在1000℃或者更高的温度下进行。升高的温度也可以修复晶格损伤。
在热氧化期间形成在单晶层的顶部上的氧化硅层可以用HF酸蚀刻进行剥离。通过调整HF溶液的温度和浓度以及氧化硅的化学计量和密度，可以调整HF酸在氧化硅与硅(SiO2:Si)之间的蚀刻选择性。蚀刻选择性指的是一种材料相对于其他材料的蚀刻速率。对于(SiO2：Si)，HF溶液的选择性可以在大约10：1到大约100：1的范围内。高的蚀刻选择性可以将表面粗糙度从初始表面粗糙度以相似的因子降低。然而，所得的单晶层152的表面粗糙度可能依然大于所需的表面粗糙度。例如，在进行额外处理之前，通过2μm×2μm原子力显微镜(AFM)扫描确定的块体硅(111)表面的均方根(RMS)表面粗糙度可小于0.1nm。在一些实施例中，用于硅(111)上的氮化镓材料的外延生长的所需的表面粗糙度可以为，例如，在30μm×30μm AFM扫描区域中小于1nm、小于0.5nm、或者小于0.2nm。
在热氧化和氧化层剥离之后，如果单晶层1222的表面粗糙度超过所需的表面粗糙度，则将会进行额外的表面平滑处理。这里具有几种平滑处理硅表面的方法。这些方法可以包括：氢退火、激光微调、等离子平滑以及触摸抛光(例如，CMP)。这些方法可以涉及高纵横比表面峰的择优侵蚀(preferential attack)。因此，表面上的高纵横比特征可以比低纵横比特征被更快地移除，从而得到更平滑的表面。
应当理解的是，图15中所示出的具体步骤提供了根据本发明的实施例的形成垂直型肖特基二极管的特定方法。根据可替代的实施例，也可以执行其他步骤的顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图15中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
尽管已经从层的方面讨论了一些实施例，术语“层”应当被理解为，层可以包括被构建形成感兴趣的层的多个子层。因此，术语“层”并不旨在表示由单一材料组成的单层，而是涵盖以复合方式分层以形成所期望的结构的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
同样应该理解，本文描述的示例和实施例仅用于说明目的，并且对于本领域技术人员而言，将建议其对本发明进行各种修改或改变，并且这些修改或改变被包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (6)

1.一种形成垂直型肖特基二极管的方法，所述方法包括：
提供工程化衬底，所述工程化衬底包括：
多晶陶瓷芯；
封装所述多晶陶瓷芯的阻挡层；
耦合至所述阻挡层的键合层；以及
耦合至所述键合层的实质单晶硅层；
形成第一外延N型氮化镓层，所述第一外延N型氮化镓层耦合至所述实质单晶硅层并且具有第一掺杂浓度；
形成第二外延N型氮化镓层，所述第二外延N型氮化镓层耦合至所述第一外延N型氮化镓层并且具有比所述第一掺杂浓度低的第二掺杂浓度；
形成第一边缘终端区域和第二边缘终端区域，所述第一边缘终端区域和第二边缘终端区域耦合至所述第二外延N型氮化镓层并且由所述第二外延N型氮化镓层的一部分将彼此分离；
形成耦合至所述第二外延N型氮化镓层的所述部分并且耦合至所述第一边缘终端区域和所述第二边缘终端区域的肖特基接触；
移除所述工程化衬底，以暴露所述第一外延N型氮化镓层的后表面；以及
形成耦合至所述第一外延N型氮化镓层的所述后表面的欧姆接触。
2.根据权利要求1所述的方法，还包括：形成通过接合物附接至所述欧姆接触的金属引板。
3.根据权利要求1所述的方法，其中，所述第二外延N型氮化镓层具有范围从10µm至25µm的厚度。
4.根据权利要求1所述的方法，其中，所述形成第一边缘终端区域和第二边缘终端区域包括：向所述第二外延N型氮化镓层的第一部分和第二部分离子注入镁（Mg）。
5.根据权利要求1所述的方法，还包括：
在所述第二外延N型氮化镓层的位于所述第一边缘终端区域和所述第二边缘终端区域之间的部分中形成多个结势垒肖特基栅格区域，其中，所述多个结势垒肖特基栅格区域耦合至所述肖特基接触。
6.根据权利要求5所述的方法，其中，形成所述多个结势垒肖特基栅格区域包括：通过镁（Mg）离子注入而选择性区域掺杂所述第二外延N型氮化镓层的所述部分。
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