TW201838194A - 垂直氮化鎵蕭特基二極體 - Google Patents

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Abstract

垂直蕭特基二極體包括歐姆觸點、與歐姆觸點物理接觸並具有第一摻雜濃度的第一磊晶N型氮化鎵層、及與第一磊晶N型氮化鎵層物理接觸並具有低於第一摻雜濃度的第二摻雜濃度的第二磊晶N型氮化鎵層。垂直蕭特基二極體進一步包括第一邊緣終端區域與第二邊緣終端區域以及蕭特基觸點，第一邊緣終端區域與第二邊緣終端區域耦接到第二磊晶N型氮化鎵層，並藉由第二磊晶N型氮化鎵層的一部分彼此分離，而蕭特基觸點耦接到第二磊晶N型氮化鎵層的該部分，並耦接到第一邊緣終端區域與第二邊緣終端區域。

Description

垂直氮化鎵蕭特基二極體
本申請案主張2017年3月29日提交的美國臨時專利申請號62/478,483與2018年3月26日提交的美國專利申請號15/936,305的優先權，其內容藉由引用整體併入本文。
本發明係關於垂直氮化鎵蕭特基二極體。
氮化鎵基功率裝置可以在矽基板上磊晶式生長。由於基板與磊晶層係由不同材料組成，因此矽基板上的氮化鎵基功率裝置的生長係為異質磊晶生長處理。由於異質磊晶生長處理，磊晶生長的材料可能呈現各種不利影響，包括均勻性降低以及與磊晶層的電子/光學性質相關聯的度量減少。因此，本領域需要與磊晶生長處理及基板結構有關的改良方法及系統。
根據本發明的一些實施例，垂直蕭特基二極體包括歐姆觸點、與歐姆觸點物理接觸並具有第一摻雜濃度的第一磊晶N型氮化鎵層、及與第一磊晶N型氮化鎵層物理接觸並具有低於第一摻雜濃度的第二摻雜濃度的第二磊晶N型氮化鎵層。垂直蕭特基二極體進一步包括第一邊緣終端區域與第二邊緣終端區域以及蕭特基觸點，第一邊緣終端區域與第二邊緣終端區域耦接到第二磊晶N型氮化鎵層，並藉由第二磊晶N型氮化鎵層的一部分彼此分離，而蕭特基觸點耦接到第二磊晶N型氮化鎵層的該部分，並耦接到第一邊緣終端區域與第二邊緣終端區域。
根據本發明的一些其他實施例，形成垂直蕭特基二極體的方法包括提供工程基板。工程基板可以包括多晶陶瓷核心、包覆多晶陶瓷核心的阻隔層、耦接到阻隔層的黏合層、及耦接到邊界層的基本單晶矽層。該方法可以進一步包括以下步驟：形成耦接到基本單晶矽層並具有第一摻雜濃度的第一磊晶N型氮化鎵層，以及形成耦接到第一磊晶N型氮化鎵層並具有低於第一摻雜濃度的第二摻雜濃度的第二磊晶N型氮化鎵層。該方法可以進一步包括以下步驟：形成第一邊緣終端區域與第二邊緣終端區域，第一邊緣終端區域與第二邊緣終端區域耦接到第二磊晶N型氮化鎵層，並藉由第二磊晶N型氮化鎵層的一部分彼此分離，以及形成蕭特基觸點，蕭特基觸點耦接到第二磊晶N型氮化鎵層的該部分，並耦接到第一邊緣終端區域與第二邊緣終端區域。該方法可以進一步包括以下步驟：移除工程基板，以暴露第一磊晶N型氮化鎵層的後表面，以及形成耦接到第一磊晶N型氮化鎵層的後表面的歐姆觸點。
根據本發明的一些另外實施例，垂直蕭特基二極體包括金屬突舌、耦接到金屬突舌的歐姆觸點、與歐姆觸點電接觸並具有第一摻雜濃度的第一磊晶N型氮化鎵層、及與第一磊晶N型氮化鎵層物理接觸並具有低於第一摻雜濃度的第二摻雜濃度的第二磊晶N型氮化鎵層。垂直蕭特基二極體進一步包括耦接到第二磊晶N型氮化鎵層的一部分的蕭特基觸點。蕭特基觸點具有階梯式結構，而使得蕭特基觸點的橫截面係在接近第二磊晶N型氮化鎵層的區域較窄，而在遠離第二磊晶N型氮化鎵層的第二區域較寬。
本發明一般係關於垂直蕭特基二極體。更具體而言，本發明係關於適用於使用磊晶生長處理來製造垂直蕭特基二極體的方法及系統。僅作為實例，本發明已應用於藉由磊晶生長而在基板上製造垂直蕭特基二極體的方法及系統，其中基板的特徵係在於熱膨脹係數（CTE），其基本上與形成垂直蕭特基二極體的磊晶層匹配。這些方法及技術可以應用於各種半導體處理操作。
第1圖係為圖示根據本發明的一些實施例的工程基板結構的簡化示意圖。如第1圖所示，工程基板結構可以適用於各種電子及光學應用。工程基板結構包括核心110（例如，AlN），核心110的熱膨脹係數（CTE）可以與將在工程基板結構上（例如，在剝落的矽（111）層125上）生長的磊晶材料的CTE基本匹配。
對於包括氮化鎵（GaN）基材料（包括GaN基層的磊晶層）的生長的應用，核心110可以是可以包括黏合材料（例如氧化釔）的多晶陶瓷材料（例如，多晶氮化鋁（AlN））。可以在核心中利用包括多晶氮化鎵（GaN）、多晶氮化鋁鎵（AlGaN）、多晶碳化矽（SiC）、多晶氧化鋅（ZnO）、多晶三氧化鎵（Ga2 O3 ）、及類似者的其他材料。
核心110的厚度可以在100至1500µm的數量級上（例如，750µm）。核心110係包覆在可稱為殼或包覆殼的黏著層112中。在實施例中，黏著層112包含厚度為1000Å的數量級的正矽酸四乙酯（TEOS）氧化物層。在其他實施例中，黏著層112的厚度可變化，例如從100Å至2000Å。儘管在一些實施例中TEOS氧化物用於黏著層112，但可以根據本發明的實施例利用提供後續沉積層與底下的層或材料（例如，陶瓷，更特定為多晶陶瓷）之間的黏著性的其他材料。舉例而言，SiO2 或其他矽氧化物（Six Oy ）很好地黏著到陶瓷材料上，並為例如導電材料的後續沉積提供合適的表面。在一些實施例中，黏著層112完全圍繞核心110以形成完整包覆的核心110，且可以使用LPCVD處理或其他合適的沉積處理而形成，並可以與半導體處理及尤其與多晶或複合基板及層兼容。黏著層112提供表面，在該表面上黏著後續層以形成工程基板結構的元件。
除了使用LPCVD處理、玻璃/介電質上的旋塗、爐式處理、及類似者以形成包覆黏著層之外，亦可以根據本發明的實施例使用其他半導體處理（包括CVD處理或類似的沉積處理）。作為實例，可以利用塗覆核心110的一部分的沉積處理，可以翻轉核心110，並且可以重複沉積處理以塗覆核心110的額外部分。因此，儘管在一些實施例中利用LPCVD技術以提供完整包覆的結構，但是取決於特定應用，亦可以利用其他膜形成技術。
導電層114係圍繞黏著層112形成。在實施例中，因為多晶矽可能表現出對於陶瓷材料的不良黏著，導電層114係為圍繞黏著層112形成的多晶矽（亦即，多晶體矽）的殼。在導電層114是多晶矽的實施例中，多晶矽層的厚度可為約500-5000Å的數量級（例如2500Å）。在一些實施例中，多晶矽層可以形成為殼，以完全圍繞黏著層112（例如，TEOS氧化物層），藉此形成完整包覆的黏著層112，並且可以使用LPCVD處理而形成。在其他實施例中，如下面所論述的，導電材料可以形成於黏著層112的一部分上，例如基板結構的下半部分上。在一些實施例中，導電材料可以形成為完整包覆層，並且隨後在基板結構的一側上被移除。
在實施例中，導電層114可以是摻雜的多晶矽層，以提供高導電材料，例如摻雜硼以提供p型多晶矽層。在一些實施例中，硼的摻雜係在1×1019 cm-3 至1×1020 cm-3 的等級，以提供高導電性。不同摻雜劑濃度的其他摻雜劑（例如，摻雜劑濃度的範圍為1×1016 cm-3 至5×1018 cm-3 的磷、砷、鉍、或類似者）可用於提供適用於導電層114的n型或p型半導體材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在將工程基板靜電夾持到半導體處理工具（例如具有靜電卡盤（ESC或電子卡盤）的工具）期間，導電層114的存在是有用的。導電層使得能夠在半導體處理工具中進行處理之後快速解除夾持。在本發明的實施例中，導電層114在未來的處理（包括黏合）期間實現與卡盤的電接觸或與電子卡盤的電容耦合。因此，本發明的實施例提供可以習知矽晶圓利用之方式處理的基板結構。該領域具有通常知識者將理解許多變化、修改、及替代。此外，具有與靜電卡盤結合的具有高導熱性的基板結構可以為工程層及磊晶層的後續形成以及後續的裝置製造步驟提供更好的沉積條件。舉例而言，可以提供所期望的熱剖面，這可以導致較低的應力、更均勻的沉積厚度、及通過後續的層形成的更好的化學計量控制。
第二黏著層116（例如，厚度1000Å的數量級的TEOS氧化物層）係圍繞導電層114形成。在一些實施例中，第二黏著層116完全圍繞導電層114以形成完整包覆的結構，並且可以使用LPCVD處理、CVD處理、或包括旋塗介電質的沉積的任何其他合適的沉積處理來形成。
阻隔層118（例如，氮化矽層）係圍繞第二黏著層116形成。在實施例中，阻隔層118係為厚度為2000Å至5000Å的數量級的氮化矽層。在一些實施例中，阻隔層118完全圍繞第二黏著層116以形成完整包覆結構，並且可以使用LPCVD處理而形成。除了氮化矽層之外，可以使用包括SiCN、SiON、AlN、SiC、及類似者的非晶材料作為阻隔層118。在一些實施方案中，阻隔層118係由構建形成阻隔層118的多個子層組成。因此，術語阻隔層並非意欲表示單層或單一材料，而是包含以複合方式分層的一或更多種材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些實施例中，阻隔層118（例如，氮化矽層）防止存在於核心中的元素（例如，釔（元素）、氧化釔（亦即，yttria）、氧、金屬雜質、其他微量元素、及類似者）在例如高溫（例如，1000℃）磊晶生長處理期間擴散及/或除氣進入工程基板可能存在的半導體處理腔室的環境中。利用本文所述的包覆層，陶瓷材料（包括設計用於非潔淨室環境的多晶AlN）可用於半導體處理流程及潔淨室環境中。
典型地，用於形成核心的陶瓷材料係在範圍為1800℃的溫度內燒成。預期此處理將排除陶瓷材料中存在的大量雜質。這些雜質可能包括由於使用氧化釔作為燒結劑而產生的釔、鈣、及其他元素與化合物。隨後，在範圍為800℃至1100℃的較低的溫度下進行的磊晶生長處理期間，可以預期這些雜質隨後的擴散將不明顯。然而，與習知預期相反，發明者已經確定，即使在磊晶生長處理期間在溫度遠低於陶瓷材料的燒結溫度的情況下，亦存在元素顯著擴散通過工程基板的層。因此，本發明的實施例將阻隔層118整合到工程基板結構中，以防止這種不期望的擴散。
黏合層120（例如，氧化矽層）係沉積在阻隔層118的一部分（例如，阻隔層118的頂表面）上，而隨後在基本單晶層125（例如，單晶矽層，如第1圖所示的剝離矽（111）層）的黏合期間使用。在一些實施例中，黏合層120的厚度可為約1.5μm。在一些實施例中，黏合層120的厚度係為20nm或更多，以用於黏合引發的空隙減輕。在一些實施例中，黏合層120的厚度的範圍係為0.75-1.5μm。
基本單晶層125（例如，剝離Si（111））係適用於在形成磊晶材料的磊晶生長處理期間作為生長層使用。在一些實施例中，磊晶材料可以包括厚度為2μm至10μm的GaN層，其可以用作光電子、RF、及功率裝置中所使用的複數個層中之一者。在實施例中，基本單晶層125包括使用層轉移處理附接到黏合層120的單晶矽層。
關於工程基板結構的額外描述係提供於2017年6月13日提交的美國專利申請號15/621335以及2017年6月13日提交的美國專利申請號15/621235，其揭示內容為了所有目的藉由引用全部併入本文。
第2圖圖示根據本發明的一些實施例圖解形成蕭特基阻隔二極體（SBD）的方法200的簡化流程圖。第3A圖至第3H圖圖示根據本發明的一些實施例圖解方法200的中間步驟的示意性橫截面圖。
參照第2圖與第3A圖，方法200包括以下步驟：在202處，提供工程基板（ES）302。根據一些實施例，工程基板302可以包括多晶陶瓷核心、包覆多晶陶瓷核心的阻隔層、耦接到阻隔層的黏合層、及耦接到黏合層的基本單晶矽層。
在一些實施例中，工程基板的多晶陶瓷核心可以包括多晶氮化鋁鎵（AlGaN）、多晶氮化鎵（GaN）、多晶氮化鋁（AlN）、多晶碳化矽（SiC）、或其組合。在一些實施例中，阻隔層可以包括Six Oy 、Six Ny 、Six Oy Nz 、SiCN、SiON、AlN、SiC、或其組合。在一些實施例中，黏合層可以包括氧化物層（例如，氧化矽層）。在一個實施例中，如下所述，單晶矽層包括矽（111）層，矽（111）層可以適於在用於磊晶材料形成之磊晶生長製程期間作為生長層使用。
在一些實施例中，如上面參照第1圖所論述，工程基板302可以進一步包括耦接到多晶陶瓷核心的第一黏著層、耦接到第一黏著層的導電層、及耦接到導電層的第二黏著層，其中第一黏著層、導電層、及第二黏著層係設置於多晶陶瓷核心與阻隔層之間。在一些實施例中，第一黏著層可以包含第一正矽酸四乙酯（TEOS）氧化物層，而第二黏著層可以包含第二TEOS氧化物層。導電層可以包含多晶矽層。在一些實施例中，工程基板302可以進一步包括耦接到基本單晶矽層的成核層，以促進磊晶裝置層的形成。
參照第2圖與第3A圖至第3B圖，方法200進一步包括以下步驟：在204處，形成耦接到基本單晶矽層的第一磊晶N型氮化鎵（GaN）層312（可稱為「N+ GaN」層）。第一磊晶N型GaN層312具有後表面與前表面。後表面耦接到工程基板302。方法200進一步包括以下步驟：在206處，形成耦接到第一磊晶N型GaN層312的前表面的第二磊晶N型GaN層314（可稱為「N- GaN」層）。
第一N型GaN層312可以促進歐姆觸點的形成，並可具有相對高的N型摻雜濃度（例如，約1×1018 cm-3 的數量級）。第二N型GaN層314可以用作漂移區域，並可具有相對低的摻雜濃度（例如，約1×1016 cm-3 的數量級）。在一些實施例中，第二N型GaN層314的厚度可以大於約20μm。藉由使用CTE匹配的工程基板302，具有低錯位密度的相對厚的漂移區域的磊晶生長是可能的。較厚的漂移區域可以提供蕭特基二極體更低的洩漏電流以及更高的崩潰電壓，以及許多其他優點。
根據一些實施例，方法200可以進一步包括以下步驟：在形成第一磊晶N型GaN層312與第二磊晶N型GaN層314之前，形成耦接到基本單晶層的緩衝層316。隨後，在緩衝層316上形成第一磊晶N型GaN層312與第二磊晶N型GaN層314。在一些實施例中，緩衝層316可以包括超晶格，超晶格包含複數個層。舉例而言，緩衝層316可以包括耦接到單晶矽層的氮化鋁層、耦接到氮化鋁層的氮化鋁鎵層、及耦接到氮化鋁鎵層的氮化鎵層。在另一實施例中，緩衝層316可以包括單層氮化鋁鎵。如第3B圖所示，包括緩衝層316、第一磊晶N型GaN層312、及第二磊晶N型GaN層314的整個磊晶層310可以稱為GaN磊晶層310。
根據一些實施例，可以藉由薄膜沉積技術（例如，化學氣相沉積CVD（包括金屬有機CVD（MOCVD）、低壓CVD（LPCVD）、電漿增強CVD（PECVD）、原子層CVD（ALCVD））、氫化物氣相磊晶（HVPE）、原子層沉積（ALD）、分子束磊晶（MBE）、或其組合來形成第一磊晶N型GaN層312、第二磊晶N型GaN層314、及緩衝層316。
參照第2圖及第3C圖，方法200進一步包括以下步驟：在208處，形成耦接到第二磊晶N型GaN層314的一或更多個蕭特基觸點320。可以藉由合適的金屬化處理來形成蕭特基觸點320。在一些實施例中，蕭特基觸點320可以包含鎳鉑（Ni/Pt）合金、鎳金（Ni/Au）合金、或類似者。參照第3D圖，在形成蕭特基觸點320之後，方法200可以進一步包括以下步驟：形成複數個裝置隔離區域330。可以藉由在相鄰裝置之間的區域中蝕刻掉部分GaN磊晶層310來形成裝置隔離區域330。
參照第2圖與第3E圖，方法200進一步包括以下步驟：在210處，在一或更多個蕭特基觸點上方形成金屬鍍覆網340。在一些實施例中，金屬鍍覆網340可以包含銅（Cu）或其他合適的金屬。在一些實施例中，金屬鍍覆網340的厚度的範圍可為約50μm至約100μm。
參照第2圖及第3F圖，方法200進一步包括以下步驟：在212處，移除工程基板302，以暴露第一磊晶N型GaN層312的後表面。舉例而言，可以藉由機械研磨、乾式蝕刻、濕式蝕刻、或使用蝕刻化學品（例如，氫氟酸（HF）或硫酸（H2SO4））的剝離處理來移除工程基板302。因為磊晶氮化鎵層310係形成於CTE基本匹配的工程基板302上，所以在移除工程基板302之後，GaN磊晶層310在應力下不會捲曲。
如第3F圖所示，在移除工程基板302之後，可以翻轉裝置結構，而可選擇的載體基板304可以使用環氧化物暫時黏合到金屬鍍覆網340。參照第2圖及第3G圖，方法200可以包括以下步驟：移除緩衝層316，以存取第一磊晶N型GaN層312。參照第2圖及第3H圖，方法200進一步包括以下步驟：在214處，在第一磊晶N型GaN層312的後表面上形成一或更多個歐姆觸點350。
根據一個實施例，可以移除載體基板304，且可以切割裝置結構，以產生一或更多個晶片級封裝（CSP）蕭特基二極體。第4圖示意性圖示根據本發明的實施例的可以使用上述方法200製造的蕭特基二極體400的透視圖。蕭特基二極體400可以包括電耦接到歐姆觸點350的黏合墊352，以作為陰極電極。在一些實施例中，蕭特基二極體400可以具有厚度大於約20μm的GaN漂移區域314（亦即，第二N型GaN層）。沉積具有低錯位密度的相對厚的漂移區域314的能力可以使蕭特基二極體400具有低洩漏電流與高得多的崩潰電壓，以及許多其他優點。
在一些其他實施例中，可以省略形成複數個裝置隔離區域330的步驟。在移除工程基板302之後，在第一磊晶N型GaN層312的後表面上形成歐姆觸點350。隨後，可以從背側切割裝置結構，以產生一或更多個蕭特基二極體。
應理解，第2圖所示的具體步驟係根據本發明的實施例提供特定方法200。亦可以根據替代實施例來執行其他步驟序列。舉例而言，本發明的替代實施例可以利用不同順序執行上述步驟。此外，第2圖所示的單獨步驟可以包括多個子步驟，其可以利用適合於單獨步驟的各種順序執行。此外，可以取決於特定應用增加或移除附加步驟。該領域具有通常知識者將理解許多變化、修改、及替代。
根據本發明的一些實施例，垂直蕭特基二極體可以在周邊區域處併入場控制結構，以減少電場集中的大小。接面終端延伸（JTE）可以從接面橫向延伸，以在更大的區域上擴展場，並因此可以增加崩潰電壓及降低洩漏電流。
第5圖示意性圖示根據本發明的一些實施例的垂直蕭特基二極體500的橫截面圖。垂直蕭特基二極體500可以包括歐姆觸點506。舉例而言，歐姆觸點506可以包含鈦（Ti）、鋁（Al）、鎳（Ni）、金（Au）、銀（Ag）、或其組合。垂直蕭特基二極體500可以進一步包括與歐姆觸點506物理接觸的第一磊晶N型氮化鎵層508（n+GaN層）。第一磊晶N型氮化鎵層508可以是重摻雜，以促進歐姆觸點506的形成。舉例而言，第一磊晶N型氮化鎵層508可以具有1×1018 cm-3 的數量級的第一摻雜濃度。垂直蕭特基二極體500可以進一步包括耦接到第一磊晶N型氮化鎵層508的第二磊晶N型氮化鎵層（n-GaN層）510。第二磊晶N型氮化鎵層510可以是非故意摻雜的GaN層，並且可以作為漂移區域。第二磊晶N型氮化鎵層510的第二摻雜濃度的範圍可為約2×1015 cm-3 到約1×1016 cm-3 。在一些實施例中，第二磊晶N型氮化鎵層510可以在與第一磊晶N型氮化鎵層508的介面處包括介面層。介面層可以包括氮化鋁鎵、氮化銦鎵、及類似者。
儘管一些實施例已根據層進行論述，應理解術語層係讓層可以包括建構以形成感興趣的層的多個子層。因此，術語層並非意欲表示由單一材料組成的單層，而是包含以複合方式分層以形成所期望結構的一或更多種材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些實施例中，如上所述並如第1圖所示，可以在工程基板上形成第一磊晶N型氮化鎵層508與第二磊晶N型氮化鎵層510。因為工程基板包括可以具有與第一磊晶N型氮化鎵層508及第二磊晶N型氮化鎵層510的熱膨脹係數（CTE）基本匹配的CTE的核心110（例如，AlN），所以可能生長相對厚的第二磊晶N型氮化鎵層，並仍維持良好的結晶品質。在一些實施例中，第二磊晶N型氮化鎵層510的厚度的範圍可為約10μm至約25μm。藉由在工程基板上的磊晶生長而沉積相對厚的漂移區域的能力可以使蕭特基二極體500具有低洩漏電流與更高的崩潰電壓，以及許多其他優點。隨後可以移除工程基板，以暴露第一磊晶N型氮化鎵層508的後表面，並促進歐姆觸點506的形成。
另一方面，因為塊狀單晶體GaN基板通常較厚並且不能被移除，第二磊晶N型氮化鎵層510可能仍然相對較薄，以具有比形成於塊狀單晶GaN基板上的GaN基裝置的熱阻更低的熱阻。因為當電流垂直流經垂直蕭特基二極體500時產生熱，所以較低的熱阻對於熱管理可能是有利的。
在一些實施例中，垂直蕭特基二極體500可以進一步包括耦接到第二磊晶N型氮化鎵層510的第一邊緣終端區域512與第二邊緣終端區域514。第一邊緣終端區域512與第二邊緣終端區域514可以藉由第二磊晶N型氮化鎵層510的一部分510-1彼此分離。垂直蕭特基二極體500可以進一步包括耦接到第二磊晶N型氮化鎵層510的該部分510-1的蕭特基觸點516。蕭特基觸點516可以包括，例如TaN、WN、或其他金屬及金屬合金。蕭特基觸點516可以重疊第一邊緣終端區域512與第二邊緣終端區域514。
根據一些實施例中，可以藉由鎂（Mg）離子植入而摻雜第二磊晶N型氮化鎵層510的第一部分與第二部分來形成第一邊緣終端區域512與第二邊緣終端區域514。因此，第一邊緣終端區域512與第二邊緣終端區域514可以是P型摻雜區域。第一邊緣終端區域512與第二邊緣終端區域514可以從蕭特基接面橫向延伸到晶粒的邊緣，而可以在更大的區域上擴散場。這樣一來，可以增加垂直蕭特基二極體500的崩潰電壓。
垂直蕭特基二極體500可以進一步包括耦接到蕭特基觸點516的墊金屬518以及電連接到墊金屬518的接合線520。墊金屬518可以包含例如鈀（Pd）、金（Au）、銀（Ag）、其他金屬、其組合、或金屬合金。垂直蕭特基二極體500可以進一步包括用於經由晶粒附接焊料504支撐晶粒的金屬突舌502。金屬突舌502可以包含例如銅（Cu）、鋁（Al）、金（Au）、鉑（Pt）、或其他金屬及金屬合金。亦可以藉由模製化合物522包覆垂直蕭特基二極體500。
第6圖示意性圖示根據本發明的一些實施例的垂直接面阻隔蕭特基（JBS）二極體600的橫截面圖。除了亦可以包括第二磊晶N型氮化鎵層510的部分510-1中的複數個柵格區域610之外，垂直JBS二極體600可以類似於第5圖所示的垂直蕭特基二極體500。複數個柵格區域610係耦接到蕭特基觸點516。在一些實施例中，可以藉由鎂（Mg）離子植入而選擇性區域摻雜第二磊晶N型氮化鎵層510的部分510-1來形成複數個柵格區域610。
第7圖示意性圖示根據本發明的一些其他實施例的垂直蕭特基二極體700的橫截面圖。除了第一邊緣終端區域512與第二邊緣終端區域514之間的第二磊晶N型氮化鎵層510的部分510-1形成從第二磊晶N型氮化鎵層510的其餘部分突出的凸形之外，垂直蕭特基二極體700可以類似於第5圖所示的垂直蕭特基二極體500。第一邊緣終端區域512與第二邊緣終端區域514可以符合凸形的側壁。垂直蕭特基二極體700可以進一步包括用於封裝裝置的填充材料710。填充材料710可以覆蓋第一邊緣終端區域512、第二邊緣終端區域514、蕭特基觸點516、及墊金屬518。
根據一些實施例，如第5圖至第7圖所示，垂直蕭特基二極體的第一邊緣終端區域512與第二邊緣終端區域514中之每一者可以包含具有均勻摻雜濃度的單一區域。第8圖圖示根據本發明的一些實施例的蕭特基二極體的摻雜濃度的灰階圖。舉例而言，第一邊緣終端區域512與第二邊緣終端區域514的摻雜濃度的範圍可以在約2×1015 cm-3 與約5×1016 cm-3 之間。
根據一些其他實施例，如第5圖至第7圖所示，垂直蕭特基二極體的第一邊緣終端區域512與第二邊緣終端區域514中之每一者可以包含具有不同摻雜濃度的二個橫向區域。第9圖圖示根據本發明的一些其他實施例的蕭特基二極體的摻雜濃度的灰階圖。第一邊緣終端區域512與第二邊緣終端區域514中之每一者可以包括第一橫向區域512-1/514-1與第二橫向區域512-2/514-2。第二橫向區域512-2/514-2可以具有比第一橫向區域512-1/514-1更高的摻雜濃度，而因此提供漸變的JTE。舉例而言，第一橫向區域512-1/514-1的摻雜濃度的範圍可為約2×1015 cm-3 到約5×1016 cm-3 。第二橫向區域512-2/514-2的摻雜濃度的範圍可為約5×1016 cm-3 到約5×1017 cm-3 。
第10圖圖示根據本發明的一些實施例圖解形成垂直蕭特基二極體的方法1000的簡化流程圖。方法1000可以包括以下步驟：提供工程基板（1002）。工程基板可以包括多晶陶瓷核心、包覆多晶陶瓷核心的阻隔層、耦接到阻隔層的黏合層、及耦接到邊界層的基本單晶矽層。方法1000可以進一步包括以下步驟：形成耦接到基本單晶矽層的第一磊晶N型氮化鎵層（1004）。第一磊晶N型氮化鎵層可以具有第一摻雜濃度。方法1000可以進一步包括以下步驟：形成耦接到第一磊晶N型氮化鎵層的第二磊晶N型氮化鎵層（1006）。第二磊晶N型氮化鎵層可以具有低於第一摻雜濃度的第二摻雜濃度。
方法1000可以進一步包括以下步驟：形成第一邊緣終端區域與第二邊緣終端區域（1008）。第一邊緣終端區域與第二邊緣終端區域係耦接到第二磊晶N型氮化鎵層，並藉由第二磊晶N型氮化鎵層的一部分彼此分離。方法1000可以進一步包括以下步驟：形成耦接到第二磊晶N型氮化鎵層的部分並耦接到第一邊緣終端區域與第二邊緣終端區域的蕭特基觸點（1010）。方法1000可以進一步包括以下步驟：移除工程基板，以暴露第一磊晶N型氮化鎵層的後表面（1012），以及形成耦接到第一磊晶N型氮化鎵層的後表面的歐姆觸點（1014）。
應理解，第10圖所示的具體步驟根據本發明的實施例提供形成垂直蕭特基二極體的特定方法。亦可以根據替代實施例來執行其他步驟序列。舉例而言，本發明的替代實施例可以利用不同順序執行上述步驟。此外，第10圖所示的單獨步驟可以包括多個子步驟，其可以利用適合於單獨步驟的各種順序執行。此外，可以取決於特定應用增加或移除附加步驟。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些其他實施例中，場板可以用於控制垂直蕭特基二極體的周邊區域處的電場。第11圖示意性圖示根據本發明的一些實施例的垂直蕭特基二極體1100的橫截面圖。垂直蕭特基二極體1100可以包括金屬突舌1102、耦接到金屬突舌1102的歐姆觸點1104、及耦接到歐姆觸點1104的第一磊晶N型氮化鎵層1106。第一磊晶N型氮化鎵層1106可以是重摻雜，以用於促進歐姆觸點1104的形成。舉例而言，第一磊晶N型氮化鎵層1106可以具有1×1018 cm-3 的數量級的第一摻雜濃度。垂直蕭特基二極體1100可以進一步包括耦接到第一磊晶N型氮化鎵層1106的第二磊晶N型氮化鎵層1108。第二磊晶N型氮化鎵層1108可以是非故意摻雜的GaN層，並且可以用作漂移區域。在一些實施例中，第二磊晶N型氮化鎵層1108的厚度的範圍可為約10μm至約25μm。第二磊晶N型氮化鎵層1108的第二摻雜濃度的範圍可為約2×1015 cm-3 至約1×1016 cm-3 。在一些實施例中，第二磊晶N型氮化鎵層1108可以在與第一磊晶N型氮化鎵層1106的介面處包括介面層。介面層可以包括氮化鋁鎵、氮化銦鎵、及類似者。
垂直蕭特基二極體1100可以進一步包括耦接到第二磊晶N型氮化鎵層1108的一部分的蕭特基觸點1110。在一些實施例中，蕭特基觸點1110可以具有階梯式結構，而使得蕭特基觸點1110在接近第二磊晶N型氮化鎵層1108處具有較窄橫截面，並在遠離第二磊晶N型氮化鎵層1108處具有較寬橫截面。垂直蕭特基二極體1100可以進一步包括覆蓋第二磊晶N型氮化鎵層1108的其餘部分的鈍化層1114、耦接到蕭特基觸點1110的墊金屬1112、及包覆層1116。
根據本發明的一些實施例，可以藉由在隨後移除的工程基板上磊晶生長而製造第5圖至第7圖及第11圖所示的垂直蕭特基二極體。第12圖係為圖示根據本發明的一些實施例的工程基板1200的簡化示意性橫截面圖。第12圖所示的工程基板1200適用於各種電子及光學應用。工程基板1200包括核心1210，核心1210的熱膨脹係數（CTE）可以與將在工程基板1200上生長的磊晶材料的CTE基本匹配。磊晶材料1230係圖示為可選擇的，因為並非必須作為工程基板1200的元件，但通常將在工程基板1200上生長。
]對於包括氮化鎵（GaN）基材料（包括GaN基層的磊晶層）的生長的應用，核心1210可以是可以包括黏合材料（例如氧化釔）的多晶陶瓷材料（例如，多晶氮化鋁（AlN））。可以在核心1210中利用包括多晶氮化鎵（GaN）、多晶氮化鋁鎵（AlGaN）、多晶碳化矽（SiC）、多晶氧化鋅（ZnO）、多晶三氧化鎵（Ga2 O3 ）、及類似者的其他材料。
核心1210的厚度可以在100µm至1500µm的數量級上（例如，725µm）。核心1210係包覆在可稱為殼或包覆殼的黏著層1212中。在實施例中，黏著層1212包含厚度為1000Å的數量級的正矽酸四乙酯（TEOS）氧化物層。在其他實施例中，黏著層的厚度可變化，例如從100Å至2000Å。儘管在一些實施例中TEOS氧化物係用於黏著層，但可以根據本發明的實施例利用提供後續沉積層與底下的層或材料（例如，陶瓷，更特定為多晶陶瓷）之間的黏著性的其他材料。舉例而言，SiO2 或其他矽氧化物（Six Oy ）很好地黏著到陶瓷材料上，並為例如導電材料的後續沉積提供合適的表面。在一些實施例中，黏著層1212完全圍繞核心1210，以形成完整包覆的核心。黏著層1212可以使用低壓化學氣相沉積（LPCVD）處理而形成。黏著層1212提供表面，在該表面上黏著後續層以形成工程基板1200結構的元件。
除了使用LPCVD處理、爐式處理、及類似者以形成包覆第一黏著層1212之外，亦可以根據本發明的實施例使用其他半導體處理（包括CVD處理或類似的沉積處理）。作為實例，可以利用塗覆核心的一部分的沉積處理，可以翻轉核心1210，並且可以重複沉積處理以塗覆核心的額外部分。因此，儘管在一些實施例中利用LPCVD技術以提供完整包覆的結構，但是取決於特定應用，亦可以利用其他膜形成技術。
導電層1214係圍繞黏著層1212形成。在實施例中，因為多晶矽可能表現出對於陶瓷材料的不良黏著，導電層1214係為圍繞第一黏著層1212形成的多晶矽（亦即，多晶體矽）的殼。在導電層1214是多晶矽的實施例中，多晶矽層的厚度可為約500-5000Å的數量級（例如2500Å）。在一些實施例中，多晶矽層可以形成為殼，以完全圍繞第一黏著層1212（例如，TEOS氧化物層），藉此形成完整包覆的第一黏著層1212，並且可以使用LPCVD處理而形成。在其他實施例中，如下面所論述的，導電材料可以形成於黏著層的一部分上，例如基板結構的下半部分上。在一些實施例中，導電材料可以形成為完整包覆層，並且隨後在基板結構的一側上被移除。
在實施例中，導電層1214可以是摻雜的多晶矽層，以提供高導電材料，例如摻雜硼以提供P型多晶矽層。在一些實施例中，硼的摻雜係在1×1019 cm-3 至1×1020 cm-3 的等級，以提供高導電性。不同摻雜劑濃度的其他摻雜劑（例如，摻雜劑濃度的範圍為1×1016 cm-3 至5×1018 cm-3 的磷、砷、鉍、或類似者）可用於提供適用於導電層1214的N型或P型半導體材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在將工程基板1200靜電夾持到半導體處理工具（例如具有靜電放電卡盤（ESC）的工具）期間，導電層1214的存在是有用的。導電層1214使得能夠在半導體處理工具中進行處理之後快速解除夾持。因此，本發明的實施例提供可以習知矽晶圓利用的方式處理的基板結構。該領域具有通常知識者將理解許多變化、修改、及替代。
第二黏著層1216（例如，厚度1000Å的數量級的TEOS氧化物層）係圍繞導電層1214形成。在一些實施例中，第二黏著層1216完全圍繞導電層1214，以形成完整包覆的結構。第二黏著層1216可以使用LPCVD處理、CVD處理、或包括旋塗介電質的沉積的任何其他合適的沉積處理來形成。
阻隔層1218（例如，氮化矽層）係圍繞第二黏著層1216形成。在實施例中，阻隔層1218係為厚度為4000Å至5000Å的數量級的氮化矽層。在一些實施例中，阻隔層1218完全圍繞第二黏著層1216以形成完整包覆結構，並且可以使用LPCVD處理而形成。除了氮化矽層之外，可以使用包括SiCN、SiON、AlN、SiC、及類似者的非晶材料作為阻隔層。在一些實施方案中，阻隔層係由構建形成阻隔層的多個子層組成。因此，術語阻隔層並非意欲表示單層或單一材料，而是包含以複合方式分層的一或更多種材料。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些實施例中，阻隔層1218（例如，氮化矽層）防止存在於核心1210中的元素在例如高溫（例如，1000℃）磊晶生長處理期間擴散及/或除氣進入工程基板1200可能存在的半導體處理腔室的環境中。存在於核心1210中的元素可以包括例如氧化釔（亦即，yttria）、氧、金屬雜質、其他微量元素、及類似者。從核心1210擴散的元素會造成工程層1220/1222中的無意摻雜。從核心1210除氣的元素可能行進通過腔室，並吸附在晶圓上的其他地方，而在工程層1220/1222及磊晶材料1230中造成雜質。利用本文所述的包覆層，陶瓷材料（包括設計用於非潔淨室環境的多晶AlN）可用於半導體處理流程及潔淨室環境中。
黏合層1220（例如，氧化矽層）係沉積在阻隔層1218的一部分（例如，阻隔層的頂表面）上，而隨後在單晶層1222的黏合期間使用。在一些實施例中，黏合層1220的厚度可為約1.5μm。單晶層1222可以包括例如Si、SiC、藍寶石、GaN、AlN、SiGe、Ge、鑽石、Ga2 O3 、AlGaN、InGaN、InN、及/或ZnO。在一些實施例中，單晶層1222的厚度可為0至0.5µm。單晶層1222適用於在用於形成磊晶材料1230的磊晶生長處理期間作為生長層使用。磊晶材料1230的結晶層係為與單晶層1222相關聯的底下的半導體晶格的延伸。相較於現有技術，工程基板1200的唯一CTE匹配特性使得能夠生長更厚的磊晶材料1230。在一些實施例中，磊晶材料1230包括厚度為2μm至10μm的氮化鎵層，其可以用作光電子裝置、功率裝置、及類似者中所使用的複數個層中之一者。在實施例中，黏合層1220包括使用層轉移處理附接到氧化矽阻隔層1218的單晶矽層。
第13圖係為圖示根據本發明的實施例的工程基板結構1300的簡化示意圖。第13圖所示的工程基板1300適用於各種電子及光學應用。工程基板1300包括核心1310，核心1310的熱膨脹係數（CTE）可以與將在工程基板1300上生長的磊晶材料1230的CTE基本匹配。磊晶材料1230係圖示為可選擇的，因為並非必須作為工程基板結構的元件，但通常將在工程基板結構上生長。
]對於包括氮化鎵（GaN）基材料（包括GaN基層的磊晶層）的生長的應用，核心1310可以是多晶陶瓷材料（例如，多晶氮化鋁（AlN））。核心1310的厚度可以在100至1500µm的數量級上（例如，725µm）。核心1310係包覆在可稱為殼或包覆殼的第一黏著層1312中。在此實施方案中，第一黏著層1312完全包覆核心，但此舉在本發明中並非必要，如第14圖另外詳細論述的。
在實施例中，第一黏著層1312包含厚度為1000Å的數量級的正矽酸四乙酯（TEOS）層。在其他實施例中，第一黏著層1312的厚度可變化，例如從100Å至2000Å。儘管在一些實施例中TEOS係用於黏著層，但可以根據本發明的實施例利用提供後續沉積層與底下的層或材料之間的黏著性的其他材料。舉例而言，SiO2 、SiON、及類似者很好地黏著到陶瓷材料上，並為例如導電材料的後續沉積提供合適的表面。在一些實施例中，第一黏著層1312完全圍繞核心1310以形成完整包覆核心，並且可以使用LPCVD處理而形成。黏著層1312提供表面，在該表面上黏著後續層以形成工程基板結構的元件。
除了使用LPCVD處理、爐式處理、及類似者以形成包覆黏著層1312之外，亦可以根據本發明的實施例使用其他半導體處理。作為實例，可以利用塗覆核心1310的一部分的沉積處理（例如，CVD、PECVD、或類似者），可以翻轉核心1310，並且可以重複沉積處理以塗覆核心的額外部分。
導電層1314係形成於第一黏著層1312的至少一部分上。在實施例中，導電層1314包括多晶矽（亦即，多晶體矽），其藉由在核心/黏著層結構的下部（例如，下半部分或背側）上的沉積處理而形成。在導電層1314是多晶矽的實施例中，多晶矽層的厚度可為幾千埃的數量級（例如，3000Å）。在一些實施例中，可以使用LPCVD處理來形成多晶矽層。
在實施例中，導電層1314可以是摻雜的多晶矽層，以提供高導電材料，例如導電層1314可以摻雜硼以提供p型多晶矽層。在一些實施例中，硼的摻雜係在約1×1019 cm-3 至1×1020 cm-3 的範圍的等級，以提供高導電性。在將工程基板靜電夾持到半導體處理工具（例如具有靜電卡盤（ESC）的工具）期間，導電層1314的存在是有用的。導電層1314使得能夠在處理之後快速解除夾持。因此，本發明的實施例提供可以習知矽晶圓利用之方式處理的基板結構。該領域具有通常知識者將理解許多變化、修改、及替代。
第二黏著層1316（例如，第二TEOS層）係圍繞導電層1314（例如，多晶矽層）形成。第二黏著層1316的厚度係為1000Å的數量級。在一些實施例中，第二黏著層1316可以完全圍繞導電層1314與第一黏著層1312以形成完整包覆結構，並且可以使用LPCVD處理而形成。在其他實施例中，第二黏著層1316僅部分圍繞導電層1314，例如，在平面1317所示的位置處終止，而可以與導電層1314的頂表面對準。在此實例中，導電層1314的頂表面將與阻隔層1318的一部分接觸。該領域具有通常知識者將理解許多變化、修改、及替代。
阻隔層1318（例如，氮化矽層）係圍繞第二黏著層1316形成。在一些實施例中，阻隔層1318的厚度係為4000Å至5000Å的數量級。在一些實施例中，阻隔層1318完全圍繞第二黏著層1316以形成完整包覆結構，並且可以使用LPCVD處理而形成。
在一些實施例中，氮化矽阻隔層1118的使用防止存在於核心1310中的元素（例如，氧化釔（亦即，yttria）、氧、金屬雜質、其他微量元素、及類似者）在例如高溫（例如，1000℃）磊晶生長處理期間擴散及/或除氣進入工程基板可能存在的半導體處理腔室的環境中。利用本文所述的包覆層，陶瓷材料（包括設計用於非潔淨室環境的多晶AlN）可用於半導體處理流程及潔淨室環境中。
第14圖係為圖示根據本發明的另一實施例的工程基板結構的簡化示意圖。在第14圖所示的實施例中，第一黏著層1412係在核心1410的至少一部分上形成，但並未包覆核心1410。在此實施方案中，第一黏著層1412係形成於核心1410的下表面（核心1410的背側）上，以增強隨後形成的導電層1414的黏著性，如下面更全面描述的。儘管黏著層1412僅圖示於第14圖的核心1410的下表面上，但應理解，在核心1410的其他部分上的黏著層材料的沉積將不會對於工程基板結構的效能產生負面影響，而此類材料可以存在於各種實施例中。該領域具有通常知識者將理解許多變化、修改、及替代。
導電層1414並未包覆第一黏著層1412與核心1410，但基本上與第一黏著層1412對準。儘管導電層1414係圖示為沿著第一黏著層1412的底部或背側延伸並上升至一部分側邊，但沿著垂直側延伸在本發明中並非必要。因此，實施例可以利用在基板結構的一側上的沉積，以遮罩基板結構的一側，或類似者。導電層1414可以形成於第一黏著層1412的一側的一部分（例如，底部/背側）上。導電層1414係在工程基板結構的一側提供導電，這在RF及高功率應用中可能是有利的。導電層1414可以包括如關於第13圖中的導電層1314所論述的摻雜的多晶矽。
利用第二黏著層1416覆蓋核心1410的一部分、第一黏著層1412的一部分、及導電層1414，以增強阻隔層1418對於底下的材料的黏著性。阻隔層1418形成包覆結構，以防止如上面所論述的來自底下的層的擴散。
除了半導體基導電層之外，在其他實施例中，導電層1414係為金屬層，例如500Å的鈦或類似者。
再次參照第14圖，取決於實施方案，可以移除一或更多個層。舉例而言，可以移除層1412及層1414，僅留下單一黏著殼1416與阻隔層1418。在另一實施例中，可以僅移除層1414。在此實施例中，層1412亦可平衡沉積在層1418的頂部上的層1220所引發的應力及晶圓翹曲。在核心1410的頂側上具有絕緣層的基板結構的構造（例如，僅具有核心1410與層1220之間的絕緣層）將針對期望高度絕緣基板的功率/RF應用提供益處。
在另一實施例中，阻隔層1418可以直接包覆核心1410，隨後是導電層1414以及隨後的黏著層1416。在此實施例中，層1220可以從頂側直接沉積到黏著層1416上。在又一實施例中，黏著層1416可以沉積在核心1410上，接著是阻隔層1418，隨後是導電層1414，以及另一黏著層1412。
第15圖係為圖示根據本發明的實施例的形成垂直蕭特基二極體的方法1500的簡化流程圖。方法1500可以用於製造與在基板上生長的磊晶層中之一或更多者CTE匹配的基板。方法1500包括以下步驟：藉由提供多晶陶瓷核心而形成支撐結構（1510），將多晶陶瓷核心包覆在形成殼之第一黏著層中（1512）（例如，正矽酸四乙酯（TEOS）的氧化物殼），以及將第一黏著層包覆在導電殼中（1514）（例如，多晶矽殼）。第一黏著層可以形成為單層TEOS氧化物。導電殼可以形成為單層多晶矽。
方法1500亦包括以下步驟：將導電殼包覆在第二黏著層中（1516）（例如，第二TEOS氧化物殼），以及將第二黏著層包覆在阻隔層殼中（1518）。第二黏著層可以形成為單層TEOS氧化物。阻隔層殼可以形成為單層氮化矽。
一旦藉由處理1510至1518形成支撐結構，方法1500進一步包括以下步驟：將黏合層（例如，氧化矽層）接合到支撐結構（1520），以及將基本單晶層（例如，單晶矽層）接合到氧化矽層（1522）。根據本發明的實施例，可以使用其他基本單晶層，包括SiC、藍寶石、GaN、AlN、SiGe、Ge、鑽石、Ga2 O3 、ZnO、及類似者。黏合層的接合步驟可以包括以下步驟：沉積黏合材料，隨後如本文所述進行平坦化處理。在如下所述的實施例中，將基本單晶層（例如，單晶矽層）接合到黏合層係利用層轉移處理，其中該層係為從矽晶圓轉移的單晶矽層。
參照第12圖，可以藉由沉積厚（例如，4µm厚）的氧化層，隨後藉由化學機械拋光（CMP）處理而將氧化物削薄到厚度約1.5µm來形成黏合層1220。初始的厚氧化物用於填充存在於支撐結構上的空隙及表面特徵，空隙及表面特徵可能在製造多晶核心之後存在，並隨著第12圖所示的包覆層形成而繼續存在。氧化層亦用作裝置的介電層。CMP處理提供沒有空隙、顆粒、或其他特徵的基本上平坦的表面，隨後可以在晶圓轉移處理期間用於將單晶層1222（例如，單晶矽層）接合到黏合層1220。應理解，黏合層不必表徵為原子級平坦的表面，但應提供將支援單晶層（例如，單晶矽層）的黏合的具有期望的可靠性的基本上平坦的表面。
層轉移處理係用於將單晶層1222（例如，單晶矽層）接合到黏合層1220。在一些實施例中，植入包括基本單晶層1222（例如，單晶矽層）的矽晶圓，以形成解理平面。在此實施例中，在晶圓黏合之後，可以將矽基板與解理平面下方的單晶矽層的一部分一起移除，而導致剝離的單晶矽層。單晶層1222的厚度可以變化，以滿足各種應用的規格。此外，單晶層1222的結晶定向可以變化，以滿足應用的規格。此外，單晶層中的摻雜等級及分佈可以變化，以滿足特定應用的規格。在一些實施例中，植入物的深度可以調整成大於單晶層1222的期望最終厚度。額外的厚度允許移除經轉移的基本單晶層的損傷的薄部分，而留下期望的最終厚度的未損傷部分。在一些實施例中，可以修改表面粗糙度，以實現高品質的磊晶生長。該領域具有通常知識者將理解許多變化、修改、及替代。
在一些實施例中，單晶層1222可以足夠厚，以提供用於一或更多個磊晶層的後續生長的高品質晶格模板，但也足夠薄以能夠高度適用。當單晶層1222相對薄，而使得物理性質受到較少限制，並且能夠模仿彼等周圍材料而較少傾向於產生結晶缺陷時，單晶層1222可以稱為「適用」。單晶層1222的適用性可以與單晶層1222的厚度逆相關。更高的適用性可以在模板上生長的磊晶層中產生更低的缺陷密度，並且能夠實現更厚的磊晶層生長。在一些實施例中，單晶層1222的厚度可以藉由矽在剝離矽層上的磊晶生長而增加。
在一些實施例中，可以透過剝離矽層的頂部部分的熱氧化，隨後利用氟化氫（HF）酸的氧化層剝除來實現調整單晶層1222的最終厚度。舉例而言，具有0.5μm的初始厚度的剝離矽層可以熱氧化，以建立約420nm厚的二氧化矽層。在移除生長的熱氧化物後，轉移層中剩餘的矽厚度可為約53nm。在熱氧化期間，植入的氫可能會朝向表面遷移。因此，隨後的氧化層條可以移除一些損傷。而且，熱氧化通常在1000℃或更高的溫度下進行。升高的溫度亦可以修復晶格損傷。
可以使用HF酸蝕刻剝除熱氧化期間形成於單晶層的頂部部分上的矽氧化層。可以藉由調整HF溶液的溫度及濃度以及氧化矽的化學計量及密度來調整利用HF酸的氧化矽與矽（SiO2 ：Si）之間的蝕刻選擇性。蝕刻選擇性係指一種材料相對於另一種的蝕刻速率。針對（SiO2 ：Si），HF溶液的選擇性的範圍可為約10：1至約100：1。高蝕刻選擇性可能以與初始表面粗糙度類似的係數降低表面粗糙度。然而，所得到的單晶層152的表面粗糙度可能仍然大於預期。舉例而言，藉由2μm×2μm的原子力顯微鏡（AFM）掃描在附加處理之前確定，大的Si（111）表面可以具有小於0.1nm的均方根（RMS）表面粗糙度。在一些實施例中，用於Si（111）上磊晶生長氮化鎵材料的期望表面粗糙度在30μm×30μm的AFM掃描區域上可以例如小於1nm、小於0.5nm、或小於0.2nm。
若熱氧化及氧化層剝除之後的單晶層1222的表面粗糙度超過所期望的表面粗糙度，可執行額外的表面平滑。存在幾種平滑矽表面的方法。這些方法可以包括氫退火、雷射修整、電漿平滑、及觸摸拋光（例如CMP）。這些方法可能涉及高縱橫比表面峰值的優先侵襲。因此，表面上的高縱橫比特徵可以比低縱橫比特徵更快移除，而因此產生更平滑的表面。
應理解，第15圖所示的具體步驟根據本發明的實施例提供形成垂直蕭特基二極體的特定方法。亦可以根據替代實施例來執行其他步驟序列。舉例而言，本發明的替代實施例可以利用不同順序執行上述步驟。此外，第15圖所示的單獨步驟可以包括多個子步驟，其可以利用適合於單獨步驟的各種順序執行。此外，可以取決於特定應用增加或移除附加步驟。該領域具有通常知識者將理解許多變化、修改、及替代。
儘管一些實施例已根據層進行論述，應理解術語層係讓層可以包括建構以形成感興趣的層的多個子層。因此，術語層並非意欲表示由單一材料組成的單層，而是包含以複合方式分層以形成所期望結構的一或更多種材料。該領域具有通常知識者將理解許多變化、修改、及替代。
亦應理解，本文所述的實例及實施例僅用於說明之目的，並且對於該領域具有通常知識者將建議對其進行各種修改或改變，並且此類修改或改變將被包括在本申請案的精神與範疇內以及申請專利範疇內。
110‧‧‧核心
112‧‧‧黏著層
114‧‧‧導電層
116‧‧‧第二黏著層
118‧‧‧阻隔層
120‧‧‧黏合層
125‧‧‧矽（111）層
200‧‧‧方法
202‧‧‧步驟
204‧‧‧步驟
206‧‧‧步驟
208‧‧‧步驟
210‧‧‧步驟
212‧‧‧步驟
214‧‧‧步驟
302‧‧‧工程基板
304‧‧‧載體基板
310‧‧‧磊晶層
312‧‧‧第一磊晶N型GaN層
314‧‧‧第二磊晶N型GaN層
316‧‧‧緩衝層
320‧‧‧蕭特基觸點
330‧‧‧裝置隔離區域
340‧‧‧金屬鍍覆網
350‧‧‧歐姆觸點
352‧‧‧黏合墊
400‧‧‧蕭特基二極體
500‧‧‧垂直蕭特基二極體
502‧‧‧金屬突舌
504‧‧‧晶粒附接焊料
506‧‧‧歐姆觸點
508‧‧‧第一磊晶N型氮化鎵層
510‧‧‧第二磊晶N型氮化鎵層
510-1‧‧‧部分
512‧‧‧第一邊緣終端區域
512-1‧‧‧第一橫向區域
512-2‧‧‧第二橫向區域
514‧‧‧第二邊緣終端區域
514-1‧‧‧第一橫向區域
514-2‧‧‧第二橫向區域
516‧‧‧蕭特基觸點
518‧‧‧墊金屬
520‧‧‧接合線
522‧‧‧模製化合物
600‧‧‧垂直接面阻隔蕭特基（JBS）二極體
610‧‧‧柵格區域
700‧‧‧垂直蕭特基二極體
710‧‧‧填充材料
1000‧‧‧方法
1002‧‧‧步驟
1004‧‧‧步驟
1006‧‧‧步驟
1008‧‧‧步驟
1010‧‧‧步驟
1012‧‧‧步驟
1014‧‧‧步驟
1100‧‧‧垂直蕭特基二極體
1102‧‧‧金屬突舌
1104‧‧‧歐姆觸點
1106‧‧‧第一磊晶N型氮化鎵層
1108‧‧‧第二磊晶N型氮化鎵層
1110‧‧‧蕭特基觸點
1112‧‧‧墊金屬
1114‧‧‧鈍化層
1116‧‧‧包覆層
1200‧‧‧工程基板
1210‧‧‧核心
1212‧‧‧黏著層
1214‧‧‧導電層
1216‧‧‧第二黏著層
1218‧‧‧阻隔層
1220‧‧‧工程層
1222‧‧‧工程層
1230‧‧‧磊晶材料
1300‧‧‧工程基板
1310‧‧‧核心
1312‧‧‧第一黏著層
1314‧‧‧導電層
1316‧‧‧第二黏著層
1317‧‧‧平面
1318‧‧‧阻隔層
1400‧‧‧工程基板
1410‧‧‧核心
1412‧‧‧第一黏著層
1414‧‧‧導電層
1416‧‧‧第二黏著層
1500‧‧‧方法
1510‧‧‧步驟
1512‧‧‧步驟
1514‧‧‧步驟
1516‧‧‧步驟
1518‧‧‧步驟
1520‧‧‧步驟
1522‧‧‧步驟
第1圖係為圖示根據本發明的一些實施例的工程基板結構的簡化示意性橫截面圖。
第2圖圖示根據本發明的一些實施例圖解形成蕭特基阻隔二極體（SBD）的方法的簡化流程圖。
第3A圖至第3H圖圖示根據本發明的一些實施例圖解第2圖所示的方法的中間步驟的示意性橫截面圖。
第4圖示意性圖示根據本發明的一些實施例的蕭特基二極體的透視圖。
第5圖示意性圖示根據本發明的一些實施例的垂直蕭特基二極體的橫截面圖。
第6圖示意性圖示根據本發明的一些實施例的垂直接面阻隔蕭特基（JBS）二極體的橫截面圖。
第7圖示意性圖示根據本發明的一些其他實施例的垂直蕭特基二極體的橫截面圖。
第8圖圖示根據本發明的一些實施例的蕭特基二極體的摻雜濃度的圖。
第9圖圖示根據本發明的一些其他實施例的蕭特基二極體的摻雜濃度的圖。
第10圖圖示根據本發明的一些實施例圖解形成垂直蕭特基二極體的方法的簡化流程圖。
第11圖示意性圖示根據本發明的一些實施例的垂直蕭特基二極體的橫截面圖。
第12圖係為圖示根據本發明的一些實施例的工程基板結構的簡化示意圖。
第13圖係為圖示根據本發明的一些其他實施例的工程基板結構的簡化示意圖。
第14圖係為圖示根據本發明的一些另外實施例的工程基板結構的簡化示意圖。
第15圖係為圖示根據本發明的一些實施例的製造工程基板的方法的簡化流程圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (21)

  1. 一種垂直蕭特基二極體，包含： 一歐姆觸點； 一第一磊晶N型氮化鎵層，與該歐姆觸點物理接觸，並具有一第一摻雜濃度； 一第二磊晶N型氮化鎵層，與該第一磊晶N型氮化鎵層物理接觸，並具有低於該第一摻雜濃度的一第二摻雜濃度； 一第一邊緣終端區域與一第二邊緣終端區域，耦接到該第二磊晶N型氮化鎵層，並藉由該第二磊晶N型氮化鎵層的一部分彼此分離；以及 一蕭特基觸點，耦接到該第二磊晶N型氮化鎵層的該部分，並耦接到該第一邊緣終端區域與該第二邊緣終端區域。
  2. 如請求項1所述的垂直蕭特基二極體，進一步包含經由一焊料附接到該歐姆觸點的一金屬突舌。
  3. 如請求項1所述的垂直蕭特基二極體，其中該第二磊晶N型氮化鎵層的一厚度的範圍係為約10μm至約25μm。
  4. 如請求項1所述的垂直蕭特基二極體，其中該第二磊晶N型氮化鎵層在與該第一磊晶N型氮化鎵層的一介面處包含一磊晶介面層。
  5. 如請求項1所述的垂直蕭特基二極體，其中該第一摻雜濃度的範圍係為約1×1018 cm-3 到約5×1018 cm-3 。
  6. 如請求項5所述的垂直蕭特基二極體，其中該第二摻雜濃度的範圍係為約2×1015 cm-3 到約1×1016 cm-3 。
  7. 如請求項1所述的垂直蕭特基二極體，其中該第一邊緣終端區域與該第二邊緣終端區域中之每一者包含摻雜鎂（Mg）的氮化鎵。
  8. 如請求項1所述的垂直蕭特基二極體，進一步包含在該第一邊緣終端區域與該第二邊緣終端區域之間的該第二磊晶N型氮化鎵層的該部分中的複數個接面阻隔蕭特基（JBS）柵格區域，該等複數個JBS柵格區域耦接到該蕭特基觸點。
  9. 如請求項8所述的垂直蕭特基二極體，其中該等複數個JBS柵格區域中之每一者包含摻雜鎂（Mg）的氮化鎵。
  10. 如請求項1所述的垂直蕭特基二極體，其中該第一邊緣終端區域與該第二邊緣終端區域中之每一者包含具有範圍為約2×1015 cm-3 到約5×1016 cm-3 的一第三摻雜濃度的一單一區域。
  11. 如請求項1所述的垂直蕭特基二極體，其中該第一邊緣終端區域與該第二邊緣終端區域中之每一者包含一第一區域與一第二區域，該第一區域具有範圍為約2×1015 cm-3 到約5×1016 cm-3 的一第三摻雜濃度，而該第二區域具有範圍為約5×1016 cm-3 到約5×1017 cm-3 的一第四摻雜濃度。
  12. 一種形成一垂直蕭特基二極體的方法，該方法包含以下步驟： 提供一工程基板，該工程基板包含： 一多晶陶瓷核心； 一阻隔層，包覆該多晶陶瓷核心； 一黏合層，耦接到該阻隔層；以及 一基本單晶矽層，耦接到該邊界層； 形成一第一磊晶N型氮化鎵層，耦接到該基本單晶矽層，並具有一第一摻雜濃度； 形成一第二磊晶N型氮化鎵層，耦接到該第一磊晶N型氮化鎵層，並具有低於該第一摻雜濃度的一第二摻雜濃度； 形成一第一邊緣終端區域與一第二邊緣終端區域，耦接到該第二磊晶N型氮化鎵層，並藉由該第二磊晶N型氮化鎵層的一部分彼此分離； 形成一蕭特基觸點，耦接到該第二磊晶N型氮化鎵層的該部分，並耦接到該第一邊緣終端區域與該第二邊緣終端區域； 移除該工程基板，以暴露該第一磊晶N型氮化鎵層的一後表面；以及 形成一歐姆觸點，該歐姆觸點耦接到該第一磊晶N型氮化鎵層的該後表面。
  13. 如請求項12所述的方法，進一步包含以下步驟：形成經由一焊料附接到該歐姆觸點的一金屬突舌。
  14. 如請求項12所述的方法，其中該第二磊晶N型氮化鎵層的一厚度的範圍係為約10μm至約25μm。
  15. 如請求項12所述的方法，其中形成該第一邊緣終端區域與該第二邊緣終端區域之步驟包含以下步驟：將鎂（Mg）離子植入該第二磊晶N型氮化鎵層的一第一部分與一第二部分。
  16. 如請求項12所述之方法，進一步包含以下步驟： 在該第一邊緣終端區域與該第二邊緣終端區域之間的該第二磊晶N型氮化鎵層的該部分中形成複數個接面阻隔蕭特基（JBS）柵格區域，其中該等複數個JBS柵格區域耦接到該蕭特基觸點。
  17. 如請求項16所述的方法，其中形成該等複數個JBS柵格區域之步驟包含以下步驟：藉由鎂（Mg）離子植入選擇性區域摻雜該第二磊晶N型氮化鎵層的該部分。
  18. 一種垂直蕭特基二極體，包含： 一金屬突舌； 一歐姆觸點，耦接到該金屬突舌； 一第一磊晶N型氮化鎵層，與該歐姆觸點電接觸，並具有一第一摻雜濃度； 一第二磊晶N型氮化鎵層，與該第一磊晶N型氮化鎵層物理接觸，並具有低於該第一摻雜濃度的一第二摻雜濃度；以及 一蕭特基觸點，耦接到該第二磊晶N型氮化鎵層的一部分，該蕭特基觸點具有一階梯式結構，而使得該蕭特基觸點的一橫截面係在接近該第二磊晶N型氮化鎵層的一區域較窄，而在遠離該第二磊晶N型氮化鎵層的一第二區域較寬。
  19. 如請求項18所述的垂直蕭特基二極體，其中該第二磊晶N型氮化鎵層的一厚度的範圍係為約10μm至約25μm。
  20. 如請求項18所述的垂直蕭特基二極體，其中該第一摻雜濃度的範圍係為約1×1018 到約5×1018 。
  21. 如請求項20所述的垂直蕭特基二極體，其中該第二摻雜濃度的範圍係為約2×1015 到約1×1016 。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102275146B1 (ko) * 2019-05-20 2021-07-08 파워큐브세미 (주) 쇼트키 다이오드 및 그의 제조방법
CN110676308B (zh) * 2019-10-12 2022-12-20 中国电子科技集团公司第十三研究所 肖特基二极管的制备方法
CN111146294B (zh) * 2019-12-05 2023-11-07 中国电子科技集团公司第十三研究所 肖特基二极管及其制备方法
CN114864760A (zh) * 2021-02-03 2022-08-05 厦门三安光电有限公司 微型发光二极管和显示面板
CN114141884A (zh) * 2021-12-14 2022-03-04 上海集成电路制造创新中心有限公司 可重构肖特基二极管
WO2024137722A2 (en) * 2022-12-19 2024-06-27 Peiching Ling Semiconductor structures and memory devices and methods for manufacturing the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6497763B2 (en) * 2001-01-19 2002-12-24 The United States Of America As Represented By The Secretary Of The Navy Electronic device with composite substrate
JP2002305309A (ja) 2001-02-01 2002-10-18 Hitachi Ltd 半導体装置およびその製造方法
JP5037003B2 (ja) * 2005-11-25 2012-09-26 一般財団法人電力中央研究所 ショットキーバリアダイオードおよびその使用方法
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
US7595241B2 (en) 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
TW200921776A (en) * 2007-11-09 2009-05-16 Powertech Technology Inc Wafer cutting method, die structure and its multi-die package method
JP5713546B2 (ja) * 2008-09-08 2015-05-07 三菱電機株式会社 半導体装置
FR2977260B1 (fr) * 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US9099547B2 (en) * 2011-10-04 2015-08-04 Infineon Technologies Ag Testing process for semiconductor devices
US8772901B2 (en) 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Termination structure for gallium nitride schottky diode
US8927999B2 (en) 2011-11-21 2015-01-06 Avogy, Inc. Edge termination by ion implantation in GaN
US8716716B2 (en) * 2011-12-22 2014-05-06 Avogy, Inc. Method and system for junction termination in GaN materials using conductivity modulation
WO2013114481A1 (ja) * 2012-01-30 2013-08-08 パナソニック株式会社 半導体装置
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
US8981432B2 (en) * 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
US20140048903A1 (en) * 2012-08-15 2014-02-20 Avogy, Inc. Method and system for edge termination in gan materials by selective area implantation doping
US8952481B2 (en) * 2012-11-20 2015-02-10 Cree, Inc. Super surge diodes
JPWO2014080820A1 (ja) * 2012-11-26 2017-01-05 住友電気工業株式会社 ショットキーバリアダイオードおよびその製造方法
US9318624B2 (en) * 2012-11-27 2016-04-19 Cree, Inc. Schottky structure employing central implants between junction barrier elements
US8937317B2 (en) 2012-12-28 2015-01-20 Avogy, Inc. Method and system for co-packaging gallium nitride electronics
US9082692B2 (en) 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
JP2015026669A (ja) * 2013-07-25 2015-02-05 住友電気工業株式会社 窒化物半導体装置
JP5818853B2 (ja) * 2013-10-15 2015-11-18 株式会社トクヤマ ｎ型窒化アルミニウム単結晶基板を用いた縦型窒化物半導体デバイス
US9806205B2 (en) * 2014-08-01 2017-10-31 Tokuyama Corporation N-type aluminum nitride monocrystalline substrate
US10153276B2 (en) * 2014-12-17 2018-12-11 Infineon Technologies Austria Ag Group III heterojunction semiconductor device having silicon carbide-containing lateral diode
US9666677B1 (en) * 2014-12-23 2017-05-30 Soraa Laser Diode, Inc. Manufacturable thin film gallium and nitrogen containing devices
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
CN116936703A (zh) 2016-06-24 2023-10-24 克罗米斯有限公司 多晶陶瓷衬底及其制造方法

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