JP7001660B2 - 電力およびｒｆ用途用の設計された基板構造 - Google Patents

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Description

関連出願の相互参照
[0001]本出願は、２０１６年６月１４日に出願された「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＰＯＷＥＲ ＡＮＤ ＲＦ ＡＰＰＬＩＣＡＴＩＯＮＳ」という名称の米国仮特許出願第６２／３５０，０８４号明細書、および２０１６年６月１４日に出願された「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」という名称の米国仮特許出願第６２／３５０，０７７号明細書に基づく優先権を主張し、その開示内容は、全ての目的のためにその全体が参照により本明細書に組み込まれる。
[0002]以下の２つの米国特許出願は、本出願と同時に出願されており、これら２つの出願の開示内容は、全ての目的のためにその全体が参照により本明細書に組み込まれる。
[0003]２０１７年６月１３日に出願された、「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＰＯＷＥＲ ＡＮＤ ＲＦ ＡＰＰＬＩＣＡＴＩＯＮＳ」という名称の出願第１５／６２１，３３５号明細書（代理人整理番号０９８８２５－１０４９５２９－００１１１０ＵＳ）。
[0004]２０１７年６月１３日に出願された「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」という名称の出願第１５／６２１，３３８号明細書（代理人整理番号０９８８２５－１０４９５３２－００１６１０ＵＳ）。
[0005]発光ダイオード（ＬＥＤ）構造は、通常、サファイア基板上にエピタキシャル成長させる。現在、多くの製品が照明、コンピュータモニタ、およびその他のディスプレイ装置を含むＬＥＤ装置を使用している。
[0006]サファイア基板上の窒化ガリウム系ＬＥＤ構造の成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスに起因して、エピタキシャル成長材料は、エピタキシャル層の電子的／光学的特性に関連する均一性の低下およびメトリクスの低下を含む様々な悪影響を示す可能性がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムが当該分野において必要である。
[0007]本発明は、概して設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。
[0008]本発明の一実施形態によれば、基板が提供される。基板は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、第２の接着層に結合されたバリア層とを備える支持構造を含む。基板はまた、支持構造に結合された酸化シリコン層と、酸化シリコ
ン層に結合された実質的単結晶シリコン層、および実質的単結晶シリコン層に結合されたエピタキシャルＩＩＩ－Ｖ層とを含む。
[0009]本発明の他の実施形態によれば、基板を製造する方法が提供される。この方法は、多結晶セラミックコアを用意することと、多結晶セラミックコアを第１の接着性シェルに封入することと、第１の接着性シェルを導電性シェルに封入することと、導電性シェルを第２の接着性シェルに封入することと、第２の接着性シェルをバリアシェルに封入することとによって、支持構造を形成することを含む。この方法はまた、接合層を支持構造に接合することと、実質的単結晶シリコン層を接合層に接合することと、実質的単結晶シリコン層上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、エピタキシャルシリコン層上に、エピタキシャル成長によってエピタキシャルＩＩＩ－Ｖ層を形成することとを含む。
[0010]本発明の特定の実施形態によれば、設計された基板構造が提供される。設計された基板構造は、支持構造と、支持構造に結合された接合層と、接合層に結合された実質的単結晶シリコン層と、実質的単結晶シリコン層に結合されたエピタキシャル単結晶シリコン層とを含む。支持構造は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、第２の接着層に結合されたバリアシェルとを含む。
[0011]多くの利点が従来技術に対して本発明によって達成される。例えば、本発明の実施形態は、光学、電子、および光電子用途での使用に適した窒化ガリウム系エピタキシャル層にＣＴＥ整合した設計された基板構造を提供する。設計された基板構造の構成要素として利用される封入層は、基板の中央部分に存在する不純物の拡散が、設計された基板が利用される半導体処理環境に達するのを阻止する。熱膨張率、格子不整合、熱安定性、形状制御を含む基板材料に関連する重要な特性は、窒化ガリウム系エピタキシャル層および装置層、ならびに様々な装置アーキテクチャおよび性能目標との改善された（例えば最適化された）整合のために独自に設計されている。基板材料層は従来の半導体製造プロセスにおいて一緒に一体化されるので、プロセス一体化は単純化される。本発明のこれらのおよび他の実施形態は、多くのその利点および特徴と共に、以下の本文および添付の図面に関連してより詳細に説明される。
本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。 本発明の一実施形態による設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。 本発明の実施形態によるアニール後の設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。 本発明の実施形態による、アニール後の窒化シリコン層を有する設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。 本発明の別の実施形態による設計された基板構造を示す簡略化された概略図である。 本発明のさらに別の実施形態による設計された基板構造を示す簡略化された概略図である。 本発明の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。 本発明の一実施形態によるＲＦおよび電力用途のためのエピタキシャル／設計された基板構造を示す簡略化された概略図である。 本発明の一実施形態による設計された基板構造上のＩＩＩ－Ｖ族エピタキシャル層を示す簡略化された概略図である。 本発明の別の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。
[0022]本発明の実施形態は、設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。
[0023]図１は、本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。図１に示す設計された基板１００は、様々な電子および光学用途に適している。設計された基板は、設計された基板１００上に成長させるエピタキシャル材料のＣＴＥと実質的に一致する熱膨張率（ＣＴＥ）を有することができるコア１１０を含む。エピタキシャル材料１３０は、設計された基板の要素としては必要ではないが、典型的に設計された基板上に成長されるので、任意選択肢として示されている。
[0024]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）とすることができる。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化シリコン（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料をコア１１０に利用することができる。
[0025]コアの厚さは、１００～１５００μｍ程度、例えば７２５μｍであり得る。コア１１０は、シェルまたは封入シェルと呼ぶことができる第１の接着層１１２に封入されている。一実施形態では、第１の接着層１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）層を含む。他の実施形態では、第１の接着層の厚さは、例えば１００Åから２，０００Åまで変化する。幾つかの実施形態ではＴＥＯＳが接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着をもたらす他の材料（例えば、セラミック、特に多結晶セラミック）も本発明の実施形態に従って利用できる。例えば、ＳｉＯ２または他の酸化シリコン（ＳｉｘＯｙ）はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。幾つかの実施形態では、第１の接着層１１２はコア１１０を完全に囲んで、完全に封入されたコアを形成し、ＬＰＣＶＤプロセスを使用して形成することができる。第１の接着層１１２は表面を提供し、その上に後続の層が接着されて設計された基板構造の要素を形成する。
[0026]第１の封入接着層を形成するためのＬＰＣＶＤプロセス、炉系プロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部を被覆する堆積プロセスを利用することができ、コアをひっくり返すことができ、堆積プロセスを繰り返してコアの追加の部分を被覆することができる。したがって、幾つかの実施形態において、完全に封入された構造を提供するためにＬＰＣＶＤ技術が利用されるが、特定の用途に応じて他の成膜技術を利用することができる。
[0027]接着層１１２を囲むように導電層１１４が形成されている。一実施形態では、ポリシリコンは、セラミック材料に対する接着力が乏しいため、導電層１１４は、第１の接着層１１２を囲むように形成されたポリシリコン（すなわち、多結晶シリコン）のシェル
である。導電層がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５，０００Å程度、例えば２，５００Åであり得る。幾つかの実施形態では、ポリシリコン層は、第１の接着層１１２（例えば、ＴＥＯＳ層）を完全に囲むようにシェルとして形成することができ、それにより完全に封入された第１の接着層を形成し、またＬＰＣＶＤプロセスを使用して形成できる。他の実施形態では、後述するように、導電性材料は、接着層の一部、例えば基板構造の下半分に形成することができる。幾つかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。
[0028]一実施形態では、導電層１１４は、ドープされて高導電性材料を提供するポリシリコン層、例えばホウ素でドープされてｐ型ポリシリコン層を提供するポリシリコン層とすることができる。幾つかの実施形態において、高い導電性を提供するために、ホウ素によるドーピングは１×１０１９ｃｍ－３から１×１０２０ｃｍ－３のレベルである。異なるドーパント濃度での他のドーパント（例えば、１×１０１６ｃｍ－３から５×１０１８ｃｍ－３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層での使用に適したｎ型またはｐ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0029]導電層１１４の存在は、設計された基板を半導体処理ツール、例えば静電チャック（ＥＳＣ）を有するツールに静電チャックする際に有用である。導電層１１４は、半導体処理ツールにおける処理後に迅速なデチャックを可能にする。したがって、本発明の実施形態は、従来のシリコンウエハと共に利用される方法で処理できる基板構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0030]第２の接着層１１６（例えば、厚さが１，０００Å程度のＴＥＯＳ層）が導電層１１４を囲むように形成される。幾つかの実施形態では、第２の接着層１１６は導電層１１４を完全に取り囲んで完全な封入構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成できる。
[0031]バリア層１１８、例えば窒化シリコン層が、第２の接着層１１６を囲むように形成される。一実施形態では、バリア層１１８は、厚さが２，０００Åから５，０００Å程度の窒化シリコン層１１８である。バリア層１１８は、幾つかの実施形態では第２の接着層１１６を完全に取り囲んで完全な封入構造を形成し、またＬＰＣＶＤプロセスを使用して形成することができる。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層として利用することができる。幾つかの実施態様では、バリア層１１８は、バリア層を形成するために構築された幾つかの副層を含む。したがって、バリア層という用語は、単一層または単一材料を意味するのではなく、複合的に積層された１つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0032]幾つかの実施形態では、バリア層１１８、例えば窒化シリコン層は、設計された基板が、例えば高温（例えば１，０００℃）エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、コア１１０内に存在する要素、例えば酸化イットリウム（すなわちイットリア）、酸素、金属不純物、他の微量要素等が、拡散および／またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0033]図２Ａは、本発明の一実施形態による設計された構造についての、深さの関数としての種濃度を示す二次イオン質量分析法（ＳＩＭＳ）プロファイルである。設計された
構造はバリア層１１８を含まなかった。図２Ａを参照すると、セラミックコア中に存在する幾つかの種（例えば、イットリウム、カルシウム、およびアルミニウム）は、設計された層１２０／１２２中で無視できる濃度まで低下する。カルシウム、イットリウム、およびアルミニウムの濃度は、それぞれ３、４、および６桁下がる。
[0034]図２Ｂは、本発明の実施形態によるアニール後のバリア層のない設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。上述のように、半導体処理操作中、本発明の実施形態によって提供される設計された基板構造は、例えばＧａＮ系層のエピタキシャル成長中に、数時間にわたって高温（約１１００℃）にさらされる可能性がある。
[0035]図２Ｂに示されているプロファイルの場合、設計された基板構造は１１００℃で４時間アニールされた。図２Ｂに示すように、堆積時サンプル中に低濃度で元々存在していたカルシウム、イットリウム、およびアルミニウムは、設計された層中に拡散し、他の要素と同様の濃度に達した。
[0036]図２Ｃは、本発明の一実施形態による、アニール後のバリア層を有する設計された構造についての深さの関数としての種濃度を示すＳＩＭＳプロファイルである。設計された基板構造への拡散バリア層１１８（例えば、窒化シリコン層）の一体化は、拡散バリア層が存在しない場合に生じたアニールプロセスの間のカルシウム、イットリウム、およびアルミニウムの設計された層への拡散を防止する。図２Ｃに示されるように、セラミックコア中に存在するカルシウム、イットリウム、およびアルミニウムは、アニール後の設計された層において低濃度のままである。したがって、バリア層１１８（例えば、窒化シリコン層）の使用は、これらの要素が拡散バリアを通って拡散するのを防ぎ、それによって設計された基板を取り囲む環境にそれらが放出されるのを防ぐ。同様に、バルクセラミック材料内に含まれる他の任意の不純物もバリア層によって封じ込められる。
[0037]通常、コア１１０を形成するために利用されるセラミック材料は、１，８００℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を除去すると予想される。これらの不純物は、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、ならびに他の要素および化合物を含み得る。続いて、８００℃～１１００℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散はわずかであると予想されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、設計された基板の層を通して要素の著しい拡散が起こり得ることを突き止めた。したがって、本発明の実施形態は、バリア層１１８（例えば、窒化シリコン層）を一体化して、多結晶セラミック材料（例えば、ＡｌＮ）から設計された層１２０／１２２ならびに任意のＧａＮ層１３０などのエピタキシャル層への背景要素のアウトディフュージョンを防止する。下にある層および材料を封入する窒化シリコン層１１８は、所望のバリア層機能を提供する。
[0038]図２Ｂに示されるように、イットリウムを含む、コア１１０内に元々存在していた要素は、第１のＴＥＯＳ層１１２、ポリシリコン層１１４、および第２のＴＥＯＳ層１１６の中へ、またそれらを通って拡散する。しかし、窒化シリコン層１１８の存在は、これらの要素が窒化シリコン層を通って拡散するのを防ぎ、それによって、図２Ｃに示されるように、設計された基板を囲む環境へのそれらの放出を防ぐ。
[0039]再度図１を参照すると、接合層１２０（例えば、酸化シリコン層）が、バリア層１１８の一部、例えば、バリア層の上面に堆積され、その後、実質的単結晶シリコン層１２２の接合中に使用される。接合層１２０は、幾つかの実施形態では、厚さが約１．５μｍであり得る。
[0040]実質的単結晶層１２２は、エピタキシャル材料１３０を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。幾つかの実施形態では、エピタキシャル材料１３０は、厚さが２μｍ～１０μｍのＧａＮ層を含み、これは、光電子装置、ＲＦ装置、パワー装置などで利用される複数の層のうちの１つとして利用することができる。一実施形態では、実質的単結晶層１２２は、層転写プロセスを使用して酸化シリコン層１１８に取り付けられている実質的単結晶シリコン層を含む。
[0041]図３は、本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。図３に示す設計された基板３００は、様々な電子および光学用途に適している。設計された基板は、設計された基板３００上に成長させるエピタキシャル材料１３０のＣＴＥと実質的に一致する熱膨張率（ＣＴＥ）を有することができるコア１１０を含む。エピタキシャル材料１３０は、設計された基板構造の要素としては必要ではないが、典型的に設計された基板構造上に成長されるので、任意選択肢として示されている。
[0042]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば多結晶窒化アルミニウム（ＡｌＮ）とすることができる。コアの厚さは、１００～１５００μｍ程度、例えば７２５μｍであり得る。コア１１０は、シェルまたは封入シェルと呼ぶことができる第１の接着層１１２に封入されている。この実施形態では、第１の接着層１１２がコアを完全に封入するが、これは、図４に関してさらに詳細に論じるように、本発明によって必要とされない。
[0043]一実施形態では、第１の接着層１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）層を含む。他の実施形態では、第１の接着層の厚さは、例えば１００Åから２，０００Åまで変化する。幾つかの実施形態ではＴＥＯＳが接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着をもたらす他の材料も本発明の実施形態に従って利用できる。例えば、ＳｉＯ２、ＳｉＯＮ等はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。幾つかの実施形態では、第１の接着層１１２はコア１１０を完全に囲んで、完全に封入されたコアを形成し、ＬＰＣＶＤプロセスを使用して形成することができる。接着層は表面を提供し、その上に後続の層が接着されて設計された基板構造の要素を形成する。
[0044]封入接着層を形成するためのＬＰＣＶＤプロセス、炉系プロセスなどの使用に加えて、他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部を被覆する、例えば、ＣＶＤ、ＰＥＣＶＤなどの堆積プロセスを利用することができ、コアをひっくり返すことができ、堆積プロセスを繰り返してコアの追加の部分を被覆することができる。
[0045]第１の接着層１１２の少なくとも一部の上に導電層３１４が形成される。一実施形態では、導電層３１４は、コア／接着層構造の下部（例えば、下半分または裏面）上に堆積プロセスによって形成されるポリシリコン（すなわち、多結晶シリコン）を含む。導電層がポリシリコンである実施形態では、ポリシリコン層の厚さは、数千オングストローム程度、例えば３，０００Åであり得る。幾つかの実施形態では、ポリシリコン層はＬＰＣＶＤプロセスを使用して形成することができる。
[0046]一実施形態では、導電層３１４は、ドープされて高導電性材料を提供するポリシリコン層とすることができ、例えば、導電層３１４はホウ素でドープされてｐ型ポリシリコン層を提供することができる。幾つかの実施形態では、高い導電性を提供するために、
ホウ素によるドーピングは約１×１０１９ｃｍ－３から１×１０２０ｃｍ－３の範囲のレベルである。導電層の存在は、設計された基板を半導体処理ツール、例えば静電チャック（ＥＳＣ）を有するツールに静電チャックする際に有用である。導電層３１４は、処理後の迅速なデチャックを可能にする。したがって、本発明の実施形態は、従来のシリコンウエハと共に利用される方法で処理できる基板構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0047]第２の接着層３１６（例えば、第２のＴＥＯＳ層）が、導電層３１４（例えば、ポリシリコン層）を囲むように形成されている。第２の接着層３１６の厚さは１，０００Å程度である。幾つかの実施形態では、第２の接着層３１６は、導電層３１４および第１の接着層１１２を完全に取り囲んで完全な封入構造を形成し、またＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、第２の接着層３１６は、例えば、導電層３１４の上面と整列され得る平面３１７によって示される位置で終わる導電層３１４を、部分的にのみ囲む。この例では、導電層３１４の上面はバリア層１１８の一部と接触することになる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0048]バリア層１１８（例えば、窒化シリコン層）が、第２の接着層３１６を囲むように形成される。幾つかの実施形態では、バリア層１１８の厚さは４，０００Å～５，０００Å程度である。幾つかの実施形態では、バリア層１１８は第２の接着層３１６を完全に取り囲んで完全な封入構造を形成し、またＬＰＣＶＤプロセスを使用して形成することができる。
[0049]幾つかの実施形態では、窒化シリコンバリア層の使用は、設計された基板が、例えば高温（例えば１，０００℃）エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、コア１１０内に存在する要素、例えば酸化イットリウム（すなわちイットリア）、酸素、金属不純物、他の微量要素等が、拡散および／またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0050]図４は、本発明の別の実施形態による設計された基板構造を示す簡略化された概略図である。図４に示す実施形態では、第１の接着層４１２がコア１１０の少なくとも一部の上に形成されているが、コア１１０を封入していない。この実施形態では、第１の接着層４１２は、以下でより完全に説明されるように、その後に形成される導電層４１４の接着を強化するために、コア１１０の下面（コア１１０の裏側）に形成される。接着層４１２は図４ではコア１１０の下面にのみ示されているが、コアの他の部分上への接着層材料の堆積は設計された基板構造の性能に悪影響を及ぼさず、そのような材料は様々な実施形態に存在できることが理解されよう。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0051]導電層４１４は、第１の接着層４１２およびコア１１０を封入しないが、第１の接着層４１２と実質的に整列している。導電層４１４は、第１の接着層４１２の底部または裏面に沿って延び、そして側面の一部に沿って上に延びるように示されているが、垂直面に沿った延長は、本発明によって必要とされない。したがって、実施形態は、基板構造の片面への堆積、基板構造の片面のマスキングなどを利用することができる。導電層４１４は、第１の接着層４１２の一面、例えば底面／裏面の一部に形成することができる。導電層４１４は、設計された基板構造の一方側に電気伝導を提供し、これはＲＦおよび高電力用途において有利であり得る。導電層は、図１の導電層１１４に関して説明したようにドープされたポリシリコンを含むことができる。
[0052]コア１１０の一部、第１の接着層４１２の一部、および導電層４１４は、下層の材料へのバリア層４１８の接着を強化するために、第２の接着層４１６で覆われている。バリア層４１８は、上述のように、下層からの拡散を防ぐための封入構造を形成する。
[0053]半導体系導電層に加えて、他の実施形態では、導電層４１４は金属層、例えば５００Åのチタンなどである。
[0054]再度図４を参照すると、実施形態に応じて、１つ以上の層を除去することができる。例えば、層４１２および４１４を除去して、単一の接着性シェル４１６およびバリア層４１８のみを残すことができる。別の実施形態では、層４１４のみを除去することができる。この実施形態では、層４１２はまた、層４１８の上に堆積された層１２０によって引き起こされる応力とウエハの曲がりとのバランスをとることができる。コア１１０の上面に絶縁層を有する（例えば、コア１１０と層１２０との間に絶縁層のみを有する）基板構造の構成は、高絶縁性基板が望ましいパワー／ ＲＦ用途に利益をもたらす。
[0055]別の実施形態では、バリア層４１８はコア１１０を直接封入し、導電層４１４およびそれに続く接着層４１６が続いてもよい。この実施形態では、層１２０は上面から接着層４１６上に直接堆積することができる。さらに別の実施形態では、接着層４１６をコア１１０上に堆積させ、バリア層４１８が続き、次に導電層４１４、および別の接着層４１２が続くことができる。
[0056]幾つかの実施形態は層に関して論じられてきたが、層という用語は、層が、関心のある層を形成するために構築される幾つかの副層を含むことができるように理解されるべきである。したがって、層という用語は、単一材料からなる単一層を意味するのではなく、所望の構造を形成するために複合的に積層された１つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0057]図５は、本発明の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。この方法を利用して、基板上に成長させた１つ以上のエピタキシャル層にＣＴＥ一致した基板を製造することができる。方法５００は、多結晶セラミックコア（５１０）を用意すること、シェル（５１２）を形成する第１の接着層（例えば、テトラエチルオルトシリケート（ＴＥＯＳ）シェル）において多結晶セラミックコアを封入すること、および導電性シェル（５１４）（例えば、ポリシリコンシェル）において第１の接着層を封入することによって、支持構造を形成することを含む。第１の接着層は単一層のＴＥＯＳとして形成することができる。導電性シェルは、ポリシリコンの単一層として形成することができる。
[0058]この方法はまた、導電性シェルを第２の接着層（５１６）（例えば、第２のＴＥＯＳシェル）に封入することと、第２の接着層をバリア層シェル（５１８）に封入することとを含む。第２の接着層はＴＥＯＳの単一層として形成することができる。バリア層シェルは、窒化シリコンの単一層として形成することができる。
[0059]支持構造がプロセス５１０～５１８によって形成されると、方法は、接合層（例えば、酸化シリコン層）を支持構造（５２０）に接合することと実質的単結晶層、例えば、実質的単結晶シリコン層を酸化シリコン層（５２２）へ接合することとをさらに含む。本発明の実施形態によれば、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＺｎＯなどを含む他の実質的単結晶層を使用することができる。接合層の接合は、結合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。後述する実施形態では、実質的単結晶層（例えば、実質的単結晶シリコン
層）を接合層に接合することは、層がシリコンウエハから転写される単結晶シリコン層である層転写プロセスを利用する。
[0060]図１を参照すると、接合層１２０は、厚い（例えば、４μｍ厚）酸化物層の堆積によって、続いて酸化物を厚さ約１．５μｍに薄くする化学的機械研磨（ＣＭＰ）プロセスによって形成することができる。厚い初期酸化物は、多結晶コアの製造後に存在することがあり、図１に示す封入層が形成される際に存在し続けることがある支持構造上に存在する空隙および表面特徴を充填するのに役立つ。ＣＭＰプロセスは、空隙、粒子、または他の特徴を含まない実質的に平坦な表面を提供し、次いでこれをウエハ搬送プロセス中に使用して、実質的単結晶層１２２（例えば実質的単結晶シリコン層）を接合層１２０に接合することができる。接合層１２０は原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性で実質的単結晶層（例えば、実質的単結晶シリコン層）の接合を支援する実質的に平坦な表面を提供すべきである。
[0061]層転写プロセスを用いて、実質的単結晶シリコン層１２２を接合層１２０に接合することができる。幾つかの実施形態では、へき開面を形成するためにシリコンウエハ（例えば、シリコン（１１１）ウエハ）が注入される。ウエハ接合後、へき開面の下の単結晶シリコン層の一部と共にシリコン基板を除去することができ、その結果、図１に示す剥離された単結晶シリコン層１２２が得られる。実質的単結晶層１２２の厚さは、様々な用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２の結晶方位は、用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。
[0062]図５に示す方法はまた、実質的単結晶層（５２４）を滑らかにすることを含み得る。幾つかの実施形態において、実質的単結晶層１２２の厚さおよび表面粗さは、高品質のエピタキシャル成長のために修正することができる。装置用途が異なると、実質的単結晶層１２２の厚さおよび表面の滑らかさに関して、わずかに異なる仕様があり得る。へき開プロセスは、注入されたイオンプロファイルのピークで、バルク単結晶シリコンウエハから実質的単結晶層１２２を剥離する。へき開後、実質的単結晶層１２２は、窒化ガリウムなどの他の材料のエピタキシャル成長のための成長面として利用される前に、幾つかの態様で調整または修正することができる。
[0063]第１に、転写された実質的単結晶層１２２は、少量の残留水素濃度を含んでもよく、かつ注入による幾らかの結晶損傷を有し得る。したがって、結晶格子が損傷している転写された実質的単結晶層１２２の薄い部分を除去することが有益であり得る。幾つかの実施形態では、注入の深さは、実質的単結晶層１２２の所望の最終厚さよりも大きくなるように調整することができる。追加の厚さは、損傷している転写された実質的単結晶層の薄い部分の除去を可能にし、所望の最終厚さの損傷していない部分を残す。
[0064]第２に、実質的単結晶層１２２の全体の厚さを調整することが望ましい場合がある。一般に、実質的単結晶層１２２は、１つ以上のエピタキシャル層の後の成長のための高品質な格子テンプレートを提供するのに十分厚いが、高度に適合するために十分薄いことが望ましい。実質的単結晶層１２２は、その物理的性質があまり制約されず、結晶欠陥を発生させにくい傾向でそれを取り囲む材料の物理的性質を模倣することができるように、実質的単結晶層１２２が比較的薄い場合に、「適合している」と言える。実質的単結晶層１２２の適合は、実質的単結晶層１２２の厚さに反比例し得る。適合が高いほど、テンプレート上に成長したエピタキシャル層の欠陥密度が低くなり、より厚いエピタキシャル層の成長が可能になる。幾つかの実施形態において、実質的単結晶層１２２の厚さは、剥離シリコン層上にシリコンをエピタキシャル成長させることによって増加させることがで
きる。
[0065]第３に、実質的単結晶層１２２の滑らかさを改善することは有益であり得る。層の滑らかさは、総水素ドーズ量、任意の共注入種の存在、および水素系へき開面を形成するために使用されるアニール条件に関連し得る。後述するように、層転写（すなわちへき開工程）から生じる初期粗さは、熱酸化および酸化物剥離によって軽減され得る。
[0066]幾つかの実施形態では、損傷層の除去および実質的単結晶層１２２の最終厚さの調整は、剥離シリコン層の上部の熱酸化、それに続くフッ化水素（ＨＦ）酸による酸化物層剥離によって達成され得る。例えば、０．５μｍの初期厚さを有する剥離シリコン層を熱酸化して、厚さ約４２０ｎｍの二酸化シリコン層を形成することができる。成長した熱酸化物を除去した後、転写層内の残りのシリコン厚は約５３ｎｍであり得る。熱酸化中に、注入された水素は表面に向かって移動できる。したがって、後続の酸化物層剥離は幾らかの損傷を除去することができる。また、熱酸化は典型的には１０００℃以上の温度で行われる。高温はまた、格子損傷を修復することができる。
[0067]熱酸化中に実質的単結晶層の上部に形成された酸化シリコン層は、ＨＦ酸エッチングを使用して剥離することができる。ＨＦ酸による酸化シリコンとシリコン（ＳｉＯ２：Ｓｉ）との間のエッチング選択性は、ＨＦ溶液の温度および濃度ならびに酸化シリコンの化学量論および密度を調整することによって調整することができる。エッチング選択性は、ある材料の他の材料に対するエッチング速度を指す。ＨＦ溶液の選択性は、（ＳｉＯ２：Ｓｉ）に対して約１０：１～約１００：１の範囲であり得る。高いエッチング選択性は、初期の表面粗さから同様の要因で表面粗さを減少できる。しかしながら、結果として得られる実質的単結晶層１２２の表面粗さは依然として所望よりも大きい可能性がある。例えば、バルクＳｉ（１１１）表面は、追加処理の前に２μｍ×２μｍ原子間力顕微鏡（ＡＦＭ）スキャンによって決定されるように、０．１ｎｍ未満の二乗平均平方根（ＲＭＳ）表面粗さを有することができる。幾つかの実施形態では、Ｓｉ（１１１）上に窒化ガリウム材料をエピタキシャル成長させるための所望の表面粗さは、３０μｍ×３０μｍのＡＦＭスキャン領域上で、例えば、１ｎｍ未満、０．５ｎｍ未満、または０．２ｎｍ未満であり得る。
[0068]熱酸化および酸化物層剥離後の実質的単結晶層１２２の表面粗さが所望の表面粗さを超える場合、追加の表面平滑化を実行することができる。シリコン表面を滑らかにする方法は幾つかある。これらの方法は、水素アニール、レーザトリミング、プラズマ平滑化、およびタッチポリッシュ（例えば、化学的機械研磨すなわちＣＭＰ）を含み得る。これらの方法は、高アスペクト比の表面ピークの優先的攻撃を含み得る。したがって、表面上の高アスペクト比の特徴は、低アスペクト比の特徴よりも迅速に除去でき、したがってより滑らかな表面をもたらす。
[0069]図５に示す特定の工程は、本発明の一実施形態による設計された基板を製造する特定の方法を提供することを理解されたい。別の実施形態により、他の一連の工程を実行することもできる。例えば、本発明の代替の実施形態は、上に概説した工程を異なる順序で実行することができる。さらに、図５に示される個々の工程は、個々の工程に適切であるように様々な順序で実行され得る複数の副工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または削除することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0070]図６は、本発明の一実施形態によるＲＦおよび電力用途のためのエピタキシャル／設計された基板構造を示す簡略化された概略図である。幾つかのＬＥＤ用途では、設計された基板構造は、高品質ＧａＮ層の成長を可能にする成長基板を提供し、設計された基
板構造はその後除去される。しかしながら、ＲＦおよびパワー装置用途の場合、設計された基板構造は完成した装置の一部を形成し、その結果、設計された基板構造または設計された基板構造の要素の電気的、熱的、および他の特性は、特定の用途に対して重要である。
[0071]図１を参照すると、単結晶シリコン層１２２は、通常、注入および剥離技術を用いてシリコンドナーウエハから分割された剥離層である。典型的な注入は水素とホウ素である。パワーおよびＲＦ装置用途に対しては、設計された基板構造中の層および材料の電気的性質は重要である。例えば、幾つかの装置アーキテクチャは、１０３Ωｃｍを超える抵抗を有する高絶縁性シリコン層を利用して、基板および界面層を介する漏れを低減または排除する。他の用途は、装置の供給源を他の要素に接続するために所定の厚さ（例えば、１μｍ）の導電性シリコン層を含む設計を利用した。したがって、これらの用途では、単結晶シリコン層の寸法および特性を制御することが望ましい。注入および剥離技術が層転写中に使用される設計では、残留注入原子、例えば水素またはホウ素がシリコン層中に存在し、それによって電気的性質が変化する。さらに、例えば、導電率ならびに注入プロファイルの半値幅（ＦＷＨＭ）に影響を及ぼし得る注入量、表面粗さおよびへき開面位置精度、ならびに層厚さに影響を与える可能性がある注入深さの調整を使用して、薄いシリコン層の厚さ、導電率、および他の特性を制御することは困難である可能性がある。
[0072]本発明の実施形態によれば、設計された基板構造上のシリコンエピタキシーを利用して、特定の装置設計に適した単結晶シリコン層の所望の特性を達成する。
[0073]図６を参照すると、エピタキシャル／設計された基板構造６００は、設計された基板構造６１０と、その上に形成されたシリコンエピタキシャル層６２０とを含む。設計された基板構造６１０は、図１、図３、および図４に示す設計された基板構造と同様であり得る。典型的には、実質的単結晶シリコン層１２２は、層転写後に０．５μｍ程度である。表面調整プロセスを利用して、幾つかのプロセスでは単結晶シリコン層１２２の厚さを約０．３μｍに減らすことができる。信頼性のあるオーミック接触を形成するのに使用するために、単結晶シリコン層の厚さを約１μｍに増加させるために、例えば、エピタキシャルプロセスを使用して、層転写プロセスによって形成された実質的単結晶シリコン層１２２上にエピタキシャル単結晶シリコン層６２０を成長させる。ＣＶＤ、ＡＬＤ、ＭＢＥなどを含む様々なエピタキシャル成長プロセスを使用して、エピタキシャル単結晶シリコン層６２０を成長させることができる。エピタキシャル単結晶シリコン層６２０の厚さは、約０．１μｍ～約２０μｍの範囲、例えば０．１μｍ～１０μｍの間であり得る。
[0074]図７は、本発明の一実施形態による設計された基板構造上のＩＩＩ－Ｖ族エピタキシャル層を示す簡略化された概略図である。図７に示す構造は、以下に説明するように、二重エピタキシャル構造と呼ぶことができる。図７に示すように、エピタキシャル単結晶シリコン層６２０を含む設計された基板構造７１０は、その上に形成されたＩＩＩ－Ｖ族エピタキシャル層７２０を有する。一実施形態では、ＩＩＩ－Ｖ族エピタキシャル層は窒化ガリウム（ＧａＮ）を含む。
[0075]ＩＩＩ－Ｖ族エピタキシャル層７２０の所望の厚さは、所望の機能に応じて実質的に変わり得る。幾つかの実施形態では、ＩＩＩ－Ｖ族エピタキシャル層７２０の厚さは、０．５μｍ～１００μｍの間で変わることができ、例えば５μｍを超える厚さである。ＩＩＩ－Ｖ族エピタキシャル層７２０上に製造された装置の結果としての降伏電圧は、ＩＩＩ－Ｖ族エピタキシャル層７２０の厚さに応じて変わり得る。幾つかの実施形態は、少なくとも１００Ｖ、３００Ｖ、６００Ｖ、１．２ｋＶ、１．７ｋＶ、３．３ｋＶ、５．５ｋＶ、１３ｋＶ、または２０ｋＶの降伏電圧を提供する。
[0076]複数の副層を含むことができるＩＩＩ－Ｖ族エピタキシャル層７２０の部分間の導電性を提供するために、一組のビア７２４が形成され、この例ではＩＩＩ－Ｖ族エピタキシャル層７２０の上面からエピタキシャル単結晶シリコン層６２０へと通過する。ビア７２４は、それらがＩＩＩ－Ｖ族エピタキシャル層７２０から絶縁されるように絶縁層（図示せず）と並ぶことができる。一例として、これらのビアは、ビアを介してオーミック接触を提供し、それにより装置内に蓄積する電荷を緩和することによって、ダイオードまたはトランジスタの電極を下にあるシリコン層に接続するために使用することができる。
[0077]ＩＩＩ－Ｖ族エピタキシャル層が単結晶シリコン層１２２上に成長した場合、単結晶シリコン層１２２内のビアエッチングを終了すること、例えば ５μｍのＧａＮまでエッチングし、ウエハ全体にわたって確実に０．３μｍのシリコン層でエッチングを終了させることは困難であるため、ビアを介してそのようなオーミック接触を形成することは困難である。本発明の実施形態を利用すると、厚さが数ミクロンの単結晶シリコン層を提供することが可能であり、これは、大きな注入深さを達成するためには高い注入エネルギーが必要であるため注入および剥離プロセスを用いることは難しい。代わりに、厚いシリコン層は、様々な装置設計を可能にする図示されたビアなどの用途を可能にする。
[0078]単結晶シリコン層１２２上に単結晶シリコン層６２０をエピタキシャル成長させることによってシリコン「層」の厚さを増加させることに加えて、導電性、結晶性などの修正を含む他の調整を、単結晶シリコン層１２２の元の特性に対して行うことができる。例えば、ＩＩＩ－Ｖ層または他の材料の追加のエピタキシャル成長の前に１０μｍ程度のシリコン層が望まれる場合、そのような厚い層は本発明の実施形態に従って成長させることができる。
[0079]注入プロセスは単結晶シリコン層１２２の特性に影響を与える可能性があり、例えば、残留ホウ素／水素原子はシリコンの電気的特性に影響を与える可能性があるので、本発明の実施形態は、単結晶シリコン層６２０のエピタキシャル成長の前に、単結晶シリコン層１２２の一部を除去する。例えば、単結晶シリコン層１２２を薄くして厚さ０．１μｍ以下の層を形成し、残留ホウ素／水素原子の大部分または全部を除去することができる。その後の単結晶シリコン層６２０の成長は、層転写プロセスを使用して形成された層の対応する特性から実質的に独立した電気的特性および／または他の特性を有する単結晶材料を提供するために使用される。
[0080]設計された基板構造に結合された単結晶シリコン材料の厚さを増加させることに加えて、エピタキシャル単結晶シリコン層６２０の導電率を含む電気的特性は、単結晶シリコン層１２２のそれとは異なり得る。成長中のエピタキシャル単結晶シリコン層６２０のドーピングは、ホウ素をドープすることによってｐ型シリコンを生成し、リンをドープすることによってｎ型シリコンを生成することができる。アンドープシリコンを成長させて、絶縁領域を有する装置に使用される高抵抗シリコンを提供することができる。絶縁層は、特にＲＦ装置において有用であり得る。
[0081]エピタキシャル単結晶シリコン層６２０の格子定数は、成長中に単結晶シリコン層１２２の格子定数とは異なるように調整して、歪みエピタキシャル材料を製造することができる。シリコンに加えて、他の要素をエピタキシャル成長させて、歪み層を含む層、シリコンゲルマニウムなどを含む層を提供することができる。例えば、バッファ層を単結晶シリコン層１２２上、エピタキシャル単結晶シリコン層６２０上、または層間に成長させて、後続のエピタキシャル成長を強化することができる。これらのバッファ層は、歪みＩＩＩ－Ｖ層、シリコンゲルマニウム歪み層などを含み得る。さらに、バッファ層および他のエピタキシャル層は、モル分率、ドーパント、極性などにおいて変化させることができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0082]幾つかの実施形態において、単結晶シリコン層１２２またはエピタキシャル単結晶シリコン層６２０に存在する歪みは、ＩＩＩ－Ｖ族エピタキシャル層を含む後続のエピタキシャル層の成長中に緩和され得る。
[0083]図８は、本発明の別の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。この方法は、多結晶セラミックコア（８１０）を提供することによって支持構造を形成すること、多結晶セラミックコア（８１２）の少なくとも一部に結合された第１の接着層を形成することを含む。第１の接着層は、テトラエチルオルトシリケート（ＴＥＯＳ）層を含むことができる。方法はまた、第１の接着層（８１４）に結合された導電層を形成することを含む。導電層は、ポリシリコン層とすることができる。第１の接着層は単一層のＴＥＯＳとして形成することができる。導電層は、ポリシリコンの単一層として形成することができる。
[0084]方法はまた、導電層（８１６）の少なくとも一部に結合される第２の接着層を形成することと、バリアシェル（８１８）を形成することとを含む。第２の接着層はＴＥＯＳの単一層として形成することができる。バリアシェルは、窒化シリコンの単一層またはバリアシェルを形成する一連の副層として形成することができる。
[0085]支持構造がプロセス８１０～８１８によって形成されると、方法は、接合層（例えば、酸化シリコン層）を支持構造（８２０）に接合することと、実質的単結晶シリコン層または実質的単結晶層を酸化シリコン層（８２２）へ接合することとをさらに含む。接合層の接合は、結合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。
[0086]層転写プロセスを用いて、実質的単結晶シリコン層１２２を接合層１２０に接合することができる。幾つかの実施形態では、へき開面を形成するためにシリコンウエハ（例えば、シリコン（１１１）ウエハ）が注入される。ウエハ接合後、へき開面の下の単結晶シリコン層の一部と共にシリコン基板を除去することができ、その結果、図１に示す剥離された単結晶シリコン層１２２が得られる。実質的単結晶シリコン層１２２の厚さは、様々な用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２の結晶方位は、用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。幾つかの実施形態では、上述のように、実質的単結晶シリコン層１２２を滑らかにすることができる。
[0087]図８に示す方法はまた、実質的単結晶シリコン層（８２４）上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、エピタキシャルシリコン層（８２６）上に、エピタキシャル成長によってエピタキシャルＩＩＩ－Ｖ層を形成することとを含む。幾つかの実施形態において、エピタキシャルＩＩＩ－Ｖ層は窒化ガリウム（ＧａＮ）を含み得る。
[0088]図８に示す特定の工程は、本発明の別の実施形態による設計された基板を製造する特定の方法を提供することを理解されたい。別の実施形態により、他の一連の工程を実行することもできる。例えば、本発明の代替の実施形態は、上に概説した工程を異なる順序で実行することができる。さらに、図８に示される個々の工程は、個々の工程に適切であるように様々な順序で実行され得る複数の副工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または削除することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
[0089]また、本明細書に記載された実施例および実施形態は、説明の目的のみのためであり、それに照らした様々な修正または変更が当業者に示唆され、本出願の精神および範囲内および添付の特許請求の範囲に含まれることが理解される。

Claims (18)

  1. 基板を製造する方法であって、前記方法は、
    多結晶セラミックコアを提供し、
    前記多結晶セラミックコアを第１の接着性シェルに封入し、
    前記第１の接着性シェルを導電性シェルに封入し、
    前記導電性シェルを第２の接着性シェルに封入し、
    前記第２の接着性シェルをバリアシェルに封入することによって支持構造を形成することと、
    接合層を前記支持構造に接合することと、
    実質的単結晶シリコン層を前記接合層に接合することと、
    前記実質的単結晶シリコン層上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、
    前記エピタキシャルシリコン層上に、エピタキシャル成長によって１つ以上のエピタキシャルＩＩＩ－Ｖ層を形成することと、
    を含む、方法。
  2. 前記１つ以上のエピタキシャルＩＩＩ－Ｖ層から前記エピタキシャルシリコン層へと通過する複数のビアを形成することをさらに含む、請求項１に記載の方法。
  3. 前記多結晶セラミックコアが窒化アルミニウムを含む、請求項１に記載の方法。
  4. 前記１つ以上のエピタキシャルＩＩＩ－Ｖ層がエピタキシャル窒化ガリウム層を含む、請求項１に記載の方法。
  5. 前記第１の接着性シェルは第１のテトラエチルオルトシリケート（ＴＥＯＳ）シェルを含み、
    前記導電性シェルはポリシリコンシェルを含み、
    前記第２の接着性シェルは第２のＴＥＯＳシェルを含み、
    前記バリアシェルは窒化シリコンシェルを含み、
    前記接合層は酸化シリコンを含む、請求項１に記載の方法。
  6. 前記第１のＴＥＯＳシェルはＴＥＯＳの単一層を含み、
    前記ポリシリコンシェルはポリシリコンの単一層を含み、
    前記第２のＴＥＯＳシェルはＴＥＯＳの単一層を含み、
    前記窒化シリコンシェルは窒化シリコンの単一層を含む、請求項５に記載の方法。
  7. 前記１つ以上のエピタキシャルＩＩＩ－Ｖ層の厚さが、約５μｍ以上である、請求項４に記載の方法。
  8. 前記実質的単結晶シリコン層を接合することが、剥離によって実行される、請求項１に記載の方法。
  9. 前記実質的単結晶シリコン層が約０．５μｍの厚さを有する、請求項８に記載の方法。
  10. 基板を製造する方法であって、前記方法は、
    多結晶セラミックコアを提供し、
    前記多結晶セラミックコアに結合された第１の接着層を形成し、
    前記第１の接着層に結合された導電層を形成し、
    前記導電層に結合された第２の接着層を形成し、
    前記第２の接着層に結合されたバリア層を形成することによって支持構造を形成することと、
    前記支持構造に結合された接合層を形成することと、
    実質的単結晶シリコン層を前記接合層に接合することと、
    前記実質的単結晶シリコン層に結合された１つ以上のエピタキシャルＩＩＩ－Ｖ層を形成することと、
    を含む、方法。
  11. 前記多結晶セラミックコアが窒化アルミニウムを含む、請求項１０に記載の方法。
  12. 前記１つ以上のエピタキシャルＩＩＩ－Ｖ層がエピタキシャル窒化ガリウム層を含む、請求項１１に記載の方法。
  13. 前記エピタキシャル窒化ガリウム層が約５μｍ以上の厚さを有する、請求項１２に記載の方法。
  14. 前記実質的単結晶シリコン層を接合することが、剥離によって実行される、請求項１０に記載の方法。
  15. 前記１つ以上のエピタキシャルＩＩＩ－Ｖ層を形成する前に、
    前記実質的単結晶シリコン層に結合されたエピタキシャルシリコン層を形成することをさらに含み、
    前記１つ以上のエピタキシャルＩＩＩ－Ｖ層が前記エピタキシャルシリコン層に結合される、請求項１４に記載の方法。
  16. 前記エピタキシャルシリコン層が歪んでいる、請求項１５に記載の方法。
  17. 前記第１の接着層はテトラエチルオルトシリケート（ＴＥＯＳ）を含み、
    前記導電層はポリシリコンを含み、
    前記第２の接着層はＴＥＯＳを含み、
    前記バリア層は窒化シリコンを含み、
    前記接合層は酸化シリコンを含む、請求項１０に記載の方法。
  18. 前記第１の接着層が前記多結晶セラミックコアを封入し、
    前記導電層が前記第１の接着層を封入し、
    前記第２の接着層が前記導電層を封入し、
    前記バリア層が前記第２の接着層を封入する、請求項１７に記載の方法。
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