KR102361057B1 - 전력 및 rf 애플리케이션을 위한 가공된 기판 구조체 - Google Patents

전력 및 rf 애플리케이션을 위한 가공된 기판 구조체 Download PDF

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블라디미르 오드노블류도브
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큐로미스, 인크
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Abstract

기판은 다결정성 세라믹 코어; 상기 다결정성 세라믹 코어에 연결되는 제1 부착층; 상기 제1 부착층에 연결된 도전층; 상기 도전층에 연결된 제2 부착층; 및 상기 제2 부착층에 연결된 배리어 층을 포함하는 지지 구조를 포함한다. 상기 기판은 또한 상기 지지 구조에 연결된 실리콘 산화물 층, 상기 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층, 및 상기 실질적으로 단결정성인 실리콘 층에 연결된 에피택셜 III-V 층을 포함한다.

Description

전력 및 RF 애플리케이션을 위한 가공된 기판 구조체
관련 출원에 대한 상호 참조
본 출원은 "전력 및 RF 애플리케이션을 위한 가공된 기판 구조체"라는 명칭의 2016년 6월 14일자 미국 임시특허출원 제62/350,084호 및 "가공된 기판 구조체 및 제조 방법"이라는 명칭의2016년 6월 14일자 미국 임시특허출원 제62/350,077호를 우선권 주장의 기초로 하고, 이들의 전체 개시 내용은 모든 목적을 위하여 참조에 의해 본 명세서에 편입된다.
다음의 2개의 미국 특허출원이 본 출원과 동시에 출원되었으며, 이들 두 출원의 전체 개시 내용은 모든 목적을 위하여 참조에 의해 본 명세서에 편입된다.
"전력 및 RF 애플리케이션을 위한 가공된 기판 구조체"라는 명칭의 2017년 6월 13일자 출원 제15/621,335호(대리인 사건 번호: 098825-1049529-001110US), 및
"가공된 기판 구조체 및 제조 방법"이라는 명칭의 2017년 6월 13일자 출원 제15/621,338호(대리인 사건 번호: 098825-1049532-001610US).
본 발명은 일반적으로 가공된 기판 구조체에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스에서 사용하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 그 위에 성장된 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion: CTE)를 특징으로 하는 에피택셜 성장에 적합한 기판 구조체를 제공하는 방법 및 시스템에 적용되었다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 동작들에 적용될 수 있다.
발광 다이오드(LED) 구조는 통상적으로 사파이어 기판 상에 에피택셜(epitaxial) 성장된다. 현재 조명, 컴퓨터 모니터 및 기타 디스플레이 장치를 포함하는 많은 제품들이 LED 디바이스를 사용한다.
사파이어 기판 상의 질화 갈륨 기반 LED 구조의 성장은, 기판과 에피택셜 층이 상이한 물질들로 구성되기 때문에, 헤테로에피택셜(heteroepitaxial) 성장 프로세스이다. 헤테로에피택셜 성장 프로세스로 인해, 에피택셜 성장된 물질은 에피택셜 층들의 전자/광학 특성과 연관된 메트릭스의 축소 및 감소된 균일성을 포함하는 다양한 부작용을 나타낼 수 있다.
따라서, 당업계에서는 에피택셜 성장 프로세스 및 기판 구조체와 관련된 개선된 방법 및 시스템에 대한 요구가 존재한다.
본 발명은 일반적으로 가공된 기판 구조체에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스에서 사용하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 그 위에 성장된 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion: CTE)를 특징으로 하는 에피택셜 성장에 적합한 기판 구조체를 제공하는 방법 및 시스템에 적용되었다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 동작들에 적용될 수 있다.
본 발명의 일 실시예에 의하면, 기판이 제공된다. 상기 기판은 다결정성(polycrystalline) 세라믹 코어; 상기 다결정성 세라믹 코어에 연결된 제1 부착층; 상기 제1 부착층에 연결된 도전층; 상기 도전층에 연결된 제2 부착층; 및 상기 제2 부착층에 연결된 배리어(barrier) 층을 포함하는 지지 구조를 포함한다. 상기 기판은 또한 상기 지지 구조에 연결된 실리콘 산화물 층, 상기 실리콘 산화물 층에 연결된 실질적으로 단결정성인(single crystalline) 실리콘 층, 및 상기 실질적으로 단결정성인 실리콘 층에 연결된 에피택셜 III-V 층을 포함한다.
본 발명의 다른 실시예에 의하면, 기판을 제조하는 방법이 제공된다. 상기 방법은, 다결정성 세라믹 코어를 제공하는 단계; 상기 다결정성 세라믹 코어를 제1 부착 쉘(shell) 내에 캡슐화하는 단계; 상기 제1 부착 쉘을 도전성 쉘 내에 캡슐화하는 단계; 상기 도전성 쉘을 제2 부착 쉘 내에 캡슐화하는 단계; 및 상기 제2 부착 쉘을 배리어 쉘 내에 캡슐화하는 단계에 의해 지지 구조를 형성하는 단계를 포함한다. 상기 방법은 또한 상기 지지 구조에 본딩층을 결합시키는 단계, 실질적으로 단결정성인 실리콘 층을 본딩층에 결합시키는 단계, 실질적으로 단결정성인 실리콘 층 상에 에피택셜 성장에 의해 에피택셜 실리콘 층을 형성하는 단계, 및 상기 에피택셜 실리콘 층 상에 에피택셜 성장에 의해 III-V 층을 형성하는 단계를 포함한다.
본 발명의 특정 실시예에 의하면, 가공된 기판 구조체가 제공된다. 가공된 기판 구조체는 지지 구조, 상기 지지 구조에 연결된 본딩층, 상기 본딩층에 연결된 실질적으로 단결정성인 실리콘 층, 및 상기 실질적으로 단결정성인 실리콘 층에 연결된 에피택셜 단결정 실리콘 층을 포함한다. 상기 지지 구조는 다결정성 세라믹 코어, 상기 다결정성 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 도전층, 상기 도전층에 연결된 제2 부착층, 및 상기 제2 부착층에 연결된 배리어 쉘을 포함한다.
본 발명에 의하면 종래 기술에 비해 많은 이점이 달성된다. 예를 들어, 본 발명의 실시예들은 광학, 전자 및 광전자 애플리케이션에서의 사용에 적합한 질화 갈륨 기반 에피택셜 층에 CTE 매칭되는 가공된 기판 구조체를 제공한다. 가공된 기판 구조체의 컴포넌트로서 이용되는 캡슐화 층은 기판의 중심부에 존재하는 불순물의 확산이 가공된 기판이 사용되는 반도체 프로세싱 환경에 도달하는 것을 차단한다. 열팽창 계수, 격자 부정합(lattice mismatch), 열적 안정성, 및 형상 제어를 포함하는 기판 물질과 연관된 주요 특성들은 질화 갈륨 기반 에피택셜 및 디바이스 층 뿐 아니라 다른 디바이스 아키텍처 및 성능 목표와의 향상된(예를 들어, 최적화된) 매칭을 위해 독립적으로 조작된다. 기판 물질 층들은 종래의 반도체 제조 프로세스에서 함께 통합되기 때문에, 프로세스 통합이 간단해진다. 본 발명의 이들 및 다른 실시예들은 다수의 이점 및 특징과 함께 아래의 설명 및 첨부된 도면들과 관련하여 보다 상세히 설명된다.
도 1은 본 발명의 일 실시예에 의한 가공된(engineered) 기판 구조체를 도시하는 단순화된 개념도이다.
도 2a는 본 발명의 일 실시예에 의한 가공된 구조체에 대해서 깊이의 함수로서 종 농도(species concentration)를 나타내는 SIMS 프로파일이다.
도 2b는 본 발명의 일 실시예에 의한 어닐링(annealing) 후의 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 나타내는 SIMS 프로파일이다.
도 2c는 본 발명의 일 실시예에 의한 어닐링 후에 실리콘 질화물(silicon nitride) 층을 갖는 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 나타내는 SIMS 프로파일이다.
도 3은 본 발명의 다른 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 4는 본 발명의 또 다른 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 5는 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 6은 본 발명의 일 실시예에 의한 RF 및 전력 애플리케이션을 위한 에피택셜/가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 7은 본 발명의 일 실시예에 의한 가공된 기판 구조체 상의 III-V 에피택셜 층을 도시하는 단순화된 개념도이다.
도 8은 본 발명의 다른 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다.
본 발명의 실시예들은 가공된 기판 구조체에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스에서 사용하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 그 위에 성장된 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(CTE)를 특징으로 하는 에피택셜 성장에 적합한 기판 구조체를 제공하는 방법 및 시스템에 적용되었다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 동작들에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 1에 도시된 가공된 기판(100)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판은, 가공된 기판(100) 상에 성장될 에피택셜 물질의 열팽창 계수(CTE)와 실질적으로 매칭되는 CTE를 가질 수 있는 코어(110)를 포함한다. 에피택셜 물질(130)은, 그것이 가공된 기판의 일 요소로서 요구되지는 않지만, 일반적으로 가공된 기판 상에 성장되기 때문에 선택적인 것으로 도시된다.
질화 갈륨(gallium nitride: GaN) 기반 물질(GaN 기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(110)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(AlN)일 수 있고, 이는 산화 이트륨(yttrium oxide)과 같은 결합제(binding material)를 포함할 수 있다. 다결정성 질화 갈륨(GaN), 다결정성 알루미늄 갈륨 나이트라이드(aluminum gallium nitride: AlGaN), 다결정성 실리콘 카바이드(silicon carbide: SiC), 다결정성 산화 아연(zinc oxide: ZnO), 다결정성 갈륨 트리옥사이드(gallium trioxide: Ga2O3) 등을 포함하는 다른 물질이 코어(110)로서 이용될 수 있다.
코어의 두께는 100 내지 1,500 ㎛ 정도, 예를 들어, 725 ㎛일 수 있다. 코어(110)는 쉘 또는 캡슐화(encapsulating) 쉘로 지칭될 수 있는 제1 부착층(112) 내에 캡슐화된다. 일 실시예에서, 제1 부착층(112)은 1,000 Å 정도의 두께의 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 층을 포함한다. 다른 실시예에서, 제1 부착층의 두께는, 예를 들어 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서 TEOS가 부착층에 이용되지만, 본 발명의 일 실시예에 의하면 나중에 디포짓(deposit)되는 층과 하부의 층 또는 물질(예를 들어, 세라믹, 특히, 다결정성 세라믹) 사이의 부착(adhesion)을 제공하는 다른 물질이 사용될 수 있다. 예를 들어, SiO2 또는 다른 실리콘 산화물(SixOy)은 세라믹 물질에 잘 부착하고 후속 디포지션(deposition), 예를 들어, 도전성 물질에 적합한 표면을 제공한다. 몇몇 실시예에서, 제1 부착층(112)은 완전히 캡슐화된 코어를 형성하기 위해 코어(110)를 완전히 둘러싸고 LPCVD 프로세스를 사용하여 형성될 수 있다. 제1 부착층(112)은 가공된 기판 구조체의 구성요소들을 형성하기 위해 후속하는 층들이 부착되는 표면을 제공한다.
캡슐화하는 제1 부착층을 형성하기 위해 LPCVD 프로세스, 퍼니스(furnace) 기반 프로세스 등을 사용하는데 더하여, 본 발명의 실시예에 따라서 다른 반도체 프로세스가 이용될 수 있고, 상기 다른 반도체 프로세스는 CVD 프로세스 또는 유사한 디포지션 프로세스를 포함한다. 일 예로서, 코어의 일부분을 코팅하는 디포지션 프로세스가 이용될 수 있고, 코어가 뒤집힐 수 있으며, 코어의 추가적인 부분들을 코팅하기 위해 디포지션 프로세스가 반복될 수 있다. 이렇게, LPCVD 기술이 완전히 캡슐화된 구조를 제공하기 위해 몇몇 실시예에서 이용되지만, 특정 애플리케이션에 따라서는 다른 막(film) 형성 기술이 이용될 수 있다.
도전층(114)은 부착층(112)을 둘러싸도록 형성된다. 일 실시예에서, 도전층(114)은 제1 부착층(112)을 둘러싸도록 형성된 폴리실리콘(즉, 다결정성 실리콘)의 쉘인데, 폴리실리콘은 세라믹 물질에 대한 열악한 부착성을 나타낼 수 있기 때문이다. 도전층이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 500 내지 5,000 Å 정도, 예를 들어 2,500 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 제1 부착층(112)(예를 들어, TEOS 층)을 완전히 둘러싸는 쉘로서 형성되어, 완전히 캡슐화된 제1 부착층을 형성할 수 있고, 상기폴리실리콘 층은 LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예들에서는, 후술하는 바와 같이, 도전성 물질이 상기 부착층의 일부, 예를 들어, 기판 구조체의 아래쪽 절반 상에 형성될 수 있다. 몇몇 실시예에서는, 도전성 물질이 완전 캡슐화 층으로서 형성된 다음 기판 구조체의 한면에서 제거될 수 있다.
일 실시예에서, 도전층(114)은 도전성이 높은 물질을 제공하기 위해 도핑된(예를 들어, p-타입 폴리실리콘 층을 제공하기 위해 붕소(boron)로 도핑된) 폴리실리콘 층일 수 있다. 몇몇 실시예에서, 붕소에 의한 도핑은 높은 도전성을 제공하기 위해 1×1019cm-3 내지 1×1020cm-3의 수준이다. 도전층에 사용하기에 적합한 n-형 또는 p-형 반도체 물질을 제공하기 위해 다른 도펀트 농도의 다른 도펀트들(예를 들어, 1×1016cm-3 내지 5×1018cm-3 범위의 도펀트 농도의 인(phosphorus), 비소(arsenic), 비스무트(bismuth), 등)이 이용될 수 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(이하, 당업자라고도 함)는 많은 변형, 수정 및 대안을 인식할 것이다.
도전층(114)의 존재는 가공된 기판을 반도체 프로세싱 툴, 예를 들어, 정전 척(electrostatic chucks: ESC)을 갖는 툴에 정전 척킹(chucking)하는 동안 유용하다. 도전층(114)은 반도체 프로세싱 툴에서의 프로세싱 후에 빠른 디척킹(dechucking)을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도전층(114)을 둘러싸는 제2 부착층(116)(예를 들어, 두께가 1000 Å 정도인 TEOS 층)(116)이 형성된다. 몇몇 실시예에서는 제2 부착층(116)이 도전층(114)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 프로세스, CVD 프로세스 또는 스핀-온(spin-on) 유전체의 디포지션을 포함하는 임의의 다른 적합한 디포지션 프로세스를 사용하여 형성될 수 있다.
배리어 층(118), 예를 들어, 실리콘 질화물 층은 제2 부착층(116)을 둘러싸도록 형성된다. 일 실시예에서, 배리어 층(118)은 두께가 2,000 Å 내지 5,000 Å 정도인 실리콘 질화물 층(118)이다. 몇몇 실시예에서 배리어 층(118)은 제2 부착층(116)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고 LPCVD 프로세스를 사용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질 물질이 배리어 층으로서 이용될 수 있다. 몇몇 구현예에서, 배리어 층(118)은 배리어 층을 형성하도록 구성된 다수의 서브 층들을 포함한다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 나타내는 것이 아니라 복합적인 방식으로 적층된 하나 또는 그 이상의 물질을 포함한다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
몇몇 실시예에서, 배리어 층(118), 예를 들어, 실리콘 질화물 층은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어(110)에 존재하는 요소들, 예를 들어, 산화 이트륨(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
도 2a는 본 발명의 일 실시예에 의한 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 도시하는 2차 이온 질량 분광법(secondary ion mass spectroscopy: SIMS) 프로파일이다. 이 가공된 구조체는 배리어 층(118)을 포함하지 않았다. 도 2a를 참조하면, 세라믹 코어에 존재하는 몇몇 종(예를 들어, 이트륨, 칼슘 및 알루미늄)은 가공된 층(120/122)에서 무시할만한 농도로 떨어진다. 칼슘, 이트륨 및 알루미늄의 농도는 각각 3차수(103 크기), 4차수(104 크기) 및 6차수(106 크기)씩 떨어진다.
도 2b는 본 발명의 일 실시예에 의한 어닐링 후에 배리어 층이 없는 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 도시하는 SIMS 프로파일이다. 상술한 바와 같이, 반도체 프로세싱 공정 중에, 본 발명의 실시예들에 의해 제공되는 가공된 기판 구조체는, 예를 들어, GaN 기반 층의 에피택셜 성장 중에 수 시간 동안 고온(~1,100 ℃)에 노출될 수 있다.
도 2b에 도시된 프로파일에 있어서, 가공된 기판 구조체는 4시간 동안 1,100 ℃에서 어닐링되었다. 도 2b에 도시된 바와 같이, 디포짓된 샘플에서는 원래 낮은 농도로 존재하던 칼슘, 이트륨 및 알루미늄이 가공된 층으로 확산되어 다른 요소들과 유사한 농도에 도달한다.
도 2c는 본 발명의 일 실시예에 의한 배리어 층을 갖는 가공된 구조체에 대해서 어닐링 후에 깊이의 함수로서 종 농도를 도시하는 SIMS 프로파일이다. 가공된 기판 구조체에 확산 배리어 층(118)(예를 들어, 실리콘 질화물 층)을 통합함으로써, 확산 배리어 층이 존재하지 않을 때 일어났었던 어닐링 프로세스 중의 가공된 층들로의 칼슘, 이트륨 및 알루미늄의 확산이 방지된다. 도 2c에 도시된 바와 같이, 세라믹 코어에 존재하는 칼슘, 이트륨 및 알루미늄은 어닐링 후의 가공된 층들에서 낮은 농도를 유지한다. 따라서, 배리어 층(118)(예를 들어, 실리콘 질화물 층)의 사용은 이들 요소가 확산 배리어를 통해 확산되는 것을 방지함으로써, 가공된 기판을 둘러싸는 환경으로 이들 요소가 방출되는 것을 방지한다. 유사하게, 벌크 세라믹 물질 내에 들어있던 임의의 다른 불순물은 배리어 층에 의해 함유될 것이다.
통상적으로, 코어(110)를 형성하기 위해 이용되는 세라믹 물질은 1,800 ℃ 정도의 온도에서 소성된다. 이 프로세스는 세라믹 물질에 존재하는 상당량의 불순물을 제거할 것으로 예상된다. 이러한 불순물은, 소결제(sintering agent)로서 이트리아를 사용함으로써 생겨나는 이트륨, 칼슘, 및 다른 요소들과 화합물을 포함할 수 있다. 그 후에, 800 ℃ 내지 1,100 ℃ 범위의 훨씬 낮은 온도에서 행해지는 에피택셜 성장 프로세스동안, 이들 불순물의 이후의 확산은 중요하지 않을 것으로 예상될 것이다. 그러나, 종래의 예상과는 달리, 본 발명자들은 세라믹 물질의 소성(firing) 온도보다 훨씬 낮은 온도에서 에피텍셜 성장 프로세스 동안에도 가공된 기판의 층들을 통한 요소들의 상당한 확산이 발생할 수 있다고 판단했다. 그래서, 다결정성 세라믹 물질(예를 들어, AlN)로부터 가공된 층들(120/122) 및 선택적 GaN 층(130)과 같은 에피택셜 층으로의 백그라운드(background) 요소들의 밖으로의 확산(out-diffusion)을 방지하기 위해, 본 발명의 실시예들은 배리어 층(118)(예를 들어, 실리콘 질화물 층)을 통합한다. 하부 층들 및 물질을 캡슐화하는 실리콘 질화물 층(118)은 원하는 배리어 층 기능을 제공한다.
도 2b에 도시된 바와 같이, 이트륨을 포함하여 코어(110)에 원래 존재하는 요소들은 제1 TEOS 층(112), 폴리실리콘 층(114), 및 제2 TEOS 층(116) 내로 확산한다. 그러나, 실리콘 질화물 층(118)의 존재는 실리콘 질화물 층을 통해 이들 요소들이 확산되는 것을 방지하고, 이에 의해 도 2c에 도시된 바와 같이 가공된 기판을 둘러싸는 환경으로 방출되는 것을 방지한다.
도 1을 다시 참조하면, 배리어 층(118)의 일부, 예를 들어, 배리어 층의 상부 표면 상에 본딩층(bonding layer)(120)(예를 들어, 실리콘 산화물 층)이 디포짓되고, 나중에 본딩층(120)은 실질적으로 단결정인 실리콘 층(122)의 본딩 중에 사용된다. 몇몇 실시예에서 본딩층(120)은 두께가 약 1.5 ㎛일 수 있다.
실질적으로 단결정성인 층(122)은 에피택셜 물질(130)의 형성을 위한 에피택셜 성장 프로세스 중에 성장 층으로서 사용하기에 적합하다. 몇몇 실시예에서, 에피택셜 물질(130)은 광전자 디바이스, RF 디바이스, 전력 디바이스 등에 이용되는 복수의 층들 중 하나로서 이용될 수 있는 2 ㎛ 내지 10 ㎛ 두께의 GaN 층을 포함한다. 일 실시예에서, 실질적으로 단결정성인 층(122)은 층 이송(layer transfer) 프로세스를 사용하여 실리콘 산화물 층(118)에 붙여지는 실질적으로 단결정성인 실리콘 층을 포함한다.
도 3은 본 발명의 일 실시예에 의한 가공된 기판 구조를 도시하는 단순화된 개념도이다. 도 3에 도시된 가공된 기판(300)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판은, 가공된 기판(300) 상에 성장될 에피택셜 물질(130)의 열팽창 계수(CTE)에 실질적으로 매칭되는 CTE를 가질 수 있는 코어(110)를 포함한다. 에피택셜 물질(130)은, 가공된 기판 구조체의 일 구성요소로서 요구되지는 않지만 보통 가공된 기판 구조체 상에서 성장되기 때문에, 선택적인 것으로 도시된다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(110)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(AlN)일 수 있다. 코어의 두께는 100 내지 1,500 ㎛ 정도, 예를 들면, 725 ㎛일 수 있다. 코어(110)는 쉘 또는 캡슐화 쉘로 지칭될 수 있는 제1 부착층(112) 내에 캡슐화된다. 이러한 구현예에서, 제1 부착층(112)은 코어를 완전히 캡슐화하지만, 도 4와 관련하여 더 상세히 논의되는 바와 같이, 본 발명에 의해 반드시 요구되는 것은 아니다.
일 실시예에서, 제1 부착층(112)은 1,000 Å 정도의 두께의 테트라에틸 오소실리케이트(TEOS) 층을 포함한다. 다른 실시예에서, 제1 부착층의 두께는, 예를 들어, 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서 TEOS가 부착층에 이용되지만, 본 발명의 실시예에 따라서는 나중에 디포짓되는 층들과 하부 층 또는 물질 사이의 부착을 제공하는 다른 물질이 이용될 수 있다. 예를 들어, SiO2, SiON 등은 세라믹 물질에 잘 부착되고, 예를 들면 도전성 물질의 후속 디포지션을 위한 적절한 표면을 제공한다. 몇몇 실시예에서는, 제1 부착층(112)이 완전히 캡슐화된 코어를 형성하기 위해 코어(110)를 완전히 둘러싸고 LPCVD 프로세스를 사용하여 형성될 수 있다. 부착층은, 가공된 기판 구조체의 구성요소를 형성하기 위해 후속 층들이 부착되는 표면을 제공한다.
캡슐화 부착층을 형성하기 위한 LPCVD 프로세스, 퍼니스 기반 프로세스, 등의 사용 이외에, 본 발명의 실시예에 따라서는 다른 반도체 프로세스가 이용될 수 있다. 일 예로서, 코어의 일부분을 코팅하는 디포지션 프로세스, 예를 들어, CVD, PECVD 등이 이용될 수 있고, 코어가 뒤집힐 수 있으며, 코어의 추가적인 부분들을 코팅하기 위해 디포지션 프로세스가 반복될 수 있다.
도전층(314)은 제1 부착층(112)의 적어도 일부분 상에 형성된다. 일 실시예에서, 도전층(314)은 코어/부착층 구조의 하부(예를 들어, 아래쪽 절반 또는 배면)에 디포지션 프로세스에 의해 형성되는 폴리실리콘(즉, 다결정성 실리콘)을 포함한다. 도전층이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 수천 옹스트롬 정도, 예를 들어 3,000 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 LPCVD 프로세스를 사용하여 형성될 수 있다.
일 실시예에서, 도전층(314)은 도전성이 높은 물질을 제공하도록 도핑된 폴리실리콘 층일 수 있고, 예를 들어, 도전층(314)은 붕소로 도핑되어 p-형 폴리실리콘 층을 제공할 수 있다. 몇몇 실시예에서, 붕소에 의한 도핑은 높은 전도성을 제공하기 위해 약 1×1019cm-3 내지 1×1020cm-3 범위의 수준이다. 도전층의 존재는 가공된 기판을 반도체 프로세싱 툴, 예를 들어, 정전 척(electrostatic chucks: ESC)을 갖는 툴에 정전 척킹(chucking)하는 동안 유용하다. 도전층(314)은 프로세싱 후에 빠른 디척킹(dechucking)을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
제2 부착층(316)(예를 들어, 제2 TEOS 층)은 도전층(314)(예를 들어, 폴리실리콘 층)을 둘러싸도록 형성된다. 제2 부착층(316)의 두께는 1,000 Å 정도이다. 완전히 캡슐화된 구조를 형성하기 위해 몇몇 실시예에서는 제2 부착층(316)이 제1 부착층(112) 뿐만 아니라 도전층(314)을 완전히 둘러쌀 수 있고 LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예에서는, 제2 부착층(316)이 도전층(314)을 부분적으로만 둘러싸고, 예를 들어, 도전층(314)의 상부 표면과 정렬될 수 있는 평면(317)으로 도시된 위치에서 종결된다. 이 예에서, 도전층(314)의 상부 표면은 배리어 층(118)의 일부와 접촉할 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
배리어 층(118)(예를 들어, 실리콘 질화물 층)은 제2 부착층(316)을 둘러싸도록 형성된다. 배리어 층(118)은 몇몇 실시예에서 4000 Å 내지 5,000 Å 정도의 두께를 갖는다. 몇몇 실시예에서, 배리어 층(118)은 완전히 캡슐화된 구조를 형성하기 위해 제2 부착층(316)을 완전히 둘러싸고 LPCVD 프로세스를 사용하여 형성될 수 있다.
일부 실시예에서, 실리콘 질화물 배리어 층의 사용은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어(110)에 존재하는 요소들, 예를 들어, 산화 이트륨(즉, 이트리아), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
도 4는 본 발명의 또 다른 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다. 도 4에 도시된 실시예에서, 제1 부착층(412)은 코어(110)의 적어도 일부분 상에 형성되지만 코어(110)를 캡슐화하지 않는다. 이 구현예에서는, 후술하는 바와 같이 나중에 형성되는 도전층(414)의 부착력을 향상시키기 위해 코어(110)의 하부 표면(코어(110)의 배면) 상에 제1 부착층(412)이 형성된다. 도 4에서 부착층(412)은 코어(110)의 하부 표면에만 도시되어 있지만, 코어의 다른 부분에 대한 부착층 물질의 디포지션은 가공된 기판 구조체의 성능에 부정적인 영향을 미치지 않을 것이며, 이러한 물질은 다양한 실시예로 존재할 수 있음을 알 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 것이다.
도전층(414)은 제1 부착층(412) 및 코어(110)를 캡슐화하지 않지만 제1 부착층(412)과 실질적으로 정렬된다. 도전층(414)이 제1 부착층(412)의 바닥 또는 배면을 따라 그리고 양 측면의 일부분까지 연장되는 것으로 도시되어 있지만, 수직 측면을 따른 연장은 본 발명에 의해 반드시 요구되지는 않는다. 따라서, 실시예들은 기판 구조체의 한쪽면 상에서의 디포지션, 기판 구조체의 한쪽면의 마스킹, 등을 이용할 수 있다. 도전층(414)은 제1 부착층(412)의 한쪽, 예를 들어, 바닥/배면의 일부분 상에 형성될 수 있다. 도전층(414)은 RF 및 고전력 애플리케이션에서 유리한 가공된 기판 구조체의 한면에서 전기적 도전성을 제공한다. 도전층은 도 1의 도전층(114)과 관련하여 논의된 바와 같이 도핑된 폴리실리콘을 포함할 수 있다.
배리어 층(418)의 하부 물질에 대한 부착성을 향상시키기 위해 코어(110)의 일부분, 제1 부착층(412)의 부분들 및 도전층(414)은 제2 부착층(416)으로 덮힌다. 배리어 층(418)은 상술한 바와 같이 하부 층들으로부터의 확산을 방지하는 캡슐화 구조를 형성한다.
반도체 기반 도전층에 더하여, 다른 실시예에서는, 도전층(414)은 금속층, 예를 들면, 500 Å의 티타늄 등이다.
도 4를 다시 참조하면, 구현예에 따라, 하나 이상의 층이 제거될 수 있다. 예를 들어, 층들 412 및 414가 제거되어, 하나의 부착 쉘(416) 및 배리어 층(418)만을 남길 수 있다. 또 다른 실시예에서는, 층 414만 제거될 수 있다. 이 실시예에서, 층(412)은 또한 층(418)의 상부에 디포짓된 층(120)에 의해 유도된 응력(stress)과 웨이퍼 보우(wafer bow)의 균형을 맞출 수 있다. 코어(110)의 상면 상에 절연층을 갖는 기판 구조(예를 들어, 코어(110)와 층(120) 사이에 절연층만을 구비함)를 구성하면 절연성이 높은 기판이 바람직한 전력/RF 애플리케이션에 이점을 제공할 수 있다.
다른 실시예에서는, 배리어 층(418)이 코어 (110)를 직접 캡슐화하고, 도전층(414) 및 후속하는 부착층(416)이 뒤따를 수 있다. 이 실시예에서, 층(120)은 상측으로부터 부착층(416) 상에 직접 디포짓될 수 있다. 또 다른 실시예에서는, 부착층(416)이 코어(110) 상에 디포짓되고, 다음으로 배리어 층(418), 그 다음으로 도전층(414), 그 다음으로 다른 부착층(412)이 뒤따를 수 있다.
몇몇 실시예가 층의 관점에서 논의되었지만, "층(layer)"이라는 용어는 관심있는 층을 형성하도록 구성된 다수의 하위(sub) 층들을 상기 층이 포함할 수 있는 것으로 이해되어야 한다. 따라서, 층이라는 용어는 단일 물질로 구성된 단일 층을 의미하는 것이 아니고 원하는 구조를 형성하기 위해 복합적으로 적층된 하나 또는 그 이상의 물질을 포함하는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 5는 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다. 이 방법은 기판 상에 성장된 하나 이상의 에피택셜 층에 CTE가 매칭되는 기판을 제조하는데 이용될 수 있다. 상기 방법(500)은 다결정성 세라믹 코어를 제공하는 단계(510), 쉘(예를 들어, 테트라에틸 오소실리케이트(TEOS) 쉘)을 형성하는 제1 부착층 내에 상기 다결정성 세라믹 코어를 캡슐화하는 단계(512), 및 도전성 쉘(예를 들어, 폴리실리콘 쉘) 내에 상기 제1 부착층을 캡슐화하는 단계(514)에 의해 지지 구조를 형성하는 단계를 포함한다. 상기 제1 부착층은 TEOS의 단일 층으로서 형성될 수 있다. 상기 도전성 쉘은 폴리실리콘의 단일 층으로서 형성될 수 있다.
상기 방법은 또한 제2 부착층(예를 들어, 제2 TEOS 쉘) 내에 상기 도전성 쉘을 캡슐화하는 단계(516)와 배리어 층 쉘 내에 상기 제2 부착층을 캡슐화하는 단계(518)를 포함한다. 상기 제2 부착층은 TEOS의 단일 층으로서 형성될 수 있다. 상기 배리어 층 쉘은 실리콘 질화물의 단일 층으로서 형성될 수 있다.
일단 상기 지지 구조가 프로세스 510 내지 518에 의해 형성되면, 상기 방법은 상기 지지 구조에 본딩층(예를 들어, 실리콘 산화물 층)을 결합(join)하는 단계(520) 및 상기 실리콘 산화물 층에 실질적으로 단결정성인 층, 예를 들어, 실질적으로 단결정성인 실리콘 층을 결합하는 단계(522)를 더 포함한다. 본 발명의 실시예에 따라서는 SiC, 사파이어, GaN, AlN, SiGe, Ge, 다이아몬드, Ga2O3, ZnO 등을 포함하는 실질적으로 단결정성인 다른 층이 사용될 수 있다. 본딩층의 결합은 본 명세서에 기술된 바와 같이 평탄화(planarization) 프로세스를 수반하는 본딩 물질의 디포지션을 포함할 수 있다. 후술하는 실시예에서, 실질적으로 단결정성인 층(예를 들어, 실질적으로 단결정인 실리콘 층)을 본딩층에 결합시키는 것은 상기 층이 실리콘 웨이퍼로부터 이송되는 단결정 실리콘 층인 층 이송 프로세스를 이용한다.
도 1을 참조하면, 본딩층(120)은 두꺼운(예를 들어, 4 ㎛ 두께) 산화물 층의 디포지션과 상기 산화물을 약 1.5 ㎛의 두께로 얇게 하는 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 프로세스에 의해 형성될 수 있다. 두꺼운 초기 산화물은, 다결정성 코어의 제조 후에 존재할 수 있고 도 1에 도시된 캡슐화 층들이 형성될 때 계속 존재할 수 있는 상기 지지 구조 상에 존재하는 공간(void) 및 표면 형상을 채우는 역할을 한다. CMP 프로세스는 공간, 입자 또는 다른 형상이 없는 실질적으로 평탄한 표면을 제공하고, 다음으로 이러한 표면은 웨이퍼 이송 프로세스 중에 실질적으로 단결정성인 층(122)(예를 들어, 실질적으로 단결정성인 실리콘 층)을 본딩층(120)에 본딩시키는데 사용될 수 있다. 본딩층(120)은 원자적으로 평평한 표면을 특징으로 할 필요는 없지만 원하는 신뢰성으로 실질적으로 단결정성인 층(예를 들어, 실질적으로 단결정성인 실리콘 층)의 본딩을 지지할 실질적으로 평탄한 표면을 제공해야 한다.
층 이송 프로세스는 실질적으로 단결정성인 실리콘 층(122)을 본딩층(120)에 결합시키는데 사용될 수 있다. 몇몇 실시예에서, 실리콘 웨이퍼(예를 들어, 실리콘 (111) 웨이퍼)는 쪼개짐(cleave) 면을 형성하도록 주입된다. 웨이퍼 본딩 후에, 실리콘 기판은 단결정 실리콘 층의 쪼개짐 면(cleave plane) 아래의 부분과 함께 제거될 수 있고, 그 결과 도 1에 도시된 박리된 단결정 실리콘 층(122)이 생긴다. 실질적으로 단결정인 층(122)의 두께는 다양한 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 실질적으로 단결정인 층(122)의 결정 방위(crystal orientation)는 애플리케이션의 사양을 충족시키도록 달라질 수 있다. 또한, 실질적으로 단결정인 층(122)의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 달라질 수 있다.
도 5에 도시된 방법은 또한 실질적으로 단결정인 층을 평활화(smoothing)하는 단계(524)를 포함할 수 있다. 몇몇 실시예에서, 실질적으로 단결정인 층(122)의 두께 및 표면 조도(roughness)는 고품질 에피택셜 성장을 위해 변경될 수 있다. 서로 다른 디바이스 애플리케이션은 실질적으로 단결정인 층(122)의 두께 및 표면 평활도(smoothness)에 관해서 조금 다른 사양을 가질 수 있다. 쪼개짐 프로세스는 주입된 이온 프로파일의 피크에서 벌크 단결정 실리콘 웨이퍼로부터 실질적으로 단결정인 층(122)을 박리시킨다. 쪼개짐 후에, 실질적으로 단결정인 층(122)은 질화 갈륨과 같은 다른 물질의 에피택셜 성장을 위한 성장 표면으로서 이용되기 전에 몇몇 측면에서 조정되거나 수정될 수 있다.
첫째, 이송된 실질적으로 단결정인 층(122)은 소량의 잔류 수소 농도를 함유할 수 있고 주입으로부터 약간의 결정 손상을 가질 수 있다. 따라서, 결정 격자가 손상된 실질적으로 단결정인 이송된 층(122)의 얇은 일부분을 제거하는 것이 유익할 수 있다. 몇몇 실시예에서, 주입의 깊이는 실질적으로 단결정인 층(122)의 원하는 최종 두께보다 더 크게 조정될 수 있다. 추가적인 두께는 이송된 실질적으로 단결정인 층의 손상된 얇은 일부분의 제거를 허용하여, 원하는 최종 두께의 손상되지 않은 부분을 남긴다.
둘째, 실질적으로 단결정인 층(122)의 총 두께를 조절하는 것이 바람직할 수 있다. 일반적으로, 실질적으로 단결정인 층(122)은 하나 이상의 에피택셜 층의 후속 성장을 위한 고품질의 격자 템플릿을 제공할 수 있을 만큼 충분히 두껍지만 고도의 유연성을 가질 수 있을만큼 충분히 얇은 것이 바람직할 수 있다. 실질적으로 단결정인 층(122)은, 실질적으로 단결정인 층(122)이 상대적으로 얇아서 그 물리적 특성이 덜 제한되고 결정의 결함을 생성하는 성향이 덜한 주변 물질의 물리적 특성을 모방할 수 있을 때 "유연(compliant)"하다고 말할 수 있다. 실질적으로 단결정인 층(122)의 유연성은 실질적으로 단결정인 층(122)의 두께와 반비례일 수 있다. 높은 유연성은 템플릿 상에 성장된 에피택셜 층의 결함 밀도를 낮추고 더 두꺼운 에피택셜 층 성장을 가능하게 할 수 있다. 몇몇 실시예에서, 실질적으로 단결정인 층(122)의 두께는 박리된 실리콘 층 상의 실리콘의 에피택셜 성장에 의해 증가될 수 있다.
셋째, 실질적으로 단결정인 층(122)의 평활도를 향상시키는 것이 유익할 수 있다. 상기 층의 평활도는 수소 총량, 공동 주입된 종들의 존재, 및 수소 기반 쪼개짐 면을 형성하기 위해 사용된 어닐링 조건과 관련될 수 있다. 층 이송(즉, 쪼개짐 단계)에 기인하는 초기 조도는 후술하는 바와 같이 열 산화(thermal oxidation) 및 산화물 스트립(oxide strip)에 의해 완화될 수 있다.
몇몇 실시예에서, 손상된 층의 제거 및 실질적으로 단결정인 층(122)의 최종 두께의 조정은 박리된 실리콘 층의 상층부의 열 산화, 및 그에 이은 플루오르화 수소산(hydrogen fluoride(HF) acid)에 의한 산화물 층 스트립을 통해 이루어질 수 있다. 예를 들어, 0.5 mm의 초기 두께를 갖는 박리된 실리콘 층은 열 산화되어 약 420 nm 두께의 실리콘 다이옥사이드(hydrogen fluoride) 층을 생성할 수 있다. 성장된 열 산화물을 제거한 후에, 이송된 층의 잔류 실리콘 두께는 약 53 nm 일 수 있다. 열 산화 동안, 주입된 수소는 표면을 향해 이동할 수 있다. 따라서, 후속하는 산화물 층 스트립은 약간의 손상을 제거할 수 있다. 또한, 열 산화는 전형적으로 1000 ℃ 이상의 온도에서 수행된다. 상승된 온도는 또한 격자 손상을 복구할 수 있다.
열 산화 동안 실질적으로 단결정인 층의 상부에 형성된 실리콘 산화물 층은 HF산 에칭을 이용하여 제거될 수 있다. HF산에 의한 실리콘 산화물과 실리콘 사이(SiO2:Si)의 에칭 선택도(selectivity)는 HF 용액의 온도 및 농도, 및 실리콘 산화물의 화학량론(stoichiometry) 및 밀도를 조정함으로써 조정될 수 있다. 에칭 선택도는 하나의 물질의 다른 물질에 대한 에칭률(etch rate, "식각률"이라고도 함)을 가리킨다. HF 용액의 선택도는 (SiO2:Si)에 대해서 약 10:1 내지 약 100:1의 범위일 수 있다. 높은 에칭 선택도는 초기 표면 조도로부터 유사한 비율로 표면 조도를 감소시킬 수도 있다. 그러나, 그에 따른 실질적으로 단결정인 층(122)의 표면 조도는 원하는 것보다 여전히 클 수 있다. 예를 들어, 벌크 Si(111) 표면은 추가적인 프로세싱 전에 2 ㎛ × 2 ㎛ 원자력 현미경(atomic force microscope: AFM) 스캔으로 측정했을 때 RMS(Root-mean-square) 표면 조도가 0.1 nm 미만일 수 있다. 몇몇 실시예에서, Si(111) 상의 질화 갈륨 물질의 에피택셜 성장을 위한 원하는 표면 조도는 30 ㎛ × 30 ㎛ AFM 스캔 영역에서, 예를 들어 1 nm 미만, 0.5 nm 미만, 또는 0.2 nm 미만일 수 있다.
열 산화 및 산화물 층 스트립 후에 실질적으로 단결정인 층(122)의 표면 조도가 원하는 표면 조도를 초과하면, 부가적인 표면 평활화가 수행될 수 있다. 실리콘 표면을 평활화하는 몇 가지 방법이 있다. 이들 방법들은 수소 어닐링, 레이저 트리밍, 플라즈마 평활화 및 터치 폴리싱(예를 들어, 화학적 기계적 폴리싱 또는 CMP)를 포함할 수 있다. 이들 방법들은 높은 종횡비의 표면 피크의 우선적인 공격을 포함할 수 있다. 이렇게 해서, 표면 상의 높은 종횡비의 형상이 낮은 종횡비의 형상보다 더 빨리 제거될 수 있으므로, 표면이 매끄러워지게 된다.
도 5에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공함을 이해해야 한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 위에서 개략적으로 설명한 단계들을 다른 순서로 수행할 수 있다. 또한, 도 5에 도시된 개별 단계는 그 개별 단계에 적절하게 다양한 순서로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라서는 다른 단계가 추가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 6은 본 발명의 일 실시예에 의한 RF 및 전력 애플리케이션을 위한 에피택셜/가공 기판 구조체를 도시하는 단순화된 개념도이다. 몇몇 LED 애플리케이션에서, 가공된 기판 구조체는 고품질 GaN 층의 성장을 가능하게하는 성장 기판을 제공하고, 이후에 가공된 기판 구조체는 제거된다. 그러나, RF 및 전력 디바이스 애플리케이션에 있어서, 가공된 기판 구조체는 완성된 디바이스의 일부를 형성하고, 결과적으로, 가공된 기판 구조체 또는 가공된 기판 구조체의 구성요소들의 전기적, 열적, 그리고 다른 특성들은 특정 애플리케이션에 중요하다.
도 1을 참조하면, 단결정 실리콘 층(122)은 전형적으로 주입 및 박리 기술을 사용하여 실리콘 도너 웨이퍼로부터 분리된 박리된 층이다. 일반적인 주입 물질은 수소와 붕소이다. 전력 및 RF 디바이스 애플리케이션의 경우, 가공된 기판 구조체의 층들 및 물질들의 전기적 특성이 중요하다. 예를 들어, 몇몇 디바이스 아키텍처는 기판 및 계면 층을 통한 누설(leakage)을 감소 또는 제거하기 위해 103 Ohm-cm보다 큰 저항을 갖는 절연성이 높은 실리콘 층을 이용한다. 다른 애플리케이션은 디바이스의 소스를 다른 요소에 접속하기 위해 소정 두께(예를 들어, 1 ㎛)의 도전성 실리콘 층을 포함하는 설계를 이용했다. 따라서, 이러한 애플리케이션에서는, 단결정 실리콘 층의 치수 및 특성을 제어하는 것이 바람직하다. 층 이송 중에 주입 및 박리 기술이 사용되는 설계에서는, 잔여 주입 원자, 예를 들어, 수소 또는 붕소가 실리콘 층에 존재함으로써 전기적 특성을 변경시킨다. 또한, 예를 들어, 도전율(conductivity) 뿐만 아니라 주입 프로파일의 반치폭(full width at half maximum: FWHM), 표면 조도 및 쪼개짐 면 위치 정확도에 영향을 미칠 수 있는 주입량 및 층 두께에 영향을 미칠 수 있는 주입 깊이의 조정을 사용하여, 얇은 실리콘 층의 두께, 도전율 및 다른 특성을 제어하는 것은 어려울 수 있다.
본 발명의 실시예들에 의하면, 특정 디바이스 설계에 적합하도록 단결정 실리콘 층에 대하여 원하는 특성을 달성하기 위해 가공된 기판 구조체 상의 실리콘 에피택시가 이용된다.
도 6을 참조하면, 에피택셜/가공된 기판 구조체(600)는 가공된 기판 구조체(610) 및 그 위에 형성된 실리콘 에피택셜 층(620)을 포함한다. 가공된 기판 구조체(610)는 도 1, 도 3 및 도 4에 도시된 가공된 기판 구조체와 유사할 수 있다. 전형적으로, 실질적으로 단결정성인 실리콘 층(122)은 층 이송 후에 0.5 ㎛ 정도이다. 표면 컨디셔닝 프로세스는 단결정 실리콘 층(122)의 두께를 몇몇 프로세스에서 약 0.3 ㎛로 감소시키는데 이용될 수 있다. 예를 들어, 신뢰성있는 옴 접촉(Ohmic contact)을 만드는데 사용하기 위해 단결정 실리콘 층의 두께를 약 1 ㎛까지 증가시키기 위해서, 에피택셜 프로세스가 사용되어 층 이송 프로세스에 의해 형성된 실질적으로 단결정성인 실리콘 층(122) 상에 에피택셜 단결정 실리콘 층(620)을 성장시킨다. CVD, ALD, MBE 등을 포함하는 다양한 에피택셜 성장 프로세스가 에피택셜 단결정 실리콘 층(620)을 성장시키는데 사용될 수 있다. 에피택셜 단결정 실리콘 층(620)의 두께는 약 0.1 ㎛ 내지 약 20 ㎛ 범위일 수 있고, 예를 들어, 0.1 ㎛와 10 ㎛ 사이일 수 있다.
도 7은 본 발명의 일 실시예에 의한 가공된 기판 구조체 상의 III-V 에피택셜 층을 도시하는 단순화된 개념도이다. 도 7에 도시된 구조는 이하에서 설명되는 바와 같이 이중 에피택셜 구조라고 칭해질 수 있다. 도 7에 도시된 바와 같이, 에피택셜 단결정 실리콘 층(620)을 포함하는 가공된 기판 구조체(710)는 그 위에 형성된 III-V 에피택셜 층(720)을 포함한다. 일 실시예에서, III-V 에피택셜 층은 질화 갈륨(GaN)을 포함한다.
III-V 에피택셜 층(720)의 원하는 두께는 원하는 기능성에 따라 실질적으로 변할 수 있다. 몇몇 실시예에서, III-V 에피택셜 층(720)의 두께는 0.5 ㎛ 내지 100 ㎛ 사이에서 다양할 수 있고, 예를 들어, 5 ㎛보다 큰 두께일 수 있다. III-V 에피택셜 층(720) 상에 제조된 디바이스의 결과적인 항복(breakdown) 전압은 III-V 에피택셜 층(720)의 두께에 따라 변할 수 있다. 몇몇 실시예는 적어도 100V, 300V, 600V, 1.2kV, 1.7kV, 3.3kV, 5.5kV, 13kV 또는 20kV의 항복 전압을 제공한다.
다수의 하위 층을 포함할 수 있는 III-V 에피택셜 층(720)의 부분들 사이에 전기적 도전성을 제공하기 위해, 본 예에서는, Ⅲ-Ⅴ 에피택셜 층(720)의 상부 표면으로부터 에피택셜 단결정 실리콘 층(620) 내로 통과하는 한 세트의 비아(via)(724)가 형성된다. 비아들(724)은 III-V 에피택셜 층(720)으로부터 절연되도록 절연층(도시되지 않음)으로 라이닝될 수 있다. 일 예로서, 이러한 비아들은 비아들을 통한 옴 접촉을 제공함으로써 다이오드 또는 트랜지스터의 전극을 아래에 있는 실리콘 층에 접속하는데 사용될 수 있고, 이로써 디바이스 내의 전하 축적(charge build up)을 완화시킨다.
III-V 에피택셜 층이 단결정 실리콘 층(122) 상에 성장되면, 단결정 실리콘 층(122) 내에서의 비아 에칭의 종료(예를 들어, 전체 웨이퍼에 걸쳐 안정적으로 5 ㎛의 GaN을 통해 에칭하고 0.3 ㎛ 실리콘 층에서 에칭을 종료)가 어려워지기 때문에 비아를 통한 옴 접촉을 만들기 어려울 것이다. 큰 주입 깊이를 달성하는 것은 높은 주입 에너지를 필요로 하기 때문에 주입 및 박리 프로세스를 사용해서는 어려운 수 마이크론 두께의 단결정 실리콘 층을 제공하는 것이 본 발명의 실시예들을 이용하면 가능하다. 그리하여, 두꺼운 실리콘 층은 다양한 디바이스 설계를 가능하게 하는 예시된 비아와 같은 응용을 가능하게 한다.
단결정 실리콘 층(122) 상에 단결정 실리콘 층(620)을 에피택셜 성장시킴으로써 실리콘 "층"의 두께를 증가시키는 것에 더하여, 도전율, 결정화도(crystallinity) 등의 수정을 포함해서 단결정 실리콘 층(122)의 원래의 특성이 더 조정될 수 있다. 예를 들어, III-V 층 또는 다른 물질의 추가적인 에피택셜 성장 전에 10 ㎛ 정도의 실리콘 층을 원한다면, 이러한 두꺼운 층은 본 발명의 실시예들에 따라 성장될 수 있다.
주입 프로세스는 단결정 실리콘 층(122)의 특성에 영향을 미칠 수 있고, 예를 들어, 잔류 붕소/수소 원자가 실리콘의 전기적 특성에 영향을 줄 수 있으므로, 본 발명의 실시예들은 단결정 실리콘 층(620)의 에피텍셜 성장에 앞서 단결정 실리콘 층(122)의 일부를 제거한다. 예를 들어, 단결정 실리콘 층(122)은 0.1 ㎛ 또는 그 이하의 두께의 층을 형성하도록 두께가 감소되어 잔류 붕소/수소 원자의 대부분 또는 전부가 제거될 수 있다. 후속하는 단결정 실리콘 층(620)의 성장은 층 이송 프로세스를 사용하여 형성된 층의 대응하는 특성들과는 실질적으로 독립적인 전기적 및/또는 다른 특성들을 갖는 단결정 물질을 제공하기 위해 사용된다.
가공된 기판 구조체에 연결된 단결정 실리콘 물질의 두께를 증가시키는 것 이외에, 에피택셜 단결정 실리콘 층(620)의 도전성을 포함하는 전기적 특성들은 단결정 실리콘 층(122)과 다를 수 있다. 성장 중에 에피택셜 단결정 실리콘 층(620)을 도핑하는 것은 붕소를 도핑함으로써 p-형 실리콘을, 인(phosphorus)을 도핑함으로써 n-형 실리콘을 생성할 수 있다. 도핑되지 않은 실리콘은 절연 영역을 갖는 디바이스에 사용되는 고저항 실리콘을 제공하도록 성장될 수 있다. 절연 층은 특히 RF 디바이스에서 사용될 수 있다.
에피택셜 단결정 실리콘 층(620)의 격자 상수(lattice constant)는 단결정 실리콘 층(122)의 격자 상수로부터 달라져서 스트레인을 갖는(strained) 에피택셜 물질을 생성하도록 성장 중에 조정될 수 있다. 실리콘 이외에, 스트레인 층(strained layer)을 포함해서, 실리콘 게르마늄 등을 포함하는 층을 제공하기 위해 다른 요소가 에피택셜 성장될 수 있다. 예를 들어, 이후의 에피택셜 성장을 향상시키기 위해 단결정 실리콘 층(122) 상에, 에피택셜 단결정 실리콘 층(620) 상에, 또는 층들 사이에 버퍼층이 성장될 수 있다. 이러한 버퍼층은 스트레인을 갖는 III-V 층, 실리콘 게르마늄 스트레인 층 등을 포함할 수 있다. 또한, 버퍼층 및 다른 에피택셜 층은 몰분율(mole fraction), 도펀트, 극성(polarity) 등의 기준으로 분류될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에서, 단결정 실리콘 층(122) 또는 에피택셜 단결정 실리콘 층(620)에 존재하는 스트레인(strain)은 III-V 에피택셜 층을 포함하는 후속 에피택셜 층의 성장 중에 완화될 수 있다.
도 8은 본 발명의 다른 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다. 본 방법은 다결정성 세라믹 코어를 제공하는 단계(810) 및 상기 다결정성 세라믹 코어의 적어도 일부에 연결되는 제1 부착층을 형성하는 단계(812)에 의해 지지 구조를 형성하는 단계를 포함한다. 상기 제1 부착층은 테트라에틸 오소실리케이트(TEOS) 층을 포함할 수 있다. 상기 방법은 또한 상기 제1 부착층에 연결되는 도전층을 형성하는 단계(814)를 포함한다. 상기 도전층은 폴리실리콘 층일 수 있다. 상기 제1 부착층은 TEOS의 단일 층으로서 형성될 수 있다. 상기 도전층은 폴리실리콘의 단일 층으로서 형성될 수 있다.
상기 방법은 또한 상기 도전층의 적어도 일부에 연결되는 제2 부착층을 형성하는 단계(816) 및 배리어 쉘을 형성하는 단계(818)를 포함한다. 상기 제2 부착층은 TEOS의 단일 층으로서 형성될 수 있다. 상기 배리어 쉘은 실리콘 질화물의 단일 층 또는 배리어 쉘을 형성하는 일련의 하위 층들로서 형성될 수 있다.
상기 지지 구조가 프로세스 810-818에 의해 형성되면, 상기 방법은 본딩층(예를 들어, 실리콘 산화물 층)을 상기 지지 구조에 결합시키는 단계(820) 및 실질적으로 단결정성인 실리콘 층 또는 실질적으로 단결정인 층을 상기 실리콘 산화물 층에 결합하는 단계(822)를 더 포함한다. 상기 본딩층의 결합은 본 명세서에 기술된 것과 같이 평탄화 프로세스를 수반하는 본딩 물질의 디포지션을 포함할 수 있다.
실질적으로 단결정성인 실리콘 층(122)을 본딩층(120)에 결합시키기 위해 층 이송 프로세스가 사용될 수 있다. 몇몇 실시예에서, 실리콘 웨이퍼(예를 들어, 실리콘(111) 웨이퍼)는 쪼개짐 면을 형성하도록 주입된다. 웨이퍼 본딩 후에, 실리콘 기판은 단결정 실리콘 층의 쪼개짐 면 아래의 부분과 함께 제거될 수 있고, 그 결과 도 1에 도시된 박리된 단결정 실리콘 층(122)이 생긴다. 실질적으로 단결정성인 실리콘 층(122)의 두께는 다양한 애플리케이션의 사양을 충족시키도록 변화될 수 있다. 또한, 실질적으로 단결정인 층(122)의 결정 방위는 애플리케이션의 사양을 만족시키도록 변화될 수 있다. 또한, 실질적으로 단결정인 층(122)의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 변화될 수 있다. 몇몇 실시예에서, 실질적으로 단결정성인 실리콘 층(122)은 상기한 바와 같이 평활화될 수 있다.
도 8에 도시된 방법은 또한 실질적으로 단결정성인 실리콘 층 상에 에피택셜 성장에 의해 에피택셜 실리콘 층을 형성하는 단계(824)와, 상기 에피택셜 실리콘 층 상에 에피택셜 성장에 의해 에피택셜 III-V 층을 형성하는 단계(826)를 포함한다. 몇몇 실시예에서, 상기 에피택셜 III-V 층은 질화 갈륨(GaN)을 포함할 수 있다.
도 8에 도시된 특정 단계들은 본 발명의 다른 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공함을 이해해야 한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 위에서 설명된 단계들을 다른 순서로 수행할 수 있다. 또한, 도 8에 도시된 개별 단계는 그 개별 단계에 적절하게 다양한 순서로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라 추가 단계가 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
또한, 본 명세서에 기술된 실시예 및 예들은 단지 예시적인 목적을 위한 것이며, 그에 대한 다양한 수정 또는 변경을 당업자가 떠올릴 수 있을 것이며 이들은 본 출원의 사상 및 영역과 첨부된 청구항들의 권리범위에 속한다.

Claims (40)

  1. 지지 구조;
    상기 지지 구조에 연결된 실리콘 산화물 층;
    상기 실리콘 산화물 층에 연결된 단결정성 실리콘 층; 및
    상기 단결정성 실리콘 층에 연결된 에피택셜 III-V 층을 포함하되,
    상기 지지 구조는,
    다결정성 세라믹 코어;
    상기 다결정성 세라믹 코어에 연결된 제1 부착층;
    상기 제1 부착층에 연결된 도전층;
    상기 도전층에 연결된 제2 부착층; 및
    상기 제2 부착층에 연결된 배리어 층
    을 포함하는 기판.
  2. 제1항에 있어서,
    상기 다결정성 세라믹 코어는 질화 알루미늄을 포함하는 기판.
  3. 제2항에 있어서,
    상기 에피택셜 III-V 층은 에피택셜 질화 갈륨 층을 포함하는 기판.
  4. 제3항에 있어서,
    상기 에피택셜 질화 갈륨 층은 5 ㎛ 이상의 두께를 갖는 기판.
  5. 제1항에 있어서,
    상기 단결정성 실리콘 층은 두께가 0.5 ㎛인 박리된 실리콘 층을 포함하는 기판.
  6. 제1항에 있어서,
    상기 단결정성 실리콘 층은 박리된 실리콘 층 및 상기 박리된 실리콘 층 상에 성장된 에피택셜 실리콘 층을 포함하고, 상기 단결정성 실리콘 층은 0.5 ㎛의 두께를 갖는 기판.
  7. 제2항에 있어서,
    상기 제1 부착층은 상기 다결정성 세라믹 코어를 캡슐화하는 제1 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 층을 포함하고;
    상기 도전층은 상기 제1 TEOS 층을 캡슐화하는 폴리실리콘 층을 포함하고;
    상기 제2 부착층은 상기 폴리실리콘 층을 캡슐화하는 제2 TEOS 층을 포함하며;
    상기 배리어 층은 제2 TEOS 층을 캡슐화하는 실리콘 질화물 층을 포함하는 기판.
  8. 제7항에 있어서,
    상기 제1 TEOS 층은 1000 Å의 두께를 갖고;
    상기 폴리실리콘 층은 3000 Å의 두께를 갖고;
    상기 제2 TEOS 층은 1000 Å의 두께를 가지며;
    상기 실리콘 질화물 층은 4000 Å의 두께를 갖는 기판.
  9. 기판을 제조하는 방법에 있어서,
    지지 구조를 형성하는 단계 -
    다결정성 세라믹 코어를 제공하는 단계;
    상기 다결정성 세라믹 코어를 제1 부착 쉘 내에 캡슐화하는 단계;
    상기 제1 부착 쉘을 도전성 쉘 내에 캡슐화하는 단계;
    상기 도전성 쉘을 제2 부착 쉘 내에 캡슐화하는 단계; 및
    상기 제2 부착 쉘을 배리어 쉘 내에 캡슐화하는 단계에 의해 상기 지지 구조를 형성함 -;
    본딩층을 상기 지지 구조에 결합시키는 단계;
    단결정성 실리콘 층을 상기 본딩층에 결합시키는 단계;
    상기 단결정성 실리콘 층 상에 에피택셜 성장에 의해 에피택셜 실리콘 층을 형성하는 단계; 및
    상기 에피택셜 실리콘 층 상에 에피택셜 성장에 의해 에피택셜 III-V 층을 형성하는 단계
    를 포함하는 기판 제조 방법.
  10. 제9항에 있어서,
    상기 에피택셜 III-V 층으로부터 상기 에피택셜 실리콘 층까지 통과하는 복수의 비아를 형성하는 단계를 더 포함하는 기판 제조 방법.
  11. 제9항에 있어서,
    상기 에피택셜 III-V 층은 질화 갈륨을 포함하는 기판 제조 방법.
  12. 제9항에 있어서,
    상기 제1 부착 쉘은 제1 테트라에틸 오소실리케이트(TEOS) 쉘을 포함하고;
    상기 도전성 쉘은 폴리실리콘 쉘을 포함하고;
    상기 제2 부착 쉘은 제2 TEOS 쉘을 포함하고;
    상기 배리어 쉘은 실리콘 질화물 쉘을 포함하며;
    상기 본딩층은 실리콘 산화물을 포함하는 기판 제조 방법.
  13. 제12항에 있어서,
    상기 제1 TEOS 쉘은 TEOS의 단일 층을 포함하고;
    상기 폴리실리콘 쉘은 폴리실리콘의 단일 층을 포함하고;
    제2 TEOS 쉘은 TEOS의 단일 층을 포함하며;
    상기 실리콘 질화물 쉘은 실리콘 질화물의 단일 층을 포함하는 기판 제조 방법.
  14. 가공된 기판 구조체에 있어서,
    지지 구조 - 상기 지지 구조는,
    다결정성 세라믹 코어;
    상기 다결정성 세라믹 코어에 연결된 제1 부착층;
    상기 제1 부착층에 연결된 도전층;
    상기 도전층에 연결된 제2 부착층; 및
    상기 제2 부착층에 연결된 배리어 쉘을 포함함 -;
    상기 지지 구조에 연결된 본딩층;
    상기 본딩층에 연결된 단결정성 실리콘 층; 및
    상기 단결정성 실리콘 층에 연결된 에피택셜 단결정 실리콘 층
    을 포함하는 가공된 기판 구조체.
  15. 제14항에 있어서,
    상기 다결정성 세라믹 코어는 다결정성 질화 갈륨을 포함하고;
    상기 제1 부착층은 테트라에틸 오소실리케이트(TEOS)를 포함하고;
    상기 도전층은 폴리실리콘을 포함하고;
    상기 제2 부착층은 TEOS를 포함하고;
    상기 배리어 쉘은 실리콘 질화물을 포함하며;
    상기 본딩층은 실리콘 산화물을 포함하는, 가공된 기판 구조체.
  16. 제14항에 있어서,
    상기 에피택셜 단결정 실리콘 층에 연결된 에피택셜 III-V 층
    을 더 포함하는 가공된 기판 구조체.
  17. 제16항에 있어서,
    상기 에피택셜 III-V 층으로부터 상기 에피택셜 단결정 실리콘 층까지 통과하는 복수의 비아
    를 더 포함하는 가공된 기판 구조체.
  18. 제14항에 있어서,
    상기 단결정성 실리콘 층과 상기 에피택셜 단결정 실리콘 층 사이에 배치된 하나 또는 그 이상의 버퍼층
    을 더 포함하는 가공된 기판 구조체.
  19. 제14항에 있어서,
    상기 에피택셜 단결정 실리콘 층은 스트레인(strain)을 갖는,
    가공된 기판 구조체.
  20. 제14항에 있어서,
    상기 에피택셜 단결정 실리콘 층은 1 ㎛ 내지 20 ㎛ 범위의 두께를 갖는,
    가공된 기판 구조체.
  21. 다결정성 세라믹 코어;
    상기 다결정성 세라믹 코어를 캡슐화하는 제1 부착층;
    상기 제1 부착층을 캡슐화하는 도전층;
    상기 도전층을 캡슐화하는 제2 부착층;
    상기 제2 부착층을 캡슐화하는 배리어 층;
    상기 배리어 층에 연결된 본딩층; 및
    상기 본딩층에 연결된 단결정성 실리콘 층
    을 포함하는 기판.
  22. 제21항에 있어서,
    상기 다결정성 세라믹 코어는 다결정성 질화 알루미늄을 포함하는 기판.
  23. 제21항에 있어서,
    상기 제1 부착층은 테트라에틸 오소실리케이트(TEOS)를 포함하는 기판.
  24. 제21항에 있어서,
    상기 제1 부착층은 1000 Å의 두께를 갖는 기판.
  25. 제21항에 있어서,
    상기 도전층은 폴리실리콘을 포함하는 기판.
  26. 제21항에 있어서,
    상기 도전층은 3000 Å의 두께를 갖는 기판.
  27. 제21항에 있어서,
    상기 제2 부착층은 테트라에틸 오소실리케이트(TEOS)를 포함하는 기판.
  28. 제21항에 있어서,
    상기 제2 부착층은 1000 Å의 두께를 갖는 기판.
  29. 제21항에 있어서,
    상기 배리어 층은 실리콘 질화물을 포함하는 기판.
  30. 제21항에 있어서,
    상기 배리어 층은 4000 Å의 두께를 갖는 기판.
  31. 제21항에 있어서,
    상기 단결정성 실리콘 층은 박리된 실리콘 층을 포함하는 기판.
  32. 제21항에 있어서,
    상기 단결정성 실리콘 층은 0.5 ㎛의 두께를 갖는 기판.
  33. 기판을 제조하는 방법에 있어서,
    다결정성 세라믹 코어를 제공하는 단계;
    상기 다결정성 세라믹 코어를 제1 부착 쉘 내에 캡슐화하는 단계;
    상기 제1 부착 쉘을 도전성 쉘 내에 캡슐화하는 단계;
    상기 도전성 쉘을 제2 부착 쉘 내에 캡슐화하는 단계;
    상기 제2 부착 쉘을 배리어 쉘 내에 캡슐화하는 단계;
    상기 배리어 쉘에 본딩층을 결합시키는 단계; 및
    상기 본딩층에 단결정성 실리콘 층을 결합시키는 단계
    를 포함하는 기판 제조 방법.
  34. 제33항에 있어서,
    상기 다결정성 세라믹 코어는 다결정성 질화 알루미늄을 포함하는 기판 제조 방법.
  35. 제33항에 있어서,
    상기 제1 부착 쉘은 테트라에틸 오소실리케이트(TEOS)를 포함하는 기판 제조 방법.
  36. 제33항에 있어서,
    상기 도전성 쉘은 폴리실리콘을 포함하는 기판 제조 방법.
  37. 제33항에 있어서,
    상기 제2 부착 쉘은 테트라에틸 오소실리케이트(TEOS)를 포함하는 기판 제조 방법.
  38. 제33항에 있어서,
    상기 배리어 쉘은 실리콘 질화물을 포함하는 기판 제조 방법.
  39. 제33항에 있어서,
    상기 단결정성 실리콘 층을 결합시키는 단계는 실리콘 웨이퍼로부터 층 이송 프로세스를 수행하는 단계를 포함하는 기판 제조 방법.
  40. 제39항에 있어서,
    상기 단결정성 실리콘 층을 평활화하는 단계를 더 포함하는 기판 제조 방법.
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