JP2008294425A - Ｓｏｉ基板及びその製造方法、並びに半導体装置 - Google Patents

Ｓｏｉ基板及びその製造方法、並びに半導体装置 Download PDF

Info

Publication number
JP2008294425A
JP2008294425A JP2008109817A JP2008109817A JP2008294425A JP 2008294425 A JP2008294425 A JP 2008294425A JP 2008109817 A JP2008109817 A JP 2008109817A JP 2008109817 A JP2008109817 A JP 2008109817A JP 2008294425 A JP2008294425 A JP 2008294425A
Authority
JP
Japan
Prior art keywords
oxide film
substrate
layer
single crystal
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008109817A
Other languages
English (en)
Other versions
JP5394653B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008109817A priority Critical patent/JP5394653B2/ja
Publication of JP2008294425A publication Critical patent/JP2008294425A/ja
Application granted granted Critical
Publication of JP5394653B2 publication Critical patent/JP5394653B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

【課題】ガラス基板など耐熱温度が低い基板を用いた場合であっても接合強度を高めることができる半導体基板の製造方法を提供する。
【解決手段】ハロゲンを含む酸化性雰囲気であって支持基板の歪み点以上の温度で熱処理を行うことにより半導体基板の表面に絶縁膜で被覆する。また半導体基板に分離層を形成する。支持基板には、支持基板の歪み点以下の温度でブロッキング層を形成する。その後、半導体基板と支持基板とを酸化シリコン膜を挟んで重ね合わせた状態で支持基板の歪み点以下の温度で加熱処理を行って、分離層で半導体基板の一部を分離させることにより、支持基板上に単結晶半導体層を設ける。
【選択図】図１

Description

本発明は、結晶半導体基板を薄片化して形成される結晶半導体層を異種基板に接合させた、シリコン・オン・インシュレータ（ＳＯＩ）構造を有する基板に関する。特に貼り合わせＳＯＩ技術に関し、ガラス等を用いた絶縁表面を有する基板に単結晶半導体層を接合させたＳＯＩ基板の製造方法に関する。また、このようなＳＯＩ構造を有する基板を用いた表示装置若しくは半導体装置に関する。
単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハーに代わり、絶縁表面を有する基板の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータと呼ばれる半導体基板（ＳＯＩ基板）が開発されている。ＳＯＩ基板を用いることによってトランジスタの寄生容量を減らせるので、当該トランジスタで集積回路を構成することで動作速度向上と消費電力削減に効果があるとされている。そのためマイクロプロセッサなど高性能な半導体装置へのＳＯＩ基板の応用が期待されている。
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウエハーに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、水素イオン注入面を別のシリコンウエハーと重ね合わせ、熱処理を行って該微小気泡層を劈開面として分離することで、別のシリコンウエハーに接合した薄いシリコン層（ＳＯＩ層）を形成する方法である。この方法によれば、表層のＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成し、その後に該酸化膜を除去し、次に１０００℃から１３００℃の還元性雰囲気下で熱処理を行って、接合強度を高めるとともにＳＯＩ層の表面のダメージ層の改善をする必要があるとされている。
一方、高耐熱性ガラスなどを用いた絶縁基板に単結晶シリコン層を設けた半導体装置が開示されている（特許文献２参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスを用いた基板の全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られる単結晶シリコン層を当該絶縁性シリコン膜上に固着する構成を有している。
米国特許第６３７２６０９号 特開平１１−１６３３６３号公報
水素イオン注入剥離法によって、シリコンウエハー表層の単結晶シリコン層を剥離することによって単結晶シリコン層を得るためには、６００℃以上の高温で熱処理をする必要がある。しかし、支持基板として、基板コストを下げるために液晶パネルなどで使われるガラス基板を用い、単結晶シリコン層をガラス基板に接合させてＳＯＩ基板を形成する場合、このような高温で熱処理をするとガラス基板が反ってしまうという問題が生じる。ガラス基板が反ってしまうと、ガラス基板と単結晶シリコン層との接合強度が低下する。また、単結晶シリコン層をガラス基板に接合する際に、ガラス基板から金属などの不純物が拡散することにより単結晶シリコン層が汚染されてしまう。すなわち、従来の技術では、ガラス基板上に単結晶シリコン層を設け、その単結晶シリコン層を用いてトランジスタを作製しても、十分な特性を出すことが出来なかった。
本発明はこのような問題点に鑑み、ガラス基板など耐熱温度が低い基板を用いた場合にも、実用に耐えうる結晶半導体層を備えたＳＯＩ基板を提供することを目的とする。また、そのようなＳＯＩ基板を用いた半導体装置を提供することを目的とする。
絶縁表面を有する支持基板の歪み点以下の温度で単結晶半導体層を接合する。そのために、単結晶半導体層の基となる半導体基板の表面を、支持基板の歪み点以上の高温で熱処理を行うことにより絶縁膜で被覆する。また、半導体基板に分離層を形成する。他方、支持基板には、支持基板に含まれる不純物の拡散を防ぐブロッキング層を、支持基板の歪み点以下の温度で形成しておく。その後、分離層が形成された半導体基板と支持基板とを接合させ、支持基板の歪み点以下の温度で半導体基板を劈開する熱処理を行うことで、支持基板上に接合させた単結晶半導体層を得る。
なお、本明細書においてイオンを「注入する」とは、加速されたイオンを半導体基板に照射することで、イオンを構成する元素を半導体基板中に含ませることを指す。例えば、そのような工程としては、イオンドーピングが挙げられる。また、「分離層」とは、電界で加速され半導体基板に照射されたイオンが半導体基板に注入するときの衝撃で、結晶構造が乱されて微少な空洞が形成され、脆くなっている領域を指す。そして、後の熱処理によって分離層に沿って分離することで、半導体基板の一部を支持基板上に半導体層として残すことができる。また、本明細書において「劈開する」とは、支持基板に半導体層を形成するために、分離層に沿って半導体基板の一部を分離することを指す。以下、本明細書では「劈開する」ことを「分離する」という。
絶縁膜を形成するために行う半導体基板の熱処理は、酸化性雰囲気で行うことが好ましい。特に、ハロゲンを含む酸化性雰囲気で熱処理を行うことが好ましい。例えば、酸素に微量の塩酸を添加した雰囲気で熱処理を行い、半導体基板に酸化膜を形成する。酸化膜に含まれる水素によって、半導体基板と酸化膜の界面の未結合手を終端させて界面を不活性化して、電気特性の安定化を図ることができる。また塩素は、半導体基板に含まれる金属と反応し、それを除去（ゲッタリング）するように作用する。
支持基板には、不純物の拡散を防止する窒化シリコン膜又は窒化酸化シリコン膜をブロッキング層として設ける。さらに応力を緩和する作用のある絶縁膜として酸化窒化シリコン膜を組み合わせても良い。なお、ここで酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
半導体基板に支持基板の歪み点以上の高温で熱処理を行って絶縁膜を設ける。また支持基板に歪み点以下の温度でブロッキング層を設ける。そして半導体基板と支持基板を絶縁膜とブロッキング層を介して接合させることにより、不純物により単結晶半導体層が汚染されることを防ぐことができる。また絶縁膜を、ハロゲンを含む酸化性雰囲気で半導体基板の熱処理を行って形成することにより、単結晶半導体層と支持基板との界面準位密度を下げることができる。それにより、実用に耐えうる半導体装置を提供することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
なお、以下の説明では、絶縁表面を有する基板若しくは絶縁基板上に単結晶半導体層を設ける場合について説明するが、半導体層の基となる半導体基板の種類を替えることで、多結晶半導体層を、絶縁表面を有する基板若しくは絶縁基板上に固定することもできる。
本形態に係るＳＯＩ構造を有する基板の構成を図１に示す。図１（Ａ）は、酸化膜１０３とブロッキング層１０９が形成された単結晶半導体層１０２と、支持基板１０１とを、接合層１０４を介在させて接合した構成を示す。図１（Ａ）において、支持基板１０１は絶縁性又は絶縁表面を有する基板であり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどを用いた電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）が適用される。すなわち、熱膨張係数が２５×１０−７／℃から５０×１０−７／℃（好ましくは、３０×１０−７／℃から４０×１０−７／℃）であって、歪み点が５８０℃から６８０℃（好ましくは、６００℃から６８０℃）のガラス基板を適用することができる。その他に石英基板、セラミック基板、表面が絶縁膜で被覆された金属基板なども適用可能である。
単結晶半導体層１０２は単結晶半導体基板から形成されるものである。例えば、単結晶半導体基板に電界で加速された水素又はフッ素のイオンを照射して半導体基板の表面から所定の深さに注入し、その後熱処理を行って表層の単結晶半導体層を剥離するイオン注入剥離法で形成することができる。単結晶半導体基板としては、シリコン、ゲルマニウムを適用することができる。その他にも、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体の基板を適用することができる。また、ポーラスシリコン層上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウオータージェットで劈開して剥離する方法を適用しても良い。単結晶半導体層１０２は５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さである。
単結晶半導体層１０２の支持基板１０１側の面には酸化膜１０３が設けられている。酸化膜１０３は、単結晶半導体層１０２の母体となる（基となる）半導体基板を酸化して形成されたものである。酸化膜１０３はハロゲンを含むことが好ましい。それにより単結晶半導体層１０２と酸化膜１０３との界面の欠陥を補償して、局在準位密度を低減することができる。これにより、単結晶半導体層１０２と酸化膜１０３との界面が不活性化されて電気特性が安定する。またハロゲンは、単結晶半導体層１０２の基となる単結晶半導体基板に含まれる金属などの不純物と反応し、ハロゲンと反応した金属は気相中へ離脱して除去することができる。
さらに、酸化膜１０３に接してブロッキング層１０９が設けられている。ブロッキング層１０９には、窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた単層又は複数の膜による積層構造が適用される。図１（Ａ）はブロッキング層１０９の一例として、酸化膜１０３側から窒化酸化シリコン膜１０５と酸化窒化シリコン膜１０６を設ける構成について示している。支持基板１０１に含まれる金属等の不純物は、単結晶半導体層で作製されるトランジスタなどの半導体素子の特性に悪影響を及ぼす。これに対して窒化酸化シリコン膜や窒化シリコン膜は、不純物が単結晶半導体層１０２側に拡散するのを防止する効果がある。また酸化窒化シリコン膜１０６は、窒化酸化シリコン膜１０５の内部応力を緩和する作用がある。このような積層したブロッキング層１０９を設けることにより、単結晶半導体層１０２の不純物汚染を防止しつつ、応力歪みを緩和することができる。
ブロッキング層１０９と支持基板１０１の間に接合層１０４を設ける。この接合層１０４は親水性の表面を有する平滑な層とする。このような表面を有する層として、熱的又は化学的な反応により形成される絶縁層を用いるのが好ましい。例えば、熱的又は化学的な反応により形成される酸化膜が適している。主として化学的な反応により形成される膜であれば表面の平滑性を確保できるため好ましい。平滑面を形成し親水性の表面を有する接合層１０４は０．２ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面（接合を形成する面）の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、ブロッキング層１０９を接合層１０４よりも単結晶半導体層１０２側に設ける場合、ブロッキング層１０９を形成した後に単結晶半導体層１０２の基となる半導体基板と支持基板１０１とを接合層１０４で接合すると、支持基板１０１の耐熱温度を考慮せずにブロッキング層１０９を成膜することができる。
接合層１０４の好適な一例としては、化学気相成長法により堆積される酸化シリコン膜を用いることができる。この場合、有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜を用いることが好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（化学式ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（化学式ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。この場合、接合層１０４は、支持基板１０１側又は単結晶半導体層１０２側の一方又は双方に成膜されていれば良い。
ブロッキング層１０９と支持基板１０１の間に接合層１０４が介在し、これらが密接することで室温であっても接合をすることが可能である。また、支持基板１０１と単結晶半導体層１０２を押圧すれば、密接による接合をより強固にすることが可能である。この密接による接合は表面間引力によるものなので、接合を形成する表面に多数の親水基を付着させる処理を加えるとより好ましい態様となる。例えば、支持基板１０１の表面（接合層１０４と接する側の表面）を酸素プラズマ処理若しくはオゾン処理して親水性にすることが好ましい。このように表面を親水性にする処理を加えた場合には、表面の水酸基が作用して水素結合により接合が形成される。さらに、接合を形成する表面を清浄化して表面同士を密接させて接合を形成したものに対して、室温以上の温度で加熱すると接合強度を高めることができる。
接合層１０４の表面及び／又は接合層１０４と接する側の表面の前処理として、その表面にアルゴンなどの不活性ガスによるイオンビームを照射して清浄化することは有効である。イオンビームの照射により、接合層１０４の表面及び／又は接合層１０４と接する側の表面に未結合種が露呈して非常に活性な表面が形成される。このように活性化された表面同士を密接させると低温でも接合を形成することが可能である。表面を活性化して接合を形成する方法は、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましい。
図１（Ｂ）は、支持基板１０１側にブロッキング層１０９と接合層１０４を設け、酸化膜１０３が形成された単結晶半導体層１０２と支持基板１０１とを接合した構成を示す。
図１（Ｂ）はブロッキング層１０９の一例として、支持基板１０１側から窒化酸化シリコン膜１０５と酸化窒化シリコン膜１０６を設ける構成について示している。
アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどを用いた電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）であっても、ナトリウムなどのアルカリ金属等の不純物を微量に含んでいる。そのため、支持基板１０１としてガラス基板を用いた場合、この微量の不純物が拡散することによって単結晶半導体層で作製されるトランジスタなどの半導体素子の特性に悪影響を及ぼす。これに対して、窒化酸化シリコン膜１０５は支持基板１０１に含まれる金属等の不純物が単結晶半導体層１０２側に拡散するのを防止する効果がある。
さらに、図１（Ｂ）においては、接合層１０４と支持基板１０１との間にブロッキング層１０９が設けられているため、支持基板１０１から拡散した不純物による単結晶半導体層１０２の汚染を防止するだけでなく、接合層１０４が汚染されるのを防ぐことができるため、不純物によって接合強度が低下するのを防ぐことができる。
また酸化窒化シリコン膜１０６は、窒化酸化シリコン膜１０５の内部応力を緩和する作用がある。単結晶半導体層１０２に設けられた酸化膜１０３は、単結晶半導体層１０２の基となる半導体基板を酸化して形成されたものであり、ハロゲンを含むことが好ましい。それにより単結晶半導体層１０２と酸化膜１０３との界面の欠陥を補償して、界面の局在準位密度を低減することができる。これにより、単結晶半導体層１０２と酸化膜１０３との界面が不活性化されて電気特性が安定する。またハロゲンは、単結晶半導体層１０２の基となる単結晶半導体基板に含まれる金属などの不純物と反応し、気相中へ離脱して除去することができる。
酸化膜１０３と酸化窒化シリコン膜１０６の間に、親水性の表面を有する平滑な接合層１０４を設ける。接合層１０４の好適な一例として、化学気相成長法により堆積される酸化シリコン膜を用いることができる。酸化膜１０３と酸化窒化シリコン膜１０６の間に接合層１０４が介在し、これらが密接することで室温であっても接合することが可能である。また、支持基板１０１と単結晶半導体層１０２を押圧すれば、密接による接合をより強固にすることが可能である。接合層１０４による接合の形成は図１（Ａ）の場合と同様である。
図１の構成によれば、不純物により単結晶半導体層１０２が汚染されることを防ぐことができる。また、単結晶半導体層１０２の接合層１０４側における界面の局在準位密度を下げることができる。このような単結晶半導体層１０２を使ってトランジスタをはじめとする半導体素子を形成することが可能である。
次に、このようなＳＯＩ構造を有する基板の製造方法について図２から図５を参照して説明する。
図２（Ａ）において、半導体基板１０８として、代表的にはｐ型若しくはｎ型の単結晶シリコン基板（シリコンウエハー）が用いられる。半導体基板１０８は、脱脂洗浄をし、表面の酸化膜を除去した後、熱酸化を行う。熱酸化としてドライ酸化を行っても良いが、ハロゲンを添加した酸化性雰囲気中で熱酸化を行うことが好ましい。例えば、酸素に対しハロゲンガスとしてＨＣｌ（塩化水素）を０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。好適には９５０℃〜１１００℃の温度で熱酸化を行う。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすれば良い。形成される酸化膜は、１０ｎｍ〜１０００ｎｍ、好ましくは５０ｎｍ〜２００ｎｍとする。本形態では１００ｎｍの厚さとする。
ハロゲンガスとして、ＨＣｌの他に、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種を用いることができる。
上記の温度範囲で熱処理を行うことで、半導体基板１０８に対してハロゲンによるゲッタリング効果を得ることができる。ゲッタリング効果としては、特に金属などの不純物を除去する効果がある。例えばハロゲンガスとしてＨＣｌを用いると、塩素の作用により、半導体基板１０８に含まれる金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。半導体基板１０８の表面を化学的機械研磨（ＣＭＰ）処理したものに対しては、ハロゲンによるゲッタリングは有効である。また、水素は半導体基板１０８と酸化膜１０３の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏する。
このような熱処理によって酸化膜１０３を形成することにより、酸化膜１０３中にハロゲンを含ませることができる。酸化膜１０３にハロゲンを１×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で含ませることにより、ハロゲンが金属などの不純物を捕獲するため、半導体基板１０８に含まれる金属などの不純物による汚染を防止する保護膜としての機能を発現させることができる。
図２（Ｂ）は、酸化膜１０３を形成した半導体基板１０８にブロッキング層１０９を形成し、水素イオン若しくはハロゲンイオンを半導体基板１０８に照射して分離層１１０を形成する段階を示す。ブロッキング層１０９としては、窒化シリコン膜又は窒化酸化シリコン膜を気相成長法で５０ｎｍ〜２００ｎｍの厚さで形成する。例えば、窒化シリコン膜はＳｉＨ４とＮＨ３をソースガスとして用いてプラズマＣＶＤ法で形成する。窒化酸化シリコン膜はＳｉＨ４、Ｎ２Ｏ及びＮＨ３をソースガスとして用いてプラズマＣＶＤ法で形成する。ブロッキング層１０９は、半導体基板１０８から形成される単結晶半導体層に対する不純物の拡散防止効果を発現する。また、分離層１１０を形成する際に、イオンの照射により半導体基板１０８の表面がダメージを受け、平坦性が損なわれるのを防ぐ効果がある。また図２から図５の作製方法においては、ブロッキング層１０９を半導体基板１０８に設けた後に、半導体基板１０８と支持基板１０１とを接着させる。そのため、支持基板１０１の耐熱温度を考慮せずにブロッキング層１０９を成膜することができる。
分離層１１０は、電界で加速されたイオンを半導体基板１０８に照射することによって、半導体基板１０８の表面から所定の深さの領域に形成される。半導体基板１０８に形成される分離層１１０の半導体基板１０８の表面からの深さは、イオンの加速エネルギーとイオンの入射角によって制御することができる。分離層１１０は、半導体基板１０８の表面からイオンの平均進入深さに近い領域に形成される。例えば、単結晶半導体層の厚さを５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍとし、イオンを注入する際の加速電圧はこのような厚さを考慮して行われる。イオンの注入はイオンドーピング装置を用いて行うことが好ましい。すなわち、ソースガスをプラズマ化して生成された複数のイオン種を質量分離しないで照射するドーピング装置を用いる。本形態の場合、一種類のイオン又は同一の原子から成る質量の異なる複数の種類のイオンを照射することが好ましい。イオンドーピングは、加速電圧を１０ｋＶから１００ｋＶ、好ましくは３０ｋＶから８０ｋＶ、ドーズ量を１×１０１６ｉｏｎｓ／ｃｍ２から４×１０１６ｉｏｎｓ／ｃｍ２、ビーム電流密度を２μＡ／ｃｍ２以上、好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上として行えばよい。なお本明細書において「イオンドーピング」とは、ソースガスから生成されるイオンを、質量分離せずそのまま電界で加速して対象物に照射する方式を指す。
水素イオンを照射する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを含ませると共に、Ｈ＋、Ｈ２ ＋イオンよりもＨ３ ＋イオンの割合を高めておくことが好ましい。Ｈ３ ＋イオンの割合を高めておくと注入効率を高めることができ、照射時間を短縮することができる。このようなイオンの照射により、半導体基板１０８に形成される分離層１１０には、１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３）以上の水素を含ませることが可能である。このように、半導体基板１０８にイオンを照射する際に、Ｈ＋、Ｈ２ ＋イオンよりもＨ３ ＋イオンの割合を高くすることによって、Ｈ３ ＋イオンの割合を高くしない場合よりも少ないイオンのドーズで、後の分離工程のための分離層を形成することができる。半導体基板１０８中に局所的に形成された高濃度の水素を含む領域は、結晶構造が乱されて微小な空孔が形成され、多孔質構造を有する分離層１１０とすることができる。この場合、比較的低温の熱処理によって分離層１１０に形成された微小な空孔の体積変化が起こり、分離層１１０に沿って分離することにより薄い単結晶半導体層を形成することができる。
イオンを質量分離して半導体基板１０８に注入しても同様に分離層１１０を形成することができる。この場合にも、Ｈ＋、Ｈ２ ＋イオンよりもＨ３ ＋イオンを選択的に注入することは上記と同様な効果を奏することとなり好ましい。
イオンを生成するガスとしては水素の他に重水素、ヘリウムのような不活性ガスを選択することも可能である。原料ガスにヘリウムを用い、質量分離機能を有さないイオンドーピング装置を用いることにより、Ｈｅ＋イオンの割合が高いイオンビームを得ることができる。このようなイオンを半導体基板１０８に照射することで、微小な空孔を形成することができ、上記と同様な分離層１１０を半導体基板１０８中に設けることができる。
図２（Ｃ）は接合層１０４を形成する段階を示す。接合層１０４としては酸化シリコン膜を形成することが好ましい。酸化シリコン膜の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至１００ｎｍ、より好ましくは２０ｎｍ乃至５０ｎｍとすれば良い。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（化学式ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（化学式ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、半導体基板に形成した分離層１１０から脱ガスが起こらない温度（接合層１０４として形成した酸化シリコン膜の表面に荒れが生じない温度又は分離層１１０に亀裂が生じない温度）として、例えば３５０℃以下の成膜温度が適用される。また、半導体基板１０８として単結晶若しくは多結晶半導体基板を用いた場合、後の工程において当該基板から単結晶半導体層若しくは多結晶半導体層を分離する熱処理には、接合層１０４の成膜温度よりも高い熱処理温度が適用される。
また、図２（Ｂ）と（Ｃ）の工程において、分離層１１０を形成した後、ブロッキング層１０９と接合層１０４を形成しても良い。この工程によれば、例えばマルチチャンバー構成のＣＶＤ装置を用いることで、ブロッキング層１０９と接合層１０４を大気に触れさせることなく連続的に形成することができ、異物の混入やカリウム、ナトリウムなどによる汚染を防ぐことができる。
図３（Ａ）は支持基板１０１と半導体基板１０８を接着させる段階を示す。支持基板１０１と半導体基板１０８の接合層１０４の表面を対向させ、密接させることで接合を形成する。接合を形成する面は十分に清浄化しておく。そして、支持基板１０１と接合層１０４を密接させることにより、ファン・デル・ワールス力が作用して接合が形成される。また支持基板１０１と半導体基板１０８とを圧接することで、水素結合によってファン・デル・ワールス力による接合よりも強固な接合を形成することが可能である。
良好な接合を形成するために、接合層１０４と支持基板１０１の接合を形成する面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により、後の熱処理の温度が２００℃乃至４００℃であっても異種材料間の接合強度を高めることが可能となる。
図３（Ｂ）は、熱処理を行って半導体基板１０８から単結晶半導体層１０２を分離する段階を示す。熱処理は、半導体基板１０８と支持基板１０１を重ね合わせた状態で行う。熱処理により、支持基板１０１上に単結晶半導体層１０２を残して、半導体基板１０８を支持基板１０１から分離する。熱処理は接合層１０４の成膜温度以上、支持基板１０１の耐熱温度以下で行うことが好ましい。例えば、４００℃以上６００℃未満の温度で行うことで、分離層１１０に形成された微小な空孔に体積変化が起こり、分離層１１０に沿って分離することができる。接合層１０４は支持基板１０１と接合しているので、支持基板１０１上には半導体基板１０８と同じ結晶性の単結晶半導体層１０２が接着され残存する。
図４（Ａ）は支持基板１０１に単結晶半導体層１０２が固定された状態で熱処理を行う段階を示す。この熱処理は分離層１１０を形成するために注入された水素若しくはハロゲンを単結晶半導体層１０２から脱離させることを目的としている。また、支持基板１０１と単結晶半導体層１０２の接合部における微小な空孔を除去するために行うことが好ましい。熱処理の温度は、水素若しくはハロゲンが単結晶半導体層１０２から放出される温度以上であって、支持基板１０１の歪み点近傍の温度までの範囲で設定する。例えば、４００℃〜７３０℃の温度範囲で行われる。熱処理装置としては電熱炉、ランプアニール炉などを適用することができる。また、熱処理の温度を多段階に変化させて行っても良い。また瞬間熱アニール（ＲＴＡ）装置を用いても良い。ＲＴＡ装置によって熱処理を行う場合には、基板の歪み点近傍又はそれよりも若干高い温度で加熱することもできる。
単結晶半導体層１０２に含まれる過剰な水素は複雑な挙動を示し、熱履歴によって半導体素子の特性を劣化させるように作用する場合がある。例えば、シリコンの格子間に含まれる水素は、価電子制御を目的としてドーピングされた不純物元素を不活性化させる作用がある。それにより、トランジスタのしきい値電圧を変動させたり、ソース若しくはドレイン領域を高抵抗化させることとなる。また、シリコンの格子内に水素が含まれることとなると、シリコンの配位数が変化して格子欠陥を生成するように振る舞うことがある。勿論、水素若しくはハロゲンはシリコン中の未結合手を補償する作用、すなわち欠陥を補修する作用があるが、分離層１１０を形成するために注入された水素若しくはハロゲンは一旦、単結晶半導体層１０２から除去することが好ましい。
このような熱処理を行うことで、支持基板１０１と単結晶半導体層１０２の接合面における水素結合を、水素結合よりも強固な共有結合に変化させることができる。
図４（Ｂ）は単結晶半導体層１０２にエネルギービームを照射して、結晶欠陥を補修する段階を示す。単結晶半導体層１０２が支持基板１０１に接合される際に、熱的及び／又は機械的ダメージを受けて単結晶半導体層１０２の結晶性が低下するので、その修復を図る上でエネルギービームの照射を行うことが好ましい。エネルギービームは、単結晶半導体層１０２に対し選択的に吸収されるものが好ましく、レーザビームを適用することが望まれる。これは支持基板１０１を過剰に加熱することなく、単結晶半導体層１０２の欠陥を修復することができるためである。レーザビームは、エキシマレーザに代表される気体レーザ、ＹＡＧレーザに代表される固体レーザを光源として用いることができる。レーザビームの波長としては、紫外光から可視光域であることが好ましく、波長１９０ｎｍから７００ｎｍが適用される。光源から放射されるレーザビームを光学系にて矩形状若しくは線状に集光することが好ましく、このレーザビームを単結晶半導体層１０２上で走査して照射すれば良い。
その他、同様な目的においては、ハロゲンランプ若しくはキセノンランプなどを用いて行われるフラッシュランプアニールを適用しても良い。
本工程では、図４（Ａ）において、単結晶半導体層１０２の脱水素化（水素の脱離）又は脱ハロゲン化（ハロゲンの脱離）が成されているので、単結晶半導体層１０２にボイドを発生させることなく結晶欠陥の修復を行うことができる。また図４（Ｂ）において、単結晶半導体層１０２に対しエネルギービームを照射する処理を窒素雰囲気中で行えば、単結晶半導体層１０２の表面を平坦化することができる。
一方、単結晶半導体層１０２の含有水素が少ない場合には、図５（Ａ）で示すように、支持基板１０１と接着した単結晶半導体層１０２を残して半導体基板を分離した後、エネルギービームを照射する処理を行って単結晶半導体層１０２の結晶欠陥を補修しても良い。単結晶半導体層１０２の結晶欠陥を補修した後、図５（Ｂ）で示す熱処理を行うことにより、単結晶半導体層１０２と支持基板１０１の熱歪みを除去して接合強度を高めることができる。
次に、ＳＯＩ構造を有する基板の他の製造方法について図６から図８を参照して説明する。
図６（Ａ）において、熱酸化を行って半導体基板１０８に酸化膜１０３を形成する。酸化膜１０３は、酸素に対しハロゲンガスとしてＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上、好適には９５０℃〜１１００℃の温度で熱酸化を行い形成されたものであることが好ましい。そして、図６（Ｂ）で示すように分離層１１０を形成する。分離層１１０は図２（Ａ）の場合と同様に、電界で加速されたイオンを半導体基板１０８に照射して形成する。
図７（Ａ）において、支持基板１０１にはブロッキング層１０９が設けられている。ブロッキング層１０９は、例えば、窒化酸化シリコン膜１０５と酸化窒化シリコン膜１０６により構成することができる。窒化酸化シリコン膜１０５は支持基板１０１に含まれる金属等の不純物が単結晶半導体層１０２側に拡散するのを防止する効果がある。また、図６から図８の作製方法においては、酸化膜１０３と支持基板１０１に形成された接合層１０４とを接合する前に、支持基板１０１の接合を形成する面側に窒化酸化シリコン膜１０５を設けているため、支持基板１０１から拡散した不純物による単結晶半導体層１０２の汚染を防止するだけでなく、接合層１０４が汚染されるのを防ぐことができるため、不純物によって接合強度が低下するのを防ぐことができる。酸化窒化シリコン膜１０６は、窒化酸化シリコン膜１０５の内部応力を緩和する作用がある。このような積層したブロッキング層１０９を設けることにより単結晶半導体層１０２の不純物汚染を防止しつつ、応力歪みを緩和することができる。
ブロッキング層１０９上には接合層１０４が設けられている。この接合層１０４は平滑面を形成し親水性の表面を有する層とする。このような表面を有する層としては、熱的又は化学的な反応により形成される絶縁層が好ましい。平滑面を形成し親水性の表面を有する接合層１０４は０．２ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。接合層１０４としては酸化シリコン膜を形成することが好ましい。酸化シリコン膜の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至１００ｎｍ、より好ましくは２０ｎｍ乃至５０ｎｍとすれば良い。また酸化シリコン膜は、有機シランガスを用いて化学気相成長法により作製されることが好ましい。
このようなブロッキング層１０９と接合層１０４が形成された支持基板１０１と、酸化膜１０３が形成された半導体基板１０８を密着させて接着する。この場合、酸化膜１０３と接合層１０４により接合が形成される。支持基板１０１と半導体基板１０８とを圧接することで、水素結合によって接合強度を高めることが可能である。
図７（Ｂ）は、熱処理を行って、半導体基板の一部を分離して単結晶半導体層１０２を形成する段階を示す。熱処理は、半導体基板１０８と支持基板１０１を重ね合わせた状態で行う。熱処理により、支持基板１０１上に単結晶半導体層１０２を残して、半導体基板１０８を支持基板１０１から分離する。熱処理は接合層１０４の成膜温度以上、支持基板１０１の耐熱温度以下で行うことが好ましい。例えば、４００℃以上６００℃未満の温度で行うことで、分離層１１０に形成された微小な空孔に体積変化が起こり、分離層１１０に沿って半導体基板１０８を分離することができる。接合層１０４は支持基板１０１と接合しているので、支持基板１０１上には半導体基板１０８と同じ結晶性の単結晶半導体層１０２が接着され残存する。
図８（Ａ）は支持基板１０１に単結晶半導体層１０２が固定された状態で熱処理を行う段階であり、図４（Ａ）の場合と同様である。このような熱処理を行うことで、支持基板１０１と単結晶半導体層１０２の接合面における水素結合を、水素結合よりも強固な共有結合に変化させることができる。また、図８（Ｂ）は単結晶半導体層１０２にエネルギービームを照射して、結晶欠陥を補修する段階を示し、図４（Ｂ）と同様である。
本形態によれば、支持基板１０１としてガラス基板等の耐熱温度が７００℃以下の基板を用いても、接合部の接着力が強固な単結晶半導体層１０２を得ることができる。支持基板１０１として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスを用いた電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。また、半導体基板に対しては、工程の最初の段階においてハロゲンを含む雰囲気中で熱酸化を行うことでゲッタリング作用が得られ、半導体基板を再利用する場合に有効である。
次いで、本形態によるＳＯＩ構造を有する基板を用いた半導体装置の製造方法について図９と図１０を参照して説明する。図９（Ａ）において、単結晶半導体層１０２に酸化膜１０３が形成され、さらにブロッキング層１０９、接合層１０４が設けられ、支持基板１０１と接着している。ブロッキング層１０９は支持基板１０１側に設けられていても良い。ブロッキング層１０９を設けることで、単結晶半導体層１０２の不純物による汚染を防ぐことができる。ブロッキング層１０９は窒化シリコン層及び窒化酸化シリコン層により構成される。また、ブロッキング層１０９として窒化アルミニウム層、窒化酸化アルミニウム層を適用しても良い。
単結晶半導体層１０２の膜厚は５ｎｍから５００ｎｍ、好ましくは１０ｎｍから２００ｎｍ、より好ましくは１０ｎｍから６０ｎｍの厚さとする。単結晶半導体層１０２の厚さは、図２（Ｂ）で説明した分離層１１０の深さを制御することにより適宜設定できる。単結晶半導体層１０２には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物、若しくはリン、砒素などのｎ型の導電性を付与する不純物を添加することが好ましい。すなわち、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型の導電性を付与する不純物を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型の導電性を付与する不純物を添加して、所謂ウエル領域を形成する。ｎ型の導電性を付与する不純物イオン又はｐ型の導電性を付与する不純物イオンのドーズを１×１０１２ｉｏｎｓ／ｃｍ２から１×１０１４ｉｏｎｓ／ｃｍ２程度として添加を行えば良い。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウエル領域にｐ型の導電性を付与する不純物若しくはｎ型の導電性を付与する不純物を添加すれば良い。
図９（Ｂ）で示すように単結晶半導体層１０２をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層１０２を形成する。そして、図９（Ｃ）で示すようにゲート絶縁層１１１、ゲート電極１１２、サイドウオール絶縁層１１３を形成し、第１不純物領域１１４、第２不純物領域１１５を形成する。絶縁層１１６は窒化シリコンで形成し、ゲート電極１１２をエッチングするときのハードマスクとして用いる。
図９（Ｄ）は、ゲート電極１１２などを形成後に保護膜１１７を形成する段階を示す。保護膜１１７としては、窒化シリコン膜又は窒化酸化シリコン膜を、プラズマＣＶＤ法で、成膜時の基板温度を３５０℃以下として形成することが好ましい。これにより、保護膜１１７中に水素を含ませておく。保護膜１１７を形成後、３５０℃から４５０℃（好ましくは４００℃から４２０℃）の熱処理で保護膜１１７中に含まれる水素を単結晶半導体層１０２側へ拡散させる。先の工程で脱水素化されている単結晶半導体層１０２に対し、素子形成工程で欠陥を補償する水素を供給することで、捕獲中心となるような欠陥を有効に補償することができる。また、ブロッキング層１０９は支持基板１０１側からの不純物拡散による汚染を防止するのに対して、保護膜１１７はこの上層側からの不純物拡散による汚染を防ぐ効果がある。本形態では、結晶性に優れた単結晶半導体層１０２の下層側及び上層側を、ナトリウムなどの可動性の高い不純物イオンであっても防ぐ効果の高い絶縁膜で被覆することで、この単結晶半導体層１０２により作製される半導体素子の特性安定化に絶大な効果を発揮する。
その後、図１０（Ａ）に示すように層間絶縁膜１１８を形成する。層間絶縁膜１１８はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁膜１１８にはコンタクトホール１１９を形成する。
図１０（Ｂ）は配線を形成する段階を示す。コンタクトホール１１９にはコンタクトプラグ１２０を形成する。コンタクトプラグ１２０は、ＷＦ６ガスとＳｉＨ４ガスを用い化学気相成長法でタングステンシリサイドを形成し、コンタクトホール１１９に埋め込むことで形成される。また、ＷＦ６ガスを用い水素還元によりタングステンを形成しコンタクトホール１１９に埋め込んでも良い。その後、コンタクトプラグ１２０に合わせて配線１２１を形成する。配線１２１はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜を形成する。さらにその上層に層間絶縁膜１４８を形成する。配線は適宜設ければ良く、この上層にさらに配線層を形成して多層配線化しても良い。その場合にはダマシンプロセスを適用しても良い。
このように、支持基板１０１に接合された単結晶半導体層１０２を用いて電界効果トランジスタを作製することができる。本形態に係る単結晶半導体層１０２は、結晶方位が一定の単結晶半導体であるため、均一で高性能な電界効果トランジスタを得ることができる。すなわち、閾値電圧や移動度など、トランジスタ特性において重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
なお、単結晶半導体層１０２のバックチャネル側（ゲート電極１１２と反対側）にはハロゲンを含む酸化膜１０３が設けられているので、局在準位密度が低減されて、トランジスタ間のしきい値電圧の変動を抑えることができる。さらに、支持基板１０１と単結晶半導体層１０２との間にはハロゲンを含む酸化膜１０３の他に、ブロッキング層１０９が設けられているので、支持基板１０１側からナトリウムなどの金属等の不純物が拡散して単結晶半導体層１０２が汚染されるのを防ぐことができる。
図１１は半導体装置の一例として、ＳＯＩ構造を有する基板により得られるマイクロプロセッサの構成を示す。マイクロプロセッサ２００は、上記の本形態に係るＳＯＩ基板により製造されるものである。このマイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ；ＡＬＵともいう。）、演算回路制御部２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ２０９（ＲＯＭ）、及びＲＯＭインターフェース２１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は命令解析部２０３に入力され、デコードされた後に演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６のデータの読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１１に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサ２００は、支持基板である絶縁表面を有する基板若しくは絶縁基板に接合された結晶方位が一定の単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。また、集積回路を構成するトランジスタに用いられる単結晶半導体層のバックチャネル側（ゲート電極と反対側）にハロゲンを含む酸化膜が設けられているので、局在準位密度が低減されて、トランジスタ間のしきい値電圧の変動を抑えることができる。さらに、支持基板と単結晶半導体層との間にはハロゲンを含む酸化膜の他に、ブロッキング層が設けられているので、支持基板側からナトリウムなどの金属等の不純物が拡散して単結晶半導体層が汚染されるのを防ぐことができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例として、ＳＯＩ構造を有する基板により得られるＲＦＣＰＵの構成について、図１２を参照して説明する。図１２は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９、変調回路２２０と、電源管理回路２３０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット２２５（ＣＰＵ）、ランダムアクセスメモリ２２６（ＲＡＭ）、読み出し専用メモリ２２７（ＲＯＭ）を有している。
このような構成のＲＦＣＰＵ２１１の動作は概略以下の通りである。アンテナ２２８が受信した信号を元に、共振回路２１４により誘導起電力が生じる。誘導起電力は整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていても良い。
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２２０は、振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又は中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用の演算回路を設けて、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット２２５が実行する方式を適用することができる。
このようなＲＦＣＰＵ２１１は、支持基板として用いられる絶縁表面を有する基板若しくは絶縁基板に接合された結晶方位が一定の単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部２２９を小型化しても長時間の動作を保証することができる。また、支持基板と単結晶半導体層の間には、ハロゲンを含む酸化膜とブロッキング層が設けられている。ハロゲンを含む酸化膜を設けることによって、局在準位密度が低減されて、トランジスタ間の閾値電圧の変動を抑えることができる。また、ブロッキング層を設けることによって、支持基板側から不純物が拡散して単結晶半導体層が汚染されるのを防ぐことができる。図１２ではＲＦＣＰＵの形態について示しているが、例えばＩＣタグのような、通信機能、演算処理機能、メモリ機能を備えた半導体装置に、ＳＯＩ構造を有する基板を用いても良い。
本形態に係る単結晶半導体層は、表示パネルを製造するマザーガラスと呼ばれる大型のガラス基板に接合することもできる。図１３は、支持基板１０１として用いられる表示パネル製造用のマザーガラスに単結晶半導体層１０２を接合する場合を示す。マザーガラスからは複数の表示パネルを切り出すが、単結晶半導体層１０２は、表示パネル１２２の形成領域に合わせて接合することが好ましい。半導体基板に比べてマザーガラスは面積が大きいので、図１３で示すように、表示パネル１２２の形成領域の内側に単結晶半導体層１０２を複数個配置することが好ましい。これによって、単結晶半導体層１０２を支持基板１０１上に複数個並べて配置する場合にも、隣接間隔に余裕を持たせることができる。表示パネル１２２には、走査線駆動回路領域１２３、信号線駆動回路領域１２４、画素形成領域１２５があり、これらの領域を含むように単結晶半導体層１０２を支持基板１０１に接合する。
図１４は、単結晶半導体層を用いた画素トランジスタで構成されている液晶表示装置の一例を示す。図１４（Ａ）は画素の平面図を示し、単結晶半導体層１０２が走査線１２６と交差し、また信号線１２７、画素電極１２８と接続する構成を示す。図１４（Ａ）に示すＪ−Ｋ切断線に対応する断面図が図１４（Ｂ）に示されている。
図１４（Ｂ）において、画素トランジスタは、支持基板１０１上にブロッキング層１０９、接合層１０４、酸化膜１０３、単結晶半導体層１０２が積層された構造を有する。層間絶縁膜１１８上に画素電極１２８が設けられている。層間絶縁膜１１８に設けられたコンタクトホールにおいて、単結晶半導体層１０２と信号線１２７が接続する。コンタクトホールには、層間絶縁膜１１８のエッチングで生じた凹状の段差を埋めるように柱状スペーサ１３１が設けられている。対向基板１２９には対向電極１３０が形成され、柱状スペーサ１３１によって形成される空隙に液晶層１３２が形成されている。
図１５は、単結晶半導体層を用いた画素トランジスタで構成されているエレクトロルミネッセンス表示装置の一例を示す。図１５（Ａ）は画素の平面図を示し、画素トランジスタとして、信号線１２７に接続する選択トランジスタ１３３と、電流供給線１３５に接続する表示制御トランジスタ１３４を有している。この表示装置はエレクトロルミネッセンス材料を含んで形成される層（ＥＬ層）を電極間に挟んだ発光素子が各画素に設けられる構成となっている。画素電極１２８は表示制御トランジスタ１３４に接続されている。図１５（Ｂ）は、このような画素の要部として表示制御トランジスタの構成を示す断面図である。
図１５（Ｂ）において、表示制御トランジスタは、支持基板１０１上にブロッキング層１０９、接合層１０４、酸化膜１０３、単結晶半導体層１０２が積層された構造を有する。ブロッキング層１０９、接合層１０４、酸化膜１０３、単結晶半導体層１０２、層間絶縁膜１１８などの構成は図１４（Ｂ）と同様である。画素電極１２８の周辺部は絶縁性の隔壁層１３６で囲まれている。画素電極１２８上にはＥＬ層１３７が形成されている。ＥＬ層１３７上には対向電極１３０が形成されている。画素部には封止樹脂１３８が充填され、補強板として対向基板１２９が設けられている。
本形態のエレクトロルミネッセンス表示装置はこのような画素をマトリクス状に配列させて表示画面を構成する。この場合、画素トランジスタのチャネル部が単結晶半導体層１０２で形成されるので、各トランジスタ間で特性のバラツキがなく、画素毎の発光輝度に斑が出ないという利点がある。従って、発光素子の明るさを電流で制御して駆動することが容易となり、トランジスタ間の特性のバラツキを補正する補正回路も不要となるので、駆動回路の負担を低減することができる。さらに支持基板１０１としてガラス基板などの透光性の基板を選択することができるので、支持基板１０１側から光を放射する、ボトムエミッション型のエレクトロルミネッセンス表示装置を構成することができる。
このように、表示パネルを製造するマザーガラスにも単結晶半導体層を用いたトランジスタを形成することが可能である。単結晶半導体層を用いて形成されるトランジスタは、アモルファスシリコンを用いて形成されるトランジスタよりも電流駆動能力など多くの動作特性が優れているので、トランジスタのサイズを小型化することができる。それにより、表示パネルにおける画素部の開口率を向上させることができる。また、このような表示パネルを有する表示装置内に、図１１で説明したマイクロプロセッサや図１２で説明したＲＦＣＰＵも形成することができるので、表示装置内にコンピュータの機能を搭載することもできる。また非接触でデータの入出力を可能としたディスプレイを作製することもできる。
本発明によるＳＯＩ構造を有する基板により、様々な電気器具を構成することができる。電気器具としては、ビデオカメラ、デジタルカメラなどのカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが含まれる。図１６に、本発明に係る電気器具の一例を示す。
図１６（Ａ）は、携帯電話機３０１の一例を示している。この携帯電話機３０１は、表示部３０２、操作スイッチ３０３などを含んで構成されている。表示部３０２においては、図１４で説明した液晶表示装置又は図１５で説明したエレクトロルミネッセンス表示装置を適用することができる。本形態に係る表示装置を適用することで、表示斑が少なく画質の優れた表示部を構成することができる。さらに携帯電話機３０１に含まれるマイクロプロセッサやメモリにも本形態の半導体装置を適用することができる。
図１６（Ｂ）は、デジタルプレーヤー３０４を示しており、オーディオ装置の１つの代表例である。図１６（Ｂ）に示すデジタルプレーヤー３０４は、表示部３０２、操作スイッチ３０３、イヤホン３０５などを含んでいる。イヤホン３０５の代わりにヘッドホンや無線式イヤホンを用いることができる。デジタルプレーヤー３０４が有する、音楽情報を記憶するメモリ部や、デジタルプレーヤー３０４を機能させるマイクロプロセッサに、本形態の半導体装置を適用することができる。本構成のデジタルプレーヤー３０４は小型軽量化が可能であるが、表示部３０２において、図１４で説明した液晶表示装置又は図１５で説明したエレクトロルミネッセンス表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても高精細な画像若しくは文字情報を表示することができる。
図１６（Ｃ）は、電子ブック３０６を示している。この電子ブック３０６は、表示部３０２、操作スイッチ３０３などを含んでいる。またモデムが内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。電子ブック３０６が有する、情報を記憶するメモリ部や、電子ブック３０６を機能させるマイクロプロセッサに、本形態の半導体装置を適用することができる。メモリ部には、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＯＲ型不揮発性メモリを用い、映像や音声（音楽）を記録、再生することができる。表示部３０２において、図１４で説明した液晶表示装置又は図１５で説明したエレクトロルミネッセンス表示装置を適用することで、高画質の表示を行うことができる。
以下において、本発明に関し実施例に基づいて更に詳しく説明する。本発明はこの実施例によって何ら限定されるものではなく、特許請求の範囲によって特定されるものであることはいうまでもないことである。
本実施例では、単結晶シリコン基板に形成した酸化膜に含まれる塩素について分析した結果を示す。
本実施例で用いた酸化膜（以下、本実施例の酸化膜と表記する）の作製方法を以下に説明する。ＨＣｌを含む酸化性雰囲気中で熱酸化を行うことにより、単結晶シリコン基板上に１００ｎｍの酸化膜を形成した。熱酸化は、酸素ガスの流量５ＳＬＭに対して塩化水素ガスを１５０ｓｃｃｍ導入した雰囲気中で、１０００℃で１時間３５分行った。次いで、測定用のキャップ膜として、酸化窒化シリコン膜を１００ｎｍ成膜した。
また本実施例では、比較例として、ＨＣｌを添加しない酸化性雰囲気中で単結晶シリコン基板の熱酸化を行って形成した酸化膜を（以下、比較の酸化膜と表記する）を成膜した。熱酸化は、酸素ガスの流量を５ＳＬＭとし、１０００℃で行った。なお、本実施例の酸化膜と膜厚を合わせるために、熱酸化時間を２時間４０分とした。次いで、測定用のキャップ膜として、酸化窒化シリコン膜を１００ｎｍ成膜した。
本実施例の酸化膜と比較の酸化膜について、酸化膜中の塩素と水素の分布を、二次イオン質量分析法（ＳＩＭＳ；Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した。
図１７にＣｌ濃度の深さ方向のプロファイルを、図１８にＨ濃度の深さ方向のプロファイルを示す。なお図１７、図１８において、Ｃｌ濃度及びＨ濃度の値は酸化膜内のみ有効である。
図１７に示すように、本実施例の酸化膜中のＣｌ濃度の分布は勾配を示す。酸化膜に含まれる塩素は、単結晶シリコン基板と酸化膜との界面に向かってその濃度が高くなるように分布しており、界面付近において最も高くなり、４×１０２０／ｃｍ３程度であった。これより、ＨＣｌを含む酸化性雰囲気中で単結晶シリコン基板の熱酸化を行うことによって、単結晶シリコン基板との界面付近に塩素が多く含まれる酸化膜を形成することができる。
なお、図１８に示すように、本実施例の酸化膜中のＨ濃度と比較の酸化膜のＨ濃度の分布に特段の違いは見られなかった。
本実施例では、ＨＣｌを含む雰囲気中で熱酸化を行って単結晶シリコン層に酸化膜を設け、該単結晶シリコン層を用いてトランジスタを形成した場合の、トランジスタの電気特性に対する影響について説明する。
本実施例で用いたトランジスタ（以下、本実施例のトランジスタと表記する）は、単結晶半導体層に酸化膜が設けられ、酸化膜の単結晶半導体層がガラス基板と接合する側に窒化酸化シリコン膜と酸化シリコン膜が設けられ、酸化シリコン膜を挟んで単結晶半導体層とガラス基板とが接合した構成を有する。酸化膜の膜厚は５０ｎｍであり、ＨＣｌを含む酸化性雰囲気中で単結晶半導体層の熱酸化を行って形成した。酸化シリコン膜は、有機シランガスとして珪酸エチルを用いた化学気相成長法により形成した。接合後、単結晶半導体層にエネルギー密度が６８５ｍＪ／ｃｍ２または６９０ｍＪ／ｃｍ２のエネルギービームを照射した。またしきい値を制御するためのチャネルドープを行った。以下、ｎ型の導電性を付与する不純物を１×１０１７ｉｏｎｓ／ｃｍ２添加した単結晶半導体層を用いたトランジスタを本実施例のｎ型トランジスタ、ｐ型の導電性を付与する不純物を１×１０１７ｉｏｎｓ／ｃｍ２添加した単結晶半導体層を用いたトランジスタを本実施例のｐ型トランジスタと表記する。
また比較として用いたトランジスタ（以下、比較のトランジスタと表記する）は、単結晶半導体層に酸化窒化シリコン膜が設けられ、酸化窒化シリコン膜の単結晶半導体層がガラス基板と接合する側に窒化酸化シリコン膜と酸化シリコン膜が設けられ、酸化シリコン膜を挟んで単結晶半導体層とガラス基板とが接合した構成を有する。酸化窒化シリコン膜は、本実施例のトランジスタに合わせて、膜厚が５０ｎｍになるように成膜した。また酸化シリコン膜は、本実施例のトランジスタと同様の方法で形成した。接合後、本実施例のトランジスタの作製工程と同様に、単結晶半導体層にエネルギー密度が６８５ｍＪ／ｃｍ２または６９０ｍＪ／ｃｍ２のエネルギービームを照射した。また本実施例のトランジスタとしきい値電圧が近くなるようなドーズ条件で、比較のトランジスタの単結晶半導体層にチャネルドープを行った。以下、ｎ型の導電性を付与する不純物を２×１０１７ｉｏｎｓ／ｃｍ２添加した単結晶半導体層を用いたトランジスタを比較用のｎ型トランジスタ（１）、ｎ型の導電性を付与する不純物を３×１０１７ｉｏｎｓ／ｃｍ２添加した単結晶半導体層を用いたトランジスタを比較用のｎ型トランジスタ（２）、ｐ型の導電性を付与する不純物を３×１０１７ｉｏｎｓ／ｃｍ２添加した単結晶半導体層を用いたトランジスタを比較用のｐ型トランジスタと表記する。
以上の工程で作製されたトランジスタの電気特性について測定した結果を図１９から図２１に示す。
図１９は、しきい値電圧（単位はＶ）を示すグラフである。
また図２０に、電界効果移動度（μＦＥ、単位はｃｍ２／Ｖｓ）について測定した結果を示す。図２０より、本実施例のトランジスタは比較のトランジスタよりも電界効果移動度が高いことが読み取れる。例えば、エネルギー密度が６９０ｍＪ／ｃｍ２のエネルギービームを照射して得られた本実施例のｎ型トランジスタは４８０ｃｍ２／Ｖｓ以上、本実施例のｐ型トランジスタは１８５ｃｍ２／Ｖｓ以上の電界効果移動度を示した。
また図２１は、Ｓ値（サブスレッショルド値。単位はＶ／ｄｅｃａｄｅ）について測定した結果をしめすグラフである。図２１において、本実施例のトランジスタの方が比較のトランジスタよりもＳ値が低くなる傾向が見られた。
図１９から図２１の測定結果より、ＨＣｌを含む雰囲気中で形成された酸化膜を有する単結晶シリコン層を用いたトランジスタは、酸化窒化シリコン膜を設けた単結晶シリコン層を用いたトランジスタよりも、電界効果移動度が高く、サブスレッショルド値が低くなった。したがって、ＨＣｌを含む雰囲気中で形成された酸化膜を有する単結晶シリコン層を用いてトランジスタを形成することで、信頼性の高い半導体装置を作製することができる。
以下において、本発明の特徴の一であるイオンの照射方法について考察する。
本発明では、水素（Ｈ）に由来するイオン（以下「水素イオン種」と呼ぶ）を単結晶半導体基板に対して照射している。より具体的には、水素ガス又は水素を組成に含むガスを原材料として用い、水素プラズマを発生させ、該水素プラズマ中の水素イオン種を単結晶半導体基板に対して照射している。
（水素プラズマ中のイオン）
上記のような水素プラズマ中には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋といった水素イオン種が存在する。ここで、各水素イオン種の反応過程（生成過程、消滅過程）について、以下に反応式を列挙する。
ｅ＋Ｈ→ｅ＋Ｈ＋＋ｅ ・・・・・ （１）
ｅ＋Ｈ２→ｅ＋Ｈ２ ＋＋ｅ ・・・・・ （２）
ｅ＋Ｈ２→ｅ＋（Ｈ２）＊→ｅ＋Ｈ＋Ｈ ・・・・・ （３）
ｅ＋Ｈ２ ＋→ｅ＋（Ｈ２ ＋）＊→ｅ＋Ｈ＋＋Ｈ ・・・・・ （４）
Ｈ２ ＋＋Ｈ２→Ｈ３ ＋＋Ｈ ・・・・・ （５）
Ｈ２ ＋＋Ｈ２→Ｈ＋＋Ｈ＋Ｈ２ ・・・・・ （６）
ｅ＋Ｈ３ ＋→ｅ＋Ｈ＋＋Ｈ＋Ｈ ・・・・・ （７）
ｅ＋Ｈ３ ＋→Ｈ２＋Ｈ ・・・・・ （８）
ｅ＋Ｈ３ ＋→Ｈ＋Ｈ＋Ｈ ・・・・・ （９）
図２２に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。なお、図２２に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に規定するものではない点に留意されたい。
（Ｈ３ ＋の生成過程）
上記のように、Ｈ３ ＋は、主として反応式（５）により表される反応過程により生成される。一方で、反応式（５）と競合する反応として、反応式（６）により表される反応過程が存在する。Ｈ３ ＋が増加するためには、少なくとも、反応式（５）の反応が、反応式（６）の反応より多く起こる必要がある（なお、Ｈ３ ＋が減少する反応としては他にも（７）、（８）、（９）が存在するため、（５）の反応が（６）の反応より多いからといって、必ずしもＨ３ ＋が増加するとは限らない。）。反対に、反応式（５）の反応が、反応式（６）の反応より少ない場合には、プラズマ中におけるＨ３ ＋の割合は減少する。
上記反応式における右辺（最右辺）の生成物の増加量は、反応式の左辺（最左辺）で示す原料の密度や、その反応に係る速度係数などに依存している。ここで、Ｈ２ ＋の運動エネルギーが約１１ｅＶより小さい場合には（５）の反応が主要となり（すなわち、反応式（５）に係る速度係数が、反応式（６）に係る速度係数と比較して十分に大きくなり）、Ｈ２ ＋の運動エネルギーが約１１ｅＶより大きい場合には（６）の反応が主要となることが実験的に確認されている。
荷電粒子は電場から力を受けて運動エネルギーを得る。該運動エネルギーは、電場によるポテンシャルエネルギーの減少量に対応している。例えば、ある荷電粒子が他の粒子と衝突するまでの間に得る運動エネルギーは、その間に通過した電位差分のポテンシャルエネルギーに等しい。つまり、電場中において、他の粒子と衝突することなく長い距離を移動できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー（の平均）は大きくなる傾向にある。このような、荷電粒子に係る運動エネルギーの増大傾向は、粒子の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。
また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状況であれば、荷電粒子の運動エネルギーは大きくなる。すなわち、平均自由行程が小さくとも、電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言える。
これをＨ２ ＋に適用してみる。プラズマの生成に係るチャンバー内のように電場の存在を前提とすれば、該チャンバー内の圧力が低い状況ではＨ２ ＋の運動エネルギーは大きくなり、該チャンバー内の圧力が高い状況ではＨ２ ＋の運動エネルギーは小さくなる。つまり、チャンバー内の圧力が低い状況では（６）の反応が主要となるため、Ｈ３ ＋は減少する傾向となり、チャンバー内の圧力が高い状況では（５）の反応が主要となるため、Ｈ３ ＋は増加する傾向となる。また、プラズマ生成領域における電場（又は電界）が強い状況、すなわち、ある二点間の電位差が大きい状況ではＨ２ ＋の運動エネルギーは大きくなり、反対の状況では、Ｈ２ ＋の運動エネルギーは小さくなる。つまり、電場が強い状況では（６）の反応が主要となるためＨ３ ＋は減少する傾向となり、電場が弱い状況では（５）の反応が主要となるため、Ｈ３ ＋は増加する傾向となる。
（イオン源による差異）
ここで、イオン種の割合（特にＨ３ ＋の割合）が異なる例を示す。図２３は、１００％水素ガス（イオン源の圧力：４．７×１０−２Ｐａ）から生成されるイオンの質量分析結果を示すグラフである。なお、上記質量分析は、イオン源から引き出されたイオンを測定することにより行った。横軸はイオンの質量である。スペクトル中、質量１、２、３のピークは、それぞれ、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸は、スペクトルの強度であり、イオンの数に対応する。図２３では、質量が異なるイオンの数量を、質量３のイオンを１００とした場合の相対比で表している。図２３から、上記イオン源により生成されるイオンの割合は、Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度となることが分かる。なお、このような割合のイオンは、プラズマを生成するプラズマソース部（イオン源）と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。
図２４は、図２３とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ３×１０−３Ｐａの時に、ＰＨ３から生成したイオンの質量分析結果を示すグラフである。上記質量分析結果は、水素イオン種に着目したものである。また、質量分析は、イオン源から引き出されたイオンを測定することにより行った。図２３と同様、横軸はイオンの質量を示し、質量１、２、３のピークは、それぞれＨ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸はイオンの数量に対応するスペクトルの強度である。図２４から、プラズマ中のイオンの割合はＨ＋：Ｈ２ ＋：Ｈ３ ＋＝３７：５６：７程度であることが分かる。なお、図２４はソースガスがＰＨ３の場合のデータであるが、ソースガスとして１００％水素ガスを用いたときも、水素イオン種の割合は同程度になる。
図２４のデータを得たイオン源の場合には、Ｈ＋、Ｈ２ ＋及びＨ３ ＋のうち、Ｈ３ ＋が７％程度しか生成されていない。他方、図２３のデータを得たイオン源の場合には、Ｈ３ ＋の割合を５０％以上（上記の条件では８０％程度）とすることが可能である。これは、上記考察において明らかになったチャンバー内の圧力及び電場に起因するものと考えられる。
（Ｈ３ ＋の照射メカニズム）
図２３のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで単結晶半導体基板に照射する場合、単結晶半導体基板の表面には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の各イオンが照射される。イオンの照射からイオン導入領域形成にかけてのメカニズムを再現するために、以下の５種類のモデルを考える。
１．照射されるイオン種がＨ＋で、照射後もＨ＋（Ｈ）である場合
２．照射されるイオン種がＨ２ ＋で、照射後もＨ２ ＋（Ｈ２）のままである場合
３．照射されるイオン種がＨ２ ＋で、照射後に２個のＨ（Ｈ＋）に分裂する場合
４．照射されるイオン種がＨ３ ＋で、照射後もＨ３ ＋（Ｈ３）のままである場合
５．照射されるイオン種がＨ３ ＋で、照射後に３個のＨ（Ｈ＋）に分裂する場合。
（シミュレーション結果と実測値との比較）
上記のモデルを基にして、水素イオン種をＳｉ基板に照射する場合のシミュレーションを行った。シミュレーション用のソフトウェアとしては、ＳＲＩＭ（ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ：モンテカルロ法によるイオン導入過程のシミュレーションソフトウェア、ＴＲＩＭ（ｔｈｅ Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）の改良版）を用いている。なお、計算の関係上、モデル２ではＨ２ ＋を質量２倍のＨ＋に置き換えて計算した。また、モデル４ではＨ３ ＋を質量３倍のＨ＋に置き換えて計算した。さらに、モデル３ではＨ２ ＋を運動エネルギー１／２のＨ＋に置き換え、モデル５ではＨ３ ＋を運動エネルギー１／３のＨ＋に置き換えて計算を行った。
なお、ＳＲＩＭは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ドーズの条件で水素イオン種を照射する場合には、ＳＲＩＭを適用可能である。水素イオン種とＳｉ原子の衝突により、Ｓｉ基板の結晶構造が非単結晶構造に変化するためである。
図２５に、モデル１乃至モデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個照射時）の計算結果を示す。また、図２３の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のデータ）をあわせて示す。モデル１乃至モデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータについては、縦軸を水素原子の濃度で表している（左軸）。横軸はＳｉ基板表面からの深さである。実測値であるＳＩＭＳデータと、計算結果とを比較した場合、モデル２及びモデル４は明らかにＳＩＭＳデータのピークから外れており、また、ＳＩＭＳデータ中にはモデル３に対応するピークも見られない。このことから、モデル２乃至モデル４の寄与は、相対的に小さいことが分かる。イオンの運動エネルギーがｋｅＶのオーダーであるのに対して、Ｈ−Ｈの結合エネルギーは数ｅＶ程度に過ぎないことを考えれば、モデル２及びモデル４の寄与が小さいのは、Ｓｉ元素との衝突により、大部分のＨ２ ＋やＨ３ ＋が、Ｈ＋やＨに分離しているためと思われる。
以上より、モデル２乃至モデル４については、以下では考慮しない。図２６乃至図２８に、モデル１及びモデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個照射時）の計算結果を示す。また、図２３の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳデータ）及び、上記シミュレーション結果をＳＩＭＳデータにフィッティングさせたもの（以下フィッティング関数と呼ぶ）を合わせて示す。ここで、図２６は加速電圧を８０ｋＶとした場合を示し、図２７は加速電圧を６０ｋＶとした場合を示し、図２８は加速電圧を４０ｋＶとした場合を示している。なお、モデル１及びモデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータ及びフィッティング関数については、縦軸を水素原子の濃度で表している（左軸）。横軸はＳｉ基板表面からの深さである。
フィッティング関数はモデル１及びモデル５を考慮して以下の計算式により求めることとした。なお、計算式中、Ｘ、Ｙはフィッティングに係るパラメータであり、Ｖは体積である。
［フィッティング関数］
＝Ｘ／Ｖ×［モデル１のデータ］＋Ｙ／Ｖ×［モデル５のデータ］
現実に照射されるイオン種の割合（Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度）を考えればＨ２ ＋の寄与（すなわち、モデル３）についても考慮すべきであるが、以下に示す理由により、ここでは除外して考えた。
・モデル３に示される照射過程により導入される水素は、モデル５の照射過程と比較して僅かであるため、除外して考えても大きな影響はない（ＳＩＭＳデータにおいても、ピークが現れていない）。
・モデル５とピーク位置の近いモデル３は、モデル５において生じるチャネリング（結晶の格子構造に起因する元素の移動）により隠れてしまう可能性が高い。すなわち、モデル３のフィッティングパラメータを見積もるのは困難である。これは、本シミュレーションが非晶質Ｓｉを前提としており、結晶性に起因する影響を考慮していないことによるものである。
図２９に、上記のフィッティングパラメータをまとめる。いずれの加速電圧においても、導入されるＨの数の比は、［モデル１］：［モデル５］＝１：４２〜１：４５程度（モデル１におけるＨの数を１とした場合、モデル５におけるＨの数は４２以上４５以下程度）であり、照射されるイオン種の数の比は、［Ｈ＋（モデル１）］：［Ｈ３ ＋（モデル５）］＝１：１４〜１：１５程度（モデル１におけるＨ＋の数を１とした場合、モデル５におけるＨ３ ＋の数は１４以上１５以下程度）である。モデル３を考慮していないことや非晶質Ｓｉと仮定して計算していることなどを考えれば、実際の照射に係るイオン種の比（Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度）に近い値が得られていると言える。
（Ｈ３ ＋を用いる効果）
図２３に示すようなＨ３ ＋の割合を高めた水素イオン種を基板に照射することで、Ｈ３ ＋に起因する複数のメリットを享受することができる。例えば、Ｈ３ ＋はＨ＋やＨなどに分離して基板内に導入されるため、主にＨ＋やＨ２ ＋を照射する場合と比較して、イオンの導入効率を向上させることができる。これにより、半導体基板の生産性向上を図ることができる。また、同様に、Ｈ３ ＋が分離した後のＨ＋やＨの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の製造に向いている。
なお、本明細書では、Ｈ３ ＋を効率的に照射するために、図２３に示すような水素イオン種を照射可能なイオンドーピング装置を用いる方法について説明している。イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３ ＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。一方で、Ｈ３ ＋の照射を第一に考えるのであれば、イオンドーピング装置を用いることに限定して解釈する必要はない。
ＳＯＩ構造を有する基板の構成を示す断面図。 ＳＯＩ構造を有する基板の製造方法を説明する断面図。 ＳＯＩ構造を有する基板の製造方法を説明する断面図。 ＳＯＩ構造を有する基板の製造方法を説明する断面図。 ＳＯＩ構造を有する基板の製造方法を説明する断面図。 ＳＯＩ構造を有する基板の製造方法を説明する断面図。 ＳＯＩ構造を有する基板の製造方法を説明する断面図。 ＳＯＩ構造を有する基板の製造方法を説明する断面図。 ＳＯＩ構造を有する基板を用いた半導体装置の製造方法を説明する断面図。 ＳＯＩ構造を有する基板を用いた半導体装置の製造方法を説明する断面図。 ＳＯＩ構造を有する基板により得られるマイクロプロセッサの構成を示すブロック図。 ＳＯＩ構造を有する基板により得られるＲＦＣＰＵの構成を示すブロック図。 表示パネル製造用のマザーガラスに単結晶半導体層を接合する場合を例示する平面図。 単結晶半導体層を用いた画素トランジスタで構成されている液晶表示装置の一例を示す図。 単結晶半導体層を用いた画素トランジスタで構成されているエレクトロルミネッセンス表示装置の一例を示す図。 本発明に係る電気器具の一例を説明する図。 ＳＩＭＳによるＣｌ濃度の深さ方向のプロファイル。 ＳＩＭＳによるＨ濃度の深さ方向のプロファイル。 トランジスタの電気特性（しきい値電圧）を示すグラフ。 トランジスタの電気特性（電界効果移動度）を示すグラフ。 トランジスタの電気特性（Ｓ値）を示すグラフ。 水素イオン種のエネルギーダイアグラムについて示す図。 イオンの質量分析結果を示す図。 イオンの質量分析結果を示す図。 加速電圧を８０ｋＶとした場合の水素元素の深さ方向のプロファイル（実測値及び計算値）を示す図。 加速電圧を８０ｋＶとした場合の水素元素の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図。 加速電圧を６０ｋＶとした場合の水素元素の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図。 加速電圧を４０ｋＶとした場合の水素元素の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図。 フィッティングパラメータの比（水素元素比及び水素イオン種比）をまとめた図。
符号の説明
１０１ 支持基板
１０２ 単結晶半導体層
１０３ 酸化膜
１０４ 接合層
１０５ 窒化酸化シリコン膜
１０６ 酸化窒化シリコン膜
１０８ 半導体基板
１０９ ブロッキング層
１１０ 分離層
１１１ ゲート絶縁層
１１２ ゲート電極
１１３ サイドウオール絶縁層
１１４ 第１不純物領域
１１５ 第２不純物領域
１１６ 絶縁層
１１７ 保護膜
１１８ 層間絶縁膜
１１９ コンタクトホール
１２０ コンタクトプラグ
１２１ 配線
１２２ 表示パネル
１２３ 走査線駆動回路領域
１２４ 信号線駆動回路領域
１２５ 画素形成領域
１２６ 走査線
１２７ 信号線
１２８ 画素電極
１２９ 対向基板
１３０ 対向電極
１３１ 柱状スペーサ
１３２ 液晶層
１３３ 選択トランジスタ
１３４ 表示制御トランジスタ
１３５ 電流供給線
１３６ 隔壁層
１３７ ＥＬ層
１３８ 封止樹脂
１４８ 層間絶縁膜
２００ マイクロプロセッサ
２０１ 演算回路
２０２ 演算回路制御部
２０３ 命令解析部
２０４ 割り込み制御部
２０５ タイミング制御部
２０６ レジスタ
２０７ レジスタ制御部
２０８ バスインターフェース
２０９ 読み出し専用メモリ
２１０ ＲＯＭインターフェース
２１１ ＲＦＣＰＵ
２１２ アナログ回路部
２１３ デジタル回路部
２１４ 共振回路
２１５ 整流回路
２１６ 定電圧回路
２１７ リセット回路
２１８ 発振回路
２１９ 復調回路
２２０ 変調回路
２２１ ＲＦインターフェース
２２２ 制御レジスタ
２２３ クロックコントローラ
２２４ ＣＰＵインターフェース
２２５ 中央処理ユニット
２２６ ランダムアクセスメモリ
２２７ 読み出し専用メモリ
２２８ アンテナ
２２９ 容量部
２３０ 電源管理回路
３０１ 携帯電話機
３０２ 表示部
３０３ 操作スイッチ
３０４ デジタルプレーヤー
３０５ イヤホン
３０６ 電子ブック

Claims (27)

  1. ハロゲンを含む酸化性雰囲気中で熱処理を行って、半導体基板の表面に前記ハロゲンを含む酸化膜を形成し、
    前記酸化膜の表面に電界で加速したイオンを照射して、前記半導体基板に分離層を形成し、
    前記酸化膜の表面上に酸化シリコン膜を形成し、
    前記酸化膜及び前記酸化シリコン膜を挟んで前記半導体基板と絶縁表面を有する基板とを重ね合わせた状態で熱処理を行って、前記分離層で分離して前記絶縁表面を有する基板上に半導体層を残存させることを特徴とするＳＯＩ基板の製造方法。
  2. ハロゲンを含む酸化性雰囲気中で熱処理を行って、半導体基板の表面に前記ハロゲンを含む酸化膜を形成し、
    前記酸化膜の表面に電界で加速したイオンを照射して、前記半導体基板に分離層を形成し、
    絶縁表面を有する基板上に酸化シリコン膜を形成し、
    前記酸化膜及び前記酸化シリコン膜を挟んで前記半導体基板と前記絶縁表面を有する基板とを重ね合わせた状態で熱処理を行って、前記分離層で分離して前記絶縁表面を有する基板上に半導体層を残存させることを特徴とするＳＯＩ基板の製造方法。
  3. ハロゲンを含む酸化性雰囲気中で熱処理を行って、半導体基板の表面に前記ハロゲンを含む酸化膜を形成し、
    前記酸化膜の表面に、電界で加速した一種類のイオン又は同一の原子から成る複数の質量の異なるイオンを照射して、前記半導体基板に分離層を形成し、
    前記酸化膜の表面上に酸化シリコン膜を形成し、
    前記酸化膜及び前記酸化シリコン膜を挟んで前記半導体基板と絶縁表面を有する基板とを重ね合わせた状態で熱処理を行って、前記分離層で分離して前記絶縁表面を有する基板上に半導体層を残存させることを特徴とするＳＯＩ基板の製造方法。
  4. ハロゲンを含む酸化性雰囲気中で熱処理を行って、半導体基板の表面に前記ハロゲンを含む酸化膜を形成し、
    前記酸化膜の表面に、電界で加速した一種類のイオン又は同一の原子から成る複数の質量の異なるイオンを照射して、前記半導体基板に分離層を形成し、
    絶縁表面を有する基板上に酸化シリコン膜を形成し、
    前記酸化膜及び前記酸化シリコン膜を挟んで前記半導体基板と前記絶縁表面を有する基板とを重ね合わせた状態で熱処理を行って、前記分離層で分離して前記絶縁表面を有する基板上に半導体層を残存させることを特徴とするＳＯＩ基板の製造方法。
  5. ハロゲンを含む酸化性雰囲気中で熱処理を行って、半導体基板の表面に前記ハロゲンを含む酸化膜を形成し、
    前記酸化膜の表面に、電界で加速した一種類のイオン又は同一の原子から成る複数の質量の異なるイオンを照射して、前記半導体基板に分離層を形成し、
    前記酸化膜の表面上にブロッキング層を形成し、
    前記ブロッキング層上に酸化シリコン膜を形成し、
    前記酸化膜、前記ブロッキング層及び前記酸化シリコン膜を挟んで前記半導体基板と絶縁表面を有する基板とを重ね合わせた状態で熱処理を行って、前記分離層で分離して前記絶縁表面を有する基板上に半導体層を残存させることを特徴とするＳＯＩ基板の製造方法。
  6. ハロゲンを含む酸化性雰囲気中で熱処理を行って、半導体基板の表面に前記ハロゲンを含む酸化膜を形成し、
    前記酸化膜の表面に、電界で加速した一種類のイオン又は同一の原子から成る複数の質量の異なるイオンを照射して、前記半導体基板に分離層を形成し、
    絶縁表面を有する基板上にブロッキング層を形成し、
    前記ブロッキング層上に酸化シリコン膜を形成し、
    前記酸化膜、前記ブロッキング層及び前記酸化シリコン膜を挟んで前記半導体基板と前記絶縁表面を有する基板とを重ね合わせた状態で熱処理を行って、前記分離層で分離して前記絶縁表面を有する基板上に半導体層を残存させることを特徴とするＳＯＩ基板の製造方法。
  7. 請求項５又は請求項６において、
    前記ブロッキング層として、窒化酸化シリコン膜又は窒化シリコン膜を形成することを特徴とするＳＯＩ基板の製造方法。
  8. 請求項５又は請求項６において、
    前記ブロッキング層として、窒化酸化シリコン膜又は窒化シリコン膜と、酸化窒化シリコン膜と、を形成することを特徴とするＳＯＩ基板の製造方法。
  9. 請求項３乃至請求項８のいずれか一項において、
    前記一種類の原子から成る質量の異なるイオンは、Ｈ＋イオン、Ｈ２ ＋イオン、及びＨ３ ＋イオンを含むことを特徴とするＳＯＩ基板の製造方法。
  10. 請求項９において、
    前記Ｈ＋イオン及び前記Ｈ２ ＋イオンよりも前記Ｈ３ ＋イオンの割合が高いことを特徴とするＳＯＩ基板の製造方法。
  11. 請求項１乃至請求項１０のいずれか一項において、
    前記分離層を、前記照射されたイオンの平均進入深さに近い領域に形成することを特徴とするＳＯＩ基板の製造方法。
  12. 請求項１乃至請求項１１のいずれか一項において、
    前記分離層は多孔質構造を有することを特徴とするＳＯＩ基板の製造方法。
  13. 請求項１乃至請求項１２のいずれか一項において、
    前記ハロゲンを含む酸化性雰囲気は、酸素にＨＣｌを添加した雰囲気であることを特徴とするＳＯＩ基板の製造方法。
  14. 請求項１乃至請求項１２のいずれか一項において、
    前記ハロゲンを含む酸化性雰囲気は、酸素にＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２から選ばれた一種又は複数種のガスを添加した雰囲気であることを特徴とするＳＯＩ基板の製造方法。
  15. 請求項１乃至請求項１４のいずれか一項において、
    前記ハロゲンを含む酸化性雰囲気中で熱処理を行うことによって、前記半導体基板に含まれる金属が塩化物となって気相中へ離脱して除去されることを特徴とするＳＯＩ基板の製造方法。
  16. 単結晶半導体層と、
    前記単結晶半導体層上に接して設けられ、ハロゲンを含む酸化膜と、
    前記酸化膜上に設けられた窒化シリコン膜又は窒化酸化シリコン膜と、
    前記窒化シリコン膜又は窒化酸化シリコン膜と、絶縁表面を有する基板との間に介在する酸化シリコン膜と、を有することを特徴とするＳＯＩ基板。
  17. 単結晶半導体層と、
    前記単結晶半導体層上に接して設けられ、ハロゲンを含む酸化膜と、
    絶縁表面を有する基板上に設けられた窒化シリコン膜又は窒化酸化シリコン膜と、
    前記酸化膜と、前記窒化シリコン膜又は窒化酸化シリコン膜との間に介在する酸化シリコン膜と、を有することを特徴とするＳＯＩ基板。
  18. 請求項１６又は請求項１７において、
    前記酸化シリコン膜と、前記窒化シリコン膜又は窒化酸化シリコン膜との間に、酸化窒化シリコン膜を有することを特徴とするＳＯＩ基板。
  19. 請求項１６乃至請求項１８のいずれか一項において、
    前記絶縁表面を有する基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、又はバリウムホウケイ酸ガラスを用いた基板であることを特徴とするＳＯＩ基板。
  20. 請求項１６乃至請求項１９のいずれか一項において、
    前記ハロゲンを含む酸化膜は、前記単結晶半導体層を酸化して形成された膜であることを特徴とするＳＯＩ基板。
  21. 請求項１６乃至請求項２０のいずれか一項において、
    前記ハロゲンは塩素であることを特徴とするＳＯＩ基板。
  22. 単結晶半導体層と、
    前記単結晶半導体層上に接して設けられ、ハロゲンを含む酸化膜と、
    前記酸化膜上に設けられた窒化シリコン膜又は窒化酸化シリコン膜と、
    前記窒化シリコン膜又は窒化酸化シリコン膜と、絶縁表面を有する基板との間に介在する酸化シリコン膜と、で構成されるトランジスタを有することを特徴とする半導体装置。
  23. 単結晶半導体層と、
    前記単結晶半導体層上に接して設けられ、ハロゲンを含む酸化膜と、
    絶縁表面を有する基板上に設けられた窒化シリコン膜又は窒化酸化シリコン膜と、
    前記酸化膜と、前記窒化シリコン膜又は窒化酸化シリコン膜との間に介在する酸化シリコン膜と、で構成されるトランジスタを有することを特徴とする半導体装置。
  24. 請求項２２又は請求項２３において、
    前記酸化シリコン膜と、前記窒化シリコン膜又は窒化酸化シリコン膜との間に、酸化窒化シリコン膜を有することを特徴とする半導体装置。
  25. 請求項２２乃至請求項２４のいずれか一項において、
    前記絶縁表面を有する基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、又はバリウムホウケイ酸ガラスを用いた基板であることを特徴とする半導体装置。
  26. 請求項２２乃至請求項２５のいずれか一項において、
    前記ハロゲンを含む酸化膜は、前記単結晶半導体層を酸化して形成された膜であることを特徴とする半導体装置。
  27. 請求項２２乃至請求項２６のいずれか一項において、
    前記ハロゲンは塩素であることを特徴とする半導体装置。
JP2008109817A 2007-04-27 2008-04-21 Ｓｏｉ基板の製造方法 Expired - Fee Related JP5394653B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008109817A JP5394653B2 (ja) 2007-04-27 2008-04-21 Ｓｏｉ基板の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007120288 2007-04-27
JP2007120288 2007-04-27
JP2008109817A JP5394653B2 (ja) 2007-04-27 2008-04-21 Ｓｏｉ基板の製造方法

Publications (2)

Publication Number Publication Date
JP2008294425A true JP2008294425A (ja) 2008-12-04
JP5394653B2 JP5394653B2 (ja) 2014-01-22

Family

ID=39887356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008109817A Expired - Fee Related JP5394653B2 (ja) 2007-04-27 2008-04-21 Ｓｏｉ基板の製造方法

Country Status (6)

Country Link
US (2) US7829433B2 (ja)
JP (1) JP5394653B2 (ja)
KR (1) KR101436116B1 (ja)
CN (1) CN101669193B (ja)
TW (1) TWI412102B (ja)
WO (1) WO2008136225A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150135368A (ko) * 2013-03-25 2015-12-02 소이텍 실리콘 이산화물 층 용해 방법
JP2016519431A (ja) * 2013-03-29 2016-06-30 ソイテック 複合構造の製造方法
JP2020074399A (ja) * 2016-06-14 2020-05-14 クロミス，インコーポレイテッド 電力およびｒｆ用途用の設計された基板構造
US11387101B2 (en) 2016-06-14 2022-07-12 QROMIS, Inc. Methods of manufacturing engineered substrate structures for power and RF applications

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
JP5459899B2 (ja) * 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US8193075B2 (en) * 2009-04-20 2012-06-05 Applied Materials, Inc. Remote hydrogen plasma with ion filter for terminating silicon dangling bonds
EP2282332B1 (en) * 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
US20110147817A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor component having an oxide layer
CN102130039B (zh) * 2010-12-27 2013-04-10 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
CN102130038A (zh) * 2010-12-27 2011-07-20 上海新傲科技股份有限公司 采用离子注入制备绝缘体上硅材料的方法
WO2012088710A1 (zh) * 2010-12-27 2012-07-05 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
JP6091905B2 (ja) * 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
US9949837B2 (en) 2013-03-07 2018-04-24 Howmedica Osteonics Corp. Partially porous bone implant keel
US9224874B2 (en) * 2014-01-10 2015-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device
SG11201607719TA (en) * 2014-04-01 2016-11-29 Ev Group E Thallner Gmbh Method and device for the surface treatment of substrates
CN105633125A (zh) * 2014-11-27 2016-06-01 株洲南车时代电气股份有限公司 半导体芯片台面结构及其保护方法
CN104485347B (zh) * 2014-12-23 2018-06-22 昆山工研院新型平板显示技术中心有限公司 一种显示屏体的邦定方法
CN105390571B (zh) * 2015-11-29 2017-11-14 上海澜烨材料技术有限公司 宽禁带半导体材料的生长和分离方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2001203340A (ja) * 2000-01-21 2001-07-27 Nissin Electric Co Ltd シリコン系結晶薄膜の形成方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JPH07335641A (ja) * 1994-06-03 1995-12-22 Sony Corp シリコン酸化膜の形成方法及び半導体装置の酸化膜
US6797323B1 (en) * 1996-11-29 2004-09-28 Sony Corporation Method of forming silicon oxide layer
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6251754B1 (en) 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
WO1998058408A1 (fr) 1997-06-19 1998-12-23 Asahi Kasei Kogyo Kabushiki Kaisha Substrat silicium sur isolant (soi) et procede d'elaboration, dispositif a semi-conducteurs et procede de fabrication
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP2002509361A (ja) * 1997-12-18 2002-03-26 マイクロン テクノロジー， インク． 半導体製造方法及び電界効果トランジスタ
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
DE10041748A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2001203340A (ja) * 2000-01-21 2001-07-27 Nissin Electric Co Ltd シリコン系結晶薄膜の形成方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150135368A (ko) * 2013-03-25 2015-12-02 소이텍 실리콘 이산화물 층 용해 방법
KR102308646B1 (ko) 2013-03-25 2021-10-05 소이텍 실리콘 이산화물 층 용해 방법
JP2016519431A (ja) * 2013-03-29 2016-06-30 ソイテック 複合構造の製造方法
US9799549B2 (en) 2013-03-29 2017-10-24 Soitec Process for manufacturing a composite structure
JP2020074399A (ja) * 2016-06-14 2020-05-14 クロミス，インコーポレイテッド 電力およびｒｆ用途用の設計された基板構造
JP7001660B2 (ja) 2016-06-14 2022-01-19 クロミス，インコーポレイテッド 電力およびｒｆ用途用の設計された基板構造
JP2022058405A (ja) * 2016-06-14 2022-04-12 クロミス，インコーポレイテッド 電力およびｒｆ用途用の設計された基板構造
US11387101B2 (en) 2016-06-14 2022-07-12 QROMIS, Inc. Methods of manufacturing engineered substrate structures for power and RF applications
JP7416556B2 (ja) 2016-06-14 2024-01-17 クロミス，インコーポレイテッド 電力およびｒｆ用途用の設計された基板構造

Also Published As

Publication number Publication date
US20110037123A1 (en) 2011-02-17
CN101669193B (zh) 2012-02-15
KR20100017330A (ko) 2010-02-16
KR101436116B1 (ko) 2014-09-01
TW200903714A (en) 2009-01-16
WO2008136225A1 (en) 2008-11-13
US8847314B2 (en) 2014-09-30
US7829433B2 (en) 2010-11-09
TWI412102B (zh) 2013-10-11
JP5394653B2 (ja) 2014-01-22
US20080268263A1 (en) 2008-10-30
CN101669193A (zh) 2010-03-10

Similar Documents

Publication Publication Date Title
JP5394653B2 (ja) Ｓｏｉ基板の製造方法
JP5500781B2 (ja) Ｓｏｉ基板の製造方法
US7910457B2 (en) Semiconductor substrate, semiconductor device and manufacturing method thereof
JP5348939B2 (ja) 半導体装置の作製方法
JP5661990B2 (ja) Ｓｏｉ基板の製造方法
JP5849077B2 (ja) Ｓｏｉ基板の作製方法
JP5459899B2 (ja) 半導体装置の作製方法
JP5289805B2 (ja) 半導体装置製造用基板の作製方法
JP5527956B2 (ja) 半導体基板の製造方法
JP5478789B2 (ja) Ｓｏｉ基板の作製方法
JP2009065136A (ja) 半導体基板の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110405

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130507

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131017

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees