KR20100017330A - Ｓｏｉ 기판 및 그 제조 방법, 및 반도체 장치 - Google Patents

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Abstract

유리 기판 등 내열 온도가 낮은 기판을 이용한 경우에도 접합 강도를 높일 수 있는 반도체 기판의 제조 방법을 제공한다.
할로겐을 포함하는 산화성 분위기이며 지지 기판의 변형점 이상의 온도에서 열처리를 행함으로써 반도체 기판의 표면에 절연막으로 피복한다. 또한, 반도체 기판에 분리층을 형성한다. 지지 기판에는, 지지 기판의 변형점 이하의 온도로 블로킹층을 형성한다. 그 후, 반도체 기판과 지지 기판을 산화규소막을 끼우고 중첩시킨 상태로 지지 기판의 변형점 이하의 온도에서 가열 처리를 행하여, 분리층에서 반도체 기판의 일부를 분리시킴으로써, 지지 기판 위에 단결정 반도체층을 형성한다.
반도체 기판, 분리층, 변형점, 지지 기판, 절연막

Description

ＳＯＩ 기판 및 그 제조 방법, 및 반도체 장치{SOI SUBSTRATE AND MANUFACTURING METHOD OF THE SAME, AND SEMICONDUCTOR DEVICE}
본 발명은, 결정 반도체 기판을 박편화하여 형성되는 결정 반도체층을 이종 기판에 접합시킨, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 구조를 가지는 기판에 관한 것이다. 특히, 접합 SOI 기술에 관하여, 유리 등을 이용한 절연 표면을 가지는 기판에 단결정 반도체층을 접합시킨 SOI 기판의 제조 방법에 관한 것이다. 본 발명은 또한, 이와 같은 SOI 구조를 가지는 기판을 이용한 표시장치 혹은 반도체 장치에 관한 것이다.
단결정 반도체의 잉곳을 얇게 절단하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면을 가지는 기판 위에 얇은 단결정 반도체층을 형성한 실리콘 온 인슐레이터라고 불리는 반도체 기판(SOI 기판)이 개발되고 있다. SOI 기판을 이용함으로써 트랜지스터의 기생 용량을 줄일 수 있다. 이러한 트랜지스터로 집적회로를 구성함으로써 동작 속도 향상과 소비 전력 삭감에 효과가 있다고 생각된다. 따라서, 마이크로 프로세서 등 고성능의 반도체 장치에 대한 SOI 기판의 응용이 기대되고 있 다.
SOI 기판을 제조하는 방법으로서는, 수소 이온 주입 박리법이 알려져 있다(예를 들면, 특허문헌 1 참조 미국특허 제6,372,698호). 수소 이온 주입 박리법은, 실리콘 웨이퍼에 수소 이온을 주입하는 것에 의해 표면으로부터 소정의 깊이에 미소 기포층을 형성하고, 수소 이온 주입면을 다른 실리콘 웨이퍼와 중첩시켜, 열처리를 행하고 이 미소 기포층을 벽개면(劈開面)으로서 분리함으로써, 다른 실리콘 웨이퍼에 접합된 얇은 실리콘층(SOI층)을 형성하는 방법이다. 이 방법에 의하면, 표층의 SOI층을 박리하는 열처리를 행하는 것에 더하여, 산화성 분위기하에서의 열처리에 의해 SOI층에 산화막을 형성하고, 그 후에 이 산화막을 제거하고, 다음에 1000℃에서 1300℃의 환원성 분위기하에서 열처리를 행하고, 접합 강도를 높임과 동시에 SOI층의 표면의 대미지층을 개선할 필요가 있다고 생각되고 있다.
한편, 고내열성 유리 등을 이용한 절연 기판에 단결정 실리콘층을 형성한 반도체 장치가 개시되어 있다(특허문헌 2 참조, 일본특개평11-163366호). 이 반도체 장치는, 변형점이 750℃ 이상의 결정화 유리를 이용한 기판의 전면을 절연성 실리콘막으로 보호하고, 수소 이온 주입 박리법에 의해 얻어지는 단결정 실리콘층을 이 절연성 실리콘막 위에 고착하는 구성을 가지고 있다.
[발명의 내용]
[해결하고자 하는 과제]
수소 이온 주입 박리법에 의해, 실리콘 웨이퍼 표층의 단결정 실리콘층을 박리함으로써 단결정 실리콘층을 얻기 위해서는, 600℃ 이상의 고온에서 열처리를 할 필요가 있다. 그러나, 지지 기판으로서, 기판 비용을 낮추기 위해 액정 패널 등에 사용되는 유리 기판을 이용하여, 단결정 실리콘층을 유리 기판에 접합시켜 SOI 기판을 형성하는 경우, 이와 같은 고온에서 열처리를 하면 유리 기판이 휘게 된다는 문제가 생긴다. 유리 기판이 휘게 되면, 유리 기판과 단결정 실리콘층과의 접합 강도가 저하된다. 또한, 단결정 실리콘층을 유리 기판에 접합할 때에, 유리 기판으로부터 금속 등의 불순물이 확산되어 단결정 실리콘층이 오염되어 버린다. 즉, 종래의 기술에서는, 유리 기판 위에 단결정 실리콘층을 형성하고, 그 단결정 실리콘층을 이용하여 트랜지스터를 제작하더라도, 충분한 특성을 나타낼 수 없었다.
본 발명은 이러한 문제점을 감안하여, 유리 기판 등 내열 온도가 낮은 기판을 이용한 경우에도, 실용에 적합한 결정 반도체층을 구비한 SOI 기판을 제공하는 것을 목적으로 한다. 본 발명은 또한, 그와 같은 SOI 기판을 이용한 반도체 장치를 제공하는 것을 목적으로 한다.
[과제 해결 수단]
절연 표면을 가지는 지지 기판의 변형점 이하의 온도에서 단결정 반도체층을 접합한다. 그것을 위해, 단결정 반도체층의 기초가 되는 반도체 기판의 표면을 지지 기판의 변형점 이상의 고온에서 열처리를 행함으로써 절연막으로 피복한다. 또한, 반도체 기판에 분리층을 형성한다. 한편, 지지 기판에는, 지지 기판에 포함되는 불순물의 확산을 방지하는 블로킹층을 지지 기판의 변형점 이하의 온도로 형성해 둔다. 그 후, 분리층이 형성된 반도체 기판과 지지 기판을 접합시켜, 지지 기판의 변형점 이하의 온도에서 반도체 기판을 벽개하는 열처리를 행함으로써, 지지 기판 위에 접합시킨 단결정 반도체층을 얻는다.
또한, 본 명세서에서 이온을 「주입한다」(주입, 주입된, 주입하는 등을 포함)는 것은, 가속된 이온을 반도체 기판에 조사하여, 이온을 구성하는 원소를 반도체 기판 중에 포함하게 하는 것을 가리킨다. 예를 들면, 그와 같은 공정으로서는, 이온 도핑을 들 수 있다. 또한, 「분리층」이란, 전계에서 가속되어 반도체 기판에 조사된 이온이 반도체 기판에 주입될 때의 충격으로, 결정 구조가 어지럽혀져 미소한 공동(空洞)이 형성되어, 취약해진 영역을 가리킨다. 그리고 후의 열처리에 의해 분리층을 따라 분리함으로써, 반도체 기판의 일부를 지지 기판 위에 반도체층으로서 남길 수 있다. 또한, 본 명세서에서 「벽개한다」(벽개, 벽개되느 벽개하는 등을 포함)라는 것은, 지지 기판에 반도체층을 형성하기 위해, 분리층을 따라 반도체 기판의 일부를 분리하는 것을 가리킨다. 이하, 본 명세서에서는 「벽개한다」는 것을 「분리한다」라고 한다.
절연막을 형성하기 위해 행하는 반도체 기판의 열처리는, 산화성 분위기에서 행하는 것이 바람직하다. 특히, 할로겐을 포함하는 산화성 분위기에서 열처리를 행하는 것이 바람직하다. 예를 들면, 산소에 미량의 염산을 첨가한 분위기에서 열처리를 행하여, 반도체 기판에 산화막을 형성한다. 산화막에 포함되는 수소에 의해, 반도체 기판과 산화막의 계면의 미결합수를 종단시켜 계면을 불활성화하여, 전기 특성의 안정화를 도모할 수 있다. 또한, 염소는 반도체 기판에 포함되는 금속과 반응하여, 그것을 제거(게터링)하도록 작용한다.
지지 기판에는, 불순물의 확산을 방지하는 질화규소막 또는 질화산화규소막을 블로킹층으로서 형성한다. 응력을 완화하는 작용이 있는 절연막으로서 산화질화규소막을 조합해도 좋다. 또한, 여기에서 산화질화규소막이란, 그 조성에 있어서, 질소보다 산소의 함유량이 많은 것으로서, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 이용하여 측정한 경우에, 농도 범위로서 산소가 50∼70 원자%, 질소가 0.5∼15 원자%, Si가 25∼35 원자%, 수소가 0.1∼10 원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화규소막이란, 그 조성에 있어서, 산소보다 질소의 함유량이 많은 것으로서, RBS 및 HFS를 이용하여 측정한 경우에, 농도 범위로서 산소가 5∼30 원자%, 질소가 20∼55 원자%, Si가 25∼35 원자%, 수소가 10∼30 원자%의 범위에서 포함되는 것을 말한다. 단, 산화질화규소 또는 질화산화규소를 구성하는 원자의 합계를 100 원자%로 했을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
[발명의 효과]
반도체 기판에 지지 기판의 변형점 이상의 고온에서 열처리를 행하여 절연막을 형성한다. 또한, 지지 기판에 변형점 이하의 온도에서 블로킹층을 형성한다. 그리고 반도체 기판과 지지 기판을 절연막과 블로킹층을 통하여 접합시킴으로써, 불순물에 의해 단결정 반도체층이 오염되는 것을 방지할 수 있다. 또한, 절연막을 할로겐을 포함하는 산화성 분위기에서 반도체 기판의 열처리를 행하여 형성함으로써, 단결정 반도체층과 지지 기판과의 계면 준위 밀도를 낮출 수 있다. 그것에 의해, 실용에 적합한 반도체 장치를 제공할 수 있다.
도 1A 및 1B는 SOI 구조를 가지는 기판의 구성을 나타낸 단면도.
도 2A 내지 2C는 SOI 구조를 가지는 기판의 제조 방법을 설명한 단면도.
도 3A 및 3B는 SOI 구조를 가지는 기판의 제조 방법을 설명한 단면도.
도 4A 및 4B는 SOI 구조를 가지는 기판의 제조 방법을 설명한 단면도.
도 5A 및 5B는 SOI 구조를 가지는 기판의 제조 방법을 설명한 단면도.
도 6A 및 6B는 SOI 구조를 가지는 기판의 제조 방법을 설명한 단면도.
도 7A 및 7B는 SOI 구조를 가지는 기판의 제조 방법을 설명한 단면도.
도 8A 및 8B는 SOI 구조를 가지는 기판의 제조 방법을 설명한 단면도.
도 9A 내지 9D는 SOI 구조를 가지는 기판을 이용한 반도체 장치의 제조 방법을 설명한 단면도.
도 10A 및 10B는 SOI 구조를 가지는 기판을 이용한 반도체 장치의 제조 방법을 설명한 단면도.
도 11은 SOI 구조를 가지는 기판에 의해 얻어지는 마이크로 프로세서의 구성 을 나타낸 블럭도.
도 12는 SOI 구조를 가지는 기판에 의해 얻어지는 RFCPU의 구성을 나타낸 블럭도.
도 13은 표시 패널 제조용의 마더 유리에 단결정 반도체층을 접합하는 경우를 예시한 평면도.
도 14A 및 14B는 단결정 반도체층을 이용한 화소 트랜지스터로 구성되어 있는 액정표시장치의 일례를 나타낸 도면.
도 15A 및 15B는 단결정 반도체층을 이용한 화소 트랜지스터로 구성되어 있는 일렉트로 루미네슨스 표시장치의 일례를 나타낸 도면.
도 16A 내지 16C는 본 발명에 관한 전기 기구의 일례를 설명한 도면.
도 17은 SIMS에 의한 Cl 농도의 깊이 방향의 프로파일.
도 18은 SIMS에 의한 H 농도의 깊이 방향의 프로파일.
도 19A 및 19B는 트랜지스터의 전기 특성(스레시홀드 전압)을 나타낸 그래프.
도 20A 및 20B는 트랜지스터의 전기 특성(전계 효과 이동도)을 나타낸 그래프.
도 21A 및 21B는 트랜지스터의 전기 특성(S값)을 나타낸 그래프.
도 22는 수소 이온종의 에너지 다이어그램에 대하여 나타낸 도면.
도 23은 이온의 질량 분석 결과를 나타낸 도면.
도 24는 이온의 질량 분석 결과를 나타낸 도면.
도 25는 가속 전압을 80 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값 및 계산값)을 나타낸 도면.
도 26은 가속 전압을 80 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타낸 도면.
도 27은 가속 전압을 60 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타낸 도면.
도 28은 가속 전압을 40 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타낸 도면.
도 29는 피팅 파라미터의 비(수소 원소비 및 수소 이온종비)를 정리한 도면.
본 발명의 실시형태에 대하여, 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 이하에 설명하는 본 발명의 구성에서, 같은 것을 가리키는 부호는 다른 도면간에 공통으로 이용한다.
또한, 이하의 설명에서는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 단결정 반도체층을 형성하는 경우에 대하여 설명하지만, 반도체층의 기초가 되는 반도체 기판의 종류를 바꿈으로써, 다결정 반도체층을 절연 표면을 가지는 기판 혹은 절연 기판 위에 본딩할 수도 있다.
본 실시예에 따른 SOI 구조를 가지는 기판의 구성을 도 1(A) 및 1(B)에 각각 나타낸다. 도 1(A)는 산화막(103)과 블로킹층(109)이 형성된 단결정 반도체층(102)과, 지지 기판(101)이, 접합층(104)을 개재시켜 접합된 구성을 나타낸다. 도 1(A)에서, 지지 기판(101)은 절연성 또는 절연 표면을 가지는 기판이며, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등을 이용한 전자 공업용으로 사용되는 유리 기판(「무알칼리 유리 기판」이라고도 불린다)이 적용된다. 즉, 열팽창 계수가 25×10-7/℃에서 50×10-7/℃(바람직하게는, 30×10-7/℃에서 40×10-7/℃)이며, 변형점이 580℃에서 680℃(바람직하게는, 600℃에서 680℃)의 유리 기판을 적용할 수 있다. 그 외에 석영 기판, 세라믹 기판, 표면이 절연막으로 피복된 금속 기판 등도 적용할 수 있다.
단결정 반도체층(102)은 단결정 반도체 기판으로 형성된다. 예를 들면, 이온 주입 박리법이 사용될 수도 있다. 이온 주입 박리법에 의해 단결정 반도체 기판은 전계에 의해 가속된 수소 이온 또는 불소 이온으로 조사되고, 이에 의해 이러한 이온은 단결정 반도체 기판의 표면으로부터 소정의 깊이로 주입되고, 그 후에 열처리가 행해지고, 표면층인 단결정 반도체층이 분리된다. 단결정 반도체 기판으로서는, 실리콘, 게르마늄을 적용할 수 있다. 그 외에도, 실리콘 게르마늄, 갈륨 비소, 인듐 인 등의 화합물 반도체의 기판을 적용할 수 있다. 또한, 다공성 실리콘층 위에 단결정 실리콘을 에피택셜(epitaxial) 성장시킨 후, 다공성 실리콘층을 워 터 제트로 벽개하여 박리하는 방법을 적용해도 좋다. 단결정 반도체층(102)은 5 nm 내지 500 nm, 바람직하게는 10 nm 내지 200 nm의 두께이다.
단결정 반도체층(102)의 지지 기판(101)측의 면에는 산화막(103)이 형성되어 있다. 산화막(103)은 단결정 반도체층(102)의 모체가 되는(기초 기판) 반도체 기판을 산화하여 형성된 것이다. 산화막(103)은 할로겐을 포함하는 것이 바람직하다. 그것에 의해 단결정 반도체층(102)과 산화막(103)과의 계면의 결함을 보상하여, 국재 준위 밀도를 저감시킬 수 있다. 이것에 의해, 단결정 반도체층(102)과 산화막(103)과의 계면이 불활성화되어 전기 특성이 안정된다. 또한, 할로겐은 단결정 반도체층(102)의 기초가 되는 단결정 반도체 기판에 포함되는 금속 등의 불순물과 반응하고, 할로겐과 반응한 금속은 기상 중으로 이탈되어 제거할 수 있다.
또한, 산화막(103)에 접하여 블로킹층(109)이 형성되어 있다. 블로킹층(109)에는, 질화규소막, 질화산화규소막 혹은 산화질화규소막으로부터 선택된 단층 또는 복수의 막에 의한 적층 구조가 적용된다. 도 1(A)은 블로킹층(109)의 일례로서, 산화막(103)측으로부터 질화산화규소막(105)과 산화질화규소막(106)을 형성하는 구성에 대하여 도시하고 있다. 지지 기판(101)에 포함되는 금속 등의 불순물은, 단결정 반도체층에서 제작되는 트랜지스터 등의 반도체 소자의 특성에 악영향을 미친다. 이것에 비하여 질화산화규소막이나 질화규소막은, 불순물이 단결정 반도체층(102)측으로 확산되는 것을 방지하는 효과가 있다. 또한, 산화질화규소막(106)은 질화산화규소막(105)의 내부 응력을 완화하는 작용이 있다. 이와 같은 적층된 블로킹층(109)을 형성함으로써, 단결정 반도체층(102)의 불순물 오염을 방 지하면서, 응력 변형을 완화시킬 수 있다.
블로킹층(109)과 지지 기판(101) 사이에 접합층(104)을 형성한다. 이 접합층(104)은 친수성의 표면을 가지는 평활한 층으로 한다. 이러한 표면을 가지는 층으로서, 열적 또는 화학적인 반응에 의해 형성되는 절연층을 이용하는 것이 바람직하다. 예를 들면, 열적 또는 화학적인 반응에 의해 형성되는 산화막이 적합하다. 주로 화학적인 반응에 의해 형성되는 막이라면 표면의 평활성을 확보할 수 있기 때문에 바람직하다. 평활면을 형성하여 친수성의 표면을 가지는 접합층(104)은 0.2 nm 내지 500 nm의 두께로 형성된다. 이 두께라면, 피성막 표면(접합을 형성하는 면)의 표면 거칠기를 평활화함과 동시에, 이 막의 성장 표면의 평활성을 확보하는 것이 가능하다. 또한, 블로킹층(109)을 접합층(104)보다 단결정 반도체층(102)측에 형성하는 경우, 블로킹층(109)을 형성한 후에 단결정 반도체층(102)의 기초가 되는 반도체 기판과 지지 기판(101)을 접합층(104)에서 접합하면, 지지 기판(101)의 내열 온도를 고려하지 않고 블로킹층(109)을 성막할 수 있다.
접합층(104)의 적합한 일례로서는, 화학 기상 성장법에 의해 퇴적되는 산화규소막을 이용할 수 있다. 이 경우, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소막을 이용하는 것이 바람직하다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식 SiH(OC2H5)3), 트리스디메틸아미노실란(화학 식 SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다. 이 경우, 접합층(104)은 지지 기판(101)측 또는 단결정 반도체층(102)측의 한쪽 또는 쌍방에 성막되어 있으면 좋다.
블로킹층(109)과 지지 기판(101) 사이에 접합층(104)이 개재되고, 이것들이 밀접함으로써 실온에서도 접합을 하는 것이 가능하다. 또한, 지지 기판(101)과 단결정 반도체층(102)을 압압하면, 밀접에 의한 접합을 보다 강고하게 하는 것이 가능하다. 이 밀접에 의한 접합은 표면간 인력에 의한 것이므로, 접합을 형성하는 표면에 다수의 친수기를 부착시키는 처리를 더하면 보다 바람직한 양태가 된다. 예를 들면, 지지 기판(101)의 표면(접합층(104)과 접하는 측의 표면)을 산소 플라즈마 처리 혹은 오존 처리하여 친수성으로 하는 것이 바람직하다. 이와 같이 표면을 친수성으로 하는 처리를 더한 경우에는, 표면의 수산기가 작용하여 수소 결합에 의해 접합이 형성된다. 또한, 접합을 형성하는 표면을 청정화하여 표면들끼리 밀접시켜 접합을 형성한 것에 대하여, 실온 이상의 온도로 가열하면 접합 강도를 높일 수 있다.
접합층(104)의 표면 및/또는 접합층(104)과 접하는 측의 표면의 전처리로서, 그 표면에 아르곤 등의 불활성 가스에 의한 이온 빔을 조사하여 청정화하는 것은 유효하다. 이온 빔의 조사에 의해, 접합층(104)의 표면 및/또는 접합층(104)과 접하는 측의 표면에 미결합종이 노정(露呈)하여 매우 활성적인 표면이 형성된다. 이와 같이 활성화된 표면들끼리 밀접시키면 저온에서도 접합을 형성하는 것이 가능하 다. 표면을 활성화하여 접합을 형성하는 방법은 이 표면을 고도로 청정화해 두는 것이 요구되므로, 진공 중에서 행하는 것이 바람직하다.
도 1(B)는, 지지 기판(101)측에 블로킹층(109)과 접합층(104)을 형성하고, 산화막(103)이 형성된 단결정 반도체층(102)과 지지 기판(101)을 접합한 구성을 나타낸다. 도 1(B)은 블로킹층(109)의 일례로서, 지지 기판(101)측으로부터 질화산화규소막(105)과 산화질화규소막(106)을 형성하는 구성에 대하여 도시하고 있다.
알루미노 실리케이트 유리 기판, 알루미노 붕규산 유리 기판, 바륨 붕규산 유리 기판 등을 이용한 전자 공업용으로 사용되는 유리 기판(「무알칼리 유리 기판」이라고도 불린다)의 경우에도, 나트륨 등의 알칼리 금속 등의 불순물을 미량 포함하고 있다. 그 때문에, 지지 기판(101)으로서 유리 기판을 이용한 경우, 이 미량의 불순물이 확산됨으로써 단결정 반도체층에서 제작되는 트랜지스터 등의 반도체 소자의 특성에 악영향을 미친다. 이에 비하여, 질화산화규소막(105)은 지지 기판(101)에 포함되는 금속 등의 불순물이 단결정 반도체층(102)측으로 확산되는 것을 방지하는 효과가 있다.
또한, 도 1(B)에서는, 접합층(104)과 지지 기판(101)과의 사이에 블로킹층(109)이 형성되어 있기 때문에, 지지 기판(101)으로부터 확산된 불순물에 의한 단결정 반도체층(102)의 오염을 방지할 뿐만 아니라, 접합층(104)이 오염되는 것을 방지할 수 있기 때문에, 불순물에 의해 접합 강도가 저하되는 것을 방지할 수 있다.
또한, 산화질화규소막(106)은, 질화산화규소막(105)의 내부 응력을 완화하는 작용이 있다. 단결정 반도체층(102)에 형성된 산화막(103)은 단결정 반도체층(102)의 기초가 되는 반도체 기판을 산화하여 형성된 것으로서, 할로겐을 포함하는 것이 바람직하다. 그것에 의해 단결정 반도체층(102)과 산화막(103)과의 계면의 결함을 보상하여, 계면의 국재 준위 밀도를 저감할 수 있다. 이것에 의해, 단결정 반도체층(102)과 산화막(103)과의 계면이 불활성화되어 전기 특성이 안정된다. 또한, 할로겐은 단결정 반도체층(102)의 기초가 되는 단결정 반도체 기판에 포함되는 금속 등의 불순물과 반응하여, 기상 중으로 이탈되어 제거할 수 있다.
산화막(103)과 산화질화규소막(106) 사이에, 친수성의 표면을 가지는 평활한 접합층(104)을 형성한다. 접합층(104)의 적합한 일례로서, 화학 기상 성장법에 의해 퇴적되는 산화규소막을 이용할 수 있다. 산화막(103)과 산화질화규소막(106) 사이에 접합층(104)이 개재되고, 이것들이 밀접함으로써 실온에서도 접합하는 것이 가능하다. 또한, 지지 기판(101)과 단결정 반도체층(102)을 가압하면, 밀접에 의한 접합을 보다 강고하게 하는 것이 가능하다. 접합층(104)에 의한 접합의 형성은 도 1(A)의 경우와 마찬가지이다.
도 1(A) 및 도 1(B)의 구성에 의하면, 불순물에 의해 단결정 반도체층(102)이 오염되는 것을 방지할 수 있다. 또한, 단결정 반도체층(102)의 접합층(104)측에서의 계면의 국재 준위 밀도를 낮출 수 있다. 이러한 단결정 반도체층(102)을 사용하여 트랜지스터를 비롯한 반도체 소자를 형성하는 것이 가능하다.
다음에, 이러한 SOI 구조를 가지는 기판의 제조 방법에 대하여, 도 2(A) 내지 도 5(B)를 참조하여 설명한다.
도 2(A)에서, 반도체 기판(108)으로서, 대표적으로는 p형 혹은 n형의 단결정 실리콘 기판(실리콘 웨이퍼)이 이용된다. 반도체 기판(108)은, 탈지 세정을 하고, 표면의 산화막을 제거한 후, 열산화를 행한다. 열산화로서 드라이 산화를 행하여도 좋지만, 할로겐을 첨가한 산화성 분위기 중에서 열산화를 행하는 것이 바람직하다. 예를 들면, 산소에 대하여 할로겐 가스로서 HCl(염화수소)을 0.5∼10 체적%(바람직하게는 3 체적%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열처리를 행한다. 적합하게는 950℃∼1100℃의 온도에서 열산화를 행한다. 처리 시간은 0.1∼6 시간, 바람직하게는 0.5∼1 시간으로 하면 좋다. 형성되는 산화막은, 10 nm∼1000 nm, 바람직하게는 50 nm∼200 nm로 한다. 본 형태에서는 100 nm의 두께로 한다.
할로겐 가스로서 HCl 외에, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등에서 선택된 일종 또는 복수종을 이용할 수 있다.
상기 온도 범위에서 열처리를 행함으로써, 반도체 기판(108)에 대하여 할로겐에 의한 게터링 효과를 얻을 수 있다. 게터링 효과로서는, 특히 금속 등의 불순물을 제거하는 효과가 있다. 예를 들면 할로겐 가스로서 HCl을 이용하면, 염소의 작용에 의해, 반도체 기판(108)에 포함되는 금속 등의 불순물이 휘발성의 염화물이 되어 기상 중으로 이탈되어 제거된다. 반도체 기판(108)의 표면을 화학적 기계 연마(CMP) 처리한 것에 대해서는, 할로겐에 의한 게터링은 유효하다. 또한, 수소는 반도체 기판(108)과 산화막(103)의 계면의 결함을 보상하여 계면의 국재 준위 밀도 를 저감시키는 작용을 한다.
이와 같은 열처리에 의해 산화막(103)을 형성함으로써, 산화막(103) 중에 할로겐을 포함시킬 수 있다. 산화막(103)에 할로겐을 1×1017 atoms/cm3∼5×1020 atoms/cm3의 농도로 포함시킴으로써, 할로겐이 금속 등의 불순물을 포획하기 때문에, 반도체 기판(108)에 포함되는 금속 등의 불순물에 의한 오염을 방지하는 보호막으로서의 기능을 발현시킬 수 있다.
도 2(B)는 산화막(103)을 형성한 반도체 기판(108)에 블로킹층(109)을 형성하고, 수소 이온 혹은 할로겐 이온을 반도체 기판(108)에 조사하여 분리층(110)을 형성하는 단계를 나타낸다. 블로킹층(109)으로서는, 질화규소막 또는 질화산화규소막을 기상 성장법에 의해 50 nm∼200 nm의 두께로 형성한다. 예를 들면, 질화규소막은 SiH4와 NH3를 소스 가스로서 이용하여 플라즈마 CVD법으로 형성한다. 질화산화규소막은 SiH4, N2O 및 NH3를 소스 가스로서 이용하여 플라즈마 CVD법으로 형성한다. 블로킹층(109)은 반도체 기판(108)으로 형성되는 단결정 반도체층에 대한 불순물의 확산 방지 효과를 발현한다. 또한, 분리층(110)을 형성할 때, 이온의 조사에 의해 반도체 기판(108)의 표면이 대미지를 받아, 평탄성이 손상되는 것을 방지하는 효과가 있다. 또한, 도 2(A) 내지 도 5(B)의 제작 방법에서는, 블로킹층(109)을 반도체 기판(108)에 형성한 후에, 반도체 기판(108)과 지지 기판(101)을 접착시킨다. 따라서, 지지 기판(101)의 내열 온도를 고려하지 않고 블로킹층(109) 을 성막할 수 있다.
분리층(110)은, 전계에서 가속된 이온을 반도체 기판(108)에 조사하는 것에 의해, 반도체 기판(108)의 표면으로부터 소정의 깊이의 영역에 형성된다. 반도체 기판(108)에 형성되는 분리층(110)의 반도체 기판(108)의 표면으로부터의 깊이는, 이온의 가속 에너지와 이온의 입사각에 의해 제어할 수 있다. 분리층(110)은, 반도체 기판(108)의 표면으로부터 이온의 평균 진입 깊이에 가까운 영역에 형성된다. 예를 들면, 단결정 반도체층의 두께를 5 nm 내지 500 nm, 바람직하게는 10 nm 내지 200 nm로 하고, 이온을 주입할 때의 가속 전압은 이러한 두께를 고려하여 행해진다. 이온의 주입은 이온 도핑 장치를 이용하여 행하는 것이 바람직하다. 즉, 소스 가스를 플라즈마화하여 생성된 복수의 이온종을 질량 분리하지 않고 조사하는 도핑 장치를 이용한다. 본 형태의 경우, 일종류의 이온 또는 동일한 원자로 이루어지는 질량이 다른 복수 종류의 이온을 조사하는 것이 바람직하다. 이온 도핑은, 가속 전압을 10 kV에서 100 kV, 바람직하게는 30 kV에서 80 kV, 도즈량을 1×1016 ions/cm2에서 4×1016 ions/cm2, 빔 전류 밀도를 2 ㎂/cm2 이상, 바람직하게는 5 ㎂/cm2 이상, 더욱 바람직하게는 10 ㎂/cm2 이상으로 하여 행하면 좋다. 또한 본 명세서에서 「이온 도핑」이란, 소스 가스로부터 생성되는 이온을 질량 분리하지 않고 그대로 전계에서 가속하여 대상물에 조사하는 방식을 가리킨다.
수소 이온을 조사하는 경우에는, H＋, H2 ＋, H3 ＋ 이온을 포함시키는 것과 동시 에, H＋, H2 ＋ 이온보다 H3 ＋ 이온의 비율을 높여 두는 것이 바람직하다. H3 ＋ 이온의 비율을 높여 두면 주입 효율을 높일 수 있어, 조사 시간을 단축할 수 있다. 이와 같은 이온의 조사에 의해, 반도체 기판(108)에 형성되는 분리층(110)에는, 1×1020 atoms/cm3(바람직하게는 5×1020 atoms/cm3) 이상의 수소를 포함시키는 것이 가능하다. 이와 같이, 반도체 기판(108)에 이온을 조사할 때, H＋, H2 ＋ 이온보다 H3 ＋ 이온의 비율을 높게 함으로써, H3 ＋ 이온의 비율을 높게 하지 않는 경우보다 적은 이온의 도즈로, 후의 분리 공정을 위한 분리층을 형성할 수 있다. 반도체 기판(108) 중에 국소적으로 형성된 고농도의 수소를 포함하는 영역은, 결정 구조가 어지럽혀져 미소한 공동이 형성되어, 다공질 구조를 가지는 분리층(110)으로 할 수 있다. 이 경우, 비교적 저온의 열처리에 의해 분리층(110)에 형성된 미소한 공동의 체적 변화가 일어나, 분리층(110)을 따라 분리함으로써 얇은 단결정 반도체층을 형성할 수 있다.
이온을 질량 분리하여 반도체 기판(108)에 주입하여도 마찬가지로 분리층(110)을 형성할 수 있다. 이 경우에도, H＋, H2 ＋ 이온보다 H3 ＋ 이온을 선택적으로 주입하는 것은 상기와 같은 효과를 얻을 수 있게 되어 바람직하다.
이온을 생성하는 가스로서는 수소 외에 중수소, 헬륨과 같은 불활성 가스를 선택하는 것도 가능하다. 원료 가스에 헬륨을 이용하고, 질량 분리 기능을 가지지 않은 이온 도핑 장치를 이용함으로써, He＋ 이온의 비율이 높은 이온 빔을 얻을 수 있다. 이러한 이온을 반도체 기판(108)에 조사함으로써, 미소한 공동을 형성할 수 있어, 상기와 같은 분리층(110)을 반도체 기판(108) 중에 형성할 수 있다.
도 2(C)는 접합층(104)을 형성하는 단계를 나타낸다. 접합층(104)으로서는 산화규소막을 형성하는 것이 바람직하다. 산화규소막의 두께는 10 nm 내지 200 nm, 바람직하게는 10 nm 내지 100 nm, 보다 바람직하게는 20 nm 내지 50 nm로 하면 좋다. 산화규소막으로서는 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소막이 바람직하다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식 SiH(OC2H5)3), 트리스디메틸아미노실란(화학식 SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다. 그 외에, 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화규소막을 적용할 수도 있다. 화학 기상 성장법에 의한 성막에서는, 반도체 기판에 형성한 분리층(110)으로부터 탈가스가 일어나지 않는 온도(접합층(104)으로서 형성한 산화규소막의 표면이 거칠어지지 않는 온도 또는 분리층(110)에 균열이 생기지 않는 온도)로서, 예를 들면 350℃ 이하의 성막 온도가 적용된다. 또한, 반도체 기판(108)으로서 단결정 혹은 다결정 반도체 기판을 이용한 경우, 후의 공정에서 이 기판으로부터 단결정 반도체층 혹은 다결정 반도체 층을 분리하는 열처리에는, 접합층(104)의 성막 온도보다 높은 열처리 온도가 적용된다.
또한, 도 2(B)와 도 2(C)의 공정에서, 분리층(110)을 형성한 후, 블로킹층(109)과 접합층(104)을 형성해도 좋다. 이 공정에 의하면, 예를 들면 멀티 체임버 구성의 CVD 장치를 이용함으로써, 블로킹층(109)과 접합층(104)을 대기에 접하지 않게 연속적으로 형성할 수 있어, 이물의 혼입이나 칼륨, 나트륨 등에 의한 오염을 방지할 수 있다.
도 3(A)은 지지 기판(101)과 반도체 기판(108)을 접착시키는 단계를 나타낸다. 지지 기판(101)과 반도체 기판(108)의 접합층(104)의 표면을 대향시켜, 밀접시킴으로써 접합을 형성한다. 접합을 형성하는 면은 충분히 청정화시켜 둔다. 그리고, 지지 기판(101)과 접합층(104)을 밀접시킴으로써, 반 데르 발스력(Van der Waals force)이 작용하여 접합이 형성된다. 또한, 지지 기판(101)과 반도체 기판(108)을 압접함으로써, 수소 결합에 의해 반 데르 발스력에 의한 접합보다 강고한 접합을 형성하는 것이 가능하다.
양호한 접합을 형성하기 위해, 접합층(104)과 지지 기판(101) 사이에서 접합을 형성하는 면을 활성화해 두어도 좋다. 예를 들면, 접합을 형성하는 면에 원자 빔 혹은 이온 빔을 조사한다. 원자 빔 혹은 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 혹은 불활성 가스 이온 빔을 이용할 수 있다. 그 외에, 플라즈마 조사 혹은 라디칼 처리를 행한다. 이러한 표면 처리에 의해, 후의 열처리의 온도가 200℃ 내지 400℃인 경우에도 이종 재료간의 접합 강도를 높이는 것이 가능하게 된다.
도 3(B)는, 열처리를 행하여 반도체 기판(108)으로부터 단결정 반도체층(102)을 분리하는 단계를 나타낸다. 열처리는, 반도체 기판(108)과 지지 기판(101)을 중첩시킨 상태에서 행한다. 열처리에 의해, 지지 기판(101) 위에 단결정 반도체층(102)을 남기고, 반도체 기판(108)을 지지 기판(101)으로부터 분리한다. 열처리는 접합층(104)의 성막 온도 이상, 지지 기판(101)의 내열 온도 이하에서 행하는 것이 바람직하다. 예를 들면, 400℃ 이상 600℃ 미만의 온도에서 행함으로써, 분리층(110)에 형성된 미소한 공동에 체적 변화가 일어나, 분리층(110)을 따라 분리할 수 있다. 접합층(104)은 지지 기판(101)과 접합되어 있으므로, 지지 기판(101) 위에는 반도체 기판(108)과 같은 결정성의 단결정 반도체층(102)이 접착되어 잔존한다.
도 4(A)는 지지 기판(101)에 단결정 반도체층(102)이 고정된 상태로 열처리를 행하는 단계를 나타낸다. 이 열처리는 분리층(110)을 형성하기 위해 주입된 수소 혹은 할로겐을 단결정 반도체층(102)으로부터 이탈시키는 것을 목적으로 하고 있다. 또한, 지지 기판(101)과 단결정 반도체층(102)의 접합부에서의 미소한 공동을 제거하기 위해 행하는 것이 바람직하다. 열처리의 온도는, 수소 혹은 할로겐이 단결정 반도체층(102)으로부터 방출되는 온도 이상이며, 지지 기판(101)의 변형점 근방의 온도까지의 범위에서 설정한다. 예를 들면, 400℃∼730℃의 온도 범위에서 행해진다. 열처리 장치로서는 전열로, 램프 어닐로 등을 적용할 수 있다. 또한, 열처리의 온도를 다단계로 변화시켜 행하여도 좋다. 또한, 순간 열어닐(RTA) 장치 를 이용해도 좋다. RTA 장치에 의해 열처리를 행하는 경우에는, 기판의 변형점 근방 또는 그것보다 약간 높은 온도로 가열할 수도 있다.
단결정 반도체층(102)에 포함되는 과잉의 수소는 복잡한 거동을 나타내고, 열이력에 의해 반도체 소자의 특성을 열화시키도록 작용하는 경우가 있다. 예를 들면, 실리콘의 격자 사이에 포함되는 수소는, 가전자 제어를 목적으로 하여 도핑된 불순물 원소를 불활성화시키는 작용이 있다. 그것에 의해, 트랜지스터의 스레시홀드 전압을 변동시키거나, 소스 혹은 드레인 영역을 고저항화시키게 된다. 또한, 실리콘의 격자 내에 수소가 포함되게 되면, 실리콘의 배위수가 변화되어 격자 결함을 생성하도록 하는 경우가 있다. 물론, 수소 혹은 할로겐은 실리콘 중의 미결합수를 보상하는 작용, 즉 결함을 보수하는 작용이 있지만, 분리층(110)을 형성하기 위해 주입된 수소 혹은 할로겐은 일단, 단결정 반도체층(102)으로부터 제거하는 것이 바람직하다.
이와 같은 열처리를 행함으로써, 지지 기판(101)과 단결정 반도체층(102)의 접합면에서의 수소 결합을 수소 결합보다 강고한 공유 결합으로 변화시킬 수 있다.
도 4(B)는 단결정 반도체층(102)에 에너지 빔을 조사하여, 결정 결함을 보수하는 단계를 나타낸다. 단결정 반도체층(102)이 지지 기판(101)에 접합될 때, 열적 및/또는 기계적 대미지를 받아 단결정 반도체층(102)의 결정성이 저하되므로, 그 수복을 도모하면서 에너지 빔의 조사를 행하는 것이 바람직하다. 에너지 빔은, 단결정 반도체층(102)에 대하여 선택적으로 흡수되는 것이 바람직하고, 레이저 빔을 적용하는 것이 바람직하다. 이것은 지지 기판(101)을 과잉으로 가열하지 않고, 단결정 반도체층(102)의 결함을 수복할 수 있기 때문이다. 레이저 빔은, 엑시머 레이저로 대표되는 기체 레이저, YAG 레이저로 대표되는 고체 레이저를 광원으로서 이용할 수 있다. 레이저 빔의 파장으로서는, 자외광으로부터 가시광역인 것이 바람직하고, 파장 190 nm에서 700 nm가 적용된다. 광원으로부터 방사되는 레이저 빔을 광학계에서 직사각형 형상 혹은 선 형상으로 집광하는 것이 바람직하고, 이 레이저 빔을 단결정 반도체층(102) 위에서 주사하여 조사하면 좋다.
그 외에, 마찬가지의 목적인 경우에는, 할로겐 램프 혹은 크세논 램프 등을 이용하여 행해지는 플래시 램프 어닐을 적용해도 좋다.
본 공정에서는, 도 4(C)에서, 단결정 반도체층(102)의 탈수소화(수소의 이탈) 또는 탈할로겐화(할로겐의 이탈)가 이루어지고 있으므로, 단결정 반도체층(102)에 보이드를 발생시키지 않고 결정 결함의 수복을 행할 수 있다. 또한, 도 4(B)에서, 단결정 반도체층(102)에 대하여 에너지 빔을 조사하는 처리를 질소 분위기 중에서 행하면, 단결정 반도체층(102)의 표면을 평탄화할 수 있다.
한편, 단결정 반도체층(102)의 함유 수소가 적은 경우에는, 도 5(A)에 나타낸 바와 같이, 지지 기판(101)과 접착한 단결정 반도체층(102)을 남겨 반도체 기판을 분리한 후, 에너지 빔을 조사하는 처리를 행하여 단결정 반도체층(102)의 결정 결함을 보수해도 좋다. 단결정 반도체층(102)의 결정 결함을 보수한 후, 도 5(B)에 나타낸 열처리를 행함으로써, 단결정 반도체층(102)과 지지 기판(101)의 열변형을 제거하여 접합 강도를 높일 수 있다.
다음에, SOI 구조를 가지는 기판의 다른 제조 방법에 대하여 도 6(A) 내지 도 8(B)를 참조하여 설명한다.
도 6(A)에서, 열산화를 행하여 반도체 기판(108)에 산화막(103)을 형성한다. 산화막(103)은 산소에 대하여 할로겐 가스로서 HCl을 0.5∼10 체적%(바람직하게는 3 체적%)의 비율로 포함하는 분위기 중에서, 700℃ 이상, 적합하게는 950℃∼1100℃의 온도로 열산화를 행하여 형성된 것이 바람직하다. 그리고 도 6(B)에 나타낸 바와 같이, 분리층(110)을 형성한다. 분리층(110)은 도 2(A)의 경우와 마찬가지로, 전계에서 가속된 이온을 반도체 기판(108)에 조사하여 형성한다.
도 7(A)에서, 지지 기판(101)에는 블로킹층(109)이 형성되어 있다. 블로킹층(109)은, 예를 들면 질화산화규소막(105)과 산화질화규소막(106)에 의해 구성할 수 있다. 질화산화규소막(105)은 지지 기판(101)에 포함되는 금속 등의 불순물이 단결정 반도체층(102)측으로 확산하는 것을 방지하는 효과가 있다. 또한, 도 6 (A) 내지 도 8(B)의 제작 방법에서는, 산화막(103)과 지지 기판(101)에 형성된 접합층(104)을 접합하기 전에, 지지 기판(101)의 접합을 형성하는 면측에 질화산화규소막(105)을 형성하기 때문에, 지지 기판(101)으로부터 확산된 불순물에 의한 단결정 반도체층(102)의 오염을 방지할 뿐만 아니라, 접합층(104)이 오염되는 것을 방지할 수 있기 때문에, 불순물에 의해 접합 강도가 저하되는 것을 방지할 수 있다. 산화질화규소막(106)은, 질화산화규소막(105)의 내부 응력을 완화하는 작용이 있다. 이와 같은 적층한 블로킹층(109)을 형성함으로써 단결정 반도체층(102)의 불순물 오염을 방지하면서, 응력 변형을 완화할 수 있다.
블로킹층(109) 위에는 접합층(104)이 형성되어 있다. 이 접합층(104)은 평 활면을 형성하여 친수성의 표면을 가지는 층으로 한다. 이러한 표면을 가지는 층으로서는, 열적 또는 화학적인 반응에 의해 형성되는 절연층이 바람직하다. 평활면을 형성하여 친수성의 표면을 가지는 접합층(104)은 0.2 nm 내지 500 nm의 두께로 형성된다. 이 두께라면, 피성막 표면의 표면 거칠기를 평활화함과 동시에, 이 막의 성장 표면의 평활성을 확보하는 것이 가능하다. 접합층(104)으로서는 산화규소막을 형성하는 것이 바람직하다. 산화규소막의 두께는 10 nm 내지 200 nm, 바람직하게는 10 nm 내지 100 nm, 보다 바람직하게는 20 nm 내지 50 nm로 하면 좋다. 또한, 산화규소막은 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 것이 바람직하다.
이러한 블로킹층(109)과 접합층(104)이 형성된 지지 기판(101)과, 산화막(103)이 형성된 반도체 기판(108)을 밀착시켜 접착한다. 이 경우, 산화막(103)과 접합층(104)에 의해 접합이 형성된다. 지지 기판(101)과 반도체 기판(108)을 압접함으로써, 수소 결합에 의해 접합 강도를 높이는 것이 가능하다.
도 7(B)는, 열처리를 행하여, 반도체 기판의 일부를 분리하고 단결정 반도체층(102)을 형성하는 단계를 나타낸다. 열처리는, 반도체 기판(108)과 지지 기판(101)을 중첩시킨 상태에서 행한다. 열처리에 의해, 지지 기판(101) 위에 단결정 반도체층(102)을 남겨, 반도체 기판(108)을 지지 기판(101)으로부터 분리한다. 열처리는 접합층(104)의 성막 온도 이상, 지지 기판(101)의 내열 온도 이하에서 행하는 것이 바람직하다. 예를 들면, 400℃ 이상 600℃ 미만의 온도에서 행함으로써, 분리층(110)에 형성된 미소한 공동에 체적 변화가 일어나, 분리층(110)을 따라 반도체 기판(108)을 분리할 수 있다. 접합층(104)은 지지 기판(101)과 접합하고 있으므로, 지지 기판(101) 위에는 반도체 기판(108)과 같은 결정성의 단결정 반도체층(102)이 접착되어 잔존한다.
도 8(A)는 지지 기판(101)에 단결정 반도체층(102)이 고정된 상태로 열처리를 행하는 단계이며, 도 4(A)의 경우와 마찬가지이다. 이러한 열처리를 행함으로써, 지지 기판(101)과 단결정 반도체층(102)의 접합면에서의 수소 결합을, 수소 결합보다 강고한 공유 결합으로 변화시킬 수 있다. 또한, 도 8(B)는 단결정 반도체층(102)에 에너지 빔을 조사하여, 결정 결함을 보수하는 단계를 나타내고, 도 4(B)와 마찬가지이다.
본 실시예에 의하면, 지지 기판(101)으로서 유리 기판 등의 내열 온도가 700℃ 이하의 기판을 이용하여도, 접합부의 접착력이 강고한 단결정 반도체층(102)을 얻을 수 있다. 지지 기판(101)으로서, 알루미노 실리케이트 유리 기판, 알루미노 붕규산 유리 기판, 바륨 붕규산 유리 기판과 같은 무알칼리 유리를 이용한 전자 공업용으로 사용되는 각종 유리 기판을 적용하는 것이 가능하게 된다. 즉, 한 변이 1 미터를 넘는 기판 위에 단결정 반도체층을 형성할 수 있다. 이러한 대면적 기판을 사용하여 액정 디스플레이와 같은 표시장치뿐만 아니라, 반도체 집적회로를 제조할 수 있다. 또한, 반도체 기판에 대해서는, 공정의 최초의 단계에서 할로겐을 포함하는 분위기 중에서 열산화를 행함으로써 게터링 작용을 얻을 수 있어, 반도체 기판을 재이용하는 경우에 유효하다.
다음에, 본 형태에 의한 SOI 구조를 가지는 기판을 이용한 반도체 장치의 제 조 방법에 대하여 도 9(A) 내지 도 10(B)를 참조하여 설명한다. 도 9(A)에서, 단결정 반도체층(102)에 산화막(103)이 형성되고, 또한, 블로킹층(109), 접합층(104)이 형성되어, 지지 기판(101)과 접착된다. 블로킹층(109)은 지지 기판(101)측에 형성되어 있어도 좋다. 블로킹층(109)을 형성함으로써, 단결정 반도체층(102)의 불순물에 의한 오염을 방지할 수 있다. 블로킹층(109)은 질화규소층 및 질화산화규소층에 의해 구성된다. 또한, 블로킹층(109)으로서 질화알루미늄층, 질화산화알루미늄층을 적용해도 좋다.
단결정 반도체층(102)의 막 두께는 5 nm에서 500 nm, 바람직하게는 10 nm에서 200 nm, 보다 바람직하게는 10 nm에서 60 nm의 두께로 한다. 단결정 반도체층(102)의 두께는, 도 2(B)에 설명한 분리층(110)의 깊이를 제어함으로써 적절히 설정할 수 있다. 단결정 반도체층(102)에는, n 채널형 전계 효과 트랜지스터 및 p 채널형 전계 효과 트랜지스터의 형성 영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물, 혹은 인, 비소 등의 n형의 도전성을 부여하는 불순물을 첨가하는 것이 바람직하다. 즉, n 채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 p형의 도전성을 부여하는 불순물을 첨가하고, p 채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 n형의 도전성을 부여하는 불순물을 첨가하고, 소위 웰 영역을 형성한다. n형의 도전성을 부여하는 불순물 이온 또는 p형의 도전성을 부여하는 불순물 이온의 도즈를 1×1012 ions/cm2에서 1×1014 ions/cm2 정도로 하여 첨가를 행하면 좋다. 또한, 전계 효과 트랜지스터의 스레시홀드 전압을 제어 하는 경우에는, 이들 웰 영역에 p형의 도전성을 부여하는 불순물 혹은 n형의 도전성을 부여하는 불순물을 첨가하면 좋다.
도 9(B)에 도시된 바와 같이, 단결정 반도체층(102)을 에칭하고, 반도체 소자의 배치에 맞추어 섬 형상으로 분리한 단결정 반도체층(102)을 형성한다. 그리고 도 9(C)에 도시된 바와 같이, 게이트 절연층(111), 게이트 전극(112), 사이드월 절연층(113)을 형성하고, 제1 불순물 영역(114), 제2 불순물 영역(115)을 형성한다. 절연층(116)은 질화규소로 형성하고, 게이트 전극(112)을 에칭할 때의 하드 마스크로서 이용한다.
도 9(D)는, 게이트 전극(112) 등을 형성한 후에 보호막(117)을 형성하는 단계를 도시한다. 보호막(117)으로서는, 질화규소막 또는 질화산화규소막을 플라즈마 CVD법에 의해, 성막시의 기판 온도를 350℃ 이하로 하여 형성하는 것이 바람직하다. 이것에 의해, 보호막(117) 중에 수소를 포함시켜 둔다. 보호막(117)을 형성한 후, 350℃에서 450℃(바람직하게는 400℃에서 420℃)의 열처리로 보호막(117) 중에 포함되는 수소를 단결정 반도체층(102)측으로 확산시킨다. 앞의 공정에 의해 탈수소화된 단결정 반도체층(102)에 대하여, 소자 형성 공정에 의해 결함을 보상하는 수소를 공급함으로써, 포획 중심이 되는 결함을 유효하게 보상할 수 있다. 또한, 블로킹층(109)은 지지 기판(101)측으로부터의 불순물 확산에 의한 오염을 방지하는 것에 대하여, 보호막(117)은 이 상층측으로부터의 불순물 확산에 의한 오염을 방지하는 효과가 있다. 본 형태에서는, 결정성이 뛰어난 단결정 반도체층(102)의 하층측 및 상층측을, 나트륨 등의 가동성이 높은 불순물 이온에서도 방지 효과가 높은 절연막으로 피복함으로써, 이 단결정 반도체층(102)에 의해 제작되는 반도체 소자의 특성 안정화에 절대적인 효과를 발휘한다.
그 후, 도 10(A)에 도시한 바와 같이 층간 절연막(118)을 형성한다. 층간 절연막(118)은 BPSG(Boron Phosphorus Silicon Glass) 막을 성막하거나, 폴리이미드로 대표되는 유기 수지를 도포하여 형성한다. 층간 절연막(118)에는 콘택트 홀(119)을 형성한다.
도 10(B)은 배선을 형성하는 단계를 도시한다. 콘택트 홀(119)에는 콘택트 플러그(120)를 형성한다. 콘택트 플러그(120)는, WF6 가스와 SiH4 가스를 이용하여 화학 기상 성장법으로 텅스텐 실리사이드를 형성하고, 콘택트 홀(119)에 묻는 것에 의해 형성된다. 또한, WF6 가스를 이용하여 수소 환원에 의해 텅스텐을 형성하여 콘택트 홀(119)에 묻어도 좋다. 그 후, 콘택트 플러그(120)에 맞추어 배선(121)을 형성한다. 배선(121)은 알루미늄 혹은 알루미늄 합금으로 형성하고, 상층과 하층에는 배리어 메탈로서 몰리브덴, 크롬, 티탄 등의 금속막을 형성한다. 또한, 그 상층에 층간 절연막(148)을 형성한다. 배선은 적절히 형성하면 좋고, 이 상층에 배선층을 더 형성하여 다층 배선화해도 좋다. 그 경우에는 다마신 프로세스를 적용해도 좋다.
이와 같이, 지지 기판(101)에 접합된 단결정 반도체층(102)을 이용하여 전계 효과 트랜지스터를 제작할 수 있다. 본 형태에 관한 단결정 반도체층(102)은 결정 방위가 일정한 단결정 반도체이기 때문에, 균일하고 고성능의 전계 효과 트랜지스 터를 얻을 수 있다. 즉, 스레시홀드 전압이나 이동도 등, 트랜지스터 특성에 있어서 중요한 특성값의 불균일성을 억제하여, 고이동화 등의 고성능화를 달성할 수 있다.
또한, 단결정 반도체층(102)의 백 채널측(게이트 전극(112)과 반대측)에는 할로겐을 포함하는 산화막(103)이 형성되어 있으므로, 국재 준위 밀도가 저감되어, 트랜지스터간의 스레시홀드 전압의 변동을 억제할 수 있다. 또한, 지지 기판(101)과 단결정 반도체층(102) 사이에는 할로겐을 포함하는 산화막(103) 외에, 블로킹층(109)이 형성되어 있으므로, 지지 기판(101)측으로부터 나트륨 등의 금속 등의 불순물이 확산되어 단결정 반도체층(102)이 오염되는 것을 방지할 수 있다.
도 11은 반도체 장치의 일례로서, SOI 구조를 가지는 기판에 의해 얻어지는 마이크로 프로세서의 구성을 나타낸다. 마이크로 프로세서(200)는, 상기의 본 형태에 관한 SOI 기판에 의해 제조된다. 이 마이크로 프로세서(200)는 연산 회로(201)(Arithmetic logic unit: ALU라고도 한다.), 연산 회로 제어부(202)(ALU Controller), 명령 해석부(203)(Instruction Decoder), 인터럽트 제어부(204)(Interrupt Controller), 타이밍 제어부(205)(Timing Controller), 레지스터(206)(Register), 레지스터 제어부(207)(Register Controller), 버스 인터페이스(208)(Bus I/F), 판독 전용 메모리(209)(ROM), 및 ROM 인터페이스(210)(ROM I/F)를 가지고 있다.
버스 인터페이스(208)를 통하여 마이크로 프로세서(200)에 입력된 명령은 명령 해석부(203)에 입력되어, 디코드된 후에 연산 회로 제어부(202), 인터럽트 제어 부(204), 레지스터 제어부(207), 타이밍 제어부(205)에 입력된다. 연산 회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 연산 회로 제어부(202)는, 연산 회로(201)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(204)는 마이크로 프로세서(200)의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(207)는 레지스터(206)의 어드레스를 생성하여, 마이크로 프로세서(200)의 상태에 따라 레지스터(206)의 데이터의 판독이나 기입을 행한다. 타이밍 제어부(205)는, 연산 회로(201), 연산 회로 제어부(202), 명령 해석부(203), 인터럽트 제어부(204), 레지스터 제어부(207)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 제어부(205)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다. 또한, 도 11에 나타낸 마이크로 프로세서(200)는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제로는 그 용도에 따라 다종 다양한 구성을 구비할 수 있다.
이러한 마이크로 프로세서(200)는 지지 기판인 절연 표면을 가지는 기판 혹은 절연 기판에 접합된 결정 방위가 일정한 단결정 반도체층(SOI층)에 의해 집적회로가 형성되어 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 또한, 집적회로를 구성하는 트랜지스터에 이용되는 단결정 반도체층의 백 채널측(게이트 전극과 반대측)에 할로겐을 포함하는 산화막이 형성되어 있으므 로, 국재 준위 밀도가 저감되어, 트랜지스터간의 스레시홀드 전압의 변동을 억제할 수 있다. 또한, 지지 기판과 단결정 반도체층과의 사이에는 할로겐을 포함하는 산화막 외에, 블로킹층이 형성되어 있으므로, 지지 기판측으로부터 나트륨 등의 금속 등의 불순물이 확산되어 단결정 반도체층이 오염되는 것을 방지할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례로서, SOI 구조를 가지는 기판에 의해 얻어지는 RFCPU의 구성에 대하여, 도 12를 참조하여 설명한다. 도 12는 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, 「RFCPU」라고 한다)의 일례를 나타낸다. RFCPU(211)는, 아날로그 회로부(212)와 디지털 회로부(213)를 가지고 있다. 아날로그 회로부(212)로서, 공진 용량을 가지는 공진 회로(214), 정류회로(215), 정전압 회로(216), 리셋 회로(217), 발진 회로(218), 복조 회로(219), 변조 회로(220), 및 전원 관리 회로(230)를 가지고 있다. 디지털 회로부(213)는 RF 인터페이스(221), 제어 레지스터(222), 클록 콘트롤러(223), CPU 인터페이스(224), 중앙 처리 유닛(225)(CPU), 랜덤 액세스 메모리(226)(RAM), 판독 전용 메모리(227)(ROM)를 가지고 있다.
이와 같은 구성의 RFCPU(211)의 동작은 개략 이하와 같다. 안테나(228)가 수신한 신호를 바탕으로, 공진 회로(214)에 의해 유도 기전력이 생긴다. 유도 기전력은 정류회로(215)를 거쳐 용량부(229)에 충전된다. 이 용량부(229)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터에 의해 형성되어 있는 것이 바람직하다. 용량부(229)는 RFCPU(211)와 일체 형성되어 있을 필요는 없고, 별도 부품으로 서 RFCPU(211)를 구성하는 절연 표면을 가지는 기판에 장착되어 있어도 좋다.
리셋 회로(217)는 디지털 회로부(213)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승에 지연하여 발생하는 신호를 리셋 신호로서 생성한다. 발진 회로(218)는 정전압 회로(216)에 의해 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 로패스 필터(lowpass filter)로 형성되는 복조 회로(219)는, 예를 들면 진폭 변조(ASK) 방식의 수신 신호의 진폭의 변동을 2치화한다. 변조 회로(220)는 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조 회로(220)는 공진 회로(214)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다. 클록 콘트롤러(223)는, 전원 전압 또는 중앙 처리 유닛(225)에서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(230)에 의해 행해진다.
안테나(228)로부터 RFCPU(211)에 입력된 신호는 복조 회로(219)에 의해 복조된 후, RF 인터페이스(221)에 의해 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(222)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(227)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(226)에 데이터의 기입, 중앙 처리 유닛(225)에 대한 연산 명령 등이 포함되어 있다. 중앙 처리 유닛(225)은 CPU 인터페이스(224)를 통하여 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)에 액세스한다. CPU 인터페이스(224)는 중앙 처리 유닛(225)이 요구하는 어드레스로부터, 판독 전용 메모리(227), 랜덤 액세스 메모 리(226), 제어 레지스터(222) 중 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙 처리 유닛(225)의 연산 방식은, 판독 전용 메모리(227)에 OS(operating system)를 기억시켜 두고, 기동과 함께 프로그램을 판독 실행하는 방식을 채용할 수 있다. 또한, 전용의 연산 회로를 형성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식으로는, 전용의 연산 회로로 일부의 처리를 행하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(225)에 의해 실행되는 방식을 적용할 수 있다.
이러한 RFCPU(211)는, 지지 기판으로서 이용되는 절연 표면을 가지는 기판 혹은 절연 기판에 접합된 결정 방위가 일정한 단결정 반도체층(SOI층)에 의해 집적회로가 형성되어 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 그것에 의해, 전력을 공급하는 용량부(229)를 소형화하여도 장시간의 동작을 보증할 수 있다. 또한, 지지 기판과 단결정 반도체층의 사이에는, 할로겐을 포함하는 산화막과 블로킹층이 형성되어 있다. 할로겐을 포함하는 산화막을 형성함으로써, 국재 준위 밀도가 저감되어, 트랜지스터간의 스레시홀드 전압의 변동을 억제할 수 있다. 또한, 블로킹층을 형성하는 것에 의해, 지지 기판측으로부터 불순물이 확산하여 단결정 반도체층이 오염되는 것을 방지할 수 있다. 도 12에서는 RFCPU의 형태에 대하여 나타내고 있지만, 예를 들면 IC 태그와 같은 통신 기능, 연산 처리 기능, 메모리 기능을 구비한 반도체 장치에 SOI 구조를 가지는 기판을 이용해도 좋다.
본 형태에 관한 단결정 반도체층은, 표시 패널을 제조하는 마더 유리로 불리는 대형의 유리 기판에 접합할 수도 있다. 도 13은, 지지 기판(101)으로서 이용되는 표시 패널 제조용의 마더 유리에 단결정 반도체층(102)을 접합하는 경우를 나타낸다. 마더 유리로부터는 복수의 표시 패널을 잘라내지만, 단결정 반도체층(102)은 표시 패널(122)의 형성 영역에 맞추어 접합하는 것이 바람직하다. 반도체 기판에 비해 마더 유리는 면적이 크기 때문에, 도 13에 나타낸 바와 같이, 표시 패널(122)의 형성 영역의 내측에 단결정 반도체층(102)을 복수개 배치하는 것이 바람직하다. 이것에 의해, 단결정 반도체층(102)을 지지 기판(101) 위에 복수개 나열하여 배치하는 경우에도, 인접 간격에 여유를 갖게 할 수 있다. 표시 패널(122)에는, 주사선 구동 회로 영역(123), 신호선 구동 회로 영역(124), 화소 형성 영역(125)이 있고, 이들 영역을 포함하도록 단결정 반도체층(102)을 지지 기판(101)에 접합한다.
도 14(A) 및 도 14(B)는, 단결정 반도체층을 이용한 화소 트랜지스터로 구성되어 있는 액정표시장치의 일례를 나타낸다. 도 14(A)는 화소의 평면도를 나타내고, 단결정 반도체층(102)이 주사선(126)과 교차하고, 또한, 신호선(127), 화소 전극(128)과 접속하는 구성을 나타낸다. 도 14(A)에 나타낸 J-K 절단선에 대응하는 단면도를 도 14(B)에 나타내고 있다.
도 14(B)에서, 화소 트랜지스터는, 지지 기판(101) 위에 블로킹층(109), 접합층(104), 산화막(103), 단결정 반도체층(102)이 적층된 구조를 가진다. 층간 절연막(118) 위에 화소 전극(128)이 형성되어 있다. 층간 절연막(118)에 형성된 콘 택트 홀에서, 단결정 반도체층(102)과 신호선(127)이 접속한다. 콘택트 홀에는, 층간 절연막(118)의 에칭에 의해 생긴 오목 형상의 단차를 묻도록 주(柱) 형상 스페이서(131)가 형성되어 있다. 대향 기판(129)에는 대향 전극(130)이 형성되고, 주 형상 스페이서(131)에 의해 형성되는 공극에 액정층(132)이 형성되어 있다.
도 15(A) 및 또 15(B)는, 단결정 반도체층을 이용한 화소 트랜지스터로 구성되어 있는 일렉트로 루미네슨스 표시장치의 일례를 나타낸다. 도 15(A)는 화소의 평면도를 나타내고, 화소 트랜지스터로서 신호선(127)에 접속하는 선택 트랜지스터(133)와, 전류 공급선(135)에 접속하는 표시 제어 트랜지스터(134)를 가지고 있다. 이 표시장치는 일렉트로 루미네슨스 재료를 포함하여 형성되는 층(EL층)을 전극간에 끼운 발광소자가 각 화소에 형성되는 구성으로 되어 있다. 화소 전극(128)은 표시 제어 트랜지스터(134)에 접속되어 있다. 도 15(B)는 이와 같은 화소의 요부로서 표시 제어 트랜지스터의 구성을 나타낸 단면도이다.
도 15(B)에서, 표시 제어 트랜지스터는, 지지 기판(101) 위에 블로킹층(109), 접합층(104), 산화막(103), 단결정 반도체층(102)이 적층된 구조를 가진다. 블로킹층(109), 접합층(104), 산화막(103), 단결정 반도체층(102), 층간 절연막(118) 등의 구성은 도 14(B)와 마찬가지이다. 화소 전극(128)의 주변부는 절연성의 격벽층(136)으로 둘러싸여 있다. 화소 전극(128) 위에는 EL층(137)이 형성되어 있다. EL층(137) 위에는 대향 전극(130)이 형성되어 있다. 화소부에는 봉지 수지(138)가 충전되고, 보강판으로서 대향 기판(129)이 형성되어 있다.
본 실시예의 일렉트로 루미네슨스 표시장치는 이러한 화소를 매트릭스 형상 으로 배열시켜 표시 화면을 구성한다. 이 경우, 화소 트랜지스터의 채널부가 단결정 반도체층(102)을 이용하여 형성되므로, 각 트랜지스터간에 특성의 편차가 없고, 화소마다의 발광 휘도에 차이가 생기지 않는다는 이점이 있다. 따라서, 발광소자의 밝기를 전류로 제어하여 구동하는 것이 용이하게 되어, 트랜지스터간의 특성의 편차를 보정하는 보정 회로도 불필요하게 되므로, 구동 회로의 부담을 저감할 수 있다. 또한, 지지 기판(101)으로서 유리 기판 등의 투광성 기판을 선택할 수 있으므로, 지지 기판(101)측으로부터 광을 방사하는 보텀 에미션형의 일렉트로 루미네슨스 표시장치를 구성할 수 있다.
이와 같이, 표시 패널을 제조하는 마더 유리에도 단결정 반도체층을 이용한 트랜지스터를 형성하는 것이 가능하다. 단결정 반도체층을 이용하여 형성되는 트랜지스터는, 아몰퍼스(amorphous) 실리콘을 이용하여 형성되는 트랜지스터보다 전류 구동 능력 등 많은 동작 특성이 우수하므로, 트랜지스터의 사이즈를 소형화할 수 있다. 그것에 의해, 표시 패널에서의 화소부의 개구율을 향상시킬 수 있다. 또한, 이러한 표시 패널을 가지는 표시장치 내에, 도 11에 설명한 마이크로 프로세서나 도 12에 설명한 RFCPU도 형성할 수 있으므로, 표시장치 내에 컴퓨터의 기능을 탑재할 수도 있다. 또한, 비접촉으로 데이터의 입출력을 가능하게 한 디스플레이를 제작할 수도 있다.
본 발명에 의한 SOI 구조를 가지는 기판에 의해, 다양한 전기 기구를 구성할 수 있다. 전기 기구로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 네비게이션 시스템, 음향 재생장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게임기기, 휴 대 정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등이 포함된다. 도 16(A) 내지 도 16(C)에, 본 발명에 관한 전기 기구의 일례를 나타낸다.
도 16(A)는, 휴대전화기(301)의 일례를 도시한다. 이 휴대전화기(301)는 표시부(302), 조작 스위치(303) 등을 포함하여 구성되어 있다. 표시부(302)에서는, 도 14(A) 및 도 14(B)에 설명한 액정표시장치 또는 도 15(A) 및 도 15(B)에 설명한 일렉트로 루미네슨스 표시장치를 적용할 수 있다. 본 형태에 관한 표시장치를 적용함으로써, 표시 얼룩이 적고 화질이 뛰어난 표시부를 구성할 수 있다. 또한, 휴대전화기(301)에 포함되는 마이크로 프로세서나 메모리에도 본 형태의 반도체 장치를 적용할 수 있다.
도 16(B)는 디지털 플레이어(304)를 나타낸 것으로, 오디오 장치의 하나의 대표예이다. 도 16(B)에 나타낸 디지털 플레이어(304)는 표시부(302), 조작 스위치(303), 이어폰(305) 등을 포함하고 있다. 이어폰(305) 대신에 헤드폰이나 무선식 이어폰을 이용할 수 있다. 디지털 플레이어(304)가 가지는, 음악 정보를 기억하는 메모리부나, 디지털 플레이어(304)를 기능시키는 마이크로 프로세서에, 본 형태의 반도체 장치를 적용할 수 있다. 본 구성의 디지털 플레이어(304)는 소형 경량화가 가능하지만, 표시부(302)에서, 도 14(A) 및 도 14(B)에 설명한 액정표시장치 또는 도 15(A) 및 도 15(B)에 설명한 일렉트로 루미네슨스 표시장치를 적용함으 로써, 화면 사이즈가 0.3 인치에서 2 인치 정도인 경우에도 고정밀 화상 혹은 문자 정보를 표시할 수 있다.
도 16(C)는 전자책(306)을 나타내고 있다. 이 전자책(306)은 표시부(302), 조작 스위치(303) 등을 포함한다. 또한, 모뎀이 내장되어 있어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 전자책(306)이 가지는, 정보를 기억하는 메모리부나, 전자책(306)을 기능시키는 마이크로 프로세서에 본 형태의 반도체 장치를 적용할 수 있다. 메모리부에는, 기록 용량이 20∼200 기가바이트(GB)인 NOR형 불휘발성 메모리를 이용하여 영상이나 음성(음악)을 기록, 재생할 수 있다. 표시부(302)에서, 도 14(A) 및 도 14(B)에 설명한 액정표시장치 또는 도 15(A) 및 도 15(B)에 설명한 일렉트로 루미네슨스 표시장치를 적용함으로써, 고화질의 표시를 행할 수 있다.
[실시예]
[실시예 1]
이하에서, 본 발명에 관하여 실시예에 기초하여 더욱 상세하게 설명한다. 본 발명은 이 실시예에 의해 한정되는 것은 아니고, 특허 청구 범위에 의해 특정되는 것이라는 것은 말할 필요도 없다.
본 실시예 1에서는, 단결정 실리콘 기판에 형성한 산화막에 포함되는 염소에 대하여 분석한 결과를 나타낸다.
본 실시예에서 이용한 산화막(이하, 본 실시예의 산화막이라고 표기한다)의 제작 방법을 이하에 설명한다. HCl을 포함하는 산화성 분위기 중에서 열산화를 행 함으로써, 단결정 실리콘 기판 위에 100 nm두께의 산화막을 형성했다. 열산화는 산소 가스의 유량 5 SLM에 대하여 염화수소 가스를 150 sccm 도입한 분위기 중에서, 1000℃에서 1 시간 35분 행하였다. 다음에, 측정용의 캡막으로서 산화질화규소막을 100 nm 성막했다.
또한, 본 실시예에서는, 비교예로서 HCl을 첨가하지 않은 산화성 분위기 중에서 단결정 실리콘 기판의 열산화를 행하여 형성한 산화막(이하, 비교의 산화막이라고 표기한다)을 성막했다. 열산화는, 산소 가스의 유량을 5 SLM으로 하고, 1000℃에서 행하였다. 또한, 본 실시예의 산화막과 막 두께를 맞추기 위해, 열산화 시간을 2시간 40분으로 했다. 다음에, 측정용의 캡막으로서 산화질화규소막을 100 nm 성막했다.
본 실시예의 산화막과 비교 산화막에 대하여, 산화막 중의 염소와 수소의 분포를, 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)을 이용하여 측정했다.
도 17에 Cl 농도의 깊이 방향의 프로파일을 나타내고, 도 18에 H 농도의 깊이 방향의 프로파일을 나타낸다. 또한, 도 17, 도 18에서, Cl 농도 및 H 농도의 값은 산화막 내만 유효하다.
도 17에 도시된 바와 같이, 본 실시예의 산화막 중의 Cl 농도의 분포는 기울기를 나타낸다. 산화막에 포함되는 염소는 단결정 실리콘 기판과 산화막과의 계면을 향하여 그 농도가 높아지도록 분포되어 있고, 계면 근방에서 가장 높아져, 4× 1020/cm3 정도였다. 이것으로부터, HCl을 포함하는 산화성 분위기 중에서 단결정 실리콘 기판의 열산화를 행하는 것에 의해, 단결정 실리콘 기판과의 계면 근방에 염소가 많이 포함되는 산화막을 형성할 수 있다.
또한, 도 18에 나타낸 바와 같이, 본 실시예의 산화막 중의 H 농도와 비교의 산화막의 H 농도의 분포에 특별한 차이는 관찰할 수 없었다.
[실시예 2]
본 실시예에서는, HCl을 포함하는 분위기 중에서 열산화를 행하여 단결정 실리콘층에 산화막을 형성하고, 이 단결정 실리콘층을 이용하여 트랜지스터를 형성한 경우의, 트랜지스터의 전기 특성에 대한 영향에 대하여 설명한다.
본 실시예에서 이용한 트랜지스터(이하, 본 실시예의 트랜지스터라고 표기한다)는, 단결정 반도체층에 산화막이 형성되고, 산화막의 단결정 반도체층이 유리 기판과 접합하는 측에 질화산화규소막과 산화규소막이 형성되고, 산화규소막을 끼우고 단결정 반도체층과 유리 기판이 접합한 구성을 가진다. 산화막의 막 두께는 50 nm이며, HCl을 포함하는 산화성 분위기 중에서 단결정 반도체층의 열산화를 행하여 형성했다. 산화규소막은, 유기 실란 가스로서 규산에틸을 이용한 화학 기상 성장법에 의해 형성했다. 접합 후, 단결정 반도체층에 에너지 밀도가 685 mJ/cm2 또는 690 mJ/cm2의 에너지 빔을 조사했다. 또한, 스레시홀드값을 제어하기 위한 채 널 도프를 행하였다. 이하, n형의 도전성을 부여하는 불순물을 1×1017 ions/cm2 첨가한 단결정 반도체층을 이용한 트랜지스터를 본 실시예의 n형 트랜지스터, p형의 도전성을 부여하는 불순물을 1×1017 ions/cm2 첨가한 단결정 반도체층을 이용한 트랜지스터를 본 실시예의 p형 트랜지스터라고 표기한다.
또한, 비교로서 이용한 트랜지스터(이하, 비교 트랜지스터라고 표기한다)는, 단결정 반도체층에 산화질화규소막이 형성되고, 산화질화규소막의 단결정 반도체층이 유리 기판과 접합하는 측에 질화산화규소막과 산화규소막이 형성되고, 산화규소막을 끼우고 단결정 반도체층과 유리 기판이 접합한 구성을 가진다. 산화질화규소막은, 본 실시예의 트랜지스터에 맞추어, 막 두께가 50 nm가 되도록 성막했다. 또한, 산화규소막은 본 실시예의 트랜지스터와 마찬가지의 방법으로 형성했다. 접합 후, 본 실시예의 트랜지스터의 제작 공정과 마찬가지로, 단결정 반도체층에 에너지 밀도가 685 mJ/cm2 또는 690 mJ/cm2의 에너지 빔을 조사했다. 또한, 본 실시예의 트랜지스터와 스레시홀드 전압이 가까워지는 도즈 조건에서, 비교 트랜지스터의 단결정 반도체층에 채널 도프를 행하였다. 이하, n형의 도전성을 부여하는 불순물을 2×1017 ions/cm2 첨가한 단결정 반도체층을 이용한 트랜지스터를 비교용의 n형 트랜지스터(1), n형의 도전성을 부여하는 불순물을 3×1017 ions/cm2 첨가한 단결정 반도체층을 이용한 트랜지스터를 비교용의 n형 트랜지스터(2), p형의 도전성을 부 여하는 불순물을 3×1017 ions/cm2 첨가한 단결정 반도체층을 이용한 트랜지스터를 비교용의 p형 트랜지스터라고 표기한다.
이상의 공정으로 제작된 트랜지스터의 전기 특성에 대하여 측정한 결과를 도 19(A) 내지 도 21(B)에 나타낸다.
도 19(A) 및 도 19(B)는, 스레시홀드 전압(단위는 V)을 나타낸 그래프이다.
또한, 도 20(A) 및 도 20(B)에, 전계 효과 이동도(㎌E, 단위는 cm2/Vs)에 대하여 측정한 결과를 나타낸다. 도 20(A) 및 도 20(B)로부터, 본 실시예의 트랜지스터는 비교 트랜지스터보다 전계 효과 이동도가 높다는 것을 알 수 있다. 예를 들면, 에너지 밀도가 690 mJ/cm2의 에너지 빔을 조사하여 얻어진 본 실시예의 n형 트랜지스터는 480 cm2/Vs 이상, 본 실시예의 p형 트랜지스터는 185 cm2/Vs 이상의 전계 효과 이동도를 나타냈다.
또한, 도 21(A) 및 도 21(B)는, S값(서브 스레시홀드값. 단위는 V/decade)에 대하여 측정한 결과를 나타낸 그래프이다. 도 21(A) 및 도 21(B)에서, 본 실시예의 트랜지스터가 비교 트랜지스터보다 S값이 낮아지는 경향이 관찰되었다.
도 19(A) 내지 도 21(B)의 측정 결과로부터, HCl을 포함하는 분위기 중에서 형성된 산화막을 가지는 단결정 실리콘층을 이용한 트랜지스터는, 산화질화규소막을 형성한 단결정 실리콘층을 이용한 트랜지스터보다, 전계 효과 이동도가 높고, 서브 스레시홀드값이 낮아졌다. 따라서, HCl을 포함하는 분위기 중에서 형성된 산 화막을 가지는 단결정 실리콘층을 이용하여 트랜지스터를 형성함으로써, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
[실시예 3]
이하에서, 본 발명의 특징의 하나인 이온의 조사 방법에 대하여 고찰한다.
본 발명에서는, 수소(H)에 유래하는 이온(이하, 「수소 이온종」이라고 부른다)을 단결정 반도체 기판에 대하여 조사한다. 보다 구체적으로는, 수소 가스 또는 수소를 조성에 포함하는 가스를 원재료로서 이용하여, 수소 플라즈마를 발생시키고, 이 수소 플라즈마 중의 수소 이온종을 단결정 반도체 기판에 대하여 조사한다.
(수소 플라즈마 중의 이온)
상기와 같은 수소 플라즈마 중에는, H＋, H2 ＋, H3 ＋와 같은 수소 이온종이 존재한다. 여기서, 각 수소 이온종의 반응 과정(생성 과정, 소멸 과정)에 대하여, 이하에 반응식을 열거한다.
e＋H → e＋H＋＋e ‥‥‥ (1)
e＋H2 → e＋H2 ＋＋e ‥‥‥ (2)
e＋H2 → e＋(H2)* → e＋H＋H ‥‥‥ (3)
e＋H2 ＋ → e＋(H2 ＋)* → e＋H＋＋H ‥‥‥ (4)
H2 ＋＋H2 → H3 ＋＋H ‥‥‥ (5)
H2 ＋＋H2 → H＋＋H＋H2 ‥‥‥ (6)
e＋H3 ＋ → e＋H＋＋H＋H ‥‥‥ (7)
e＋H3 ＋ → H2＋H ‥‥‥ (8)
e＋H3 ＋ → H＋H＋H ‥‥‥ (9)
도 22에, 상기 반응의 일부를 모식적으로 나타낸 에너지 다이어그램을 나타낸다. 또한, 도 22에 나타낸 에너지 다이어그램은 모식도에 지나지 않고, 반응에 관한 에너지의 관계를 엄밀하게 규정하는 것이 아닌 점에 유의하기 바란다.
(H3 ＋의 생성 과정)
상기와 같이, H3 ＋는, 주로 반응식 (5)에 의해 나타내어지는 반응 과정에 의해 생성된다. 한편, 반응식 (5)와 경합하는 반응으로서, 반응식 (6)에 의해 나타 내어지는 반응 과정이 존재한다. H3 ＋가 증가하기 위해서는, 적어도, 반응식 (5)의 반응이 반응식 (6)의 반응보다 많이 일어날 필요가 있다(또한, H3 ＋가 감소하는 반응으로서는 그 외에도 반응식 (7), 반응식 (8), 반응식 (9)가 존재하기 때문에, 반응식 (5)의 반응이 반응식 (6)의 반응보다 많다고 하여, 반드시 H3 ＋가 증가한다고는 할 수 없다). 반대로, 반응식 (5)의 반응이 반응식 (6)의 반응보다 적은 경우에는, 플라즈마 중에서의 H3 ＋의 비율은 감소한다.
상기 반응식에서의 우변(최우변)의 생성물의 증가량은, 반응식의 좌변(최좌변)에 나타내는 원료의 밀도나, 그 반응에 관한 속도 계수 등에 의존하고 있다. 여기서, H2 ＋의 운동 에너지가 약 11 eV보다 작은 경우에는 반응식 (5)의 반응이 주요하게 되고(즉, 반응식 (5)에 관한 속도 계수가, 반응식 (6)에 관한 속도 계수와 비교하여 충분히 커지고), H2 ＋의 운동 에너지가 약 11 eV보다 큰 경우에는 반응식 (6)의 반응이 주요하게 된다는 것이 실험적으로 확인되고 있다.
하전 입자는 전장으로부터 힘을 받아 운동 에너지를 얻는다. 이 운동 에너지는, 전장에 의한 포텐셜 에너지의 감소량에 대응한다. 예를 들면, 어느 하전 입자가 다른 입자와 충돌할 때까지의 사이에 얻는 운동 에너지는, 그 사이에 통과한 전위차 분의 포텐셜 에너지와 동일하다. 즉, 전장 중에서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않는 상황과 비교하여, 하전 입자의 운동 에너지(의 평균)는 커지는 경향이 있다. 이러한 하전 입자에 관한 운동 에너지의 증대 경향은, 입자의 평균 자유 행정이 큰 상황, 즉, 압력이 낮은 상황에서 발생할 수 있다.
또한, 평균 자유 행정이 작아도, 그 동안에 큰 운동 에너지를 얻을 수 있는 상황이라면, 하전 입자의 운동 에너지는 커진다. 즉, 평균 자유 행정이 작아도, 전위차가 큰 상황이라면, 하전 입자가 가지는 운동 에너지는 커진다고 할 수 있다.
이것을 H2 ＋에 적용해 보기로 한다. 플라즈마의 생성에 관한 체임버 내와 같이 전장의 존재를 전제로 하면, 이 체임버 내의 압력이 낮은 상황에서는 H2 ＋의 운동 에너지는 커지고, 이 체임버 내의 압력이 높은 상황에서는 H2 ＋의 운동 에너지는 작아진다. 즉, 체임버 내의 압력이 낮은 상황에서는 반응식 (6)의 반응이 주요하게 되기 때문에, H3 ＋는 감소하는 경향이 있고, 체임버 내의 압력이 높은 상황에서는 반응식 (5)의 반응이 주요하게 되기 때문에, H3 ＋는 증가하는 경향이 있다. 또한, 플라즈마 생성 영역에서의 전장(또는 전계)이 강한 상황, 즉, 어느 2점간의 전위차가 큰 상황에서는 H2 ＋의 운동 에너지는 커지고, 반대의 상황에서는, H2 ＋의 운동 에너지는 작아진다. 즉, 전장이 강한 상황에서는 반응식 (6)의 반응이 주요하게 되기 때문에 H3 ＋는 감소하는 경향이 있고, 전장이 약한 상황에서는 반응식(5)의 반응이 주요하게 되기 때문에, H3 ＋는 증가하는 경향이 있다.
(이온원에 의한 차이)
여기서, 이온종의 비율(특히, H3 ＋의 비율)이 다른 예를 나타낸다. 도 23은, 100% 수소 가스(이온원의 압력: 4.7×10-2 Pa)로 생성되는 이온의 질량 분석 결과를 나타낸 그래프이다. 또한, 상기 질량 분석은, 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 횡축은 이온의 질량이다. 스펙트럼 중, 질량 1, 2, 3의 피크는, 각각, H＋, H2 ＋, H3 ＋에 대응한다. 종축은, 스펙트럼의 강도로서, 이온의 수에 대응한다. 도 23에서는, 질량이 다른 이온의 수량을, 질량 3의 이온을 100으로 한 경우의 상대비로 나타내고 있다. 도 23으로부터, 상기 이온원에 의해 생성되는 이온의 비율은, H＋ : H2 ＋ : H3 ＋ = 1 : 1 : 8 정도가 된다는 것을 알 수 있다. 또한, 이러한 비율의 이온은, 플라즈마를 생성하는 플라즈마 소스부(이온원)와, 이 플라즈마로부터 이온 빔을 인출하기 위한 인출 전극 등으로 구성되는 이온 도핑 장치에 의해서도 얻을 수 있다.
도 24는, 도 23과는 다른 이온원을 이용한 경우이며, 이온원의 압력이 대체 로 3×10-3 Pa일 때, PH3로부터 생성한 이온의 질량 분석 결과를 나타낸 그래프이다. 상기 질량 분석 결과는 수소 이온종에 주목한 것이다. 또한, 질량 분석은 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 도 23과 마찬가지로, 횡축은 이온의 질량을 나타내고, 질량 1, 2, 3의 피크는, 각각 H＋, H2 ＋, H3 ＋에 대응한다. 종축은 이온의 수량에 대응하는 스펙트럼의 강도이다. 도 24로부터, 플라즈마 중의 이온의 비율은 H＋ : H2 ＋ : H3 ＋ = 37 : 56 : 7 정도라는 것을 알 수 있다. 또한, 도 24는 소스 가스가 PH3인 경우의 데이터이지만, 소스 가스로서 100% 수소 가스를 이용한 경우에도, 수소 이온종의 비율은 동일한 정도가 된다.
도 24의 데이터를 얻은 이온원의 경우에는, H＋, H2 ＋ 및 H3 ＋ 중, H3 ＋가 7% 정도밖에 생성되어 있지 않다. 한편, 도 23의 데이터를 얻은 이온원의 경우에는, H3 ＋의 비율을 50% 이상(상기의 조건에서는 80% 정도)으로 하는 것이 가능하다. 이것은, 상기 고찰에서 명백해진 체임버 내의 압력 및 전장에 기인하는 것이라고 생각된다.
(H3 ＋의 조사 메카니즘)
도 23과 같은 복수의 이온종을 포함하는 플라즈마를 생성하고, 생성된 이온 종을 질량 분리하지 않고 단결정 반도체 기판에 조사하는 경우, 단결정 반도체 기판의 표면에는, H＋, H2 ＋, H3 ＋의 각 이온이 조사된다. 이온의 조사로부터 이온 도입 영역 형성에 걸친 메카니즘을 재현하기 위해, 이하의 5 종류의 모델을 생각할 수 있다.
모델 1, 조사되는 이온종이 H＋이고, 조사 후에도 H＋(H)인 경우
모델 2, 조사되는 이온종이 H2 ＋이고, 조사 후에도 H2 ＋(H2)인 채인 경우
모델 3, 조사되는 이온종이 H2 ＋이고, 조사 후에 2개의 H(H＋)로 분열하는 경우
모델 4, 조사되는 이온종이 H3 ＋이고, 조사 후에도 H3 ＋(H3)인 채인 경우
모델 5, 조사되는 이온종이 H3 ＋이고, 조사 후에 3개의 H(H＋)로 분열하는 경우.
(시뮬레이션 결과와 실측값과의 비교)
상기 모델을 기초로 하여, 수소 이온종을 Si 기판에 조사하는 경우의 시뮬레이션을 행하였다. 시뮬레이션용의 소프트웨어로서는, SRIM(the Stopping and Range of Ions in Matter: 몬테카를로법(Monte Carle method)에 의한 이온 도입 과 정의 시뮬레이션 소프트웨어, TRIM(the Transport of Ions in Matter)의 개량판)을 이용하였다. 또한, 계산의 관계상, 모델 2에서는 H2 ＋를 질량 2배의 H＋로 치환하여 계산했다. 또한, 모델 4에서는 H3 ＋를 질량 3배의 H＋로 치환하여 계산했다. 또한, 모델 3에서는 H2 ＋를 운동 에너지 1/2의 H＋로 치환하고, 모델 5에서는 H3 ＋를 운동 에너지 1/3의 H＋로 치환하여 계산을 행하였다.
또한, SRIM은 비정질 구조를 대상으로 하는 소프트웨어이지만, 고에너지, 고도즈의 조건으로 수소 이온종을 조사하는 경우에는, SRIM을 적용할 수 있다. 수소 이온종과 Si 원자의 충돌에 의해, Si 기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
도 25에, 모델 1 내지 모델 5를 이용하여 수소 이온종을 조사한 경우(H 환산으로 10만개 조사시)의 계산 결과를 나타낸다. 도 25는 또한 도 23의 수소 이온종을 조사한 Si 기판 중의 수소 농도(SIMS(Secondary Ion Mass Spectroscopy)의 데이터)를 아울러 나타낸다. 모델 1 내지 모델 5를 이용하여 행한 계산의 결과에 대해서는, 종축을 수소 원자의 수로 나타내고(우축), SIMS 데이터에 대해서는, 종축을 수소 원자의 농도로 나타낸다(좌축). 횡축은 Si 기판 표면으로부터의 깊이이다. 실측값인 SIMS 데이터와 계산 결과를 비교한 경우, 모델 2 및 모델 4는 분명하게 SIMS 데이터의 피크로부터 벗어나 있고, 또한, SIMS 데이터 중에는 모델 3에 대응 하는 피크도 관찰되지 않는다. 이것으로부터, 모델 2 내지 모델 4의 기여는, 상대적으로 작다는 것을 알 수 있다. 이온의 운동 에너지가 keV의 오더인 것에 대하여, H-H의 결합 에너지는 수 eV 정도에 지나지 않는 것을 생각하면, 모델 2 및 모델 4의 기여가 작은 것은, Si 원소와의 충돌에 의해, 대부분의 H2 ＋나 H3 ＋가, H＋나 H로 분리되기 때문이라고 생각된다.
이상으로부터, 모델 2 내지 모델 4에 대해서는, 이하에서는 고려하지 않기로 한다. 도 26 내지 도 28에, 모델 1 및 모델 5를 이용하여 수소 이온종을 조사한 경우(H 환산으로 10만개 조사시)의 계산 결과를 나타낸다. 도 26 내지 도 28 은 또한 도 23의 수소 이온종을 조사한 Si 기판 중의 수소 농도(SIMS 데이터) 및, 상기 시뮬레이션 결과를 SIMS 데이터에 피팅시킨 것(이하 피팅 함수라고 부른다)을 아울러 나타낸다. 여기서, 도 26은 가속 전압을 80 kV로 한 경우를 나타내고, 도 27은 가속 전압을 60 kV로 한 경우를 나타내고, 도 28은 가속 전압을 40 kV로 한 경우를 나타낸다. 또한, 모델 1 및 모델 5를 이용하여 행한 계산의 결과에 대해서는, 종축을 수소 원자의 수로 나타내고 있고(우축), SIMS 데이터 및 피팅 함수에 대해서는, 종축을 수소 원자의 농도로 나타내고 있다(좌축). 횡축은 Si 기판 표면으로부터의 깊이이다.
피팅 함수는 모델 1 및 모델 5를 고려하여 이하의 계산식에 의해 구하는 것으로 했다. 또한, 계산식 중, X, Y는 피팅에 관한 파라미터이며, V는 체적이다.
[피팅 함수] = X/V×[모텔 1의 데이터]＋Y/V×[모텔 5의 데이터]
실제로 조사되는 이온종의 비율(H＋ : H2 ＋ : H3 ＋ = 1 : 1 : 8 정도)을 생각하면, H2 ＋의 기여(즉, 모델 3)에 대해서도 고려해야 하지만, 이하에 나타내는 이유에 의해, 여기에서는 제외하고 생각했다.
ㆍ모델 3에 나타낸 조사 과정에 의해 도입되는 수소는, 모델 5의 조사 과정과 비교하여 매우 적기 때문에, 제외하고 생각해도 큰 영향은 없다(SIMS 데이터에서도 피크가 나타나지 않았다).
ㆍ모델 5와 피크 위치가 가까운 모델 3은, 모델 5에서 발생하는 채널링(결정의 격자 구조에 기인하는 원소의 이동)에 의해 숨어 버릴 가능성이 높다. 즉, 모델 3의 피팅 파라미터를 추측하는 것은 곤란하다. 이것은, 본 시뮬레이션이 비정질 Si를 전제로 하고, 결정성에 기인한 영향을 고려하고 있지 않는 것에 의한 것이다.
도 29에, 상기의 피팅 파라미터를 정리한다. 어느 가속 전압에서도, 도입되는 H의 수의 비는, [모델 1] : [모델 5] = 1 : 42∼1 : 45 정도(모델 1에서의 H의 수를 1로 한 경우, 모델 5에서의 H의 수는 42 이상 45 이하 정도)이며, 조사되는 이온종의 수의 비는, [H＋(모델 1)] : [H3 ＋(모델 5)] = 1 : 14∼1 : 15 정도(모델 1에서의 H＋의 수를 1로 한 경우, 모델 5에서의 H3 ＋의 수는 14 이상 15 이하 정도)이다. 모델 3을 고려하고 있지 않는 것이나 비정질 Si라고 가정하여 계산하고 있는 것 등을 생각하면, 실제 조사에 관한 이온종의 비(H＋ : H2 ＋ : H3 ＋ = 1 : 1 : 8 정도)에 가까운 값이 얻어진다고 할 수 있다.
(H3 ＋를 이용하는 효과)
도 23에 나타낸 바와 같은 H3 ＋의 비율을 높인 수소 이온종을 기판에 조사함으로써, H3 ＋에 기인하는 복수의 메리트를 누릴 수 있다. 예를 들면, H3 ＋는 H＋나 H 등으로 분리하여 기판 내에 도입되기 때문에, 주로 H＋나 H2 ＋를 조사하는 경우와 비교하여, 이온의 도입 효율을 향상시킬 수 있다. 이에 의해, 반도체 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 ＋가 분리된 후의 H＋나 H의 운동 에너지는 작아지는 경향이 있기 때문에, 얇은 반도체층의 제조에 적합하다.
또한, 본 명세서에서는, H3 ＋를 효율적으로 조사하기 위하여, 도 23에 도시한 바와 같은 수소 이온종을 조사할 수 있는 이온 도핑 장치를 이용하는 방법에 대하여 설명한다. 이온 도핑 장치는 저렴하고, 대면적 처리에 뛰어나기 때문에, 이러한 이온 도핑 장치를 이용하여 H3 ＋를 조사함으로써, 반도체 특성의 향상, 대면적 화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다. 한편, H3 ＋의 조사를 제일로 생각한다면, 이온 도핑 장치를 이용하는 것에 한정하여 해석할 필요는 없다.

Claims (40)

  1. 할로겐을 포함하는 산화성 분위기 중에서 반도체 기판에 열처리를 행하여 상기 반도체 기판에 산화막을 형성하고,
    상기 산화막에 이온을 조사하여 상기 반도체 기판에 분리층을 형성하고,
    상기 산화막 위에 블로킹층을 형성하고,
    상기 블로킹층 위에 접합층을 형성하고,
    상기 산화막과 상기 블로킹층과 상기 접합층을 사이에 두고 절연 표면을 가진 기판과 상기 반도체 기판을 중첩시키고,
    상기 분리층에서 분리하여 상기 절연 표면을 가지는 상기 기판 위에 상기 반도체 기판 부분을 잔존시키는, 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 단결정 반도체 기판 또는 다결정 반도체 기판인, 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 분리층은 다공질 구조를 가진, 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 할로겐을 포함하는 산화성 분위기는, 산소에 HCl을 첨가한 분위기인, 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 할로겐을 포함하는 산화성 분위기는, 산소에 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2로부터 선택된 일종 또는 복수 종의 가스를 첨가한 분위기인, 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 블로킹층은, 실리콘 질화막, 실리콘 질화산화막, 실리콘 산화질화막 그룹으로부터 선택된 것으로 형성된 단층 또는 적층 구조인, 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 접합층은 산화 실리콘을 구비한, 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 접합층은 TEOS로 형성된, 반도체 장치의 제조 방법.
  9. 할로겐을 포함하는 산화성 분위기 중에서 반도체 기판에 열처리를 행하여 상기 반도체 기판에 산화막을 형성하고,
    상기 산화막에 이온을 조사하여 상기 반도체 기판에 분리층을 형성하고,
    절연 표면을 가지는 기판 위에 접합층을 형성하고,
    상기 접합층을 형성한 후에 상기 접합층 위에 블로킹층을 형성하고,
    상기 산화막과 상기 블로킹층과 상기 접합층을 사이에 두고 절연 표면을 가진 기판과 상기 반도체 기판을 중첩시키고,
    상기 분리층에서 분리하고 열처리에 의해 상기 절연 표면을 가지는 상기 기판 위에 상기 반도체 기판 부분을 잔존시키는, 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 반도체 기판은 단결정 반도체 기판 또는 다결정 반도체 기판인, 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 분리층은 다공질 구조를 가진, 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 할로겐을 포함하는 산화성 분위기는, 산소에 HCl을 첨가한 분위기인, 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 할로겐을 포함하는 산화성 분위기는, 산소에 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2로부터 선택된 일종 또는 복수 종의 가스를 첨가한 분위기인, 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서,
    상기 블로킹층은, 실리콘 질화막, 실리콘 질화산화막, 실리콘 산화질화막 그룹으로부터 선택된 것으로 형성된 단층 또는 적층 구조인, 반도체 장치의 제조 방법.
  15. 제 9 항에 있어서,
    상기 접합층은 산화 실리콘을 구비한, 반도체 장치의 제조 방법.
  16. 제 9 항에 있어서,
    상기 접합층은 TEOS로 형성된, 반도체 장치의 제조 방법.
  17. 할로겐을 포함하는 산화성 분위기 중에서 반도체 기판에 열처리를 행하여 상기 반도체 기판에 산화막을 형성하고,
    상기 산화막에 이온을 조사하여 상기 반도체 기판에 분리층을 형성하고,
    절연 표면을 가지는 기판 위에 블로킹층을 형성하고,
    상기 블로킹층을 형성한 후에 상기 블로킹층 위에 접합층을 형성하고,
    상기 산화막과 상기 블로킹층과 상기 접합층을 사이에 두고 절연 표면을 가 진 기판과 상기 반도체 기판을 중첩시키고,
    상기 분리층에서 분리하고 열처리에 의해 상기 절연 표면을 가지는 상기 기판 위에 상기 반도체 기판 부분을 잔존시키는, 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 반도체 기판은 단결정 반도체 기판 또는 다결정 반도체 기판인, 반도체 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 분리층은 다공질 구조를 가진, 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 할로겐을 포함하는 산화성 분위기는, 산소에 HCl을 첨가한 분위기인, 반도체 장치의 제조 방법.
  21. 제 17 항에 있어서,
    상기 할로겐을 포함하는 산화성 분위기는, 산소에 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2로부터 선택된 일종 또는 복수 종의 가스를 첨가한 분위기인, 반도체 장치의 제조 방법.
  22. 제 17 항에 있어서,
    상기 블로킹층은, 실리콘 질화막, 실리콘 질화산화막, 실리콘 산화질화막 그룹으로부터 선택된 것으로 형성된 단층 또는 적층 구조인, 반도체 장치의 제조 방법.
  23. 제 17 항에 있어서,
    상기 접합층은 산화 실리콘을 구비한, 반도체 장치의 제조 방법.
  24. 제 17 항에 있어서,
    상기 접합층은 TEOS로 형성된, 반도체 장치의 제조 방법.
  25. 절연 표면을 가진 기판과,
    상기 기판 위의 절연막과,
    상기 절연막 위의 블로킹층과,
    상기 블로킹층 위에 할로겐을 포함하는 산화막과,
    상기 산화막 위의 반도층을 구비한, 반도체 장치.
  26. 제 25 항에 있어서,
    상기 할로겐 이온은 Cl, Br, F로 이루어진 군으로부터 선택되는, 반도체 장치.
  27. 제 25 항에 있어서,
    상기 블로킹층은, 실리콘 질화막, 실리콘 질화산화막, 실리콘 산화질화막 그룹으로부터 선택된 것으로 형성된 단층 또는 적층 구조인, 반도체 장치.
  28. 제 25 항에 있어서,
    상기 절연막은 산화 실리콘을 구비한, 반도체 장치.
  29. 제 25 항에 있어서,
    상기 절연막은 TEOS로 형성된, 반도체장치.
  30. 제 25 항에 있어서,
    상기 반도체층은 단결정 반도체층 또는 다결정 반도체층인, 반도체 장치.
  31. 제 25 항에 따른 상기 반도체 장치를 구비한 마이크로프로세서.
  32. 제 25 항에 따른 상기 반도체 장치를 구비한 RFCPU.
  33. 절연 표면을 가진 기판과,
    상기 기판 위의 블로킹층과,
    상기 블로킹층 위의 절연막과,
    상기 절연막 위에 할로겐을 포함하는 산화막과,
    상기 산화막 위의 단결정 반도층을 구비한, 반도체 장치.
  34. 제 33 항에 있어서,
    상기 할로겐 이온은 Cl, Br, F로 이루어진 군으로부터 선택되는, 반도체 장치.
  35. 제 33 항에 있어서,
    상기 블로킹층은, 실리콘 질화막, 실리콘 질화산화막, 실리콘 산화질화막 그룹으로부터 선택된 것으로 형성된 단층 또는 적층 구조인, 반도체 장치.
  36. 제 33 항에 있어서,
    상기 절연막은 산화 실리콘을 구비한, 반도체 장치.
  37. 제 33 항에 있어서,
    상기 절연막은 TEOS로 형성된, 반도체장치.
  38. 제 33 항에 있어서,
    상기 반도체층은 단결정 반도체 기판 또는 다결정 반도체 기판인, 반도체 장치.
  39. 제 33 항에 따른 상기 반도체 장치를 구비한 마이크로프로세서.
  40. 제 33 항에 따른 상기 반도체 장치를 구비한 RFCPU.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
JP5459899B2 (ja) 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8003483B2 (en) * 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
US8193075B2 (en) * 2009-04-20 2012-06-05 Applied Materials, Inc. Remote hydrogen plasma with ion filter for terminating silicon dangling bonds
EP2282332B1 (en) * 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
US20110147817A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor component having an oxide layer
CN102130039B (zh) * 2010-12-27 2013-04-10 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
CN102130038A (zh) * 2010-12-27 2011-07-20 上海新傲科技股份有限公司 采用离子注入制备绝缘体上硅材料的方法
JP5752264B2 (ja) * 2010-12-27 2015-07-22 シャンハイ シングイ テクノロジー カンパニー リミテッドＳｈａｎｇｈａｉ Ｓｉｍｇｕｉ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ 不純物のゲッタリングプロセスで絶縁層付きの半導体基板を製造する方法
JP6091905B2 (ja) * 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
US9949837B2 (en) 2013-03-07 2018-04-24 Howmedica Osteonics Corp. Partially porous bone implant keel
FR3003684B1 (fr) * 2013-03-25 2015-03-27 Soitec Silicon On Insulator Procede de dissolution d'une couche de dioxyde de silicium.
FR3003997B1 (fr) 2013-03-29 2015-03-20 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
US9224874B2 (en) * 2014-01-10 2015-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device
CN106463342B (zh) * 2014-04-01 2020-04-03 Ev 集团 E·索尔纳有限责任公司 用于衬底表面处理的方法及装置
CN105633125A (zh) * 2014-11-27 2016-06-01 株洲南车时代电气股份有限公司 半导体芯片台面结构及其保护方法
CN104485347B (zh) * 2014-12-23 2018-06-22 昆山工研院新型平板显示技术中心有限公司 一种显示屏体的邦定方法
CN105390571B (zh) * 2015-11-29 2017-11-14 上海澜烨材料技术有限公司 宽禁带半导体材料的生长和分离方法
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
CN109844184B (zh) * 2016-06-14 2021-11-30 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JPH07335641A (ja) * 1994-06-03 1995-12-22 Sony Corp シリコン酸化膜の形成方法及び半導体装置の酸化膜
US6797323B1 (en) * 1996-11-29 2004-09-28 Sony Corporation Method of forming silicon oxide layer
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6251754B1 (en) 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
KR20010013993A (ko) * 1997-06-19 2001-02-26 야마모토 카즈모토 Ｓｏｉ 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
AU1933199A (en) * 1997-12-18 1999-07-05 Micron Technology, Inc. Semiconductor processing method and field effect transistor
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4450126B2 (ja) * 2000-01-21 2010-04-14 日新電機株式会社 シリコン系結晶薄膜の形成方法
DE10041748A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren
JP4507395B2 (ja) * 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same

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