TWI412102B - Ｓｏｉ基板和ｓｏｉ基板的製造方法，以及半導體裝置 - Google Patents

Ｓｏｉ基板和ｓｏｉ基板的製造方法，以及半導體裝置 Download PDF

Info

Publication number
TWI412102B
TWI412102B TW97111175A TW97111175A TWI412102B TW I412102 B TWI412102 B TW I412102B TW 97111175 A TW97111175 A TW 97111175A TW 97111175 A TW97111175 A TW 97111175A TW I412102 B TWI412102 B TW I412102B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor device
substrate
semiconductor
film
Prior art date
Application number
TW97111175A
Other languages
English (en)
Other versions
TW200903714A (en
Inventor
Shunpei Yamazaki
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200903714A publication Critical patent/TW200903714A/zh
Application granted granted Critical
Publication of TWI412102B publication Critical patent/TWI412102B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Description

SOI基板和SOI基板的製造方法，以及半導體裝置
本發明有關於具有絕緣體上矽(SOI)結構之基板，其中藉由薄化晶體半導體基板而形成之晶體半導體層係接合至不同類型的基板。尤其，本發明係有關於使用接合之SOI技術，以及SOI基板的製造方法，其中單晶半導體層係接合至具有絕緣表面之基板上，例如玻璃。再者，本發明關於使用具有此SOI結構之基板所形成之顯示裝置和半導體裝置。
已研發稱為絕緣體上矽之半導體基板(SOI基板)，替代藉由細薄地切割單晶半導體之錠塊所製造之矽晶圓，且半導體基板各自具有薄單晶半導體層在具有絕緣表面之基板上。藉由使用SOI基板，可減低電晶體之寄生電容。假如使用此電晶體形成積體電路，可謂之其為有效地加速操作以及減低消耗之電力。因此，已預期將SOI基板應用於高性能半導體裝置，例如微處理器。
作為製造SOI基板之方法，已知有氫離子佈植分離方法(例如，參見參考文件1：美國專利No. 6,372,609)。氫離子佈植分離方法係為其中將氫離子佈植至矽晶圓，以在自表面器之預定深度形成微氣泡層，佈植氫離子至其中的表面被疊置在另一矽晶圓上，執行熱處理，以致使使用微氣泡層作為分裂平面之分離，以及將薄矽層(SOI層) 接合至另一矽晶圓。在此方法，除了用於分離SOI層(其係為表面層)之熱處理之外，需要執行在氧化氣體環境下之熱處理，以在SOI層上形成氧化物膜，移除該氧化物膜，在還原氣體環境下以1000℃至1300℃之溫度來執行熱處理，以增加接合強度，以及修復在該SOI層之表面上的損壞層。
另一方面，揭示一種半導體裝置，其中單晶矽層係設置給使用高耐熱玻璃之絕緣基板(參考文件2：日本專利公開申請案No. H11-163363)。半導體裝置具有其中由晶體玻璃(其具有750℃之應變點)所製成的基板之整體表面受到絕緣矽膜之保護，以及將藉由氫離子佈植分離方法所獲得之單晶矽層接合至絕緣矽膜。
需要在600℃或更高之高溫下實行熱處理，用以藉由氫離子佈植分離方法來分離單晶矽層作為矽晶圓之表面層，獲得單晶矽層。然而，為了成本縮減之便，當使用玻璃基板(其通常係使用於液晶面板或其他)作為支承基板，且單晶矽層被接合至玻璃基板，且因此形成SOI基板，存有當在高溫下實行熱處理時所發生之玻璃基板的纏繞的問題。假如玻璃基板纏繞，在玻璃基板以及單晶矽層之間的接合強度將被弱化。再者，在將單晶矽層接合至玻璃基板時，從玻璃基板所擴散之雜質(例如金屬)可能污染單晶矽層。換言之，在習知技術中，假如單晶矽層形成在玻璃 基板上時，且使用單晶矽層來形成電晶體，無法獲得電晶體之足夠特性。
有鑑於上述問題而提出本發明。本發明之目的之一在於提供一種包括晶體半導體層(其適於實際用途)之SOI基板，即使是當使用具有低耐熱溫度之基板時(例如玻璃基板)。再者，本發明之另一目的在於提供一種使用此SOI基板之半導體裝置。
在低於或等於具有絕緣表面之支承基板的應變點之溫度下，將單晶半導體層接合至支承基板。至於此單晶半導體層之基底的半導體基板，藉由在高於或等於支承基板之應變點的溫度下之熱處理，其表面係塗敷有絕緣膜。在半導體基板中形成分離層。另一方面，作為支承基板，在低於或等於支承基板之應變點的溫度下，形成阻擋層，其避免包含在支承基板中之雜質的擴散。之後，半導體基板(其中形成分離層以及接合支承基板)，在等於或低於支承基板之應變點的溫度下，實行用於分裂半導體基板之熱處理，且因此獲得接合至支承基板之單晶半導體層。
注意的是，在此說明書中，「佈植(包括implantation、implanted、implanting、和其他)」離子意謂著以加速離子來照射半導體基板，並且構成離子的元素係包含在半導體基板中。例如，給定離子摻雜，作為此離子佈植。再者，「分離層」表示其中晶體結構是混亂且產生細微孔隙之區域，且其中當半導體基板係以藉由電場加速之離子來照射，以及將離子佈植至半導體基板時所產生 之影響，該區域是弱化的。接著，在稍後的熱處理中，藉由沿著分離層分離半導體基板，可將作為半導體層之部分的單晶半導體基板留在支承基板上。再者，在此說明書，「分裂(包括cleavage、cleaved、cleaving、和其他」意謂著部分的半導體基板沿著分離層分離，以在支承基板上形成半導體層。之後，在此說明書，「分裂」係表示為「分離(包括separation、separated、separating、和其他。
較佳係在氧化氣體環境下實行用於形成絕緣膜之半導體基板的熱處理。尤其，熱處理較佳係在含有鹵素之氧化氣體環境下實行。例如，在其中將小量的鹽酸添加至氧的氣體環境下實行熱處理，以將氧化物膜形成在半導體基板上。藉由包含在氧化物膜中的氫，終止介於半導體基板和氧化物膜之間的介面上之垂懸鍵結(dangling bonds)，以使鈍化該介面，藉此達成電子特性之穩定。再者，氯係與包含在半導體基板中之金屬反應，且作為移除金屬(吸除)之功能。
作為阻擋層，設置用於避免雜質之擴散的氮化矽膜或是氮氧化矽膜給支承基板。再者，可結合氧氮化矽膜作為具有減低應力之功能。注意的是，此處氧氮化矽膜意謂含有氧容量大於氮容量之膜，且針對其中使用拉塞福背向散射(RBS)和氫前向散射(HFS)執行量測之例子，分別包括濃度範圍從50 at.%至70 at.%、0.5 at.%至15 at.%、25 at.%至35 at.%、和0.1 at.%至10 at.%的氧、氮、矽、和氫。再者，氮氧化矽膜意謂含有氮容量大於氧容量之膜 ，且針對其中使用RBS和HFS執行量測之例子，分別包括濃度範圍從5 at.%至30 at.%、20 at.%至55 at.%、25 at.%至35 at.%、和10 at.%至30 at.%的氧、氮、矽、和氫。注意的是，氮、氧、矽和氫的比例落於上述給定範圍之內，其中包含在氧氮化矽膜或是氮氧化矽膜中的原子總數係界定為100 at.%。
針對半導體基板實行在等於或高於支承基板之應變點的溫度下之熱處理，以提供絕緣膜給半導體基板。再者，在等於或小於支承基板的應變點之溫度下，設置阻擋層給支承基板。接著，以介於二者間的絕緣膜和阻擋層，將半導體基板和支承基板彼此接合，使得單晶半導體層可避免雜質之污染。再者，藉由在含有鹵素之氧化氣體環境下針對半導體基板實行熱處理，形成絕緣膜，使得可減低介於單晶半導體層和支承基板之間的介面狀態密度。因此，可提供適於實際用途的半導體裝置。
 實施例模式
之後，將參照伴隨之圖式而敘述本發明的實施例模式。然而，本發明可以各種模式來實施。如熟悉此技藝之人士所能輕易理解的，本發明的該些模式和細節可以各種方式變化，而不脫離本發明的精神和範圍。因此，本發明不應被解釋為侷限在實施例模式的下述敘述中。注意的是，可使用相同的參考數字來標示在不同圖式中相同部份以及 具有相似功能的部分，用以參考圖式來說明實施例模式的結構，並省略其個別的說明。
在以下給定之敘述，係敘述其中單晶半導體層形成在具有絕緣表面的基板或是絕緣基板上之例子，然而，藉由選擇一類型的半導體基板(其各自為半導體層之基底)，可將複晶半導體層接合至具有絕緣表面的基板或是絕緣基板上。
第1A和1B圖各自顯示根據此實施例模式之具有SOI結構的基板之結構。第1A圖說明其中藉由插設於二者間的接合層104，設置有氧化物膜103和阻擋層109之單晶半導體層102被接合至支承基板101之結構。在第1A圖，支承基板101具有絕緣性質或絕緣表面，且可使用用於電子工業的玻璃基板(亦稱為非鹼玻璃基板)，例如，鋁矽酸鹽玻璃基板、鋁硼酸鹽玻璃基板、或鋇硼酸鹽玻璃基板。換言之，可使用具有熱膨脹係數為25×10-7 /℃至50×10-7 /℃(較佳地，30×10-7 /℃至40×10-7 /℃)且應變點為580℃至680℃(較佳地，600℃至680℃)之玻璃基板。可選擇地，可使用石英基板、陶瓷基板、具有塗佈有絕緣膜的表面之金屬基板、或其他。
單晶半導體層102係由晶質半導體基板所形成。例如，可利用離子佈植分離方法。藉由離子佈植分離方法，利用藉由電場加速的氫離子或氟離子來照射單晶半導體基板，使得在自單晶半導體基板的表面起之預定深度上佈植這些離子，接著實行熱處理，以及分離單晶半導體層，其係 為表面層。作為單晶半導體層，可應用矽、鍺、或其他。再者，可使用由化合物半導體(例如矽鍺、砷鎵、或磷化銦)所製成的基板。可選擇地，可應用其中將單晶矽磊晶成長在多孔矽層上，且該多孔矽層係以水柱來分開以使被分離之方法。單晶半導體層102之厚度是5 nm至500 nm，且較佳為10 nm至200 nm。
氧化物膜103設置於單晶半導體層102之表面上，其係在支承基板101側。藉由將半導體基板(其係為單晶半導體層102之母體或基底基板)氧化而形成氧化物膜103。氧化物膜103較佳係含有氫。藉由含有氫，可補償在單晶半導體層102和氧化物膜103之間的介面之缺陷，使得可減低局部等級密度。因此，單晶半導體層102和氧化物膜103之間的介面被鈍化，使得電子特性變為穩定。再者，鹵素係與雜質反應，該雜質例如包含在單晶半導體基板(作為單晶半導體層102之基底)之金屬，並且與鹵素反應的金屬被移動至空氣中，使得可移除金屬。
再者，設置阻擋層109以與氧化物膜103相接觸。作為阻擋層109，係應用氮化矽膜、氮氧化矽膜、及/或氧氮化矽膜之單層結構或堆疊結構。第1A圖說明其中自氧化物膜103側設置氮氧化矽膜105和氧氮化矽膜106之結構，作為阻擋層109之範例。例如包含在支承基板101中的金屬之雜質不利地影響半導體元件(例如，使用單晶半導體層所形成之電晶體)之特性。另一方面，氮氧化矽膜和氧氮化矽膜具有避免雜質擴散至單晶半導體層102側之功 能。再者，氧氮化矽膜106具有減低氮氧化矽膜105之內應力的功能。藉由提供具有此堆疊結構的阻擋層109，避免單晶半導體層102被雜質污染且可減緩應力變形。
設置接合層104在阻擋層109和支承基板101之間。接合層104具有平滑和親水的表面。作為具有此表面之層，較佳係使用藉由熱反應或化學反應所形成之絕緣層。例如，藉由熱反應或化學反應所形成之氧化物膜是合適的。藉由化學反應所形成之膜是較佳地，主要是因為可確保表面之平滑度。具有平滑和親水的表面之接合層104設置有0.2 nm至500 nm之厚度。藉由此厚度，平滑化其上待形成膜之表面(待形成鍵結的表面)的表面粗糙度是可行的，且確保該膜之生長表面之平滑度亦是可行的。再者，針對其中設置阻擋層109較接合層104更靠近單晶半導體層102側之例子，其中，在形成阻擋層109之後，作為單晶半導體層102之基底的半導體基板在接合層104上被接合至支承基板101，且因此可形成阻擋層109而不考量支承基板101的耐熱溫度。
作為接合層104之較佳範例，可使用藉由化學氣相沈積方法所沈積之氧化矽膜。在此例，較佳係使用藉由化學氣相沈積方法而使用有機矽烷氣體所形成的氧化矽膜。作為有機矽烷氣體，可使用含有矽的化合物，例如，四乙氧基矽烷(TEOS：化學式為Si (OC2 H5 )4 )、四甲基矽烷(化學式為Si (CH3 )4 )、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氨烷( HMDS)、三乙氧基矽烷(SiH (OC2 H5 )3 )、或是三乙烷胺基矽烷(SiH (N (CH3 )2 )3 )。在此例，接合層104可形成在支承基板101側以及單晶半導體層102側之中的一者或二者上。
接合層104設置在阻擋層109和支承基板101之間，且它們形成為彼此緊密地接觸。在此方式，即使在室溫下可執行接合。當加壓支承基板101和單晶半導體層102時，可使藉由緊密接觸的上述接合更強。藉由緊密接觸的上述接合係藉由表面之間的吸引力而形成，且因此可藉由附加處理(其中數個親水基團被附接至待形成接合之表面)而獲得一更為較佳模式。例如，支承基板101之表面(與接合層104相接觸之側上的表面)較佳係經歷氧電漿處理或臭氧處理，以具有親水性。針對附加處理之例子(在此方式中藉由附加處理使該表面成為具有親水性)，在該表面上的氫氧根基團起作用，以形成由於氫鍵結所導致的鍵結。再者，清潔待形成鍵結的表面，且該些表面形成為彼此接觸，以形成鍵結，且該鍵結經歷在室溫或更高下之熱處理，使得可強化該鍵結。
作為接合層104之表面及/或待與接合層104接觸的表面之預處理，可使用例如氬的惰性氣體，以離子束來照射表面以使清潔是有效率的。藉由離子束照射，垂懸鍵結係暴露在接合層104之表面及/或與接合層104接觸之該側的表面，且該表面變為相當活性的。在此方式，當活性化表面成為彼此緊密接觸時，可形成鍵結，即使是在低溫 下。在藉由活性化表面形成鍵結之方法，由於它需要將表面保持在高清潔狀態，較佳係在真空中實行該方法。
第1B圖說明其中阻擋層109和接合層104係設置於支承基板101側上，且設有氧化物膜103之單晶半導體層102和支承基板101接合之結構。第1B圖說明其中係自支承基板101側形成氮氧化矽膜105和氧氮化矽膜106作為阻擋層109之範例的結構。
即使是使用於電子工業的玻璃基板，例如鋁矽酸鹽玻璃基板、鋁硼酸鹽玻璃基板、以及鋇硼酸鹽玻璃基板(它們稱為非鹼土玻璃基板)，含有少量的鹼金屬(例如鈉或其他)之雜質。因此，假如玻璃基板使用於支承基板101，少量的雜質擴散，使得不利地影響半導體元件(例如使用單晶半導體層所形成之電晶體)之特性。另一方面，氮氧化矽膜105具有避免包含在支承基板101中之雜質(例如金屬)擴散至單晶半導體層102側之功能。
再者，在第1B圖，由於阻擋層109設置於接合層104和支承基板101之間，單晶半導體層102可避免被從支承基板101擴散之雜質而污染，且再者，接合層104亦可避免污染。因此，可避免由於雜質所導致接合強度之減低。
再者，氧氮化矽膜106具有減低氮氧化矽膜105之內部應力的功能。設置給單晶半導體層102之氧化物膜103係藉由將半導體基板氧化而形成，該半導體基板係為單晶半導體層之基底且較佳含有鹵素。藉由含有鹵素，可補償 在單晶半導體層102以及氧化物膜103之間的介面之缺陷，使得可減低介面之局部等級密度。因此，單晶半導體層102和氧化物膜103之間的介面被鈍化，使得電子特性變為穩定。再者，鹵素係與例如包含在單晶半導體基板(作為單晶半導體層102之基底)中之金屬的雜質反應，且與鹵素反應之金屬移動至空氣，使得可移除該金屬。
接合層104具有平滑和親水表面，其設置於氧化物膜103和氧氮化矽膜106之間。作為接合層104之較佳範例，可使用藉由化學氣相沈積方法所沈積之氧化矽膜。接合層104係插設於氧化物膜103和氧氮化矽膜106之間，且它們是彼此緊密接觸，藉此形成鍵結，即使是在室溫下。再者，藉由加壓支承基板101和單晶半導體層102，可進一步強化藉由緊密接觸之接合。形成藉由接合層104之接合係與第1A圖相類似。
藉由利用第1A和1B圖之結構，單晶半導體層102可避免被雜質所污染。再者，可減低在單晶半導體層102之接合層104側上之介面的局部等級密度。如上所述使用之單晶半導體層102可形成半導體元件(其典型為電晶體)。
之後，參照第2A至5B圖來敘述上述之具有SOI結構的基板的製造方法。
在第2A圖，作為半導體基板108，通常係使用p型或n型單晶矽基板(矽晶圓)。在半導體基板108上執行去除油污的清洗以及移除表面上之氧化物膜，和執行熱氧 化。作為熱氧化，可執行乾氧化；然而，較佳係執行在其中添加鹵素之氧化氣體環境下的熱氧化。例如，在含有相對於氧的0.5至10體積%(較佳為3體積%)之作為鹵素氣體的HCl(氯化氫)之氣體環境下，在700℃或更高之溫度下執行熱處理。較佳可在950至1100℃之溫度下執行熱氧化。處理時間可假定為0.1至6小時，較佳為0.5至1小時。已形成之氧化物膜的膜厚度係為10至1000 nm，較佳為50至200 nm，例如，在此實施例模式中係為100 nm。
除了HCl以外，可使用選自HF、NF3 、HBr、Cl2 、ClF3 、BCl3 、F2 和Br2 或相似物之間的一或複數種，作為鹵素氣體。
在此溫度範圍內來執行熱處理，使得可獲得藉由鹵素元素針對半導體基板108的吸除效應。吸除具有移除雜質(尤其是例如金屬)之效應。例如，假如使用HCl作為鹵素氣體，包含在半導體基板108中之雜質(例如金屬)轉移至揮發性氯化物，移動至空氣，且藉由氯之作用而被移除。當半導體基板108之表面經歷化學機械拋光(CMP)時，使用鹵素之吸除是有效率的。再者，氫具有補償介於半導體基板108以及氧化物膜103之間的介面之缺陷的作用，以使減低介面之局部等級密度。
藉由此熱處理形成氧化物膜103，使得鹵素可包含在氧化物膜103中。鹵素係以1×1017 atoms/cm3 至5×1020 atoms/cm3 之濃度包含在氧化物膜103中，使得由於鹵素 捕獲例如雜質(例如金屬)，氧化物膜103可具有作為保護膜以及避免由於雜質(例如金屬)導致半導體基板108之污染的功能。
第2B圖說明其中形成阻擋層109在設置有氧化矽膜103之半導體基板108，以及半導體基板108係以氫離子或鹵素離子來照射以形成分離層110之模式。作為阻擋層109，氮化矽膜或是氮氧化矽膜係形成為從50 nm至200 nm之厚度。例如，藉由電漿CVD方法，使用SiH4 和NH3 作為來源氣體而形成氮化矽膜。藉由電漿CVD方法，使用SiH4 、N2 O和NH3 作為來源氣體而形成氮氧化矽膜。阻擋層109顯現避免雜質擴散至自半導體基板108所形成之單晶半導體層的功能。當形成分離層110時，阻擋層109具有避免由於藉由離子照射半導體基板108之表面的危害所導致失去平整度(planarity)之功能。在第2A至5B圖之製造方法中，在設置阻擋層109給半導體基板108之後，半導體基板108接合至支承基板101。因此，可形成阻擋層109，而不考量支承基板101之耐熱溫度。
藉由利用電場加速之離子來照射半導體基板108，分離層110係形成在自半導體基板108之表面起的預設深度。可藉由加速能量以及離子的照射角度來控制，形成在半導體基板108之分離層110的深度(自半導體基板108之表面起)。分離層110形成在自半導體基板108之表面起其中靠近已進入半導體基板108之離子的平均深度之區域。例如，單晶半導體層之厚度係為自5 nm至500 nm，較 佳係自10 nm至200 nm(包括在內)，並且係考量該厚度而決定離子佈植之加速電壓。例如，單晶半導體層之厚度設定為自5 nm至500 nm之範圍，較佳係自10 nm至200 nm，並且係考量該厚度而決定離子佈植之加速電壓。較佳係利用離子摻雜設備來實行離子佈植。換言之，係使用用於佈植複數個離子物種之摻雜設備，上述離子物種係藉由使來源氣體進入電漿所產生並且未經歷質量分離。在此實施例模式，較佳係照射單一類型之離子或是具有不同質量的相同原子之複數個類型離子。當摻雜離子時，加速電壓可為10 kV至100 kV，且較佳為30 kV至80 kV；劑量可為1×1016 ions/cm2 至4×1016 ions/cm2 ；且束電流密度可等於或大於2 μA/cm2 ，較佳係等於或大於5 μA/cm2 ，且更為較佳係等於或大於10 μA/cm2 。注意的是，在此說明書，用詞「離子摻雜」意謂其中係以從來源氣體所產生之離子來照射物體並且藉由電場來加速而不需經歷質量分離之系統。
針對以氫離子照射之例子，較佳係包含H+ 、H2 + 和H3 + 離子，且H3 + 離子之速率係高於H+ 和H2 + 離子之速率。藉由使H3 + 離子之速率更高，可增加佈植效能，且可縮短用於離子照射之時間。因此，藉由離子照射，形成在半導體基板108之分離層110的區域可包含在等於或高於1×1020 atoms/cm3 (較佳為5×1020 atoms/cm3 )之濃度的氫。以此方式，當以離子照射半導體基板108時，藉由使H3 + 離子之速率高於H+ 和H2 + 離子之速率，可藉由 使用比其中當H3 + 離子之速率未高時的例子之較小離子數量，形成用於稍後分離步驟所使用之分離層。當其中以高濃度含有氫之區域係為局部地形成在半導體基板108時，晶體結構被混亂並且形成細微空隙，使得可獲得具有多孔結構之分離層110。在此例，藉由在相對低溫度下的熱處理，改變形成在分離層110中細微空隙的體積，以及沿著分離層110發生分離；因此，可形成薄單晶半導體層。
即使當離子係質量分離並佈植至半導體基板108時，可同樣地形成分離層110。再者，在此例，較佳係選擇性地佈植H3 + 離子至半導體基板，而非佈植H+ 、H2 + 離子，因為可達成和上述相同之效應。
除了鹵素以外，亦可選擇重氫(deuterium)或是例如氦之惰性氣體，作為從其產生離子物種之氣體。當使用氦作為來源氣體且使用未具有質量分離功能之離子摻雜設備時，可獲得利用高速率之He+ 的離子束。藉由利用此等離子照射半導體基板108，可形成細微空隙，並且可在半導體基板108中設置和上述相同之分離層110。
第2C圖說明其中形成接合層104之模式。較佳係形成氧化矽膜作為接合層104。氧化矽膜之厚度可設定為10 nm至200 nm，較佳為10 nm至100 nm，且更為較佳為20 nm至50 nm。作為氧化矽膜，較佳係使用有機矽烷氣體藉由化學氣相沈積方法形成氧化矽膜。作為有機矽烷氣體，可使用含有矽的化合物，例如，四乙氧基矽烷(TEOS：化學式為Si (OC2 H5 )4 )、四甲基矽烷(化學式為Si ( CH3 )4 )、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氨烷(HMDS)、三乙氧基矽烷(SiH (OC2 H5 )3 )、或是三乙烷胺基矽烷(SiH (N (CH3 )2 )3 )。再者，亦可應用使用矽烷氣體藉由化學氣相沈積方法所形成的氧化矽膜。在藉由化學氣相沈積方法之沈積，藉由化學氣相沈積方法之膜形成係在例如350℃或更低之溫度下執行，該溫度係未發生形成在半導體基板中之分離層110的除氣之溫度(形成作為接合層104之氧化矽膜的表面未被粗糙化之溫度，或是斷裂未形成在分離層110之溫度)。當使用單晶或複晶半導體基板作為半導體基板108時，用於從基板分離單晶半導體層或是複晶半導體層之熱處理，係在比形成接合層104之溫度更高的溫度下執行。
再者，在第2B和2C圖之步驟，在形成分離層110之後，可形成阻擋層109和接合層104。在此步驟，例如，假如使用多室CVD設備，可依序地形成阻擋層109和接合層104而不需暴露至空氣，使得可避免由於外來物質或鉀或鈉或其他所導致的污染。
第3A圖說明其中支承基板101接合至半導體基板108之模式。支承基板101和設置在半導體基板108上之接合層104的表面彼此面對且緊密接觸，使得它們接合一起。待形成鍵結之表面是相當清潔的。藉由將支承基板101設置為和接合層104緊密接觸，藉由凡得瓦力在二者間形成鍵結。藉由朝向彼此加壓支承基板101和半導體基 板108，可藉由氫鍵結形成比藉由凡得瓦力之鍵結更強的鍵結。
為了形成較佳之鍵結，可活性化在接合層104和支承基板101之間待形成鍵結之表面。例如，以原子束或離子束來照射待形成鍵結之表面。當使用原子束或離子束時，可使用惰性氣體中性原子束或是氬的惰性離子束或其他。可選擇地，係執行電漿照射或自由基處理。此表面處理使得增加不同種類材料之間的接合強度是可行的，即使在200℃至400℃之溫度下執行稍後的熱處理步驟。
第3B圖說明其中藉由熱處理從半導體基板108分離單晶半導體層102之模式。在其中半導體基板108和支承基板101疊置之狀態下，實行熱處理。藉由熱處理，從支承基板101分離半導體基板108而將單晶半導體層102留在支承基板101上。較佳係在高於或等於接合層104之膜形成溫度以及低於或等於支承基板101之耐熱溫度之溫度下實行熱處理。例如，藉由在高於或等於400℃以及低於600℃之溫度下實行熱處理，改變形成在分離層110中之細微空隙的體積，使得可沿著分離層110完成分離。由於接合層104係接合至支承基板101，具有和半導體基板108相同晶體性的單晶半導體層102係接合並留在支承基板101上。
第4A圖說明其中當單晶半導體層102固定在支承基板101上時，實行熱處理之模式。實行熱處理，使得被佈植以形成分離層110的氫離子或鹵素離子從單晶半導體層 102移除。再者，較佳係實行使得移除在支承基板101和單晶半導體層102之間的接合部分之細微空隙。熱處理之溫度高於或等於從單晶半導體層102釋放氫或鹵素之溫度，且接近支承基板101之應變點的溫度是可接受的。例如，在400至730℃之溫度範圍下執行熱處理。作為熱處理設備，可應用電熱爐、燈退火爐、或其他。可藉由改變在多個步驟之溫度，執行熱處理。可選擇地，可使用快速熱退火(RTA)設備。針對藉由RTA設備執行熱處理的例子，可在接近基板之應變點的溫度或是略高於應變點之溫度下，實行熱處理。
存有其中包含在單晶半導體層102之過多氫指出複雜行為以及依據熱歷史而操作半導體元件之惡化特性的例子。例如，操作包含在矽晶格之間的氫以使鈍化使用於控制價電子之摻雜的雜質元素。因此電晶體之臨界電壓係變動，且因此源極或汲極區係成為具有高電阻。當氫包含在矽晶格時，存有其中矽的協調數係變動且起作用，以使產生晶格缺陷之例子。更不用說，氫或鹵素具有補償矽的垂懸鍵結之作用，亦即修復缺陷。然而，佈植以形成分離層110之氫或鹵素較佳係從單晶半導體層102一次移除。
可藉由執行此種熱處理，支承基板101和單晶半導體層102之接合表面的氫鍵結改變為更強的共價鍵結。
第4B圖說明其中藉由利用能量束之單晶半導體層102的照射來修復晶體缺陷的模式。當單晶半導體層102接合至支承基板101時，單晶半導體層102係熱損害及/ 或機械損害，使得減低單晶半導體層102之晶體性。因此，較佳係實行能量束之照射，以修復損害。能量束較佳係為藉由單晶半導體層102選擇性吸收的光束。雷射光束是較佳的。這是因為雷射光束可復原單晶半導體層102之缺陷，而不需過多地加熱支承基板101。作為雷射光束，可使用氣體雷射(其典型為準分子雷射)或固相雷射(其典型為YAG雷射)，作為光源。雷射光束之波長較佳係在從紫外光至可見光區域之範圍，並且應用190至700 nm之波長。從光源所發出的雷射光束較佳係藉由光學系統轉換為矩形或線形，且可藉由將雷射光束掃描在單晶半導體層102上而執行照射。
此外，可應用閃光燈退火(其係使用鹵素燈、氙燈或其他而執行)給相同的物體。
在第4C圖，單晶半導體層102係在此步驟脫氫(移除氫)或是脫鹵素(移除鹵素)；因此可修復晶體缺陷而不導致單晶半導體層102之空隙。再者，在第4B圖，當在氮氣體環境下執行利用能量束而照射單晶半導體層102之處理時，可將單晶半導體層102之表面平坦化。
另一方面，當包含在單晶半導體層102之氫含量是小的，如第5A圖所述，當留有接合至支承基板101之單晶半導體層102時，可分離半導體基板，且接著可實行利用能量束之照射，以修復單晶半導體層102之缺陷。在修復單晶半導體層102之晶體缺陷之後，實行如第5B圖所述之熱處理，使得消除單晶半導體層102和支承基板101之 熱變形，藉此增加接合強度。
之後，參考第6A至8B圖敘述具有SOI結構的基板之製造方法。
在第6A圖，藉由熱氧化在半導體基板108上形成氧化物膜103。較佳係在含有相對於氧的0.5至10體積%(較佳為3體積%)之作為鹵素氣體的HCl之氣體環境下，藉由在700℃或更高(較佳係為950℃至1100℃)之溫度下的熱氧化而形成氧化物膜103。接著，如第6B圖所述，形成分離層110。藉由利用以電場加速的離子來照射半導體基板108而形成分離層110，其與第2A圖之例子相同。
在第7A圖，設置阻擋層109給支承基板101。阻擋層109可例如從氮氧化矽膜105和氧氮化矽膜106形成。氮氧化矽膜105具有避免包含在支承基板101中之雜質(例如金屬)擴散至單晶半導體層102側之功能。在如第6A至8B圖所述之製造方法，在氧化物膜103和形成在支承基板101上之接合層104接合之前，氮氧化矽膜105係設置在支承基板101之側上，其形成鍵結。因此，單晶半導體層102可避免雜質從支承基板101擴散而污染，且進一步，亦可避免接合層104之污染，藉此避免由於雜質所導致接合強度的減低。氧氮化矽膜106具有減低氮氧化矽膜105之內部應力的功能。藉由提供具有此堆疊結構的阻擋層109，可避免由於單晶半導體層102之雜質所導致的污染，且進一步可緩和應力變形。
接合層104係設置在阻擋層109之上。此接合層104係為具有平坦表面和親水表面之層。作為具有此表面之層，較佳係使用藉由熱反應或化學反應所形成之絕緣層。平滑且具有親水的表面之接合層104設置有0.2 nm至500 nm之厚度。藉由此厚度，平滑化其上待形成膜之表面的表面粗糙度是可行的，且確保該膜之生長表面之平滑度亦是可行的。作為接合層104，較佳係形成氧化矽膜。氧化矽膜之厚度是10至200 nm，較佳係為10至100 nm，且更為較佳係為20至50 nm。較佳係藉由化學氣相沈積方法並使用有機矽烷氣體而形成氧化矽膜。
支承基板101(在其上形成阻擋層109和接合層104)、以及半導體基板108(在其上形成氧化物膜103)彼此緊密接觸地接合一起。在此例，藉由接合氧化物膜103和接合層104而形成鍵結。藉由加壓支承基板101和半導體基板108，可藉由氫鍵結而增加接合強度。
第7B圖說明其中藉由熱處理分離部分的半導體基板而形成單晶半導體層102之模式。利用疊置的半導體基板108和支承基板101而執行熱處理。藉由熱處理，從支承基板101分離導體基板108而將單晶半導體層102留在支承基板101上。熱處理較佳係在高於或等於接合層104之膜形成溫度以及低於或等於支承基板101之耐熱溫度之溫度下實行。例如，藉由在高於或等於400℃以及低於600℃之溫度下實行熱處理，使得改變形成在分離層110中之細微空隙的體積，並且可沿著分離層110完成分離。由於 接合層104係接合至支承基板101，具有和半導體基板108相同晶體性的單晶半導體層102係接合並留在支承基板101上。
第8A圖說明其中當單晶半導體層102固定在支承基板101上時，實行熱處理之模式，且該模式係和第4A圖之模式相似。藉由此熱處理，支承基板101和單晶半導體層102之間的接合介面的氫鍵結可改變為較氫鍵結更強的共價鍵結。再者，第8B圖說明其中係以能量束來照射單晶半導體層102以復原晶體缺陷之模式，且該模式係和第4B圖之模式相似。
根據此實施例模式，即使當使用具有700℃或更低之耐熱溫度的基板(例如玻璃基板)作為支承基板101時，單晶半導體層102在接合部分可具有強黏合性。作為支承基板101，可應用用於電子工業的各種類型之玻璃基板(其利用非鹼玻璃)，例如，鋁矽酸鹽玻璃基板、鋁硼酸鹽玻璃基板、或鋇硼酸鹽玻璃基板。換言之，可在基板(其在一側上長於1公尺)上形成單晶半導體層。藉由使用此大面積基板，不僅可製造例如液晶顯示器的顯示裝置，亦可製造半導體積體電路。再者，至於半導體基板，在製程的初始階段，在含有鹵素之氣體環境下執行熱氧化，使得可獲得吸除效應，其對於重新利用半導體基板是有效的。
之後，參照第9A至10B圖敘述使用具有此實施例模式之SOI結構之基板的半導體裝置之製造方法。在第9A圖，形成氧化物膜103在單晶半導體層102上，且亦形成 阻擋層109和接合層104。形成該些層的堆疊係接合至支承基板101。可設置阻擋層109給支承基板101側。藉由提供阻擋層109，可避免單晶半導體層102被雜質所污染。阻擋層109包括氮化矽層和氮氧化矽層。可選擇地，針對阻擋層109，可應用氮化鋁層和氮氧化鋁層。
單晶半導體層102之厚度係設定為5 nm至500 nm，較佳係為10 nm至200 nm，更為較佳10 nm至60 nm。如第2B圖所述，可藉由控制分離層110之深度而適當地設定單晶半導體層102之厚度。較佳係添加提供p型導電性的雜質(例如硼、鋁、或鎵)或是提供n型導電性的雜質(例如磷或砷)至單晶半導體層102，以對應於n通道場效電晶體或是p通道場效電晶體之形成區域。換言之，提供p型導電性之雜質係添加至n通道場效電晶體之形成區域，提供n型導電性之雜質係添加至p通道場效電晶體之形成區域，藉此形成所謂的井區域。提供n型導電性之雜質或是提供p型導電性之雜質的離子劑量可約為1×1012 ions/cm2 至1×1014 ions/cm2 。再者，針對控制場效電晶體之臨界電壓之例子，可添加提供n型導電性之雜質或是提供p型導電性之雜質至井區域。
如第9B圖所述，蝕刻單晶半導體層102，用於形成以島狀形狀彼此隔絕的單晶半導體層102，以對應於半導體元件之配置。接著，如第9C圖所述，形成閘極絕緣層111、閘極電極112、和側壁絕緣層113，以及形成第一雜質區114和第二雜質區115。絕緣層116係由氮化矽所形 成且用於作為蝕刻閘極電極112之硬遮罩。
第9D圖說明其中在形成閘極電極112和其他之後形成保護膜117之模式。作為保護膜117，較佳係於膜形成期間在350℃或更低之基板溫度下，藉由電漿CVD方法形成氮化矽層或是氮氧化矽層。換言之，保護膜117係成為含有氫。在形成保護膜117之後，藉由在350℃至450℃下(較佳為400℃至420℃)之熱處理，包含在保護膜117中的氫係擴散至單晶半導體層102側。藉由提供氫(其補償在元件形成步驟之缺陷)至單晶半導體層102(其已在前一步驟脫氫)，使得可有效地補償作為捕獲中心之此等缺陷。再者，阻擋層109避免雜質從支承基板101側擴散，而保護膜117對於避免由於雜質從上部層側擴散所導致之污染是有效的。在此實施例模式，具有極佳晶體性之單晶半導體層102的上部層側和下部層側係以絕緣層來覆蓋，該等絕緣層對於避免鈉或其他之高移動性雜質離子是非常有效的。因此，獲得對於穩定化使用單晶半導體層102來製造半導體元件之特性的巨大效應。
之後，如第10A圖所述，形成層間絕緣膜118。作為層間絕緣膜118，形成硼磷矽玻璃(BPSG)膜或是藉由塗佈形成有機樹脂(其典型為聚亞醯胺)。在層間絕緣膜118，形成接觸孔119。
第10B圖說明其中形成佈線之模式。在接觸孔119中，形成接觸拴120。作為接觸拴120，藉由化學氣相沈積方法，從WF6 氣體和SiH4 氣體形成矽化鎢以填充接觸孔 119。可選擇地，藉由WF6 氣體的氫還原形成鎢以填充接觸孔119。之後，形成佈線121以對應於接觸拴120。佈線121係藉由鋁或鋁合金所形成，並且使用鉬、鉻、鈦、或其他之金屬層作為阻障金屬形成其上部層和下部層。再者，在其上形成層間絕緣層148。如適當時，可設置佈線，且可藉由在其上進一步形成佈線層，而形成多層佈線。在此例，可利用鑲嵌製程。
以此方式，可使用接合至支承基板101之單晶半導體層102來製造場效電晶體。根據此實施例模式之單晶半導體層102係由具有均勻晶向之單晶半導體所形成；因此可獲得均勻、高性能之場效電晶體。換言之，抑制重要電晶體特性值(例如，臨界電壓和移動性)之不同質是可行的，且達成較高性能(例如較高移動性)是可行的。
再者，含有鹵素之氧化物膜103係設置於單晶半導體層102之背通道側(與閘極電極112相反之側)，且減低局部層級密度；因此，可抑制電晶體之間的臨界電壓之變動。再者，阻擋層109以及含有鹵素之氧化物膜103係設置在支承基板101以及單晶半導體層102之間；因此，單晶半導體層102可避免金屬雜質(例如鈉)從支承基板101側之擴散而污染。
第11圖說明使用具有SOI結構之基板所獲得之微處理器的結構，作為半導體裝置之範例。微處理器200係使用如上述根據此實施例模式所形成之SOI基板所製造。此微處理器200具有算術邏輯單元(ALU)201、ALU控制 器202、指令解碼器203、中斷控制器204、時序控制器205、暫存器206、暫存器控制器207、匯流排介面(匯流排I/F)208、唯讀記憶體(ROM)209、以及ROM介面(ROM I/F)210。
經由匯流排介面208而輸入至微處理器200之指令被輸入至指令解碼器203並在其中解碼，且接著被輸入至ALU控制器202、中斷控制器204、暫存器控制器207、和時序控制器205。ALU控制器202、中斷控制器204、暫存器控制器207、和時序控制器205基於已解碼之指令執行各種控制。尤其，ALU控制器202產生用於控制ALU 201之操作的信號。當微處理器200正執行程式時，中斷控制器204基於其優先順序或遮罩狀態處理來自外部輸入/輸出裝置或周圍電路之中斷請求。暫存器控制器207產生暫存器206之位址，並且根據微處理器200之狀態而讀取來自暫存器206之資料或是將資料寫入至暫存器206。時序控制器205產生用於控制ALU 201、ALU控制器2602、指令解碼器203、中斷控制器204、和暫存器控制器207之操作的信號。例如，時序控制器205設置有內部時脈產生器，用於基於參考時脈信號CLK1產生內部時脈信號CLK2，且供應內部時脈信號CLK2至上述各種電路。顯然地，第11圖所述之微處理器200僅為其中簡化其組態之範例，且實際的微處理器可根據用途而具有廣範圍的組態。
上述微處理器200不僅可達成在處理速度上之增加， 亦可達成在電力消耗上之縮減，因為係使用具有均勻晶向之單晶半導體層(SOI層，其接合至具有絕緣表面之基板或是絕緣基板作為支承基板)來形成積體電路。再者，由於含有鹵素之氧化物膜係形成在單晶半導體層之背通道側(與閘極電極相反之側)，該單晶半導體層係用於構成積體電路之部分的電晶體，減低局部等級密度且因此可抑制電晶體之間的臨界電壓之變動。再者，除了含有鹵素之氧化物膜以外，阻擋層亦形成在支承基板和單晶半導體層之間，藉此避免單晶半導體層藉由雜質(例如鈉或其他之金屬)從支承基板側之擴散而污染。
之後，參考第12圖敘述使用具有SOI結構之基板所獲得之RFCPU之結構，作為具有算術功能(其致使非接觸式資料傳輸和接收)的半導體裝置之範例。第12圖說明操作用以藉由無線通訊而傳輸信號至外部裝置和自外部裝置接收信號的電腦之範例(此電腦之後稱為RFCPU)。RFCPU 211具有類比電路部212和數位電路部213。類比電路部212具有共振電路214(其具有共振電容)、整流器電路215、固定電壓電路216、重設電路217、振盪器電路218、解調變電路219、調變電路220、和電力管理電路230。數位電路部213具有RF介面221、控制暫存器222、時脈控制器223、CPU介面224、中央處理單元(CPU)225、隨機存取記憶體(RAM)226、和唯讀記憶體(ROM)227。
具有此組態的RFCPU 211之操作係大致如下所述。共 振電路214基於由天線228所接收之信號產生感應電動勢。感應電動勢係經由整流器電路215儲存在電容部229。此電容部229較佳係使用電容(例如，陶瓷電容或電性雙層電容)所形成。電容部229不需和RFCPU 211整合一起，並且只要電容器229可安裝為具有絕緣表面之基板上的不同組件(其包括在RFCPU 211中)，其為可接受的。
重設電路217產生用於重設和初始化數位電路部213之信號。例如，重設電路217產生其中在電力供應電壓提升之後而提升而具有延遲的信號，作為重設信號。振盪器電路218改變時脈信號的頻率和工作比，以回應於由固定電壓電路216所產生之控制信號。使用低通濾波器所形成的解調變電路219二元化例如已接收振幅調制(ASK)信號的振幅變動性。調變電路220變動振幅調制(ASK)傳輸信號之振幅，且傳輸該信號。調變電路220藉由改變共振電路214的共振點而改變通訊信號之振幅。時脈控制器223根據電力供應電壓或是中央處理單元225的消耗電流，而產生用於改變時脈信號之頻率和工作比的控制信號。電力供應電壓係藉由電力管理電路230所管理。
從天線228輸入至RFCPU 211之信號藉由解調變電路219來解調變且接著藉由RF介面221而分解為控制命令、資料和其他。控制命令儲存在控制暫存器222。控制命令包括讀取儲存在唯讀記憶體227中的資料、寫入資料至隨機存取記憶體226、寫入算術指令至中央處理單元225、和其他。中央處理單元225經由CPU介面224存取唯 讀記憶體227、隨機存取記憶體226、和控制暫存器222。CPU介面224具有基於中央處理單元225所請求之位址產生用於唯讀記憶體227、隨機存取記憶體226、和控制暫存器222之任一者的存取信號的功能。
作為中央處理單元225之算術方法，可利用其中唯讀記憶體227儲存作業系統(OS)且在開始操作之時間上讀取和執行程式之方法。可選擇地，可利用其中設置專用算術電路且使用硬體實行算術處理之方法。在其中使用硬體和軟體二者之方法，藉由專用算術電路來實行一部分之處理，且使用程式藉由中央處理單元225而實行另一部分之處理。
上述之RFCPU 211不僅可達成在處理速度上之增加，亦可達成在電力消耗上之縮減，因為係使用具有均勻晶向之單晶半導體層(SOI層，其係接合至具有絕緣表面之基板或是之絕緣基板作為支承基板)來形成積體電路。此使得即使當電容部229(其提供電力)尺寸降低時，確保長時間週期之操作是可行的。再者，由於含有鹵素之氧化物膜和阻擋層係設置在支承基板和單晶半導體層之間。藉由提供含有鹵素之氧化物膜，減低局部層級密度且因此可抑制電晶體之間的臨界電壓之變動。藉由提供阻擋層，單晶半導體層可避免雜質從支承基板側擴散而污染。第12圖說明RFCPU之模式，然而可例如使用具有SOI結構之基板，用於具有通訊功能、算術功能和記憶體功能之半導體裝置，例如IC標籤。
根據此實施例模式之單晶半導體層可接合至用於製造顯示面板之大尺寸玻璃基板(稱為母玻璃)。第13圖說明其中單晶半導體層102係接合至用於製造顯示面板之母玻璃(其使用於作為支承基板101)之例子。從母玻璃取出複數個顯示面板，且單晶半導體層102較佳係接合以匹配顯示面板122的形成區域。由於母玻璃基板具有比半導體基板更大之區域，較佳係為複數個單晶半導體層102各自配置在顯示面板122之形成區域之內，如第13圖所示。因此，即使複數個單晶半導體層102係配置在支承基板101上，可設置足夠的間隔在相鄰單晶半導體層102之間。各個顯示面板122包括掃描線驅動器電路區域123、信號線驅動器電路區域124、和像素形成區域125。單晶半導體層102接合至支承基板101，以使得包括這些區域。
第14A和14B圖說明液晶顯示器裝置之像素的例子，其中使用單晶半導體層形成像素電晶體。第14A圖係為像素之平面圖，其中掃描線126係與單晶半導體層102相交，且信號線127和像素電極128係連接至單晶半導體層102。第14B圖係為沿著第14A圖的J-K線所取得的橫剖面視圖。
在第14B圖，像素電晶體具有其中堆疊有阻擋層109、接合層104、氧化物膜103、和單晶半導體層102在支承基板101上之堆疊結構。像素電極128設置在層間絕緣膜118上。在設置在層間絕緣膜118中之接觸孔，單晶半導體層102和信號線127係彼此連接，且因此，圓柱間隔 物131設置在接觸孔，以使填充在蝕刻層間絕緣膜118時所產生的凹陷步階。對向基板129設置有對向電極130。液晶層132形成在藉由圓柱間隔物131所形成之間隔。
第15A和15B圖說明包括使用單晶半導體層所形成之像素電極的電致發光顯示裝置之範例。第15A圖顯示像素之平面圖，該像素具有連接至信號線127之選擇電晶體133以及連接至電力供應線135之顯示控制電晶體134，作為像素電晶體。此顯示裝置具有其中各個像素設置有發光元件之結構，該發光元件具有在電極之間形成以包含電致發光材料之一層(EL層)。像素電極128連接至顯示控制電晶體134。第15B圖係為顯示該顯示控制電晶體(作為此像素之主要部分)之結構的橫剖面圖。
在第15B圖顯示控制電晶體具有其中堆疊有阻擋層109、接合層104、和氧化物膜103、和單晶半導體層102在支承基板101上之堆疊結構。阻擋層109、接合層104、和氧化物膜103、單晶半導體層102、層間絕緣膜118以及其他之結構係與第14B圖之結構相同。像素電極128之周圍部分係藉由絕緣分隔層136所包圍。在像素電極128上，形成EL層137。在EL層137上，形成對向電極130。像素部以密封樹脂138來填充，且設置有對向基板129作為強化板。
在此實施例模式之電致發光顯示裝置，此等像素係以矩陣方式配置，以形成顯示螢幕。在此例，各個像素電晶體之通道部係使用單晶半導體層102來製造。因此，存有 其中特性並未隨著電晶體改變而變動且發光照度並未隨著像素改變而變動之益處。因此，隨著藉由電流控制發光元件之亮度的驅動變為容易，且修正電晶體特性之變動的修正電路變為不需要。因此，可減低驅動器電路之負載。再者，因為可選擇光傳送基板(例如玻璃)作為支承基板101，可形成從支承基板101側發光的底發光電致發光顯示裝置。
如上所述，亦可藉由使用單晶半導體層在母玻璃(其用於製造顯示面板)上形成電晶體。在數個操作特性上，例如電流驅動能力，使用單晶半導體層所形成之電晶體係優於使用非晶矽所形成之電晶體；因此，可降低電晶體尺寸。因此，可增加顯示面板之像素部之孔徑比。再者，由於可形成類似例如第11圖所述之微處理器或是類似如第12圖所述之RFCPU在具有此顯示面板之顯示裝置，顯示裝置可設置有作為電腦之功能。再者，可製造能夠不需接觸而資料輸入和輸出的顯示器。
藉由使用根據本發明之具有SOI結構的基板，可形成各種電子裝置。電子裝置的範例包括攝影機，例如視訊攝影機和數位攝影機、導航系統、音訊再生裝置(汽車音訊、音訊組件、或其他)、電腦、遊戲機、可攜式資訊終端(行動電腦、行動電話、行動遊戲機、電子書、或其他)、具有記錄媒體之影像再生裝置(尤其，用於再生記錄媒體之內容之裝置，例如多功能數位碟DVD，和具有用於顯示再生影像之裝置)、以及其他。第16A至16C圖說明根 據本發明之電子裝置的範例。
第16A圖顯示行動電話301的範例。此行動電話301包括顯示部302、操作開關303、和其他。在顯示部302中，可使用參照第14A和14B圖所述之液晶顯示裝置或是參照第15A和15B圖所述之電致發光顯示裝置。藉由使用此實施例模式之顯示裝置，可形成具有小顯示非均勻和高影像品質的顯示部。再者，可使用此實施例模式之半導體裝置，用於包括在行動電話301中之微處理器或記憶體。
第16B圖顯示數位播放器304，其係為音訊裝置之典型範例。如第16B圖所示之數位播放器304具有顯示部302、操作開關303、耳機305、和其他。可使用頭戴式耳機或無線無機來替代耳機305。在數位播放器304，可使用此實施例模式之半導體裝置，用於儲存音樂資訊之記憶體部或是操作數位播放器304之微處理器。具有此結構之數位播放器304可達成在尺寸和重量上的縮減。藉由將參照第14A和14B圖所述之液晶顯示裝置或是參照第15A和15B圖所述之電致發光顯示裝置應用至顯示部302，顯示部302可高解析度地顯示影像或文字資訊，即使其具有約0.3英吋至2英吋之螢幕尺寸。
第16C圖說明電子書306。此電子書306具有顯示部302、操作開關303、和其他。可內建數據機，或是可利用其中可無線地傳送和接收資訊之結構。在電子書306，可使用此實施例模式之半導體結構，用於儲存音樂資訊之記憶體部或是操作電子書306之微處理器。在記憶體部，可 使用NOR類型非揮發性記憶體，其具有20 GB至200 GB之記憶體容量，藉由該非揮發性記憶體可儲存和再生影像或聲音(音樂)。藉由將參照第14A和14B圖所述之液晶顯示裝置或是參照第15A和15B圖所述之電致發光顯示裝置應用至顯示部302，顯示部302可執行具有高影像品質的顯示。
範例 範例1
本發明現在將在範例敘述其細節。本發明並不侷限於這些範例，且不需多說，本發明係由申請專利範圍之範疇所界定。
範例1顯示藉由分析包含在提供給單晶矽基板的氧化物膜之氯所獲得之結果。
以下敘述使用於此範例之氧化物膜(之後，亦稱為此範例之氧化物膜)的製造方法。在含有HCl之氧化氣體環境下實行熱氧化，用以在單晶矽基板上形成具有100 nm之厚度的氧化物膜。在1000℃，在其中150 sccm之氯化氫氣體導入至5 SLM流率之氧氣的氣體環境下實行熱氧化1小時35分。接著，作為用於量測之覆蓋膜，氧氮化矽膜係形成為100 nm之厚度。
在此範例，作為比較範例，在其中未添加HCl之氧化氣體環境下，單晶矽基板經歷熱氧化，以形成氧化物膜(之後，稱為比較氧化物膜)。熱氧化係在5 SLM之氧氣流 率下以及在1000℃之溫度下實行。注意的是，熱氧化之時間被設定為2小時40分，以使比較氧化物膜可具有等於此範例之氧化物膜的厚度。接著，作為用於量測之覆蓋膜，氧氮化矽膜係形成為100 nm之厚度。
此範例之氧化物膜以及比較氧化物膜使用二次離子質譜儀(SIMS)而經歷量測，使得觀察到包含在氧化物膜中之氯和氫的分佈。
第17圖和第18圖係為分別顯示在深度方向上之Cl濃度的輪廓以及深度方向上的H濃度之輪廓的曲線圖。注意的是，在第17和18圖，Cl濃度和H濃度之值僅在氧化物膜中為有效的。
如第17圖所示，此範例的氧化物膜之Cl濃度的分佈具有梯度。包含在氧化物膜中的氯係分佈使得氯之濃度朝單晶矽基板以及氧化物膜之間的介面增加，且在接近該介面時濃度是最高的(約為4×1020 /cm3 )。因此，藉由在含有HCl之氧化氣體環境下針對單晶矽基板實行熱氧化，可形成在靠近氧化物膜以及單晶矽基板之間的介面的含有較多氯的氧化物膜。
注意的是，從第18圖可知，此範例的氧化物膜之H濃度以及比較氧化物膜之H濃度之間的分佈未存有特別差異。
範例2
範例2將敘述藉由利用在含有HCl之氣體環境下的熱 氧化而在單晶矽層上提供氧化物膜以及使用該單晶矽層形成電晶體等步驟而形成之電晶體的電子特性。
使用於此範例的電晶體(之後，稱為此範例之電晶體)具有其中在單晶半導體層上提供氧化物膜、在氧化物膜和玻璃基板之間形成氮氧化矽膜以及氧化矽膜、以及利用形成在插設於其間之玻璃基板上的氧化矽膜將單晶半導體層接合至玻璃基板的結構。氧化物膜之厚度是50 nm，並且係藉由在含有HCl之氧化氣體環境下針對單晶層實行熱氧化而形成氧化物膜。氧化矽膜係藉由化學氣相沈積方法，使用四乙氧基矽烷作為有機矽烷氣體而形成。在接合之後，單晶半導體層係以具有685 mJ/cm2 或690 mJ/cm2 之能量密度的能量束來照射。再者，實行通道摻雜，以控制臨界值。之後，使用以給予n型導電性的1×1017 ions/cm2 之雜質來摻雜的單晶半導體層而形成之電晶體稱為此範例之n通道電晶體，且使用以給予p型導電性的1×1017 ions/cm2 之雜質來摻雜的單晶半導體層而形成之電晶體稱為此範例之p通道電晶體。
用於比較之電晶體(之後，稱為比較電晶體)具有其中在單晶半導體層上形成氧化物膜、在氧氮化矽膜和玻璃基板之間形成氮氧化矽膜以及氧化矽膜、以及利用形成在插設於其間之玻璃基板上的氧化矽膜將單晶半導體層接合至玻璃基板的結構。氧氮化矽膜之厚度是50 nm，以使對應於此範例的氧化物膜之厚度。再者，氧化矽膜係以與此範例的電晶體之相同方式而形成。在接合之後，單晶半導 體層係以具有685 mJ/cm2 或690 mJ/cm2 之能量密度的能量束來照射。再者，以比較電晶體具有接近此範例之電晶體的臨界值之劑量條件，針對比較電晶體之單晶半導體層實行通道摻雜。之後，使用以給予n型導電性的2×1017 ions/cm2 之雜質來摻雜的單晶半導體層而形成之電晶體稱為比較n通道電晶體(1)，使用以給予n型導電性的3×1017 ions/cm2 之雜質來摻雜的單晶半導體層而形成之電晶體稱為比較n通道電晶體(2)，且使用以給予p型導電性的3×1017 ions/cm2 之雜質來摻雜的單晶半導體層而形成之電晶體稱為比較p通道電晶體。
第19A至21B圖顯示藉由上述步驟所形成之電晶體的電子特性之量測結果。
第19A和19B圖係為顯示臨界電壓(單位為V)之曲線圖。
第20A和20B圖顯示電子場效移動性(μFE，單位為cm2 /Vs)之量測結果。從第20A和20B圖，已發現此範例之電晶體具有高於比較電晶體之電子場效移動性。例如，此範例的n通道電晶體以及此範例的p通道電晶體(其係藉由以具有690 mJ/cm2 之能量密度的能量束來照射而形成)，分別具有480 cm2 /Vs或更高之電子場效移動性，以及185 cm2 /Vs或更高之電子場效移動性。
第21A和21B圖係為顯示次臨界擺幅的量測結果(單位為V/decade)。在第21A和21B圖，存有此範例之電晶體的次臨界擺幅小於比較電晶體之次臨界擺幅的趨勢。
從第19A至21B圖之量測結果，使用具有在含有HCl之氣體環境下形成氧化物膜之單晶矽層所形成的電晶體，具有比使用具有氧氮化矽膜的單晶矽層所形成之電晶體之較高電子場效移動性以及較低次臨界擺幅。因此，藉由形成使用具有在含有HCl之氣體環境下形成氧化物膜之單晶矽層所形成的電晶體，可製造高可靠度的半導體裝置。
範例3
以下考量離子照射方法，其係為本發明之一態樣。
在本發明，係以從氫(H)所衍生的離子(之後稱為氫離子物種)來照射單晶半導體基板。尤其，係使用氫氣或是在其組成物中含有氫的氣體作為來源材料；產生氫電漿；以及以氫電漿中的氫離子物種來照射單晶半導體基板。
(氫電漿中的離子)
在如上所述之氫電漿，存有氫離子物種，例如H+ 、H2 + 以及H3 + 。此處列出氫離子物種之反應過程(形成過程、破壞過程)的反應方程式。
e+H→e+H+ +e　　　(1)
e+H2 →e+H2 + +e　　　(2)
e+H2 →e+(H2 )*→e+H+H　　　(3)
e+H2 + →e+(H2 + )*→e+H+ +H　　　(4)
H2 + +H2 →H3 + +H　　　(5)
H2 + +H2 →H+ +H+H2 　　　(6)
e+H3 + →e+H+ +H+H　　　(7)
e+H3 + →H2 +H　　　(8)
e+H3 + →H+H+H　　　(9)
第22圖係為能量圖，其概要性地顯示部分之上述反應。注意的是，如第22圖所示之能量圖僅為概要圖且並未精確地敘述反應之能量的關係。
(H3 + 形成過程)
如上所示，H3 + 主要係藉由反應方程式(5)所表示之反應過程而製造。另一方面，作為和反應方程式(5)相比擬的反應，存有藉由反應方程式(6)所表示之反應過程。至少，針對H3 + 之量增加，反應方程式(5)之反應需要發生較常於反應方程式(6)之反應(注意的是，因為亦存有其他反應(7)、(8)和(9)經過其使H3 + 之量減少，即使反應方程式(5)之反應發生較常於反應方程式(6)之反應，H3 + 之量並非必要地增加。)相對照之下，當反應方程式(5)之反應發生較少於發生反應方程式(6)之反應時，電漿中H3 + 之比例係減少。
以上給定之各個反應方程式的右側(最右側)上的產量之量增加係依據反應方程式的左側(最左側)上之來源 材料之密度、反應速率係數、和其他而定。此處，經實驗地確認，當H2 + 之動能小於約11 eV時，反應方程式(5)之反應係為主要反應(亦即，反應方程式(5)之速率係數係足夠地高於反應方程式(6)之速率係數)，且當H2 + 之動能高於約11 eV時，反應方程式(6)之反應係為主要反應。
藉由電場而在充電粒子上施力，且充電粒子獲得動能。動能對應至由於電場所導致位能上之減少量。例如，在與另一粒子碰撞之前，給定充電粒子的動能之量係等於藉由充電粒子的傳遞之位能損失。亦即在其中充電粒子可在電場中行進長距離而不會與另一粒子相碰撞的情況下，充電粒子的動能(或是其平均)傾向於高於在其中充電粒子無法行進之情況下的動能。可在其中粒子之平均自由路徑是長的情況下(亦即在壓力是低的情況下)顯示此朝向充電粒子之動能增加的趨勢。
即使在平均自由路徑是短之情況下，假如充電粒子可獲得當行進通過該路徑時之高數量動能，充電粒子的動能是高的。亦即，換言之，即使在平均自由路徑是短之情況下，假如電位差是大時，充電粒子之動能是高的。
此施加至H2 + 。假設在電漿產生室中係存在電場，在其中室內部之壓力是低的情況下，H2 + 之動能是高的，在其中室內部之壓力是高的情況下，H2 + 之動能是低的。亦即，因為在其中室內部之壓力是低的情況下，反應方程式(6)之反應係為主要反應，H3 + 之量傾向於減少，且因 為在其中室內部之壓力是高的情況下，反應方程式(5)之反應係為主要反應，H3 + 之量傾向於增加。再者，在其中電漿產生區域之電場是高的情況下，亦即，在其中給定二點之間的電位差是大的情況下，H2 + 之動能是高的，且在相反情況下，H2 + 之動能是低的。亦即，因為在其中電場是高的情況下，反應方程式(6)之反應係為主要反應，H3 + 之量傾向於減少，且因為在其中電場是低的情況下，反應方程式(5)之反應係為主要反應，H3 + 之量傾向於增加。
(依據離子來源的差)
此處係敘述其中離子物種之比例(尤其是H3 + 之比例)是不同的範例。第23圖係為顯示從100%氫氣(具有4.7×10-2 Pa之離子來源的壓力)所產生的離子之質譜分析的結果之曲線圖。注意的是，係藉由量測從離子來源所擷取之離子而執行此質譜分析。該水平軸表示離子質量。在波譜中，質量1峰值、質量2峰值、和質量3峰值分別對應於H+ 、H2 + 以及H3 + 。垂直軸表示波譜之強度，其對應於離子數。在第23圖，具有不同質量的離子之數係表示為相對比例，其中具有質量為3的離子之數定義為100。從第23圖可知，從離子來源所產生的離子物種之間的比率，亦即H+ 、H2 + 以及H3 + 之間的比率約為1:1:8。注意的是，在此比率之離子亦從離子摻雜設備所產生，離子摻雜設備具有產生電漿之電漿來源部(離子來源)、從 電漿擷取離子束的擷取電極、和其他。
第24圖係為顯示當使用與第23圖之例子不同的離子來源且離子來源的壓力約為3×10-3 Pa，從PH3 所產生之離子的質譜分析的結果之曲線圖。再者，係藉由量測從離子來源所擷取之離子而執行此質譜分析。如同在第23圖，水平軸表示離子質量，且質量1峰值、質量2峰值、和質量3峰值分別對應於H+ 、H2 + 以及H3 + 。垂直軸表示對應於離子數的波譜之強度。從第24圖可知，在電漿中之離子物種之間的比率，亦即H+ 、H2 + 以及H3 + 之間的比率約為37:56:7。注意的是，儘管第24圖顯示當來源氣體為PH3 所獲得之資料，當使用100%氫氣作為來源氣體時，氫離子物種之間的比率亦約為相同。
在從離子來源獲得如第24圖所示之資料的例子，H+ 、H2 + 以及H3 + 之中的H3 + 係以僅約7%之比例產生。另一方面，在從離子來源獲得如第23圖所示之資料的例子，H3 + 的比例可達至50%或更高(在前述條件之下，約80%)。此歸因於來自室內部的壓力和電場之結果，其清楚顯示在上述考量。
(H3 + 照射機制)
當產生如第23圖所示之含有複數個離子物種之電漿且係以所產生離子物種來照射單晶半導體基板而不需執行任何質量分離時，單晶半導體基板之表面係以H+ 、H2 + 以及H3 + 離子之各個來照射。為了要再生從利用離子的照 射至形成離子導入區域之機制，考量下述五種類型模型。
模型1，其中用於照射之離子物種係為H+ ，在照射之後，其仍為H+ (H)。
模型2，其中用於照射之離子物種係為H2 + ，在照射之後，其仍為H2 + (H2 )。
模型3，其中用於照射之離子物種係為H2 + ，在照射之後，其分裂為二個H原子(H+ 離子)。
模型4，其中用於照射之離子物種係為H3 + ，在照射之後，其仍為H3 + (H3 )。
模型5，其中用於照射之離子物種係為H3 + ，在照射之後，其分裂為三個H原子(H+ 離子)。
(模擬結果和量測值之比較)
基於上述模型，係模擬利用氫離子物種之Si基板的照射。作為模擬軟體，係使用SRIM (Stopping and Range of Ions in Matter)，其係為TRIM (Transport of Ions in Matter)之改良版，其係為藉由Monte Carlo方法的離子導入過程之模擬軟體。注意的是，為了計算，利用藉由具有兩倍質量的H+ 來替代H2 + 而執行基於模型2的計算。再者，利用藉由具有三倍質量的H+ 來替代H3 + 而執行基於模型4的計算。此外，利用藉由具有一半動能的H+ 來替代H2 + 而執行基於模型3的計算，以及利用具有1/3動能的H+ 來替代H3 + 而執行基於模型5的計算。
注意的是，SRIM係為針對非晶結構的軟體，然而 SRIM可應用於其中在高劑量下以高能量來執行利用氫離子物種之照射的例子。這是因為由於氫離子物種和Si原子的碰撞導致，Si基板之晶體結構改變為非單晶結構。
第25圖顯示當使用模型1至5而執行利用氫離子物種之照射(係以針對H的100,000原子的照射)所獲得之計算結果。第25圖亦顯示利用第23圖的氫離子物種來照射Si基板的氫濃度(二次離子質譜儀(SIMS)資料)。使用模型1至5所執行的計算之結果係表示在垂直軸(右軸)，作為氫原子之數，且SIMS資料係表示在垂直軸(左軸)，作為氫原子之濃度。水平軸表示從Si基板之表面起的深度。假如SIMS資料(其係為量測值)係與計算結果比較，模型2至4顯然並不匹配SIMS資料的峰值，且對應於模型3的峰值無法在SIMS資料中觀察。考量離子之動能係在千電子伏特之等級，而H-H鍵結能量僅約為數個電子伏特，此歸因於模型2和4之各個的貢獻是小的，因為藉由與Si原子之碰撞，H2 + 和H3 + 主要地分離為H+ 或H。
因此，之後將不考量模型2至4。第26至28圖各自顯示當使用模型1至5而執行利用氫離子物種之照射(係以針對H的100,000原子的照射)所獲得之計算結果。第26至28圖亦各自顯示利用第23圖的氫離子物種來照射Si基板的氫濃度(SIMS資料)，以及適配至SIMS資料的模擬結果(之後稱為適配函數)。此處，第26圖顯示其中加速電壓為80 kV之例子；第27圖顯示其中加速電 壓為60 kV之例子；第28圖顯示其中加速電壓為40 kV之例子。注意的是，使用模型1和5所執行之計算的結果係表示在垂直軸(右軸)，作為氫原子之數，且SIMS資料和適配函數係表示在垂直軸(左軸)，作為氫原子之濃度。水平軸表示從Si基板之表面起的深度。
考量模式1和5，係使用以下給定的計算公式而獲得適配函數。注意的是，在計算公式中，X和Y表示適配參數且V表示體積。
(適配函數)=X/V×(模型1的資料)＋Y/V×(模型5的資料)
考量使用於實際照射之離子物種之間的比率(H+ :H2 + :H3 + 約為1:1:8)，亦應考量H2 + (亦即模型3)之貢獻；然而，模型3係從此處給定的考量排除，針對下述理由：‧因為經由模型3所表示之照射過程所導入的氫之量非常地低於經由模型5的照射過程所導入的氫之量的，即使模型3係從考量排除，未有顯著的影響(在SIMS資料亦未發生峰值)。
‧模型3(其峰值位置接近於模型5之峰值位置)可能是不顯著的，其藉由發生在模型5的通道化(由於晶格結構所導致原子的移動)。亦即，估測模型3之適配參數是困難的。這是因為此模擬假定非晶Si且未考量由於晶體性所導致之影響。
第29圖列出上述適配參數。在加速電壓之任一者，根據模型1所導入之H的量對於根據模型5所導入之H的量之比率係約為1:42至1:45(當模型1之H的量定義為1時，模型5之H的量約為42至45)，且用於照射之離子數，H+ (模型1)對於H3 + (模型3)之比率約為1:14至1:15(當模型1之H+ 的量定義為1時，模型5之H3 + 的量約為14至15)。考量到模型3並未考量且該計算係假定非晶Si，亦可稱之為獲得接近使用於實際照射之離子物種之間的比率(H+ :H2 + :H3 + 約為1:1:8)之值的值。
(使用H3 + 之效應)
從H3 + 所得之複數個益處可享有利用如第23圖所示之更高比例之H3 + ，以氫離子物種來照射基板。例如，因為H3 + 分離為待被導入至基板的H+ 、H或其他，相較於主要以H+ 或H2 + 之照射的例子，可改善離子導入效能。此導致半導體基板生產效能上之改善。再者，因為在H3 + 分離之後，H+ 或H之動能同樣地傾向於低的，H3 + 適於薄半導體層之製造。
注意的是，在此說明書，係敘述其中使用離子摻雜設備(其可利用氫離子物種之照射，如第23圖所示)以使有效地執行利用H3 + 之照射的方法。離子摻雜設備是不貴的且用於大面積處理是極佳的。因此，藉由使用此離子摻雜設備之利用H3 + 的照射，可獲得顯著的效應，例如半導 體特性上之改善、面積之增加、成本之縮減、以及生產效能上之改善。另一方面，假如第一優先順序係給定為利用H3 + 之照射，不需要闡釋本發明為侷限於離子摻雜設備之使用。
此申請案係基於2007年4月27日在日本專利局所申請之日本專利申請案序號No. 2007-120288，其整體內容藉由參照而併入於此。
101‧‧‧支承基板
102‧‧‧單晶半導體層
103‧‧‧氧化物膜
104‧‧‧接合層
105‧‧‧氮氧化矽膜
106‧‧‧氧氮化矽膜
108‧‧‧半導體基板
109‧‧‧阻擋層
110‧‧‧分離層
111‧‧‧閘極絕緣層
112‧‧‧閘極電極
113‧‧‧側壁絕緣層
114‧‧‧第一雜質區
115‧‧‧第二雜質區
116‧‧‧絕緣層
117‧‧‧保護膜
118‧‧‧層間絕緣膜
119‧‧‧接觸孔
120‧‧‧接觸拴
121‧‧‧佈線
122‧‧‧顯示面板
123‧‧‧掃描線驅動器電路區
124‧‧‧信號線驅動器電路區
125‧‧‧像素形成區
126‧‧‧掃描線
127‧‧‧信號線
128‧‧‧像素電極
129‧‧‧對向基板
130‧‧‧對向電極
131‧‧‧圓柱阻隔物
132‧‧‧液晶層
133‧‧‧選擇電晶體
134‧‧‧顯示控制電晶體
135‧‧‧電流供應線
136‧‧‧分隔層
137‧‧‧EL層
138‧‧‧密封樹脂
148‧‧‧層間絕緣膜
200‧‧‧微處理器
201‧‧‧算術邏輯單元
202‧‧‧ALU控制器
203‧‧‧指令解碼器
204‧‧‧中斷控制器
205‧‧‧時序控制器
206‧‧‧暫存器
207‧‧‧暫存器控制器
208‧‧‧匯流排介面
209‧‧‧唯讀記憶體
210‧‧‧ROM介面
211‧‧‧RFCPU
212‧‧‧類比電路部
213‧‧‧數位電路部
214‧‧‧共振電路
215‧‧‧整流器電路
216‧‧‧固定電壓電路
217‧‧‧重設電路
218‧‧‧振盪器電路
219‧‧‧解調電路
220‧‧‧調變電路
221‧‧‧RF介面
222‧‧‧控制暫存器
223‧‧‧時脈控制器
224‧‧‧CPU介面
225‧‧‧中央處理單元
226‧‧‧隨機存取記憶體
227‧‧‧唯讀記憶體
228‧‧‧天線
229‧‧‧電容部
230‧‧‧電力管理電路
301‧‧‧行動電話
302‧‧‧顯示部
303‧‧‧操作開關
304‧‧‧數位播放器
305‧‧‧耳機
306‧‧‧電子書
在伴隨之圖式中：第1A和1B圖係各自為具有SOI結構的基板之結構的橫剖面圖；第2A至2C圖係具有SOI結構的基板之製程的橫剖面圖；第3A和3B圖係具有SOI結構的基板之製程的橫剖面圖；第4A和4B圖係具有SOI結構的基板之製程的橫剖面圖；第5A和5B圖係具有SOI結構的基板之製程的橫剖面圖；第6A和6B圖係具有SOI結構的基板之製程的橫剖面圖；第7A和7B圖係具有SOI結構的基板之製程的橫剖面圖； 第8A和8B圖係具有SOI結構的基板之製程的橫剖面圖；第9A至9D圖係使用具有SOI結構的基板之半導體裝置的製程之橫剖面圖；第10A和10B圖係使用具有SOI結構的基板之半導體裝置的製程之橫剖面圖；第11圖係說明使用具有SOI結構的基板所形成之微處理器之結構的方塊圖；第12圖係說明使用具有SOI結構的基板所形成之RFCPU之結構的方塊圖；第13圖係其中單晶半導體層被接合至用於製造顯示面板的母玻璃之例子的平面圖；第14A和14B圖說明包括使用單晶半導體層所形成之像素電晶體的液晶顯示裝置之範例；第15A和15B圖說明包括使用單晶半導體層所形成之像素電晶體的電致發光顯示裝置之範例；第16A至16C圖說明根據本發明一態樣的電子裝置之範例；第17圖係為藉由SIMS量測之深度方向上的Cl濃度之輪廓的曲線圖；第18圖係為藉由SIMS量測之深度方向上的H濃度之輪廓的曲線圖；第19A和19B圖係為電晶體之電子特性(臨界電壓)的曲線圖； 第20A和20B圖係為電晶體之電子特性(場效移動性)的曲線圖；第21A和21B圖係為電晶體之電子特性(次臨界漂移)的曲線圖；第22圖係為氫離子物種之能量圖；第23圖係為顯示離子質量頻譜量測之結果的圖式；第24圖係為顯示離子質量頻譜量測之結果的圖式；第25圖係為顯示當加速電壓為80 kV時在深度方向上的氫之輪廓(量測值和計算值)的圖式；第26圖係為顯示當加速電壓為80 kV時在深度方向上的氫之輪廓(量測值、計算值和適配函數)的圖式；第27圖係為顯示當加速電壓為60 kV時在深度方向上的氫之輪廓(量測值、計算值和適配函數)的圖式；第28圖係為顯示當加速電壓為40 kV時在深度方向上的氫之輪廓(量測值、計算值和適配函數)的圖式；以及第29圖係為適配參數(氫離子比例和氫離子物種比例)之比例的列表。
101‧‧‧支承基板
102‧‧‧單晶半導體層
103‧‧‧氧化物膜
104‧‧‧接合層
105‧‧‧氮氧化矽膜
106‧‧‧氧氮化矽膜
109‧‧‧阻擋層

Claims (66)

  1. 一種用於製造半導體裝置的方法，包含以下步驟：在含有鹵素的氧化氣體環境下，以高於或等於具有絕緣表面之支承基板之應變點的溫度熱處理半導體基板，以形成氧化物膜在該半導體基板上；以離子照射該氧化物膜，以形成分離層在該半導體基板中；在等於或低於具有該絕緣表面之該支承基板之該應變點的溫度形成阻擋層在該氧化物膜上；形成接合層在該阻擋層上；以插設於二者間的該氧化物膜、該阻擋層和該接合層，疊置該半導體基板和具有該絕緣表面之該支承基板，以及在該分離層中分離，以留著該半導體基板的一部分在具有該絕緣表面的該支承基板上。
  2. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中該半導體基板係為單晶半導體基板或複晶半導體基板。
  3. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中該分離層具有多孔結構。
  4. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中含有鹵素的該氧化氣體環境係為其中HCl被 添加至氧的氣體環境。
  5. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中含有鹵素的該氧化氣體環境係為其中選自HF、NF3 、HBr、Cl2 、ClF3 、BCl3 、F2 和Br2 之一種或複數種氣體被添加至氧的氣體環境。
  6. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中該阻擋層係為自一群組所形成的單層或堆疊層，該群組係選自氮化矽膜、氮氧化矽膜、和氧氮化矽膜。
  7. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中該接合層包含氧化矽。
  8. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中該接合層係自TEOS形成。
  9. 一種用於製造半導體裝置的方法，包含以下步驟：在含有鹵素的氧化氣體環境下，以高於或等於具有絕緣表面之支承基板之應變點的溫度熱處理半導體基板，以形成氧化物膜在該半導體基板上；以離子照射該氧化物膜，以形成分離層在該半導體基板中；在等於或低於具有該絕緣表面之該支承基板之該應變點的溫度形成接合層在具有該絕緣表面的該支承基板上；在形成該接合層之後，形成阻擋層在該接合層上；以插設於二者間的該氧化物膜、該阻擋層和該接合層，疊置該半導體基板和具有該絕緣表面之該支承基板，以 及藉由熱處理在該分離層中分離，以留著該半導體基板的一部分在具有該絕緣表面的該支承基板上。
  10. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中該半導體基板係為單晶半導體基板或複晶半導體基板。
  11. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中該分離層具有多孔結構。
  12. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中含有鹵素的該氧化氣體環境係為其中HCl被添加至氧的氣體環境。
  13. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中含有鹵素的該氧化氣體環境係為其中選自HF、NF3 、HBr、Cl2 、ClF3 、BCl3 、F2 和Br2 之一種或複數種氣體被添加至氧的氣體環境。
  14. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中該阻擋層係為自一群組所形成的單層或堆疊層，該群組係選自氮化矽膜、氮氧化矽膜、和氧氮化矽膜。
  15. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中該接合層包含氧化矽。
  16. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中該接合層係自TEOS形成。
  17. 一種用於製造半導體裝置的方法，包含以下步驟 ：在含有鹵素的氧化氣體環境下，以高於或等於具有絕緣表面之支承基板之應變點的溫度熱處理半導體基板，以形成氧化物膜在該半導體基板上；以離子照射該氧化物膜，以形成分離層在該半導體基板中；在等於或低於具有該絕緣表面之該支承基板之該應變點的溫度形成阻擋層在具有該絕緣表面的該支承基板上；在形成該阻擋層之後，形成接合層在該阻擋層上；以插設於二者間的該氧化物膜、該阻擋層和該接合層，疊置該半導體基板和具有該絕緣表面之該支承基板，以及藉由熱處理在該分離層中分離，以留著該半導體基板的一部分在具有該絕緣表面的該支承基板上。
  18. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中該半導體基板係為單晶半導體基板或複晶半導體基板。
  19. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中該分離層具有多孔結構。
  20. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中含有鹵素的該氧化氣體環境係為其中HCl被添加至氧的氣體環境。
  21. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中含有鹵素的該氧化氣體環境係為其中選自 HF、NF3 、HBr、Cl2 、ClF3 、BCl3 、F2 和Br2 之一種或複數種氣體被添加至氧的氣體環境。
  22. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中該阻擋層係為自一群組所形成的單層或堆疊層，該群組係選自氮化矽膜、氮氧化矽膜、和氧氮化矽膜。
  23. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中該接合層包含氧化矽。
  24. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中該接合層係自TEOS形成。
  25. 一種半導體裝置，包含：具有絕緣表面的基板；在該基板上的絕緣膜；在該絕緣膜上的阻擋層；在該阻擋層上的含有鹵素之氧化物膜；以及在該氧化物膜上的半導體層。
  26. 如申請專利範圍第25項所述之半導體裝置，其中該鹵素係選自Cl、Br和F之群組。
  27. 如申請專利範圍第25項所述之半導體裝置，其中該阻擋層係為自一群組所形成的單層或堆疊層，該群組係選自氮化矽膜、氮氧化矽膜、和氧氮化矽膜。
  28. 如申請專利範圍第25項所述之半導體裝置，其中該絕緣膜包含氧化矽。
  29. 如申請專利範圍第25項所述之半導體裝置，其中 該絕緣膜係自TEOS形成。
  30. 如申請專利範圍第25項所述之半導體裝置，其中該半導體層係為單晶半導體層或複晶半導體層。
  31. 一種微處理器，其包含如申請專利範圍第25項所述之半導體裝置。
  32. 一種RFCPU，其包含如申請專利範圍第25項所述之半導體裝置。
  33. 一種半導體裝置，包含：具有絕緣表面的基板；在該基板上的阻擋層；在該阻擋層上的絕緣膜；在該絕緣膜上的含有鹵素之氧化物膜；以及在該氧化物膜上的半導體層。
  34. 如申請專利範圍第33項所述之半導體裝置，其中該鹵素係選自Cl、Br和F之群組。
  35. 如申請專利範圍第33項所述之半導體裝置，其中該阻擋層係為自一群組所形成的單層或堆疊層，該群組係選自氮化矽膜、氮氧化矽膜、和氧氮化矽膜。
  36. 如申請專利範圍第33項所述之半導體裝置，其中該絕緣膜包含氧化矽。
  37. 如申請專利範圍第33項所述之半導體裝置，其中該絕緣膜係自TEOS形成。
  38. 如申請專利範圍第33項所述之半導體裝置，其中該半導體層係為單晶半導體層或複晶半導體層。
  39. 一種微處理器，其包含如申請專利範圍第33項所述之半導體裝置。
  40. 一種RFCPU，其包含如申請專利範圍第33項所述之半導體裝置。
  41. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中該支承基板係為玻璃基板。
  42. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中該支承基板係為玻璃基板。
  43. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中該支承基板係為玻璃基板。
  44. 如申請專利範圍第1項所述之用於製造半導體裝置的方法，其中該半導體裝置係選自由微處理器、RFCPU、行動電話、數位播放裝置及電子書所組成之群組。
  45. 如申請專利範圍第9項所述之用於製造半導體裝置的方法，其中該半導體裝置係選自由微處理器、RFCPU、行動電話、數位播放裝置及電子書所組成之群組。
  46. 如申請專利範圍第17項所述之用於製造半導體裝置的方法，其中該半導體裝置係選自由微處理器、RFCPU、行動電話、數位播放裝置及電子書所組成之群組。
  47. 如申請專利範圍第25項所述之半導體裝置，其中該半導體裝置包含於由行動電話、數位播放裝置及電子書所組成之群組中之其一。
  48. 如申請專利範圍第33項所述之半導體裝置，其中該半導體裝置包含於由行動電話、數位播放裝置及電子書 所組成之群組中之其一。
  49. 一種半導體裝置，包含：具有絕緣表面的基板；在該基板上的絕緣膜；在該絕緣膜上的阻擋層；在該阻擋層上的含有鹵素之氧化物膜；在該氧化物膜上的半導體層；在該半導體層上的閘極絕緣層；以及在該閘極絕緣層上的閘極電極。
  50. 如申請專利範圍第49項所述之半導體裝置，其中該鹵素係選自Cl、Br和F之群組。
  51. 如申請專利範圍第49項所述之半導體裝置，其中該阻擋層係為自一群組所形成的單層或堆疊層，該群組係選自氮化矽膜、氮氧化矽膜、和氧氮化矽膜。
  52. 如申請專利範圍第49項所述之半導體裝置，其中該絕緣膜包含氧化矽。
  53. 如申請專利範圍第49項所述之半導體裝置，其中該絕緣膜係自TEOS形成。
  54. 如申請專利範圍第49項所述之半導體裝置，其中該半導體層係為單晶半導體層或複晶半導體層。
  55. 一種微處理器，其包含如申請專利範圍第49項所述之半導體裝置。
  56. 一種RFCPU，其包含如申請專利範圍第49項所述之半導體裝置。
  57. 如申請專利範圍第49項所述之半導體裝置，其中該半導體裝置包含於由行動電話、數位播放裝置及電子書所組成之群組中之其一。
  58. 一種半導體裝置，包含：具有絕緣表面的基板；在該基板上的阻擋層；在該阻擋層上的絕緣膜；在該絕緣膜上的含有鹵素之氧化物膜；在該氧化物膜上的半導體層；在該半導體層上的閘極絕緣層；以及在該閘極絕緣層上的閘極電極。
  59. 如申請專利範圍第58項所述之半導體裝置，其中該鹵素係選自Cl、Br和F之群組。
  60. 如申請專利範圍第58項所述之半導體裝置，其中該阻擋層係為自一群組所形成的單層或堆疊層，該群組係選自氮化矽膜、氮氧化矽膜、和氧氮化矽膜。
  61. 如申請專利範圍第58項所述之半導體裝置，其中該絕緣膜包含氧化矽。
  62. 如申請專利範圍第58項所述之半導體裝置，其中該絕緣膜係自TEOS形成。
  63. 如申請專利範圍第58項所述之半導體裝置，其中該半導體層係為單晶半導體層或複晶半導體層。
  64. 一種微處理器，其包含如申請專利範圍第58項所述之半導體裝置。
  65. 一種RFCPU，其包含如申請專利範圍第58項所述之半導體裝置。
  66. 如申請專利範圍第58項所述之半導體裝置，其中該半導體裝置包含於由行動電話、數位播放裝置及電子書所組成之群組中之其一。
TW97111175A 2007-04-27 2008-03-28 Ｓｏｉ基板和ｓｏｉ基板的製造方法，以及半導體裝置 TWI412102B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007120288 2007-04-27

Publications (2)

Publication Number Publication Date
TW200903714A TW200903714A (en) 2009-01-16
TWI412102B true TWI412102B (zh) 2013-10-11

Family

ID=39887356

Family Applications (1)

Application Number Title Priority Date Filing Date
TW97111175A TWI412102B (zh) 2007-04-27 2008-03-28 Ｓｏｉ基板和ｓｏｉ基板的製造方法，以及半導體裝置

Country Status (6)

Country Link
US (2) US7829433B2 (zh)
JP (1) JP5394653B2 (zh)
KR (1) KR101436116B1 (zh)
CN (1) CN101669193B (zh)
TW (1) TWI412102B (zh)
WO (1) WO2008136225A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
JP5459899B2 (ja) 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US8193075B2 (en) * 2009-04-20 2012-06-05 Applied Materials, Inc. Remote hydrogen plasma with ion filter for terminating silicon dangling bonds
EP2282332B1 (en) * 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
US20110147817A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor component having an oxide layer
CN102130039B (zh) * 2010-12-27 2013-04-10 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
CN102130038A (zh) * 2010-12-27 2011-07-20 上海新傲科技股份有限公司 采用离子注入制备绝缘体上硅材料的方法
US9299556B2 (en) 2010-12-27 2016-03-29 Shanghai Simgui Technology Co. Ltd. Method for preparing semiconductor substrate with insulating buried layer gettering process
JP6091905B2 (ja) * 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
US9949837B2 (en) 2013-03-07 2018-04-24 Howmedica Osteonics Corp. Partially porous bone implant keel
FR3003684B1 (fr) * 2013-03-25 2015-03-27 Soitec Silicon On Insulator Procede de dissolution d'une couche de dioxyde de silicium.
FR3003997B1 (fr) * 2013-03-29 2015-03-20 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
US9224874B2 (en) * 2014-01-10 2015-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device
JP6456400B2 (ja) * 2014-04-01 2019-01-23 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板を表面処理する方法及び装置
CN105633125A (zh) * 2014-11-27 2016-06-01 株洲南车时代电气股份有限公司 半导体芯片台面结构及其保护方法
CN104485347B (zh) * 2014-12-23 2018-06-22 昆山工研院新型平板显示技术中心有限公司 一种显示屏体的邦定方法
CN105390571B (zh) * 2015-11-29 2017-11-14 上海澜烨材料技术有限公司 宽禁带半导体材料的生长和分离方法
SG11201810919UA (en) * 2016-06-14 2019-01-30 Qromis Inc Engineered substrate structure for power and rf applications
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
US20020070454A1 (en) * 2000-11-30 2002-06-13 Seiko Epson Corporation SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
TW518753B (en) * 2000-08-27 2003-01-21 Infineon Technologies Ag SOI substrate, a semiconductor circuit formed in it, and an associated production method
TW567254B (en) * 2000-01-21 2003-12-21 Nissin Electric Co Ltd Method of forming silicon-contained crystal thin film
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
TWI260746B (en) * 2002-09-25 2006-08-21 Sharp Kk Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335641A (ja) * 1994-06-03 1995-12-22 Sony Corp シリコン酸化膜の形成方法及び半導体装置の酸化膜
US6797323B1 (en) * 1996-11-29 2004-09-28 Sony Corporation Method of forming silicon oxide layer
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6251754B1 (en) 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
KR20010013993A (ko) * 1997-06-19 2001-02-26 야마모토 카즈모토 Ｓｏｉ 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100389899B1 (ko) * 1997-12-18 2003-07-04 미크론 테크놀로지,인코포레이티드 핫-캐리어 효과 제한 트랜지스터 게이트 형성 및 그 트랜지스터
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4507395B2 (ja) * 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
TW567254B (en) * 2000-01-21 2003-12-21 Nissin Electric Co Ltd Method of forming silicon-contained crystal thin film
TW518753B (en) * 2000-08-27 2003-01-21 Infineon Technologies Ag SOI substrate, a semiconductor circuit formed in it, and an associated production method
US20020070454A1 (en) * 2000-11-30 2002-06-13 Seiko Epson Corporation SOI substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the SOI substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
TWI260746B (en) * 2002-09-25 2006-08-21 Sharp Kk Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device

Also Published As

Publication number Publication date
WO2008136225A1 (en) 2008-11-13
US20110037123A1 (en) 2011-02-17
CN101669193A (zh) 2010-03-10
KR20100017330A (ko) 2010-02-16
JP5394653B2 (ja) 2014-01-22
US20080268263A1 (en) 2008-10-30
TW200903714A (en) 2009-01-16
US7829433B2 (en) 2010-11-09
CN101669193B (zh) 2012-02-15
KR101436116B1 (ko) 2014-09-01
JP2008294425A (ja) 2008-12-04
US8847314B2 (en) 2014-09-30

Similar Documents

Publication Publication Date Title
TWI412102B (zh) Ｓｏｉ基板和ｓｏｉ基板的製造方法，以及半導體裝置
US7910457B2 (en) Semiconductor substrate, semiconductor device and manufacturing method thereof
TWI478280B (zh) Ｓｏｉ基板的製造方法、和半導體裝置的製造方法
US8030174B2 (en) Method for manufacturing SOI substrate
JP5289805B2 (ja) 半導体装置製造用基板の作製方法
KR101443580B1 (ko) Soi구조를 갖는 기판
JP5459899B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees