TWI478280B - Ｓｏｉ基板的製造方法、和半導體裝置的製造方法 - Google Patents

Ｓｏｉ基板的製造方法、和半導體裝置的製造方法 Download PDF

Info

Publication number
TWI478280B
TWI478280B TW097111178A TW97111178A TWI478280B TW I478280 B TWI478280 B TW I478280B TW 097111178 A TW097111178 A TW 097111178A TW 97111178 A TW97111178 A TW 97111178A TW I478280 B TWI478280 B TW I478280B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
semiconductor
soi substrate
semiconductor layer
Prior art date
Application number
TW097111178A
Other languages
English (en)
Other versions
TW200849465A (en
Inventor
Hidekazu Miyairi
Akihisa Shimomura
Tatsuya Mizoi
Eiji Higa
Yoji Nagano
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200849465A publication Critical patent/TW200849465A/zh
Application granted granted Critical
Publication of TWI478280B publication Critical patent/TWI478280B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/40—Thermal treatment, e.g. annealing in the presence of a solvent vapour
    • H10K71/421—Thermal treatment, e.g. annealing in the presence of a solvent vapour using coherent electromagnetic radiation, e.g. laser annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/0355—Selective modification
    • H01L2224/03552—Selective modification using a laser or a focussed ion beam [FIB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

SOI基板的製造方法、和半導體裝置的製造方法
本發明係關於一種SOI(絕緣體載矽)基板的製造方法，該SOI基板具有由矽等半導體材料構成的半導體層。
在本說明書中，半導體裝置指的是能夠透過利用半導體特性而工作的所有裝置，因此電光裝置、半導體電路及電子設備都是半導體裝置。
對於利用SOI基板而代替大塊狀矽片的積體電路的開發正在進行。在該SOI基板中，在絕緣層上形成有薄單晶矽層。透過有效地利用薄單晶矽層的特長，可以將積體電路中的電晶體形成為彼此完全電分離，並且使電晶體成為完全耗盡型。因此，可以實現高整合、高速驅動、低耗電量等附加價值高的半導體積體電路。
作為SOI基板的製造方法之一，衆所周知組合氫離子注入和剝離而成的氫離子注入剝離法。在氫離子注入剝離法中，主要進行如下方法，來製造SOI基板。透過對矽片注入氫離子，在離其表面有預定深度的位置上形成包含微小氣泡的離子注入層。透過使成為底基板的另外的矽片氧化，來形成氧化矽膜。透過將注入有氫離子的矽片和另外的矽片的氧化矽膜接合在一起，來將兩個矽片貼合在一起。透過進行加熱處理，在離子注入層中分割矽片。為了提高貼合到底基板的矽層的結合力，進行加熱處理。
衆所周知如下SOI基板的製造方法：將利用氫離子注入剝離法而剝離的矽層貼合到玻璃基板來製造SOI基板(參照專利文件1及2)。在專利文件1(日本專利申請公開平第11－097379號公報)中，為了去掉利用離子注入而形成的缺陷層以及剝離面上的幾nm至幾十nm的臺階，對透過剝離而露出的面進行機械抛光。在專利文件2(日本專利申請公開第2005－252244號公報)中，透過對貼合到玻璃基板的Si薄膜照射雷射光束，來使Si薄膜重新晶化，而提高Si薄膜的結晶品質。
[專利文件1]日本專利申請公開平第11－097379號公報[專利文件2]日本專利申請公開第2005一252244號公報
與矽片相比，玻璃基板可以以大面積製造且是廉價的基板，所以主要用於液晶顯示裝置的製造。透過將玻璃基板用作底基板，可以製造其面積大且廉價的SOI基板。然而，玻璃基板的應變點為700℃以下，而耐熱性低。因此，不能以超過玻璃基板的耐熱溫度的溫度加熱貼上單晶矽層後的SOI基板，從而用來製造SOI基板的過程溫度限於700℃以下。
從而，當如專利文件1所指出那樣去掉剝離面上的結晶缺陷以及凹凸時，也有對過程溫度的限制。此外，當利用貼合到玻璃基板的單晶矽層製造電晶體時，也有對過程溫度的限制，並且，由於基板是大型，所以自然發生對可 以使用的裝置和處理方法的限制。
為了實現電晶體的高速化和微小化，被要求閘極絕緣層的薄化，因此，如專利文件1所記載的那樣去掉單晶矽層的剝離面上的凹凸是很重要的。然而，由於玻璃基板和矽片的形狀和大小不同等緣故，難以高產能的利用機械抛光去掉貼合到大面積玻璃基板的單晶矽層上的凹凸。
此外，為了在貼合到玻璃基板的矽層的表面上臺階覆蓋性好地形成薄的閘極絕緣層，較佳的將矽層的厚度成為薄即50nm以下。然而，因為氫元素的質量小，所以難以在離其表面有50nm以下的深度的位置上注入氫離子，並且也難以從矽片剝離50nm以下的厚度的矽層。特別地，當利用離子摻雜裝置注入氫離子時，非常難以在離其表面有100nm以下的深度的位置上均勻性好地注入氫離子，該離子摻雜裝置注入源氣體的離子而不進行質量分離。
此外，雖然在專利文件2中透過照射雷射光束來使矽層重新晶化，但是當矽層的厚度為50nm以下時，最適合重新晶化的雷射光束的能量的範圍不廣，因此難以均勻性好地利用雷射光束來進行重新晶化。
換言之，當採用現有的技術時，即使透過利用將矽層貼合到玻璃基板而成的SOI基板來製造電晶體，也難以十分獲得利用SOI基板而能夠實現的特性。鑒於這種問題，本發明的目的之一在於提供一種SOI基板的製造方法，其 中當將玻璃基板等耐熱溫度低的基板用作底基板時，也可以製造高性能的半導體裝置。此外，本發明的目的之一還在於提供一種SOI基板的製造方法，其中當利用離子摻雜裝置注入離子時，也可以製造高性能的半導體裝置。
本發明之一係關於一種SOI基板的製造方法，該SOI基板具有從半導體基板分離了的半導體層和固定有半導體層的底基板。
在本發明中，透過使包含選自氫氣體、稀有氣體、鹵素氣體以及含鹵素氣體中的一種或多種氣體的源氣體激發來產生離子種，並且對半導體基板注入離子種，來在半導體基板的離其表面有預定深度的區域中形成離子注入層。
用來將底基板和半導體基板貼合在一起的接合層形成在底基板和半導體基板中的至少一方上。當在半導體基板上形成接合層時，既可以在形成離子注入層後形成接合層，又可以在形成接合層後形成離子注入層。
透過中間夾著接合層使底基板和半導體基板貼緊，並且將接合層的表面和與該接合層接觸的接觸面接合在一起，來將底基板和半導體基板貼在一起。接著，透過對半導體基板進行加熱在離子注入層中產生裂縫，並且從底基板分離半導體基板，來形成固定有從半導體基板分離了的半導體層的底基板。
然後，對半導體層照射雷射光束，來使半導體層熔化。由此，半導體層的分離面的平坦性提高，並且半導體層的結晶缺陷減少。在照射雷射光束之後，將半導體層的厚 度成為薄。半導體層的厚度較佳的為100nm以下，更佳的為50nm以下。
透過照射雷射光束提高半導體層的表面的平坦性意味著將半導體層的表面的平均面粗糙度成為3nm以下，更佳的成為2.5nm以下。或者，意味著將半導體層的表面的均方根粗糙度成為3.5nm以下。更佳的將均方根粗糙度成為2.5nm以下。
透過在照射雷射光束之後使半導體層薄化，可以製造SOI基板，其中將玻璃基板等耐熱溫度低的基板用作底基板，並且具有薄且表面的平坦性高的半導體層。此外，即使當形成離子注入層時利用不具備質量分離功能的離子摻雜裝置，也可以製造具有薄且表面的平坦性高的半導體層的SOI基板。因此，透過利用本發明的SOI基板，可以製造高整合、高速驅動、低耗電量等附加價值高的半導體裝置。
下面，將說明本發明。但是，本發明可以以多個不同方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施例模式以及實施例所記載的內容中。此外，在不同附圖中使用相同附圖標記的要素意味著相同要素，而省略對於材料、形狀、製造方法等的 反復說明。
實施例模式1
圖1A至1G以及圖2A至2C是表示SOI基板的製造方法的一個例子的截面圖。參照圖1A至1G以及圖2A至2C來說明SOI基板的製造方法的一個例子。
如圖1A所示，準備SOI基板的底基板101。作為底基板101，可以使用用於液晶顯示裝置等電子工業產品的透光玻璃基板。從耐熱性、價格等的觀點來看，較佳的使用熱膨脹係數為25×10－7 /℃以上且50×10－7 /℃以下(較佳的是，30×10－7 /℃以上且40×10－7 /℃以下)，並且應變點為580℃以上且680℃以下(較佳的是，600℃以上且680℃以下)的玻璃基板。此外，玻璃基板較佳的為無鹼玻璃基板。作為無鹼玻璃基板的材料，例如利用玻璃材料諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等。
此外，作為底基板101，除了可以使用玻璃基板以外，還可以使用陶瓷基板、石英基板、藍寶石基板等由絕緣體構成的絕緣基板；由金屬或不銹鋼等導電體構成的導電基板；由矽或鉀砷等半導體構成的半導體基板；等等。
接著，洗滌底基板101，並且在其上表面形成厚度為10 nm以上且400nm以下的絕緣層102。絕緣層102可以具有單層結構、由兩個層以上構成的多層結構。在本實施例模式中，絕緣層102用作接合層。
作為構成絕緣層102的膜，可以使用氧化矽膜、氮化 矽膜、氧氮化矽膜、氮氧化矽膜、氧化鍺膜、氮化鍺膜、氧氮化鍺膜、氮氧化鍺膜等包含矽或鍺作為其組成的絕緣膜。此外，還可以使用：由氧化鋁、氧化鉭、氧化鉿等金屬的氧化物構成的絕緣膜；由氮化鋁等金屬氮化物構成的絕緣膜；由氧氮化鋁等金屬的氧氮化物構成的絕緣膜；由氮氧化鋁等金屬的氮氧化物構成的絕緣膜。
此外，在本說明書中，氧氮化物是指在其組成中氧的含量多於氮的含量的物質。此外，氮氧化物是指在其組成中氮的含量多於氧的含量的物質。例如，作為氧氮化矽，有在55原子%以上且65原子%以下的範圍含有氧，在1原子%以上且20原子%以下的範圍含有氮，在25原子%以上且35原子%以下的範圍含有Si，在0.1原子%以上且10原子%以下的範圍含有氫的物質。此外，作為氮氧化矽，有在15原子%以上且30原子%以下的範圍含有氧，在20原子%以上且35原子%以下的範圍含有氮，在25原子%以上且35原子%以下的範圍含有Si，在15原子%以上且25原子%以下的範圍含有氫的物質。
在使用包含鹼金屬或鹼土金屬等降低半導體裝置的可靠性的雜質的基板作為底基板101的情況下，較佳的設置至少一個以上的如下膜：可以防止這種雜質從底基板101擴散到SOI基板的半導體層的膜。作為這種膜，有氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。透過包含這種膜，可以使絕緣層102用作阻擋層。
例如，在將絕緣層102形成為具有單層結構的阻擋層 的情況下，可以透過利用厚度為10nm以上且200nm以下的氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜，來形成絕緣層102。
在使絕緣層102用作阻擋層且採用兩層結構的情況下，例如可以舉出如下具有兩層結構的膜：由氮化矽膜和氧化矽膜構成的疊層膜；由氮化矽膜和氧氮化矽膜構成的疊層膜；由氮氧化矽膜和氧化矽膜構成的疊層膜；由氮氧化矽膜和氧氮化矽膜構成的疊層膜。注意，在例示的具有兩層結構的膜中，先記載的膜是形成在底基板101的上表面的膜。在具有兩層結構的絕緣層102中，作為上層，較佳的選擇如下膜：緩和應力，以避免下層的阻擋效果高的層的內部應力作用於半導體層。此外，可以將上層的厚度設定為10nm以上且200nm以下，而將下層的厚度設定為10nm以上且200nm以下。
在本實施例模式中，絕緣層102具有兩層結構，且作為下層採用透過使用SiH4 以及NH3 作為過程氣體且利用電漿CVD法來形成的氮氧化矽膜103，並且作為上層採用透過使用SiH4 以及N2 O作為過程氣體且利用電漿CVD法來形成的氧氮化矽膜104。
如圖1B所示，準備半導體基板111。透過將使半導體基板111薄片化而得到的半導體層貼合到底基板101，來製造SOI基板。作為半導體基板111，較佳的使用單晶半導體基板。也可以使用多晶半導體基板。作為半導體基板111，可以使用由第四族元素諸如矽、鍺、矽－鍺、碳化 矽等構成的半導體基板。此外，作為半導體基板111，也可以使用由化合物半導體諸如鉀砷、銦磷等構成的半導體基板。
透過洗滌半導體基板111，來將它清潔。然後，如圖1C所示，在半導體基板111的表面上形成保護膜112。形成保護膜112的目的在於：防止在為了形成離子注入層的離子注入方法中半導體基板111被金屬等雜質污染；防止由於注入的離子的衝擊而半導體基板111受到損傷。可以透過CVD法等堆積氧化矽膜、氮化矽膜、氮氧化矽膜、氧氮化矽膜等絕緣材料，來形成該保護膜112。此外，可以透過使半導體基板111氧化或氮化，來形成保護膜112。
接著，如圖1D所示，透過中間夾著保護膜112，對半導體基板111注入由被電場加速了的離子構成的離子束121，來在半導體基板111的離其表面有預定深度的區域中形成離子注入層113。換句話說，當對半導體基板111照射離子束121時，由於加速了的離子種的衝擊，在半導體基板的預定的深度中形成其結晶結構變脆了的脆化層。該層是離子注入層113。可以根據離子束121的加速能量和離子束121的侵入角，來控制形成離子注入層113的區域的深度。在與離子平均侵入深度大略相同的深度的區域中形成離子注入層113。因此，透過對半導體基板111添加構成離子束121的離子種的元素，來形成離子注入層113。
根據注入離子的深度，決定形成離子注入層113的深度，其結果，決定從半導體基板111分離的半導體層的厚度。形成離子注入層113的深度為50nm以上且500nm以下，較佳的將其深度設定為50nm以上且200nm以下。考慮到離子平均侵入深度，來調節離子束121的加速電壓以及侵入角度等。
當對半導體基板111注入離子時，可以使用離子注入裝置以及離子摻雜裝置。當使用離子注入裝置時，激發源氣體來產生離子種，並對所產生的離子種進行質量分離來產生由具有所預定的質量的離子種構成的離子束121，且將該離子束121照射到被處理物。當使用離子摻雜裝置時，激發源氣體來產生離子種，並不對所產生的離子種進行質量分離而產生包括所產生的所有離子種的離子束121，且將這種離子束121照射到被處理物。此外，當使用具備質量分離裝置的離子摻雜裝置時，可以與離子注入裝置同樣地進行伴隨質量分離的離子注入。
例如，可以在下面那樣的條件下進行當使用離子摻雜裝置時的離子注入方法。
作為該離子注入方法中的源氣體，可以使用氫氣體。可以透過激發氫氣體(H2 氣體)，來產生H＋ 、H2 ＋ 、H3 ＋ 。當使用氫氣體作為源氣體時，較佳的以H3 ＋ 最多的比例對半導體基板111進行注入。透過利用H3 ＋ 離子對半導體基板111添加氫，與當注入H＋ 、H2 ＋ 時相比，離子注入效率提高，所以可以縮短注入時間，並且在離子注入層113中容易發生裂縫。此外，與當注入H＋ 、H2 ＋ 時相比，當注入H3 ＋ 時，可以將離子平均侵入深度變更淺，並且可以在更淺的區域中形成離子注入層113。為了在淺的區域中形成離子注入層113，需要將離子的加速電壓設定為低。然而，透過提高激發氫氣體而產生的電漿中的H3 ＋ 離子的比例，可以好效率地將原子狀氫(H)添加到半導體基板111。這是因為如下緣故：H3 ＋ 離子具有H＋ 離子的三倍的質量，所以當對相同深度添加氫原子時，可以將H3 ＋ 離子的加速電壓設定為H＋ 離子的加速電壓的三倍。如果可以提高離子的加速電壓，就可以縮短照射離子的方法的節拍時間(tact time)，而可以謀求實現生產率、處理率的提高。因此，透過提高包含在離子束121中的H3 ＋ 的比例，氫平均侵入深度的不均勻性縮小。所以，在半導體基板111中，氫的深度方向的濃度輪廓成為更陡峭，而可以將該輪廓的峰值位置變淺。
當使用離子注入裝置時，較佳的透過進行質量分離，來注入H3 ＋ 離子。當然，也可以注入H2 ＋ 。
當使用離子摻雜裝置時，較佳的在離子束121中相對 於H＋ 、H2 ＋ 、H3 ＋ 的總量包含70%以上的H3 ＋ 離子。H3 ＋ 離子的比例更佳的為80%以上。如此，透過提高H3 ＋ 的比例，可以利用離子摻雜裝置以1×1020 atoms/cm3 以上的濃度使離子注入層113包含氫。為了從半導體基板111容易分離半導體層，較佳的使離子注入層113包含5×1020 atoms/cm3 以上的氫。當對半導體基板111局部性地注入高濃度的氫時，結晶結構消失，而形成包含氣體的微小的空洞。換言之，離子注入層113成為多孔結構，即成為結晶結構變脆了的脆化層。因此，透過進行熱處理，注入的氣體膨脹，而發生形成在離子注入層113中的微小的空洞的體積變化。由此，可以沿著離子注入層113，將半導體基板111劈開。
作為離子注入方法中的源氣體，除了可以使用氫氣體以外，還可以使用重氫氣體。此外，作為該離子注入方法中的源氣體，除了可以使用氫氣體以外，還可以使用選自氦或氬等稀有氣體、以氟氣體或氯氣體為典型的鹵素氣體、氟化合物氣體(例如，BF3 )等含鹵素氣體中的一種或多種氣體。當使用氦作為源氣體時，可以不進行質量分離，而製造出He＋ 離子的比例高的離子束121。透過對半導體基板111照射這種離子束121，可以在離子注入層113中好效率地形成微小的空洞。
此外，也可以透過進行多次離子注入方法，來形成離子注入層113。在此情況下，既可以在每個離子注入方法中使用不同源氣體，又可以使用相同源氣體。例如，首先 ，使用稀有氣體作為源氣體來進行離子注入。接著，使用氫氣體作為源氣體，進行離子注入。此外，也可以首先使用鹵素氣體或含鹵素氣體來進行離子注入，接著使用氫氣體來進行離子注入。
在形成離子注入層113之後，利用蝕刻來去掉保護膜112。接著，如圖1E所示，在半導體基板111的上表面形成接合層114。也可以不去掉保護膜112，而在保護膜112上形成接合層114。圖1E是說明接合層的形成步驟的截面圖。
接合層114是用來在半導體基板111的表面上形成平滑且親水性的接合面的層。作為這種接合層114，較佳的使用透過化學反應而形成的絕緣膜，即較佳的使用矽膜。可以將接合層114的厚度設定為10nm以上且200nm以下。厚度較佳的為10nm以上且100nm以下，更佳的為20nm以上且50nm以下。
在形成接合層114的方法中，將半導體基板111的加熱溫度設定為注入到離子注入層113的元素或者分子不脫離的溫度，該加熱溫度較佳的為350℃以下。換言之，該加熱溫度是不從離子注入層113漏掉氣體的溫度。就是說，作為為了從半導體基板111剝離半導體層115的熱處理溫度，應用比接合層114的成膜溫度高的溫度。
作為接合層114，可以形成氧化矽膜。當利用電漿CVD法形成該氧化矽膜時，較佳的使用有機矽烷氣體作為矽源氣體。作為氧源氣體，可以使用氧(O2 )氣體。作為 有機矽烷氣體，可以應用矽酸乙酯(四乙氧基矽烷，縮寫：TEOS，化學式Si(OC2 H5 )4 )、三甲基矽烷(TMS：化學式Si(CH3 )4 )、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(SiH(OC2 H5 )3 )、三二甲氨基矽烷(SiH(N(CH3 )2 )3 )等。作為矽源氣體，可以使用矽烷(SiH4 )或者乙矽烷(Si2 H6 )等。
可以透過熱CVD法且利用以500℃以下且200℃以上的加熱溫度形成的LTO(低溫氧化物)，來形成成為接合層114的氧化矽膜。在此情況下，使用矽烷(SiH4 )或者乙矽烷(Si2 H6 )等作為矽源氣體，而使用氧(O2 )或者一氧化二氮(N2 O)作為氧源氣體。
圖1F是說明接合方法的截面圖，表示將底基板101和半導體基板111貼在一起的狀態。當進行接合方法時，首先透過利用超聲波清洗等方法洗滌形成有絕緣層102的底基板101以及形成有接合層114的半導體基板111。然後，當將接合層114和絕緣層102貼緊時，凡得瓦(Van der Walls)力作用於絕緣層102和接合層114的介面，而在接合層114和絕緣層102的介面形成氫鍵。並且，在該介面形成共價鍵，而接合層114和絕緣層102接合。透過使用採用CVD法且利用有機矽烷來形成的氧化矽膜或採用熱CVD法來形成的氧化矽膜等作為接合層114，可以不進行加熱，而在常溫下將絕緣層102和接合層114接合在一起。從而，可以使用玻璃基板等耐熱性低的基板作 為底基板101。
在本實施例模式中，可以省略在底基板101上形成絕緣層102的方法。在此情況下，將接合層114和底基板101接合在一起。當底基板101是玻璃基板時，透過利用採用CVD法且利用有機矽烷來形成的氧化矽膜、採用熱CVD法來形成的LTO膜、以矽氧烷為原料來形成的氧化矽膜來形成接合層114，可以在常溫下將玻璃基板和接合層114接合在一起。此外，也可以不在半導體基板111上形成接合層114，而在常溫下將半導體基板111和玻璃基板接合在一起。
為了在絕緣層102和接合層114之間形成結合力更堅固的接合，例如有進行如下處理的方法：對絕緣層102的表面進行氧電漿處理或臭氧處理，來使該表面成為親水性。透過該處理對絕緣層102的表面附加羥基，因此在接合方法中，絕緣層102的表面的羥基起作用，而在與接合層114的接合介面形成氫鍵。注意，在不形成絕緣層102的情況下，進行使底基板101的表面成為親水性的處理即可。
在將底基板101和半導體基板111貼緊之後，較佳的進行加熱處理或加壓處理。這是因為如下緣故：透過進行加熱處理或加壓處理，可以提高絕緣層102和接合層114的結合力。加熱處理的溫度較佳的為底基板101的耐熱溫度以下，將加熱溫度設定為400℃以上且低於700℃。勿須置言，將加熱溫度的最高限度設定為不超過底基板101 的應變點。進行加壓處理，以對垂直於接合介面的方向施加壓力，並且考慮到底基板101以及半導體基板111的強度來決定施加的壓力。
圖1G是說明從半導體基板111分離半導體層115的分離方法的圖。附圖標記111’表示從半導體層115分離了的半導體基板111。為了分離半導體層115，在將底基板101和半導體基板111貼在一起之後，進行加熱半導體基板111的熱處理。可以將半導體基板111的加熱溫度設定為400℃以上且低於700℃。較佳的將半導體基板111的加熱溫度設定為當形成接合層114時的半導體基板111的溫度以上，但是將加熱溫度的最高限度設定為不超過底基板101的應變點。
透過在400℃以上且低於700℃的溫度範圍下進行熱處理，在形成在離子注入層113中的微小的空洞中發生體積變化，而在離子注入層113中發生裂縫。其結果，沿著離子注入層113，劈開半導體基板111。換言之，在離子注入層113中半導體基板111被分割。由於接合層114與底基板101接合，所以在底基板101上固定從半導體基板111分離了的半導體層115。此外，因為透過該熱處理，絕緣層102和接合層114的接合介面被加熱，所以可以提高該接合介面上的結合力。
在圖1G所示的分離方法中，製造在底基板101上設置有半導體層115的SOI基板131。SOI基板131是在底基板101上依次堆疊絕緣層102、接合層114、半導體層 115而成的具有多層結構的基板，是其中絕緣層102和接合層114接合在一起的基板。在不形成絕緣層102的情況下，SOI基板131是其中接合層114和底基板101接合在一起的基板。
在形成SOI基板131之後，還可以在400℃以上且700℃以下的溫度對SOI基板131進行熱處理。透過該加熱處理，可以提高SOI基板131的接合層114和絕緣層102的結合力。勿須置言，將加熱溫度的最高限度設定為不超過底基板101的應變點。
透過分離方法以及離子注入方法，在SOI基板131的半導體層115中發生結晶缺陷，此外，在其表面上平坦性被損壞，而形成有凹凸。在這種具有凹凸的半導體層115的上表面形成薄且絕緣耐壓性高的閘極絕緣層是很有困難的。因此，在本實施例模式中，對半導體層115進行平坦化處理。此外，當半導體層115具有結晶缺陷時，對在電晶體的性能以及可靠性給以負面影響諸如半導體層115B和閘極絕緣層之間的局部介面態密度增高等，所以在進行平坦化的同時，進行減少半導體層115中的結晶缺陷的處理。
如圖2A所示，透過對半導體層115照射雷射光束來實現半導體層115的平坦化以及結晶缺陷的減少。透過從半導體層115一側照射雷射光束122，來使半導體層115從其上表面開始熔化。透過在使半導體層115熔化之後使它冷卻而固化，如圖2B所示地提高其上表面的平坦性。 因為在平坦化處理中使用雷射光束122，所以抑制底基板101的溫度上升。因此，可以使用玻璃基板那樣的耐熱性低的基板作為底基板101。
較佳的透過照射雷射光束122，來使半導體層115部分地熔化。這是因為如下緣故：當使半導體層115完全熔化時，帶來成為液相的半導體層115中的無秩序的核發生，半導體層115重新晶化，因此半導體層115A的結晶性降低的可能性高。透過使半導體層115部分地熔化，在半導體層115中，發生所謂的縱成長，其中從沒有熔化的固相部分進展結晶成長。透過利用縱成長的重新晶化，半導體層115的結晶缺陷減少，而結晶性恢復。注意，半導體層115處於完全熔化狀態在圖2A的層疊結構中是指半導體層115從其上側表面到與接合層114的介面熔化而成為液體狀態的情況。
作為振盪雷射光束的雷射器，可以使用連續振盪雷射器、準連續振盪雷射器以及脈衝振盪雷射器。為了實現部分熔化，而較佳的使用脈衝振盪雷射器。作為在圖2A的方法中使用的雷射器，例如可以舉出KrF雷射器等的受激準分子雷射器、Ar雷射器或Kr雷射器等的氣體雷射器。除了上述雷射器以外，還可以舉出YAG雷射器、YVO4 雷射器、YLF雷射器、YAlO3 雷射器、GdVO4 雷射器、KGW雷射器、KYW雷射器、變石雷射器、Ti：藍寶石雷射器、Y2 O3 雷射器等作為固體雷射器。注意，受激準分子雷射器是脈衝振盪雷射器，但是在YAG雷射器等固體雷射器中 ，有也可以用作連續振盪雷射器、準連續振盪雷射器以及脈衝振盪雷射器的雷射器。
雷射光束122的波長是被半導體層115(半導體基板111)吸收的光的波長。可以考慮到雷射光束的肌膚深度等而決定該波長。例如，波長可以為250nm以上且700nm以下。另外，可以考慮到雷射光束122的波長、雷射光束的肌膚深度、半導體基板111的厚度等而決定雷射光束122的能量。雷射光束122的能量例如可以為300mJ/cm2 以上且800mJ/cm2 以下。
在圖1D的離子注入方法中，透過調節離子侵入深度且將半導體層115的厚度設定得厚於50nm，容易調節雷射光束122的能量。從而，可以成品率好地透過照射雷射光束122，來實現半導體層115的表面的平坦性的提高以及結晶性的提高。注意，當使半導體層115厚時，需要提高雷射光束122的能量，所以半導體層115的厚度較佳的為200nm以下。
可以在如大氣氣氛的包含氧的氣氛中，或者如氮氣氣氛的惰性氣氛中進行雷射光束122的照射。當在惰性氣氛中照射雷射光束122時，在具有密封性的處理室內照射雷射光束122，控制該處理室內的氣氛既可。當不使用處理室時，也可以透過對雷射光束122的被照射面噴上氮氣體等惰性氣體，來形成惰性氣氛。注意，惰性氣氛是用來當雷射光束122的照射時避免半導體層115的表面氧化的氣氛。
根據本發明人的研究，與大氣氣氛相比，氮等惰性氣氛具有更高的提高半導體層115的平坦性的效果。此外，因為與大氣氣氛相比，惰性氣氛具有高抑制裂縫或皺紋的發生的效果，所以雷射光束122的可以使用的能量的範圍廣大。作為用來形成惰性氣氛的氣體，除了可以使用氮氣體以外，還可以使用氬等稀有氣體。
在照射雷射光束122來形成圖2B所示的具有半導體層115A的SOI基板131A之後，進行為了減薄半導體層115A的厚度的薄化方法。圖2C是說明薄化方法的截面圖。
為了使半導體層115A薄，進行乾蝕刻和濕蝕刻中的一方或者組合雙方的蝕刻處理，既可。例如，在半導體基板111是矽基板的情況下，可以透過利用使用SF6 和O2 作為過程氣體的乾蝕刻處理，來使半導體層115A變薄。
透過進行蝕刻處理，可以製造如圖2C所示的具有薄半導體層115B的SOI基板131B。因為，半導體層115A的表面預先被雷射光束122的照射平坦化，所以可以不利用回蝕刻處理而利用蝕刻處理來進行該薄化方法。在該薄化方法中，較佳的將半導體層115B的厚度設定為100nm以下且5nm以上，更佳的為50nm以下且5nm以上。
透過利用圖1A至圖2C的方法，可以製造在一個底基板101上貼合有多個半導體層115B的SOI基板131B。例如，反復多次利用圖1B至圖1E而說明的方法，準備多個形成有離子注入層113以及接合層114的半導體基板111 。接著，反復多次圖1F所示的接合方法，在一個底基板101上固定多個半導體基板111。然後，進行圖1G所示的加熱方法，分割各半導體基板111，來製造在底基板101上固定有多個半導體層115的SOI基板131。然後，透過進行如圖2A至2C所示的方法，可以製造多個半導體層115B被貼合在底基板101上的SOI基板131B。
如上所述，在本實施例模式中，透過組合利用雷射光束的照射的半導體層的平坦化方法和以後的半導體層的薄化方法，可以形成厚度為100nm以下、平坦性提高了且結晶缺陷減少了的半導體層115B。換言之，即使當採用玻璃基板作為底基板101，並且利用離子摻雜裝置來形成離子注入層113時，也可以製造貼合有具有上述那樣的特長的半導體層115B的SOI基板131B。
透過利用本實施例模式所示的SOI基板131B製造電晶體，可以實現閘極絕緣層的薄化、以及半導體層115B和閘極絕緣層之間的局部介面態密度的降低。此外，透過減薄半導體層115B，可以在玻璃基板上利用單晶半導體層製造完全耗盡型的電晶體。從而，可以在底基板上製造具有高性能、高可靠性的電晶體，其中可以進行高速工作，亞臨界值低，電場效應遷移率高，以低耗電量可以驅動。
實施例模式2
圖3A至3G以及圖4A至4C是表示SOI基板的製造 方法的一個例子的截面圖。下面，參照圖3A至3G以及圖4A至4C來說明SOI基板的製造方法的一個例子。
如參照圖1A說明的那樣，準備成為SOI基板的底基板101。圖3A是底基板101的截面圖。此外，如參照圖1B說明的那樣，準備半導體基板111。圖3B是半導體基板111的截面圖。
透過洗滌半導體基板111，來將它清潔。並且，如圖3C所示，在半導體基板111的上表面形成絕緣層116。絕緣層116可以具有單晶結構、由兩層以上構成的多層結構。其厚度可以為10nm以上且400nm以下。
作為構成絕緣層116的膜，可以使用氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鍺膜、氮化鍺膜、氧氮化鍺膜、氮氧化鍺膜等包含矽或鍺作為其組成的絕緣膜。此外，還可以使用：由氧化鋁、氧化鉭、氧化鉿等金屬的氧化物構成的絕緣膜；由氮化鋁等金屬氮化物構成的絕緣膜；由氧氮化鋁等金屬的氧氮化物構成的絕緣膜；由氮氧化鋁等金屬的氮氧化物構成的絕緣膜。
可以透過CVD法、濺射法、使半導體基板111氧化或氮化的方法等，形成構成絕緣層116的絕緣膜。
在使用包含鹼金屬或鹼土金屬等降低半導體裝置的可靠性的雜質的基板作為底基板101的情況下，較佳的設置至少一個的如下膜：可以防止這種雜質從底基板101擴散到SOI基板的半導體層的膜。作為這種膜，有氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。透過使絕緣層 116包含這種膜，可以使絕緣層116用作阻擋層。
例如，在將絕緣層116形成為具有單層結構的阻擋層的情況下，可以透過利用厚度為10nm以上且200nm以下的氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜，來形成絕緣層116。
在作為絕緣層116形成用作阻擋層且具有兩層結構的膜的情況下，例如可以採用如下結構。作為上層，形成阻擋效果高的層。另一方面，作為接觸於半導體基板111而形成的下層的膜，較佳的選擇如下膜：緩和應力，以避免上層的阻擋效果高的層的內部應力作用於半導體層。此外，可以將上層的厚度設定為10nm以上且200nm以下，而將下層的厚度設定為10nm以上且200nm以下。
在絕緣層116具有兩層結構的情況下，例如可以舉出如下結構：由氧化矽膜和氮化矽膜構成的疊層膜；由氧氮化矽膜和氮化矽膜構成的疊層膜；由氧化矽膜和氮氧化矽膜構成的疊層膜；由氧氮化矽膜和氮氧化矽膜構成的疊層膜。注意，在例示的具有兩層結構的膜中，先記載的膜是形成在半導體基板111一側(下層)的膜。
在本實施例模式中，使絕緣層116具有兩層結構，且作為下層形成透過使用SiH4 以及N2 O作為過程氣體且利用電漿CVD法來形成的氮氧化矽膜117，並且作為上層形成透過使用SiH4 以及NH3 作為過程氣體且利用電漿CVD法來形成的氮氧化矽膜118。
接著，如圖3D所示，中間夾著絕緣層116對半導體 基板111照射由被電場加速了的離子構成的離子束121，來在半導體基板111的離其表面有預定深度的區域中形成離子注入層113。可以與參照圖1D而說明的離子注入層113的形成同樣地進行該方法。透過形成絕緣層116，可以防止在為了形成離子注入層113的離子注入方法中半導體基板111被金屬等雜質污染，此外，可以防止由於注入的離子的衝擊半導體基板111被損傷。
在形成離子注入層113之後，如圖3E所示，在絕緣層116的上表面形成接合層114。
雖然在此在離子注入方法之後形成接合層114，但是也可以在離子注入方法之前形成接合層114。在此情況下，在形成圖3C所示的絕緣層116之後，在絕緣層116上形成接合層114。在圖3D所示的方法中，中間夾著接合層114以及絕緣層116對半導體基板111注入離子束121。
此外，如實施例模式1所示的那樣，也可以形成保護膜112且進行離子注入。在此情況下，在進行圖1B和1C所示的方法之後，去掉保護膜112，來在半導體基板111上形成絕緣層116和接合層114。
圖3F是說明接合方法的截面圖，表示將底基板101和半導體基板111貼在一起的狀態。當將底基板101和半導體基板111貼在一起時，首先透過利用超聲波清洗等方法洗滌形成接合介面的底基板101的表面和接合層114的表面。然後，進行與參照圖1F而說明的接合方法同樣的 方法，將底基板101和接合層114貼緊，將底基板101和接合層114接合在一起。
也可以在將底基板101和接合層114接合在一起之前，進行如下處理：對底基板101的表面進行氧電漿處理或臭氧處理，來使該表面成為親水性。此外，也可以在將底基板101和接合層114接合在一起之後，進行實施例模式1所說明的加熱處理或加壓處理，以便提高該結合力。
圖3G是說明從半導體基板111分離半導體層115的分離方法的圖。本實施例模式的分離方法可以與參照圖1G而說明的分離方法同樣地進行。為了分離半導體層115，在將底基板101和接合層114接合在一起之後，以400℃以上且低於700℃的溫度加熱半導體基板111。較佳的將該加熱溫度設定為當形成接合層114時的半導體基板111的溫度以上，但是將加熱溫度的最高限度設定為不超過底基板101的應變點。
在圖3G所示的分離方法中，製造在底基板101上設置有半導體層115的SOI基板132。該SOI基板132是在底基板101上依次堆疊接合層114、絕緣層116、半導體層115而成的具有多層結構的基板，是其中底基板101和接合層114接合在一起的基板。
此外，也在本實施例模式中，如圖4A所示，進行對SOI基板132照射雷射光束122的平坦化方法。該平坦化方法可以與圖2A所示的雷射光束122的照射方法同樣地進行。如圖4A所示，透過從半導體層115一側照射雷射 光束122，使半導體層115部分地熔化，如圖4B所示地形成平坦性提高了且結晶缺陷減少了的半導體層115A。
在照射雷射光束122來形成具有半導體層115A的SOI基板132A之後，進行減薄半導體層115A的半導體層的薄化方法。圖4C是表示半導體層的薄化方法的截面圖。該薄化方法可以與圖2C所示的薄化方法同樣地進行，其中透過蝕刻半導體層115A，使其厚度薄，來形成薄化了的半導體層115B。在該薄化方法中，較佳的將半導體層115B的厚度設定為100nm以下且5nm以上，更佳的為50nm以下且5nm以上。
透過利用圖3A至圖4C的方法，可以形成貼合有半導體層115B的SOI基板132B。
可以製造在一個底基板101上貼合有多個半導體層115B的SOI基板132B。例如，反復多次利用圖3B至圖3E而說明的方法，準備多個形成有接合層114、絕緣層116以及離子注入層113的半導體基板111。接著，反復多次圖3F所示的接合方法，在一個底基板101上固定多個半導體基板111。然後，進行圖3G所示的加熱方法，分離各半導體基板111，來製造在底基板101上固定有多個半導體層115的SOI基板132。然後，透過進行如圖4A至4C所示的方法，可以製造多個半導體層115B被貼合在底基板101上的SOI基板132B。
如上所述，在本實施例模式中，透過組合利用雷射光束的照射的半導體層的平坦化方法和以後的半導體層的薄 化方法，可以形成厚度為100nm以下、平坦性提高了且結晶缺陷減少了的半導體層115B。從而，即使當採用玻璃基板作為底基板101，並且利用離子摻雜裝置來形成離子注入層113時，也可以製造貼合有具有上述那樣的特長的半導體層115B的SOI基板132B。
此外，透過利用SOI基板132B製造電晶體，可以實現通道形成區的薄化以及閘極絕緣層的薄化、以及半導體層115B和閘極絕緣層之間的局部介面態密度的降低。此外，透過減薄半導體層115B，可以在玻璃基板上利用單晶半導體層製造完全耗盡型的電晶體。從而，可以在底基板上製造具有高性能、高可靠性的電晶體，其中可以進行高速工作，亞臨界值低，電場效應遷移率高，以低耗電量可以驅動。
實施例模式3
圖5A至5G以及圖6A至6C是表示SOI基板的製造方法的一個例子的截面圖。參照圖5A至5G以及圖6A至6C來說明SOI基板的製造方法的一個例子。
如參照圖1A說明的那樣，準備成為SOI基板的底基板101，在底基板上形成絕緣層102。也在本實施例模式中，絕緣層102是具有由氮氧化矽膜103和氧氮化矽膜104構成的兩層結構的膜。接著，如圖5A所示，在絕緣層102上形成接合層105。該接合層105可以與形成在半導體基板111上的接合層114同樣地形成。
圖5B至5D是表示與圖1B至1D相同的方法的截面圖。如實施例模式1所說明，在半導體基板111上形成保護膜112，在半導體基板111中形成離子注入層113。在形成離子注入層113之後，去掉保護層112。注意，也可以在去掉保護膜112之後，與圖1E同樣地形成接合層114。此外，也可以在留下保護膜112的狀態下，在保護膜112上形成接合層114，如圖5E所示。
圖5F是說明接合方法的截面圖，表示將底基板101和半導體基板111貼在一起的狀態。該接合方法可以與參照圖1F說明的接合方法同樣地進行，其中透過將半導體基板111和接合層105貼緊，來將半導體基板111和接合層105接合在一起。
在留下保護膜112的例中，也可以在將半導體基板111和接合層105接合在一起之前，進行如下處理：對半導體基板111的表面進行氧電漿處理或臭氧處理，來使該表面成為親水性。此外，也可以在將半導體基板111和接合層105接合在一起之後，進行實施例模式1所說明的加熱處理或加壓處理，以便提高該結合力。
圖5G是說明從半導體基板111分離半導體層115的分離方法的圖。本實施例模式的分離方法可以與參照圖1G而說明的分離方法同樣地進行。在將半導體基板111和接合層105接合在一起之後，以400℃以上且低於700℃的溫度加熱半導體基板111。勿須置言，將加熱溫度的最高限度設定為不超過底基板101的應變點。
在圖5G所示的分離方法中，製造在底基板101上設置有半導體層115的SOI基板133。該SOI基板133是依次堆疊絕緣層102、接合層105、接合層114、保護膜112，和半導體層115而成的具有多層結構的基板，是其中接合層114和接合層105接合在一起的基板。
此外，也在本實施例模式中，如圖6A所示，進行對SOI基板133照射雷射光束122的平坦化方法。該平坦化方法可以與圖2A所示的雷射光束122的照射方法同樣地進行。如圖6A所示，透過從半導體層115一側照射雷射光束122，使半導體層115部分熔化，如圖6B所示地形成平坦性提高了且結晶缺陷減少了的半導體層115A。
在形成具有半導體層115A的SOI基板133A之後，進行減薄半導體層115A的半導體層的薄化方法。圖6C是表示半導體層的薄化方法的截面圖。該薄化方法可以與圖2C所示的薄化方法同樣地進行，其中透過蝕刻半導體層115A，使其厚度薄，而形成薄化的半導體層115B。在該薄化方法中，半導體層115B的厚度較佳的為100nm以下且5nm以上，更佳的為50nm以下且5nm以上。
透過進行圖5A至圖6C所示的方法，可以形成貼合有半導體層115B的SOI基板133B。
可以製造在一個底基板101上貼合有多個半導體層115B的SOI基板133B。例如，反復多次利用圖5B至圖5E而說明的方法，準備多個形成有離子注入層113的半導體基板111。接著，反復多次圖5F所示的接合方法， 在一個底基板101上固定多個半導體基板111。然後，進行圖5G所示的加熱方法，分割各半導體基板111，來製造在底基板101上固定有多個半導體層115的SOI基板133。然後，透過進行如圖6A至6C所示的方法，可以製造多個半導體層115B被貼合的SOI基板133B。
如上所述，在本實施例模式中，透過組合利用雷射光束的照射的半導體層的平坦化方法和以後的半導體層的薄化方法，可以形成厚度為100nm以下、凹凸以及結晶缺陷減少了的半導體層115B。換言之，即使當採用玻璃基板作為底基板101，並且利用離子摻雜裝置來形成離子注入層113時，也可以製造形成有具有上述那樣的特長的半導體層115B的SOI基板133B。
此外，透過利用SOI基板133B製造電晶體，可以實現通道形成區的薄化、閘極絕緣層的薄化、以及半導體層115B和閘極絕緣層之間的局部介面態密度的降低。此外，透過減薄半導體層115B，可以在玻璃基板上利用單晶半導體層製造完全耗盡型的電晶體。從而，可以在底基板上製造具有高性能、高可靠性的電晶體，其中可以進行高速工作，亞臨界值低，電場效應遷移率高，以低耗電量可以驅動。
實施例模式4
在實施例模式1至3中，可以在對半導體層115照射雷射光束122之前，進行透過蝕刻處理減薄半導體層115 的薄化方法。在當形成離子注入層113時，利用離子摻雜裝置的情況下，難以將半導體層115的厚度成為100nm以下。另一方面，當半導體層115太厚時，需要提高雷射光束122的能量。所以，雷射光束122的可以使用的能量範圍成為不廣，而難以透過照射雷射光束122，成品率好地進行半導體層115的平坦化以及結晶性的恢復。
因此，當半導體層115的厚度超過200nm時，較佳的在將半導體層115的厚度減薄的200nm以下之後，照射雷射光束122。半導體層115的厚度較佳的為150nm以下且為60nm以上。
在減薄半導體層115的厚度之後，照射雷射光束122，然後進一步減薄半導體層以成為所希望的厚度。注意，當透過在照射雷射光束122之前使半導體層115薄化，可以獲得所希望的厚度時，可以省略照射雷射光束122之後的薄化方法。
實施例模式5
在參照圖1A至6C而說明的SOI基板的製造方法中，可以將無鹼玻璃基板等各種玻璃基板應用於底基板101。從而，透過使用玻璃基板作為底基板101，可以製造一邊超過1米的大面積SOI基板。透過在這種大面積半導體製造基板形成多個半導體元件，可以製造液晶顯示裝置、電致發光顯示裝置。此外，除了這些顯示裝置以外，還可以透過利用SOI基板來製造太陽電池、光電IC、半導體 記憶體裝置等各種半導體裝置。
下面，參照圖7A至7D以及圖8A和8B而說明製造薄膜電晶體(TFT)的方法作為半導體裝置的製造方法。透過組合多個薄膜電晶體，形成各種半導體裝置。
圖7A是SOI基板的截面圖。在本實施例模式中，使用透過利用實施例模式2所示的製造方法來製造的SOI基板132B。當然，也可以使用具有其他結構的SOI基板。
為了控制TFT的臨界值電壓，較佳的添加硼、鋁、鉀等p型雜質或者磷、砷等n型雜質。根據形成n通道型TFT或p通道型TFT，選擇添加雜質的區域以及添加的雜質的種類。例如，對n通道型TFT的形成區域添加p型雜質，而對p通道型TFT的形成區域添加n型雜質。當添加雜質離子時，以1×1012 /cm2 以上且101014 /cm2 以下左右的劑量進行即可。
接著，透過蝕刻，將SOI基板的半導體層分離為島狀，如圖7B所示，形成半導體層151、152。半導體層151構成n通道型TFT，而半導體層152構成p通道型TFT。
並且，如圖7C所示，在半導體層151、152上分別形成閘極絕緣層153、閘極電極154、側壁絕緣層155、氮化矽層156。氮化矽層156用作當利用蝕刻加工閘極電極154的形狀時的硬掩膜。在此，閘極電極154具有由第一導電層154－1和第二導電層154－2構成的兩層結構。
此外，在形成側壁絕緣層155之前，對半導體層151、152進行以閘極電極154為掩膜的雜質添加。在該雜質 添加方法中，為了形成n型低濃度雜質區158，對半導體層151以低濃度添加n型雜質。對於低濃度雜質區158，較佳的以用作LDD區的方式添加n型雜質。此外，為了形成p型高濃度雜質區160，對半導體層152以高濃度添加p型雜質。在該方法中，除了高濃度雜質區160以外，還在半導體層152的重疊於閘極電極154的區域中形成通道形成區161。高濃度雜質區160用作源區或汲區。在形成側壁絕緣層155之後，以閘極電極154以及側壁絕緣層155為掩模，只對半導體層151添加n型雜質，在半導體層151中形成n型高濃度雜質區157。在該方法中，在半導體層151中，在其重疊於側壁絕緣層155的區域中形成低濃度雜質區158，而在其重疊於閘極電極154的區域中形成通道形成區159。n型高濃度雜質區157用作源區或汲區。在添加雜質之後，進行加熱處理，來使添加到半導體層151、152的雜質活化。
接著，如圖7D所示，形成包含氫的絕緣層163。在形成絕緣層163之後，以350℃以上且450℃以下的溫度進行加熱處理，來使包含在絕緣層163中的氫擴散到半導體層151、152中。絕緣層163可以透過在350℃以下的過程溫度下利用電漿CVD法堆積氮化矽或氮氧化矽來形成。透過供應半導體層151、152氫，可以有效地補償在半導體層151、152中以及半導體層151、152和閘極絕緣層153的介面上產生捕獲中心等缺陷。
然後，如圖8A所示，形成層間絕緣層164。透過形 成BPSG(硼磷玻璃)膜，或者塗上以聚醯亞胺為典型的有機樹脂來形成層間絕緣層164。在層間絕緣層164中形成接觸孔165。
圖8B表示形成佈線的步驟。在接觸孔165中形成接觸插頭166。接觸插頭166透過使用WF6 氣體和SiH4 氣體以化學氣相成長法形成矽化鎢並將它嵌入接觸孔165而形成。此外，也可以對WF6 進行氫還原而形成鎢並將它嵌入接觸孔165。然後，在接觸插頭166上形成佈線167。當佈線167具有三層結構時，形成由鋁或鋁合金構成的導電膜，並且在其上層及下層形成由作為阻擋金屬的鉬、鉻、鈦等構成的金屬膜。在佈線167的上層形成層間絕緣膜168。適當地設置層間絕緣膜168，即可，也可以在其上形成其他佈線層以實現多層佈線化。在此情況下，可以採用金屬鑲嵌處理。
如此，可以透過利用SOI基板來製造薄膜電晶體。SOI基板的半導體層是幾乎沒有結晶缺陷且半導體層151、152和閘極絕緣層153之間的介面態密度降低了的單晶半導體層，其中其表面被平坦化，並且其厚度被薄化即為50nm以下。由此，可以在底基板101上形成具有優越特性諸如低驅動電壓、高電場效應遷移率、小亞臨界值等的薄膜電晶體。再者，可以在一個基板上形成多個沒有特性上的不均勻性且具有高性能的電晶體。換言之，透過使用實施例模式1至3所示的SOI基板，可以抑制臨界值電壓或遷移率等作為電晶體特性很重要的特性值上的不均勻性 ，並且可以實現高電場遷移率等高性能化。
從而，透過利用根據實施例模式1至3的方法而製造的SOI基板形成TFT等各種半導體元件，可以製造具有高附加價值的半導體裝置。下面，參照附圖而說明半導體裝置的具體方式。
首先，說明微處理器作為半導體裝置的一個例子。圖9是表示微處理器200的結構例子的方塊圖。
微處理器200包括算術電路201(算術邏輯單元，也稱為ALU)、算術電路控制部202(ALU控制器)、指令解碼器203、中斷控制器204、時序控制器205、暫存器206、暫存器控制器207、匯流排介面208(匯流排I/F)、ROM209、以及ROM介面210(ROMI/F)。
透過匯流排介面208輸入到微處理器200的指令在輸入指令解碼器203並被解碼之後，輸入到算術邏輯單元控制部202、中斷控制器204、暫存器控制器207、以及時序控制器205。算術邏輯單元控制部202、中斷控制器204、暫存器控制器207、以及時序控制器205根據被解碼了的指令而進行各種控制。
具體地說，算術邏輯單元控制部202產生用來控制算術邏輯單元201的工作的信號。此外，中斷控制器204當在執行微處理器200的程式時，對來自外部輸出入裝置或週邊電路的中斷要求根據其優先度或掩模狀態進行判斷而處理。暫存器控制器207產生暫存器206的位址，並根據微處理器200的狀態進行暫存器206的讀出或寫入。時序 控制器205產生控制算術邏輯單元201、算術邏輯單元控制部202、指令解碼器203、中斷控制器204及暫存器控制器207的工作時序的信號。
例如，時序控制器205包括根據基準時鐘信號CLK1產生內部時鐘信號CLK2的內部時鐘產生部，並將時鐘信號CLK2提供給上述各種電路。注意，圖9所示的微處理器200只是將其結構簡化了的一個例子，在實際上，可以根據其用途具有多種多樣的結構。
在這種微處理器200中，透過使用接合在具有絕緣表面的基板上或絕緣基板上的具有固定結晶方位的單晶半導體層(SOI層)形成積體電路，因此不僅可以實現處理速度的高速化，而且還可以實現低耗電量化。
下面，說明具有以非接觸的方式進行資料收發的功能以及計算功能的半導體裝置的一個例子。圖10是表示這種半導體裝置的結構例子的方塊圖。圖10所示的半導體裝置可以稱為以無線通信與外部裝置進行信號的收發而工作的電腦(以下稱為RFCPU)。
如圖10所示，RFCPU211包括類比電路部212和數位電路部213。在RFCPU211中，類比電路部212包括具有諧振電容的諧振電路214、整流電路215、恒壓電路216、重置電路217、振盪電路218、解調電路219、調制電路220以及電源管理電路230。數位電路部213包括RF介面221、控制暫存器222、時鐘控制器223、CPU介面224、中央處理單元225、隨機存取記憶體226、以及唯讀記憶 體227。
RFCPU211的工作概要為如下。天線228所接收的信號由於諧振電路214產生感應電動勢。感應電動勢經過整流電路215而充電到電容部229。該電容部229較佳的由電容器如陶瓷電容器或雙電層電容器等構成。電容部229不需要與RFCPU211一體形成，也可以作為另外的部件安裝在構成RFCPU211的具有絕緣表面的基板上。
重置電路217產生將數位電路部213重置並初始化的信號。例如，產生在電源電壓上升之後隨著升高的信號作為重置信號。振盪電路218根據由恒壓電路216產生的控制信號改變時鐘信號的頻率和占空比。解調電路219是解調接收信號的電路，而調制電路220是調制發送資料的電路。
例如，解調電路219由低通濾波器構成，將振幅調制(ASK)方式的接收信號根據其振幅的變動二進位化。另外，由於使振幅調制(ASK)方式的發送信號的振幅變動來發送資料，所以調制電路220透過使諧振電路214的諧振點變化來改變通信信號的振幅。
時鐘控制器223根據電源電壓或中央處理單元225中的耗電流，產生用來改變時鐘信號的頻率和占空比的控制信號。電源管理電路230監視電源電壓。
從天線228輸入到RFCPU211的信號被解調電路219解調後，在RF介面221中被分解為控制指令、資料等。控制指令儲存在控制暫存器222中。控制指令包括儲存在 唯讀記憶體227中的資料的讀出、向隨機存取記憶體226的資料寫入、向中央處理單元225的計算指令等。
中央處理單元225透過CPU介面224對唯讀記憶體227、隨機存取記憶體226及控制暫存器222進行存取。CPU介面224具有如下功能：根據中央處理單元225所要求的位址，產生對唯讀記憶體227、隨機存取記憶體226及控制暫存器222中的任一個的存取信號。
作為中央處理單元225的計算方式，可以採用將OS(作業系統)儲存在唯讀記憶體227中並在啟動的同時讀出並執行程式的方式。另外，也可以採用由專用電路構成計算電路並以硬體方式對計算處理進行處理的方式。作為使用硬體和軟體雙方的方式，可以採用如下方式：利用專用計算電路進行一部分的處理，並且使中央處理單元225使用程式來進行另一部分的計算。
在上述RFCPU211中，透過使用接合在具有絕緣表面的基板上或絕緣基板上的具有固定結晶方位的半導體層形成積體電路，因此不僅可以實現處理速度的高速化，而且還可以實現低耗電量化。由此，即使將提供電力的電容部229小型化，也可以保證長時間工作。
下面，參照圖11至13B而說明作為半導體裝置的顯示裝置。
作為SOI基板的底基板，可以使用製造顯示面板的稱為母體玻璃的大面積玻璃基板。圖11是使用母體玻璃作為底基板101的SOI基板的平面圖。
在一個母體玻璃301上貼合有從多個半導體基板剝離了的半導體層302。為了從母體玻璃301獲得多個顯示面板，較佳的將半導體層302接合在顯示面板形成區310中。顯示面板具有掃描線驅動電路、信號線驅動電路、以及像素部。因此，將半導體層302接合在顯示面板形成區310中的形成這些的區域(掃描線驅動電路形成區311、信號線驅動電路形成區312、像素形成區313)。
圖12A和12B是說明圖11所示的利用SOI基板來製造的液晶顯示裝置的圖。圖12A是液晶顯示裝置的像素的平面圖，而圖12B是沿著虛線J－K切斷的圖12A的截面圖。
在圖12A中，半導體層321是由貼合在SOI基板的半導體層302形成的層，構成像素的TFT。在此，作為SOI基板，使用根據實施例模式3所示的方法製造的SOI基板。該SOI基板是在底基板101上堆疊絕緣層102、接合層105、半導體層115B而成的基板(參照圖6C)。底基板101是分割了的母體玻璃301。半導體層115B對應於半導體層302。如圖12A所示，像素具有半導體層321、與半導體層321交叉的掃描線322、與掃描線322交叉的信號線323、像素電極324、使像素電極324和半導體層321電連接的電極328。
如圖12B所示，像素的TFT325形成在接合層105上。TFT325的閘極電極包含在掃描線322中，源極電極或汲極電極包含在信號線323中。在層間絕緣膜327上設置 有信號線323、像素電極324以及電極328。再者，在層間絕緣膜327上形成有柱狀間隔物329。覆蓋信號線323、像素電極324、電極328以及柱狀間隔物329地形成有取向膜330。在相對基板332上形成有相對電極333、覆蓋相對電極333的取向膜。形成柱狀間隔物329，以便維持底基板101和相對基板332之間的空間。在由柱狀間隔物329形成的空隙形成有液晶層335。在半導體層321與信號線323以及電極328連接的部分上，透過形成接觸孔，在層間絕緣膜327中產生步階。由於該步階，液晶層335的液晶的取向錯亂。因此，在該有步階的部分形成柱狀間隔物329，以防止液晶的取向的錯亂。
下面，說明電致發光顯示裝置(以下，稱為EL顯示裝置)。圖13A和13B是用來說明透過利用圖11所示的SOI基板來製造的EL顯示裝置的圖。圖13A是EL顯示裝置的像素的平面圖，而圖13B是像素的截面圖。
如圖13A和13B所示，在像素中形成有由TFT構成的選擇電晶體401、以及顯示控制電晶體402。圖13B是表示包括顯示控制電晶體402的主要部分的截面圖。
選擇電晶體401的半導體層403、顯示控制電晶體402的半導體層404是透過處理圖11所示的SOI基板的半導體層302而形成的層。像素包括掃描線405、信號線406、電流供應線407以及像素電極408。在EL顯示裝置中，具有如下結構的發光元件設置在各像素中：在一對電極之間夾有包含電致發光材料的層429(以下，稱為EL 層429)。發光元件的一個電極是像素電極408。
在選擇電晶體401中，閘極電極包括在掃描線405中，源極電極和汲極電極中的一方包括在信號線406中，而另一方被形成為電極411。在顯示控制用電晶體402中，閘極電極412與電極411電連接，源極電極和汲極電極中的一方被形成為電連接到像素電極408的電極413，而另一方包含在電流供應線407中。
注意，作為SOI基板，使用根據實施例模式3所示的方法來製造的SOI基板。該SOI基板是在底基板101上堆疊有絕緣層102、接合層105、半導體層115B而成的基板。底基板101是分割了的母體玻璃301。
如圖13B所示，覆蓋顯示控制電晶體402的閘極電極412地形成有層間絕緣膜427。在層間絕緣膜427上形成有信號線406、電流供應線407、電極411和413等。此外，在層間絕緣膜427上形成有電連接到電極413的像素電極408。像素電極408的周邊部分由分隔壁層428圍繞。在像素電極408上形成有EL層429，在EL層429上形成有相對電極430。由像素電極408、EL層429以及相對電極430構成EL元件。作為強化板設置有相對基板431，相對基板431利用樹脂層432固定在底基板101上。在EL顯示裝置的像素部中，圖13A和13B所示的像素排列為矩陣狀。
作為EL顯示裝置的灰度的控制方式，有利用電流控制發光元件的亮度的電流驅動方式、以及利用電壓控制其 亮度的電壓驅動方式。當在每個像素中電晶體的特性上的差距大時，難以採用電流驅動方式，為了採用電流驅動方式，需要校正特性上的不均勻性的校正電路。透過利用本發明的SOI基板，選擇用電晶體401和顯示控制用電晶體402沒有每個像素中的特性上的不均勻性，所以可以採用電流驅動方式。
如圖12A和12B以及圖13A和13B所示，可以透過利用製造顯示裝置的母體玻璃來製造SOI基板，並且利用該SOI基板，來製造顯示裝置。再者，在該SOI基板上也可以形成如圖9及圖10所說明那樣的微處理器，所以也可以在顯示裝置中安裝電腦的功能。此外，也可以製造顯示裝置，該顯示裝置能夠以非接觸的方式進行資料的輸入及輸出。
換言之，透過使用本發明的SOI基板，可以構成各種各樣的電器。作為電器，可以舉出攝像機或數位相機等影像拍攝裝置、導航系統、音頻再現裝置(汽車音響、音響元件等)、電腦、遊戲機、攜帶型資訊終端(移動電腦、行動電話、攜帶型遊戲機或電子書等)、具有記錄媒體的影像再現裝置(具體地說，再現儲存在記錄媒體如數位通用光碟(DVD)等中的影像資料且具有能夠顯示其影像的顯示裝置的裝置)等。
參照圖14A至14C而說明電器的具體方式。圖14A是表示行動電話901的一個例子的外觀圖。該行動電話901包括顯示部902、操作開關903等。透過將圖12A和 12B所示的液晶顯示裝置或圖13A和13B所說明的EL顯示裝置適用於顯示部902，可以獲得顯示不均勻性少且影像品質好的顯示部902。還可將利用本發明的SOI基板而形成的半導體裝置適用於包括在行動電話901中的微處理器或記憶體等。
此外，圖14B是表示數位播放器911的結構例子的外觀圖。數位播放器911包括顯示部912、操作部913、耳機914等。還可以適用頭戴式耳機或無線式耳機代替耳機914。透過將圖12A和12B所說明的液晶顯示裝置或圖13A和13B所說明的EL顯示裝置適用於顯示部912，即使當螢幕尺寸為0.3英寸至2英寸左右時，也可以顯示高清晰影像以及大量文字資訊。此外，也可以將利用本發明的SOI基板來形成的半導體裝置適用於包含在數位播放器911中的儲存音樂資訊的儲存部、微處理器。
此外，圖14C是電子書921的外觀圖。該電子書921包括顯示部922、操作開關923。也可以透過在電子書921中內置數據機或者提供圖10所示的RFCPU，來獲得能夠以無線方式收發資訊的結構。可以透過將圖12A和12B所說明的液晶顯示裝置或者圖13A和13B所說明的EL顯示裝置適用於顯示部922，來使該顯示部922進行高影像品質的顯示。在電子書921中，可以將利用本發明的SOI基板而形成的半導體裝置適用於儲存資訊的儲存部或使電子書921發揮作用的微處理器。
實施例1
下面，對於本發明根據實施例更詳細地說明。勿須置言，本發明不局限於該實施例，而是由申請專利範圍特定的。在本實施例中，將說明對於在照射雷射光束之前以及在照射之後的SOi基板的半導體層的表面粗糙度以及在晶體學上的物性。
參照圖15A至15I而說明本實施例的SOI基板的製造方法。圖15A至15I所示的製造方法對應於在實施例模式2所說明的製造方法。
作為半導體基板，準備單晶矽基板600(參照圖15A)。單晶矽基板600是5英寸的p型矽基板，其面方位是(100)。以下，將單晶矽基板600寫為“c－Si基板600”。
透過利用純水洗滌c－Si基板600，然後使它乾燥。接著，透過利用平行平板型電漿CVD裝置，在c－Si基板600上形成氧氮化矽膜601，並且在氧氮化矽膜601上形成氮氧化矽膜602(參照圖15B)。
透過利用平行平板型電漿CVD裝置，不使c－Si基板600暴露於大氣，而連續性地形成氧氮化矽膜601、氮氧化矽膜602。此時的成膜條件是如下。在此，進行如下方法：在形成氧氮化矽膜601之前，60秒鐘之間利用氫氟酸水溶液洗滌c－Si基板600，來去掉c－Si基板600的氧化膜。
<氧氮化矽膜601>
<氮氧化矽膜602>
接著，如圖15C所示，透過利用離子摻雜裝置對c－Si基板600照射氫離子615，來形成離子注入層603。作為源氣體使用100%氫氣體，不對離子化了的氫進行質量分離，而利用電場加速來對c－Si基板600注入。詳細條件是如下。
在離子摻雜裝置中，從氫氣體產生H＋ 、H2 ＋ 、H3 ＋ 這些三種離子種，並且將這些所有的離子種摻雜到c－Si基板600。在從氫氣體發生的離子種中，80%左右是H3 ＋ 。
在形成離子注入層603之後，利用純水洗滌c－Si基板600，並利用電漿CVD裝置在氮氧化矽膜602上形成厚度為50nm的氧化矽膜604(參照圖15D)。作為氧化矽膜604的源氣體，使用TEOS和氧。氧化矽膜604的成膜條件是如下。
<氧化矽膜604>
準備玻璃基板605。作為玻璃基板605，使用旭硝子株式會社製造的鋁矽酸鹽玻璃基板(製品名稱為“AN100”)。洗滌玻璃基板605以及形成有氧化矽膜604的c－Si基板600。作為洗滌處理，在純水中進行超聲波清洗，然後進行利用包含臭氧的純水的處理。
接著，如圖15E所示，透過將玻璃基板605和c－Si基板600貼緊，來將玻璃基板605和氧化矽膜604接合在一起。透過該方法，將玻璃基板605和c－Si基板600貼在一起。該方法透過不使用加熱處理的在常溫下的處理進行。
接著，在擴散爐中進行加熱處理，如圖15F所示，在離子注入層603中分割c－Si基板600。首先，在600℃下進行20分鐘的加熱。接著，使加熱溫度上升為650℃，還進行6.5分鐘的加熱。透過該一系列的加熱處理，在c－Si基板600的離子注入層603中發生裂縫，而c－Si基板600成為分割了的狀態。透過在該方法中，以600℃以上加熱c－Si基板600，可以使剝離後的矽層606的結晶性進一步接近於單晶。
在結束加熱處理後，從擴散爐中取出玻璃基板605和 c－Si基板600’。由於加熱處理，玻璃基板605和c－Si基板600成為可以分離的狀態，所以如圖15F所示，當去掉c－Si基板600’時，形成有SOI基板608a，其中在玻璃基板605上固定有從c－Si基板600分離了的矽層606。注意，c－Si基板600’對應於矽層606被分離了的c－Si基板600。
SOI基板608a具有在玻璃基板605上依次堆疊有氧化矽膜604、氮氧化矽膜602、氧氮化矽膜601、矽層606的結構。在本實施例中，矽層606的厚度是120nm左右。
接著，如圖15G所示，透過對SOI基板608a的矽層606照射雷射光束610，來形成具有矽層611的SOI基板608b。圖15H所示的矽層611對應於照射雷射光束610後的矽層606。然後，透過蝕刻矽層611將其厚度減薄為100nm以下，來製造關於本發明的SOI基板。透過上述方法，形成圖15I所示的SOI基板608c。SOI基板608c的矽層612對應於薄化了的矽層611。注意，在本實施例中，進行到圖15A至15H所示的方法，測定在照射雷射光束之前的矽層606和在照射之後的矽層611的表面粗糙度和結晶性。
為了進行圖15G所示的雷射光束610照射而使用的雷射器的規格是如下。
<雷射器的規格> XeCl受激準分子雷射器
將雷射光束610設定為如下線狀射束：透過包括柱面透鏡等的光學系統使射束的截面形狀成為線狀的射束。在對雷射光束610使c－Si基板600相對性地移動的同時，照射雷射光束610。此時，雷射光束610的掃描速度為1.0mm/sec，並且對相同區域照射雷射光束610十二次。
此外，將雷射光束610的氣氛設定為大氣氣氛或者氮氣氣氛。在本實施例中，透過在照射大氣中的雷射光束610的同時，將氮氣體噴上在被照射面，來形成氮氣氣氛。
透過在大約350mJ/cm2 以上且大約750mJ/cm2 以下的範圍內使雷射光束610的能量密度變化，來調查對於矽層611的平坦化以及結晶性的恢復的雷射光束610的照射的效果。能量密度的具體值是如下。
．347mJ/cm2 ．387mJ/cm2 ．431mJ/cm2 ．477mJ/cm2 ．525mJ/cm2 ．572mJ/cm2 ．619mJ/cm2 ．664mJ/cm2 ．706mJ/cm2 ．743mJ/cm2
當分析矽層611表面的平坦性及其結晶性時，採用利用光學顯微鏡、原子力顯微鏡(AFM)及掃描電子顯微鏡(SEM)的觀察、電子背散射圖型(EBSP)的觀察、以及拉曼光譜測定。
可以透過根據利用AFM的在動態力模式(DFM)下的觀察像(以下，稱為AFM像)、表示由AFM像獲得的表面粗糙度的測定值、利用光學顯微鏡的暗場像的明度變化、SFM的觀察像(以下，稱為SEM像)、拉曼散射強度，來評價平坦化的效果。
可以透過根據拉曼位移、拉曼光譜的半峰全寬(FWHM)、EBSP像，來評價結晶性的提高的效果。
首先，說明由於雷射光束的照射的平坦化的效果，接著說明結晶性提高的效果。
圖16是表示在照射雷射光束之前的矽層606的拉曼散射強度和在照射之後的矽層611的拉曼散射強度的圖，是表示對於雷射光束610的能量密度的拉曼強度的變化的圖。與照射雷射光束之前相比，拉曼散射強度(能量密度＝0mJ/cm2 )降低的事實意味著平坦性的提高。根據圖16的圖，可以知道如下事實：透過調節能量密度，在大氣氣氛以及氮氣氣氛中都利用雷射光束的照射，提高矽層的平坦性。
圖17是在大氣氣氛中被照射雷射光束的矽層611的 光學顯微鏡的暗場像，而圖18是在氮氣氣氛中被照射雷射光束的矽層611的光學顯微鏡的暗場像。圖17和圖18都也表示在照射雷射光束之前的矽層606的暗場像。暗場觀察是如下方法：對於樣品從傾斜方向照射光，來觀察樣品所引起的散射光、衍射光。因此，在樣品的表面是平坦的情況下，沒有照明光的散射、衍射。所以，其觀察像成為明度低且黑色(暗淡)的像。在圖17和圖18中，在照射雷射光束之前的矽層606的暗場像不是黑色，所以知道了如下事實：矽層606的表面的平坦性小。此外，根據圖17和圖18所示的暗場像，知道了如下事實：透過調節能量密度，在大氣氣氛和氮氣氣氛中，都可以利用雷射光束的照射來提高矽層606的平坦性。
圖19A至19C是SEM像。圖19A是在照射雷射光束之前的矽層606的SEM像，圖19B是在大氣氣氛中進行處理的矽層611的SEM像，圖19C是在氮氣氣氛中進行處理的矽層616的SEM像。
在本實施例中，使用受激準分子雷射器作為雷射器。一般知道如下事實：在透過受激準分子雷射器使非晶矽膜結晶化來形成的多晶矽膜的表面上發生其厚度程度的皺紋(凹凸)。然而，根據圖19B以及圖19C的SEM像，知道如下事實：在矽層611上幾乎不發生這樣大的皺紋。換言之，知道如下事實：如受激準分子雷射器那樣的脈衝雷射器的射束有效於矽層606的平坦化。
圖20A至20E是透過AFM觀察的AFM像。圖20A 是在照射雷射光束之前的矽層606的AFM像。圖20B至20E是在照射雷射光束之後的矽層611的AFM像，能量密度與雷射光束的照射氣氛不同。圖21A至21E分別對應於圖20A至20E的鳥瞰圖。
表1表示基於圖20A至20E所示的AFM像來計算出的表面粗糙度。在表1中，Ra表示平均面粗糙度，RMS表示均方根面粗糙度，P－V表示頂峰和深谷的最大高低差值。
在照射雷射光束之前的矽層606的Ra是7nm以上，RMS是11nm以上。該值接近透過受激準分子雷射器使60nm左右厚的非晶矽結晶化來形成的多晶矽膜的值。根據本發明人的見解，當使用這種多晶矽膜時，實用的閘極絕緣層的厚度厚於多晶矽膜。從而，當使沒有施行雷射光束照射處理的矽層606薄化時，難以在其表面上形成10nm以下厚的閘極絕緣層，而非常難以製造有效地利用 薄化了的單晶矽的特長的高性能電晶體。
另一方面，在被照射雷射光束的矽層611中，Ra減少為2nm左右，RMS減少為2.5nm至3nm左右。從而，透過使這種具有平坦性的矽層611薄化，可以製造有效地利用薄化了的單晶矽層的特長的高性能電晶體。
以下，說明由於雷射光束的照射的結晶性的提高。
圖22是表示在照射雷射光束之前的矽層606的拉曼位移和在照射雷射光束之後的矽層611的拉曼位移的圖，是表示對於雷射光束的能量密度的拉曼位移的變化的圖。在圖中表示，越接近單晶矽的拉曼位移的波長的520.6cm－1 ，結晶性越好。根據圖22所示的圖，知道如下事實：透過調節能量密度，在大氣氣氛和氮氣氣氛中，都可以利用雷射光束的照射而提高矽層611的結晶性。
圖23是表示在照射雷射光束之前的矽層606的拉曼光譜的半峰全寬(FWHM)和在照射雷射光束之後的矽層611的拉曼光譜的半峰全寬(FWHM)的圖，是表示對於雷射光束610的能量密度的FWHM的變化的圖。在圖中表示，單晶矽的FWHM的波長越將近2.77cm－1 ，結晶性越好。根據圖23所示的圖，知道如下事實：透過調節能量密度，在大氣氣氛和氮氣氣氛中，都可以利用雷射光束的照射而提高矽層611的結晶性。
圖24A至24C是從矽層表面的EBSP的測定資料獲得了的反極圖(IPF)表格。圖24D是使結晶的各面方位色碼化，而表示IPF表格的配色和結晶方位的關係的色碼表 格。圖24A至24C所示的IPF表格分別是在照射雷射光束之前的矽層606的IPF表格、在大氣氣氛中照射雷射光束的矽層611的IPF表格、在氮氣氣氛中照射雷射光束的矽層611的IPF表格。
根據圖24A至24C所示的IPF表格，在能量密度為380mJ/cm2 以上且620mL/cm2 以下的範圍下，在照射雷射光束之前和照射雷射光束之後沒有矽層的方位錯亂，矽層611表面的面方位維持與使用的單晶矽基板600相同的(100)面方位，並且晶粒介面不存在。該事實根據如下事實可以理解：由圖24D所示的色碼表格的表示(100)方位的顏色(在彩色附圖中是紅色)表示IPF表格的大部分。注意，能量密度為743 mJ/cm2 的情況下，都在大氣氣氛和氮氣氣氛中，矽層611的結晶取向錯亂，所以可以認為矽層611微晶化。圖46A至46C是對於圖24A至24C所示的IPF表格以顏色的深淺表示取向比率的。根據該圖可以知道如下事實：在能量密度為380mJ/cm2 以上且620 mJ/cm2 以下的範圍內，在任何方位上也取向方向在雷射光束照射前後相同，並且取向比率幾乎沒變化。這意味著：在雷射光束的照射之前和照射之後沒有矽層的方位錯亂，矽層611表面的面方位維持與使用的單晶矽基板600相同的{100}面方位，並且晶粒介面不存在。另一方面，在能量密度為743 mJ/cm2 下，在大氣氣氛以及氮氣氣氛下，當對雷射光束的照射前後的IPF表格進行比較時，在IPF表格的顏色深淺(取向比率)中看到變化，而可以知道矽 層611的結晶取向錯亂。同時，由於測定時的CI(Confidence Index；自信指數)值低，所以可以認為在能量密度高的條件下，矽層611微晶化。
此外，雖然在矽層606的IPF表格中，CI值低部分多分佈為點狀，但是在矽層611的IPF表格中，CI值低部分比矽層606減少。注意，CI值是表示決定結晶方位的資料的可靠性、準確度的指標值。由於晶粒介面、結晶缺陷等，CI值降低。換言之，CI值低部分越少，結晶性越好。
根據上述表1、圖16至圖24D，可以知道如下事實：透過在大氣氣氛和氮氣氣氛中照射雷射光束，可以同時實現從單晶矽基板剝離了的矽層的平坦性的提高以及結晶性的恢復。在本實施例中，能夠同時實現平坦性的提高以及結晶性的恢復的雷射光束的能量密度在大氣氣氛中是500 mJ/cm2 以上且600 mJ/cm2 以下，而在氮氣氣氛中是400mJ/cm2 以上且600 mJ/cm2 以下，可以知道在氮氣氣氛中可以使用的能量密度的範圍更廣。
實施例2
在本實施例中，說明在照射雷射光束之前以及在照射雷射光束之後的SOI基板的半導體層的表面粗糙度以及結晶學性的物性。首先，參照圖25A至25I，說明本實施例的SOI基板的製造方法。圖25A至25I所示的製造方法對應於實施例模式4所說明的製造方法。
作為半導體基板，準備單晶矽基板630(參照圖25A )。單晶矽基板630是5英寸的p型矽基板，其面方位是(100)。以下，將單晶矽基板630寫為“c－Si基板630”。
透過利用純水洗滌c－Si基板630，然後使它乾燥。接著，透過利用平行平板型電漿CVD裝置，在c－Si基板630上形成氧氮化矽膜631，並且在氧氮化矽膜631上形成氮氧化矽膜632(參照圖25B)。
透過利用相同的平行平板型電漿CVD裝置，不使c－Si基板630暴露於大氣，而連續性地形成氧氮化矽膜631、氮氧化矽膜632。此時的成膜條件是如下。在此，進行如下方法：在形成氧氮化矽膜631之前，利用氫氟酸水溶液洗滌60秒鐘，來去掉c－Si基板630的氧化膜。
<氧氮化矽膜631>
<氮氧化矽膜632>
接著，如圖25C所示，透過利用離子摻雜裝置對c－Si基板630照射氫離子645，來形成離子注入層633。作為源氣體使用100%氫氣體。不對包含在電漿中的離子化了的氫進行質量分離，而利用電場加速來對c－Si基板630注入。詳細條件是如下。
在離子摻雜裝置中，從氫氣體產生H＋ 、H2 ＋ 、H3 ＋ 這 些三種離子種，並且將這些所有的離子種摻雜到c－Si基板630。在從氫氣體發生的離子種中，80%左右是H3 ＋ 。
在形成離子注入層633之後，利用純水洗滌c－Si基板630，並利用電漿CVD裝置在氮氧化矽膜632上形成厚度為50nm的氧化矽膜634(參照圖25D)。作為氧化矽膜634的源氣體，使用TEOS和氧。氧化矽膜634的成膜條件是如下。
<氧化矽膜634>
準備玻璃基板635。作為玻璃基板635，使用旭硝子株式會社製造的鋁矽酸鹽玻璃基板(製品名稱為“AN100”)。洗滌玻璃基板635以及形成有氧化矽膜634的c－Si基板630。作為洗滌處理，在純水中進行超聲波清洗，然後進行利用包含臭氧的純水的洗滌。
接著，如圖25E所示，透過將玻璃基板635和c－Si基板630貼緊，來將玻璃基板635和氧化矽膜634接合在一起。透過該方法，將玻璃基板635和c－Si基板630貼在一起。該方法透過不使用加熱處理的在常溫下的處理進行。
接著，在擴散爐中進行加熱處理，如圖25F所示，在離子注入層633中分割c－Si基板630。首先，在600℃下進行20分鐘的加熱。接著，使加熱溫度上升為650℃，還進行6.5分鐘的加熱。透過該一系列的加熱處理，在c－Si基板630的離子注入層633中發生裂縫，而c－Si基板630成為分割了的狀態。透過在該方法中，以600℃以上加熱c－Si基板630，可以使分離後的矽層636的結晶結構進一步接近於單晶。
在結束加熱處理後，從擴散爐中取出玻璃基板635和c－Si基板630’。由於加熱處理，c－Si基板630成為可以從玻璃基板635分離的狀態。如圖25F所示，當去掉c－Si基板630’時，形成SOI基板638a，其中在玻璃基板635上固定有從c－Si基板630分離了的矽層636。注意，c－Si基板630’對應於矽層636被分離了的c－Si基板630。
SOI基板638a具有在玻璃基板635上依次堆疊有氧化矽膜634、氮氧化矽膜632、氧氮化矽膜631、矽層636的多層結構。在本實施例中，矽層636的厚度是120nm左右。
接著，透過乾蝕刻使矽層636的厚度薄，來形成薄化 了的矽層639。作為蝕刻氣體，使用由SF6 和O2 構成的混合氣體。透過該蝕刻，來將矽層636的厚度從120nm減薄為100nm。圖25G所示的SOI基板638b是具有薄化了的矽層639的基板。
接著，如圖25G所示，透過對SOI基板638b的矽層639照射雷射光束640，來形成具有矽層641的SOI基板638c。圖25H所示的矽層641對應於照射雷射光束640後的矽層639。然後，透過蝕刻矽層641使其厚度薄。透過上述方法，形成圖25I所示的SOI基板638d。SOI基板638d的矽層642對應於薄化了的矽層641。注意，在本實施例中，進行到圖25A至25H所示的方法，測定在照射雷射光束之前的矽層639和在照射之後的矽層641的表面粗糙度和結晶性。
為了進行圖25G所示的雷射光束640的照射而使用的雷射器的規格是如下。
<雷射器的規格> XeCl受激準分子雷射器
將雷射光束640設定為如下線狀射束：透過包括柱面透鏡等的光學系統使其射束點的截面形狀成為線狀的射束。在對雷射光束640使c－Si基板630相對性地移動的同時 ，照射雷射光束640。此時，雷射光束640的掃描速度為1.0mm/sec，並且對相同區域照射雷射光束640十二次。
此外，將雷射光束640的氣氛設定為大氣氣氛或者氮氣氣氛。在本實施例中，透過在照射大氣中的雷射光束640的同時，將氮氣體噴上在被照射面，來形成氮氣氣氛。
透過在大約360mJ/cm2 以上且大約750mJ/cm2 以下的範圍內使雷射光束640的能量密度變化，來調查對於矽層641的平坦化以及結晶性的提高的雷射光束640的照射的效果。能量密度的具體值是如下。
．362mJ/cm2 ．404mJ/cm2 ．448mJ/cm2 ．495mJ/cm2 ．542mJ/cm2 ．590mJ/cm2 ．636mJ/cm2 ．680mJ/cm2 ．720mJ/cm2 ．754mJ/cm2
首先，說明由於雷射光束的照射的平坦化的效果，接著說明結晶性提高的效果。
圖26是表示在照射雷射光束之前的矽層639的拉曼散射強度和在照射之後的矽層641的拉曼散射強度的圖， 是表示對於雷射光束的能量密度的拉曼強度的變化的圖。根據圖26的圖，可以知道如下事實：透過調節能量密度，在大氣氣氛以及氮氣氣氛中，都可以利用雷射光束的照射來改善平坦性。
圖27是在大氣氣氛中被照射雷射光束的矽層641的光學顯微鏡的暗場像，而圖28是在氮氣氣氛中被照射雷射光束的矽層641的光學顯微鏡的暗場像。圖27和圖28都表示在照射雷射光束之前的矽層639的暗場像。根據圖27和圖28所示的暗場像，知道了如下事實：透過調節能量密度，在大氣氣氛和氮氣氣氛中，都可以利用雷射光束的照射來提高平坦性。
圖29A至29C是矽層的SEM像。圖29A是在照射雷射光束之前的矽層639的SEM像，圖29B是在大氣氣氛中進行處理的矽層641的SEM像，圖29C是在氮氣氣氛中進行處理的矽層641的SEM像。
如圖29B所示，當能量密度為448mJ/cm2 時，在矽層641的表面上發生大皺紋。但是，透過調節能量密度，可以避免在大氣氣氛和氮氣氣氛中，在矽層641的表面上發生大皺紋。換言之，知道如下事實：如受激準分子雷射器那樣的脈衝雷射器的射束有效於矽層639的平坦化。
圖30A至30E是透過利用原子力顯微鏡來觀察的AFM像。圖30A是在照射雷射光束之前的矽層639的AFM像。圖30B至30E是在照射雷射光束之後的矽層641的AFM像，能量密度與雷射光束的照射氣氛不同。圖 31A至31E對應於圖30A至30E的鳥瞰圖。
表2表示基於圖30A至30E所示的AFM像來計算出的表面粗糙度。在表2中，Ra表示平均面粗糙度，RMS表示均方根面粗糙度，P－V表示頂峰和深谷的最大高低差值。
雖然在照射雷射光束之前的矽層639的Ra是6nm以上，RMS是10nm以上，但是在被照射雷射光束的矽層641中，Ra減少到1nm至2nm左右，RMS減少到2nm至3nm左右。從而，透過使這種具有平坦性的矽層641薄化，可以製造有效地利用薄化了的單晶矽層的特長的高性能電晶體。
在此，矽層639對應於使實施例1所示的矽層606薄化的矽層。換句話說，矽層606是在薄化之前的矽層639。對表1和表2的矽層606、639的表面粗糙度來說，在薄化之前和之後，平坦性沒有大的改善。由此，可以理解 如下事實：當形成其表面的平坦性高且薄的矽層時，在照射雷射光束之後，使矽層的厚度薄，這是非常有效的。
以下，研究由於雷射光束的照射的結晶性的提高。
圖32是表示在照射雷射光束之前的矽層639的拉曼位移和在照射雷射光束之後的矽層641的拉曼位移的圖，是表示對於雷射光束的能量密度的拉曼位移的變化的圖。在圖中，表示單晶矽的拉曼位移的波長越將近520.6cm－1 ，結晶性越好。根據圖32所示的圖，知道如下事實：透過調節能量密度，在大氣氣氛和氮氣氣氛中，都可以利用雷射光束的照射而提高矽層641的結晶性。
圖33是表示在照射雷射光束之前的矽層639的拉曼光譜的半峰全寬(FWHM)和在照射雷射光束之後的矽層641的拉曼光譜的半峰全寬(FWHM)的圖，是表示對於雷射光束640的能量密度的FWHM的變化的圖。在圖中，表示單晶矽的FWHM的波長越將近2.77cm－1 ，結晶性越好。根據圖33所示的圖，知道如下事實：透過調節能量密度，在大氣氣氛和氮氣氣氛中，都可以利用雷射光束的照射而提高結晶性。
圖34A至34C是從矽層表面的EBSP的測定結果獲得了的IPF表格。圖34D是與圖24D相同的色碼表格。圖34A至34C所示的IPF表格分別是在照射雷射光束之前的矽層639的IPF表格、在大氣氣氛中照射雷射光束的矽層641的IPF表格、在氮氣氣氛中照射雷射光束的矽層641的IPF表格。
根據圖34A至34C所示的IPF表格，在能量密度為350mJ/cm2 至690mL/cm2 的範圍下，在照射雷射光束之前和照射雷射光束之後沒有矽層的方位錯亂，矽層641表面的面方位維持與使用的單晶矽基板600相同的(100)方位，並且晶粒介面不出現。該事實根據如下事實可以理解：由圖34D所示的色碼表格的表示(100)方位的顏色(在彩色附圖中是紅色)表示IPF表格的大部分區域。此外，雖然在矽層639的IPF表格中，CI值低部分多分佈為點狀，但是在矽層641的IPF表格中，該CI值低部分比矽層639減少。
另一方面，在能量密度為680 mJ/cm2 的情況下，都在大氣氣氛和氮氣氣氛中，矽層641的結晶取向錯亂，所以可以認為矽層641微晶化。圖47A至47C是對於圖34A至34C所示的IPF表格以顏色的深淺表示取向比率的。根據該圖可以知道如下事實：在能量密度為380mJ/cm2 以上且620 mJ/cm2 以下的範圍內，在任何方位上也取向方向在雷射光束照射前後相同，並且取向比率幾乎沒變化。這意味著：在雷射光束的照射之前和照射之後沒有矽層的方位錯亂，矽層641表面的面方位維持與使用的單晶矽基板600相同的{100}面方位，並且晶粒介面不存在。另一方面，在能量密度為743 mJ/cm2 下，在大氣氣氛以及氮氣氣氛下，當對雷射光束的照射前後的IPF表格進行比較時，在IPF表格的顏色深淺(取向比率)中看到變化，而可以知道矽層641的結晶取向錯亂。同時，由於測定時的CI( Confidence Index；自信指數)值低，所以可以認為在能量密度高的條件下，矽層641微晶化。
根據上述表2、圖26至圖34D，可以知道如下事實：透過在大氣氣氛和氮氣氣氛中照射雷射光束，可以同時實現從單晶矽基板剝離了的矽層的平坦性的提高以及結晶性的恢復。此外，根據本實施例，可以知道如下事實：能夠同時實現平坦性的提高以及結晶性的恢復的雷射光束的能量密度在大氣氣氛中是500 mJ/cm2 以上且600 mJ/cm2 以下，而在氮氣氣氛中是400mJ/cm2 以上且600 mJ/cm2 以下，在氮氣氣氛中可以使用的能量密度的範圍更廣。此外，根據本實施例，可以知道如下事實：當形成其表面的平坦性高且其結晶性高的薄矽層時，在照射雷射光束之後，減薄矽層的厚度是非常佳的。
實施例3
在本實施例中，說明利用SOI基板來製造的電晶體的電氣特性。在本實施例中，說明是否進行雷射光束照射處理影響電晶體的電氣特性的事實。
首先，參照圖35A至35D，說明本實施例所示的電晶體的製造方法。
圖35A是SOI基板700的截面圖。在本實施例中，作為SOI基板700，使用根據實施例2所示的方法來製造的SOI基板。玻璃基板701、氧化矽膜702、氮氧化矽膜703、以及氧氮化矽膜704分別對應於實施例2所示的SOI基 板的玻璃基板635、氧化矽膜634、氮氧化矽膜632、以及氧氮化矽膜631。此外，在圖35A中，附上附圖標記705的層是矽層。
此外，在本實施例中，作為SOI基板700，準備四種SOI基板。第一個是相當於SOI基板638a的基板，是不進行在雷射光束照射處理之前的薄化方法以及雷射光束照射方法的雙方的SOI基板。將該基板稱為“SOI基板700－1”。第二個是進行薄化方法，而不進行以後的雷射光束照射方法的SOI基板。將該基板稱為“SOI基板700－2”。第三個是相當於SOI基板638b的基板，是不進行薄化方法而進行雷射光束照射方法的SOI基板。將該基板稱為“SOI基板700－3”。第四個是都進行薄化方法以及雷射光束照射方法的雙方的SOI基板。將該基板稱為“SOI基板700－4”。在此，不進行薄化方法的SOI基板700－1以及700－3的矽層的厚度為120nm左右，而進行薄化方法的SOI基板700－2以及700－4的厚度為100nm左右。表3表示在本實施例中製造的四種SOI基板的製造過程。
注意，在大氣氣氛和氮氣氣氛中進行對於SOI基板700－3以及SOI基板700－4的雷射光束照射方法。雷射光束的照射能量密度在大氣氣氛中是500mJ/cm2 ，而在氮氣氣氛中是400mJ/cm2 、500 mJ/cm2 、以及600 mJ/cm2 。
透過將SOI基板700的矽層705蝕刻為所希望的形狀，來形成矽層711以及矽層712(參照圖35B)。矽層711構成p通道型電晶體，而矽層712構成n通道型電晶體。在本實施例中，不對矽層711、712進行為了調節電晶體的臨界值電壓的通道摻雜。
接著，透過利用平行平板型電漿CVD裝置，來形成厚度為115nm的氧氮化矽膜713。氧氮化矽膜713構成閘極絕緣層。作為氧氮化矽膜713的源氣體，使用SiH4 以及N2 O。
接著，透過氧氮化矽膜713，在矽層711以及矽層712上分別形成閘極電極714以及閘極電極715。閘極電極714以及715由厚度為30nm的氮化鉭膜和厚度為370nm的鎢膜的疊層膜構成。透過利用濺射裝置，來形成氮化鉭膜以及鎢膜。然後，透過利用乾蝕刻裝置，將由這些膜構成的疊層膜蝕刻為所希望的形狀，來形成閘極電極714和715。
接著，透過利用抗蝕劑覆蓋成為n通道型電晶體的區域。然後，透過利用摻雜裝置，對矽層711添加磷。在添加磷的方法中，使用由H2 稀釋的5%的PH3 氣體作為離子 的源氣體，並且劑量為3.0×1015 離子/cm2 ，加速電壓為80kV。在該方法中，閘極電極714成為掩模，在矽層711中以自對準的方式形成源區716、汲區717以及通道形成區718(參照圖35C)。
接著，在去掉抗蝕劑之後，利用另外的抗蝕劑覆蓋成為p通道型電晶體的區域。然後，透過利用摻雜裝置，對矽層712添加硼。在添加硼的方法中，使用由H2 稀釋的15%的B2 H6 氣體作為離子的源氣體，並且劑量為1.6×1016 離子/cm2 ，加速電壓為80kV。在該方法中，閘極電極715成為掩模，在矽層712中以自對準的方式形成源區719、汲區720以及通道形成區721(參照圖35C)。
在去掉抗蝕劑之後，透過利用電漿CVD裝置且利用SiH4 以及N2 O作為源氣體，來形成厚度為50nm的氧氮化矽膜723(圖35D)。接著，為了啟動添加到矽層711的磷、以及添加到矽層712的硼，在550℃下進行四個小時的加熱處理。接著，透過利用電漿CVD裝置，連續形成厚度為100nm的氮氧化矽膜724以及厚度為600nm的氧氮化矽膜725。作為氮氧化矽膜724的源氣體，使用SiH4 、NH3 、N2 O以及H2 。作為氮氧化矽膜725的源氣體，使用SiH4 以及N2 O。
接著，形成用來閘極電極、源極電極以及汲極電極的接觸孔。首先，形成抗蝕劑的掩模。透過使用該掩模，對氧氮化矽膜725進行利用氫氟酸的濕蝕刻處理。再者，透過利用相同的掩模，對由氧氮化矽膜713、氧氮化矽膜 723以及氮氧化矽膜724構成的疊層膜，進行利用CHF3 以及He構成的混合氣體的乾蝕刻處理。透過上述方法，來形成到達閘極電極714、715以及各區域716、717、719、720的接觸孔。
接著，透過利用濺射裝置，在氧氮化矽膜725上形成疊層膜，該疊層膜由厚度為100nm的鈦膜、厚度為300nm的純鋁膜、厚度為100nm的鈦膜構成。接著，透過利用乾蝕刻處理蝕刻該疊層膜，來形成p通道型電晶體的源極電極726以及汲極電極727、n通道型電晶體的源極電極728以及汲極電極729。並且，還形成有連接到閘極電極714以及閘極電極715的電極。透過上述方法，完成利用SOI基板700來製造的p通道型電晶體以及n通道型電晶體。
在本實施例中，關於p通道型電晶體以及n通道型電晶體，測定汲極電流ID －閘極電壓VG 特性(以下，稱為ID －VG 特性)。進行測定了的p通道型以及n通道型電晶體的通道長度都是10μm，通道寬度都是8μm。
測定ID －VG 特性的結果，知道了如下事實：利用進行雷射光束照射方法了的SOI基板700－3、700－4來製造的p通道型電晶體以及n通道型電晶體作為電晶體工作。另一方面，利用不進行雷射光束照射方法了的SOI基板700－1、700－2來製造的p通道型電晶體以及n通道型電晶體不作為電晶體工作。圖36A至36C以及圖37A至37C表示各電晶體的ID －VG 特性的測定結果。在各附圖中，左側表示p通道型電晶體的曲線圖，而右側表示n通道型電晶體 的曲線圖。
圖36A和圖36B是SOI基板700－3的資料，圖36C是SOI基板700－1的資料。此外，圖36A所示的SOI基板700－3的雷射光束照射方法在大氣氣氛中進行，雷射光束的照射能量密度是500mJ/cm2 。在圖36B中，雷射光束照射方法在氮氣氣氛中進行，雷射光束的照射能量密度是600mJ/cm2 。此外，確認了如下事實：在氮氣氣氛中進行雷射光束照射處理了的SOI基板700－3中，當雷射光束的照射能量密度是400mJ/cm2 及500mJ/cm2 時，也與600mJ/cm2 同樣，電晶體工作。
此外，圖37A和圖37B是SOI基板700－4的資料，圖37C是SOI基板700－2的資料。圖37A所示的SOI基板700－4的雷射光束照射方法在大氣氣氛中進行，雷射光束的照射能量密度是500mJ/cm2 。在圖37B中，雷射光束照射方法在氮氣氣氛中進行，雷射光束的照射能量密度是500mJ/cm2 。此外，確認了如下事實：在氮氣氣氛中進行雷射光束照射處理了的SOI基板700－4中，當雷射光束的照射能量密度是400mJ/cm2 及600mJ/cm2 時，也與500mJ/cm2 同樣，電晶體工作。
圖36A至36C以及圖37A至37C的ID －VG 特性的曲線圖表示如下事實：根據是否對於從單晶矽基板分離了的矽層進行雷射光束照射處理決定是否作為電晶體工作。因此，雷射光束照射處理是為了利用貼合到玻璃基板(應變點為700℃以下的基板)的矽層來製造能夠工作的電晶體 的重要處理。並且，透過在雷射光束照射處理之後來使矽層薄化，可以提高電晶體的性能。
實施例4
在本實施例中，說明在本說明書中作為表面的平坦性的指標使用的平均面粗糙度Ra、均方根面粗糙度RMS、以及頂峰和深谷的最大高低差P－V。
平均面粗糙度(Ra)是將JISB0601：2001(ISO4287：1997)所定義的中心線平均粗糙度Ra擴大為三維以使它能夠適用於測定面的。平均面粗糙度(Ra)是平均從基準面到指定面的偏差的絕對值的值，由算式(1)表示。
測定面是表示所有的測定資料的面，由算式(2)表示。
Z ＝F (X ,Y )………(2)
指定面是成為粗糙度測量的物件的面，是由座標(X1 ，Y1 )(X1 ，Y2 )(X2 ，Y1 )(X2 ，Y2 )所表示的四點圍繞的矩形區域，並且將當指定面是理想性的平坦時的面積設定為S0 。因此，可以透過利用算式(3)算出S0 。
S 0 ＝(X 2 －X 1 )．(Y 2 －Y 1 )………(3)
基準面是當指定面的高度的平均值為Z0 時，由Z＝Z0 表示的平面。基準面成為與XY平面平行。可以透過利用算式(4)算出Z0 。
均方根面粗糙度(RMS)是與平均面粗糙度(Ra)同樣地將對於截面曲線的RMS擴大為三維以使它能夠適用於測定面的。均方根面粗糙度(RMS)是平均從基準面到指定面的偏差的平方的均值的平方根，由算式(5)表示。
頂峰和深谷的最大高低差(P－V)是在指定面中的最高頂峰的標高Zmax 和最低深谷的標高Zmin 的差距，由算式(6)表示。
P －V ＝Z max －Z min ………(6)
在頂峰和深谷的最大高低差(P－V)中的頂峰和深谷是將JISB0601：2001(ISO4287：1997)所定義的“頂峰”、“深谷”分別擴大為三維的。頂峰是在指定面的頂峰中標高最高的地方。深谷是在指定面的深谷中標高最低的地方。
實施例5
在實施例中，說明形成離子注入層的方法。
透過加速來自氫(H)的離子(以下稱為“氫離子種”，將它照射到半導體基板，可以形成離子注入層。更具體地說，透過使用將氫氣體或氫包含在在其組成中的氣體作為源氣體(原材料)，並激發源氣體來產生氫電漿，且對於半導體基板照射該氫電漿中的氫離子種，在半導體基板中形成離子注入層。
[氫電漿中的離子]
在上述那樣的氫電漿中存在H＋ 、H2 ＋ 、H3 ＋ 這種氫離子種。以下列舉表示各氫離子種的反應過程(生成過程、消滅過程)的反應式。
e＋H → e＋H＋ ＋e………(a1) e＋H2 → e＋H2 ＋ ＋e………(a2) e＋H2 → e＋(H2 )＊ → e＋H＋H………(a3) e＋H2 ＋ → e＋(H2 ＋ )＊ → e＋H＋ ＋H………(a4) H2 ＋ ＋H2 → H3 ＋ ＋H………(a5) H2 ＋ ＋H2 → H＋ ＋H＋H2 ………(a6) e＋H3 ＋ → e＋H＋ ＋H＋H………(a7) e＋H3 ＋ → H2 ＋H………(a8) e＋H3 ＋ → H＋H＋H………(a9)
圖38表示示意性地表示上述反應的一部分的能量圖解。注意，圖38所示的能量圖解只不過是示意圖，並且 不是嚴密地規定涉及反應的能量的關係。
[H3 ＋ 的生成過程]
如上所述，H3 ＋ 主要透過反應式(a5)所示的反應過程生成。另一方面，作為與反應式(a5)競爭的反應，有反應式(a6)所示的反應過程。為了增加H3 ＋ ，至少需要反應式(a5)所示的反應比反應式(a6)所示的反應發生得多(注意，因為作為減少H3 ＋ 的反應，也存在(a7)、(a8)、(a9)，所以即使(a5)所示的反應多於(a6)所示的反應，H3 ＋ 也不一定增加)。反過來，當反應式(a5)所示的反應比反應式(a6)所示的反應發生得少時，在電漿中的H3 ＋ 的比例減少。
在各反應式中，右邊(最右邊)的生成物的增加量根據左邊(最左邊)所示的原料的濃度或關於其反應的速度係數等決定。在此，利用試驗確認到如下事實：當H2 ＋ 的動能小於大約11eV時，反應式(a5)所示的反應成為主要反應(即，與關於反應式(a6)的速度係數相比，關於反應式(a5)的速度係數成為充分大)，而當H2 ＋ 的動能大於大約11eV時，反應式(a6)所示的反應成為主要反應。
荷電粒子透過從電場受到力量而獲得動能。該動能對應於電場所導致的電位能的減少量。例如，某一個荷電粒子直到與其他粒子碰撞之前獲得的動能等於荷電粒子移動而失掉的電位能。也就是說，有如下趨勢：當在電場中某 一個荷電粒子可以移動長距離而不與其他粒子碰撞時，與當不同於此時相比，荷電粒子的動能(的平均)大。在粒子的平均自由路程長的情況下，就是壓力低的情況下會發生這種荷電粒子的動能增大的趨勢。
另外，即使平均自由路程短，也在直到碰撞可以獲得大動能的情況下，荷電粒子的動能變大。就是，可以說，當即使平均自由路程短，且電位差大時，荷電粒子所具有的動能變大。
將上述結果適用於H2 ＋ 。在如用於生成電漿的處理室內那樣，以電場的存在為前提的情況下，當該處理室內的壓力低時H2 ＋ 的動能變大，當該處理室內的壓力高時H2 ＋ 的動能變小。換言之，因為在處理室內的壓力低的情況下反應式(a6)所示的反應成為主要反應，所以發生H3 ＋ 減少的趨勢，而因為在處理室內的壓力高的情況下反應式(a5)所示的反應成為主要反應，所以發生H3 ＋ 增加的趨勢。另外，在電漿生成區域中的電場較強的情況下，即，在某兩點之間的電位差大的情況下，H2 ＋ 的動能變大。在與此相反的情況下，H2 ＋ 的動能變小。換言之，因為在電場較強的情況下反應式(a6)所示的反應成為主要反應，所以發生H3 ＋ 減少的趨勢，而因為在電場較弱的情況下反應式(a5)所示的反應成為主要反應，所以發生H3 ＋ 增加的趨勢。
[取決於離子源的差異]
在此示出離子種的比例(尤其是H3 ＋ 的比例)不同的實例。圖39是表示由100%的氫氣體(離子源的壓力為4.7×10－2 Pa)生成的離子的質量分析結果的曲線圖。橫軸表示離子的質量。在光譜中，質量1、2、3處的高峰分別對應於H＋ 、H2 ＋ 、H3 ＋ 。縱軸表示光譜強度，並且對應於離子數量。在圖39中，由以質量是3的離子為100的情況下的相對比來表示質量不同的離子的數量。根據圖39可以知道由上述離子源生成的離子的比例大約為H＋ ：H2 ＋ ：H3 ＋ ＝1：1：8。注意，也可以透過利用如下一種離子摻雜裝置來獲得這種比例的離子，該離子摻雜裝置由生成電漿的電漿源部(離子源)和用來從該電漿引出離子束的引出電極等構成。
圖40是示出在使用與圖39不同的離子源的情況下，當離子源的壓力大約為3×10－3 Pa時，由PH3 生成的離子的質量分析結果的曲線圖。該質量分析結果是注目於氫離子種的。此外，質量分析透過測定從離子源引出的離子來進行。與圖39同樣，圖40所示的曲線圖中的橫軸表示離子的質量，並且質量1、2、3處的高峰分別對應於H＋ 、H2 ＋ 、H3 ＋ 。縱軸為對應於離子數量的光譜的強度。根據圖40可以知道在電漿中的離子的比例大約為H＋ ：H2 ＋ ：H3 ＋ ＝37：56：7。注意，雖然圖40是當源氣體為PH3 時的資料，但是當使用100%的氫氣體作為源氣體時，氫離子種的比例也成為大略相同。
在獲得圖40所示的資料的離子源的情況下，在H＋ 、 H2 ＋ 、以及H3 ＋ 中，只生成大約7%的H3 ＋ 。另一方面，在獲得圖39所示的資料的離子源的情況下，可以將H3 ＋ 的比例成為50%以上(在圖39所示的資料中大約為80%)。可以認為這起因於在上述的[H3 ＋ 的生成過程]的討論中很明顯的處理室內的壓力及電場。
[H3 ＋ 的照射機制]
在生成如圖39那樣的包含多個離子種的電漿且對生成了的離子種不進行質量分離而照射到半導體基板的情況下，H＋ 、H2 ＋ 、H3 ＋ 各離子被照射到半導體基板的表面。為了討論從照射離子到形成離子注入層的機制，研究下列的五種模式(模式1至模式5)：1.被照射的離子種為H＋ ，照射之後也為H＋ (H)的情況；2.被照射的離子種為H2 ＋ ，照射之後也為H2 ＋ (H2 )的情況；3.被照射的離子種為H2 ＋ ，照射之後分裂為兩個H(H＋ )的情況；4.被照射的離子種為H3 ＋ ，照射之後也為H3 ＋ (H3 )的情況；5.被照射的離子種為H3 ＋ ，照射之後分裂為三個H(H＋ )的情況。
[類比實驗結果和實測值的比較]
根據上述模型1至5，進行將氫離子種照射到Si基板的類比實驗。作為用於類比實驗的軟體，使用SRIM(the Stopping and Range of Ions in Matter)。SRIM是透過蒙特卡羅法的離子導入過程的類比實驗軟體，是TRIM(the Transport of Ions in Matter)的改良版。注意，雖然SRIM是以非晶結構為物件的軟體，但是當在高能量、高劑量的條件下照射氫離子種時，可以應用SRIM。這是因為如下緣故：由於氫離子種和Si原子的碰撞，Si基板的結晶結構變化為非單晶結構。
下面，說明類比實驗的結果。注意，在本實施例的類比實驗中，當進行利用模式2的計算時，將H2 ＋ 替換質量為兩倍的H＋ 。此外，在模式3中將H2 ＋ 替換運能為1/2的H＋ ，在模式4中將H3 ＋ 替換質量為三倍的H＋ ，在模式5中將H3 ＋ 替換運能為1/3的H＋ 。
對於當利用上述模式1至模式5以80kV的加速電壓將氫離子種照射到Si基板時(當在換算為H的情況下照射十萬個時)，分別計算出來Si基板中的氫元素(H)的深度方向的分佈。圖41表示其計算結果。再者，圖41表示Si基板中的氫元素(H)的深度方向的分佈的實測值。該實測值是透過利用SIMS(二次離子質量檢測儀)測定的資料(以下，稱為SIMS資料)。透過利用SIMS測定的樣品是透過如下方法而獲得的Si基板：以80kV的加速電壓照射在測定圖39所示的資料的條件下生成的氫離子種(H＋ 、H2 ＋ 、H3 ＋ )。
在圖41中，利用模式1至模式5的計算值的曲線圖的縱軸分別是表示氫原子的數量的右縱軸。SIMS資料的曲線圖的縱軸是表示氫原子的濃度的左縱軸。計算值以及SIMS資料的曲線圖的橫軸都表示離Si基板表面的深度。
當對實測值的SIMS資料和計算結果進行比較時，模式2及模式4很明顯地從SIMS資料的曲線圖偏離，並且在SIMS資料中不存在對應於模式3的峰值。由此，可以知道如下事實：與模式1以及模式5的影響相比，模式2至模式4的影響相對小。當考慮到對於離子的動能的單位為keV，H－H鍵的結合能量只不過為幾eV左右的事實時，可以估計模式2及模式4的影響小是由於與Si元素的碰撞，大部分的H2 ＋ 或H3 ＋ 分離為H＋ 或H的緣故。
從而，下面不考量模式2至模式4。下面，說明類比實驗如下情況的結果：使用模式1及模式5以80kV、60kV、以及40kV的加速電壓將氫離子種照射到Si基板(當在換算為H的情況下照射十萬個時)。
圖42至圖44表示計算Si基板中的氫(H)的深度方向的分佈的結果。圖42、圖43以及圖44分別表示當加速電壓為80kV、60kV、以及40kV時的計算結果。再者，圖42至圖44還表示實測值的SIMS資料、以及符合SIMS資料的曲線(以下，稱為符合函數)。透過利用SIMS測定的樣品是透過如下方法而獲得的SI基板：以80kV、60kV或40kV的加速電壓加速在測定圖39所示的資料的條件下生成的氫離子種(H＋ 、H2 ＋ 、H3 ＋ )而進行照射。注意，使 用模式1至模式5的計算值的曲線圖的縱軸是右縱軸的氫原子的數量，SIMS資料以及符合函數的曲線圖的縱軸是左縱軸的氫原子的濃度。此外，各曲線圖的橫軸表示離Si基板表面的深度。
在此，考量模式1及模式5，透過下面的計算式(f1)算出符合函數。在計算式(f1)中，X、Y為關於符合的參數，而V為體積。
[符合函數]＝X/V×[模式1的資料]＋Y/V×[模式5的資料]………(f1)
關於符合函數的決定，當考量實際上被照射的離子種的比例(大約為H＋ ：H2 ＋ ：H3 ＋ ＝1：1：8，參照圖39)時，也應該考量H2 ＋ 的影響(即，模式3)，但是因為下面所示的理由，在此排除H2 ＋ 的影響。
．由於透過利用模式3所示的照射過程導入的氫比模式5的照射過程極少，因此即使排除它也沒有大的影響(在SIMS資料中沒有出現對應於模式3的高峰。參照圖41。)
．因為模式3所示的Si基板中的氫元素的深度方向輪廓的高峰位置靠近模式5所示的深度方向輪廓的高峰位置(參照圖41)，所以由於在模式5所示的照射過程中發生的通道效應(起因於結晶的晶格結構的原子的移動)，模式3的影響不出現的可能性高。就是說，難以估計模式3的符合參數。這是因為如下緣故：在本類比實驗中以非 晶Si為前提，而不考量起因於結晶性的影響。
圖45表示計算式(f1)的符合參數。在任何加速電壓下，導入Si基板的H的數量的比例也大約為[模式1]：[模式5]＝1：42至1：45(當在模式1中的H的數量為1的情況下，在模式5中的H的數量大約為42以上且45以下)，並且照射的離子種的數量的比例大約為[H＋ (模式1)]：[H3 ＋ (模式5)]＝1：14至1：15(當在模式1中的H＋ 的數量為1的情況下，在模式5中的H3 ＋ 的數量大約為14以上且15以下)。考慮到不考量模式3和假設為非晶Si而進行計算的事實等，可以說在圖45所示的比例中獲得將近關於實際上的照射的氫離子種的比例(大約為H＋ ：H2 ＋ ：H3 ＋ ＝1：1：8，參照圖39)的值。
[使用H3 ＋ 的效果]
透過將如圖39所示的提高H3 ＋ 的比例的氫離子種照射到基板，可以接受起因於H3 ＋ 的多個優點。例如，因為H3 ＋ 分離為H＋ 或H等而被導入於基板內，所以與主要照射H＋ 或H2 ＋ 的情況相比，可以提高離子的導入效率。由此，可以謀求實現SOI基板的生產率的提高。另外，與此相同，有H3 ＋ 分離之後的H＋ 或H的動能有變小的趨勢，所以適合較薄的半導體層的製造。
注意，在本實施例中，說明如下方法：為了有效地照射H3 ＋ ，使用能夠照射如圖39所示的氫離子種的離子摻雜裝置。因為離子摻雜裝置低廉且優越於大面積處理，所以 透過利用這種離子摻雜裝置照射H3 ＋ ，可以獲得諸如SOI基板的大面積化、低成本化以及生產率的提高等的顯著的效果。另一方面，當最優先考慮H3 ＋ 的照射時，不需要限於使用離子摻雜裝置來解釋。
101‧‧‧底基板
102‧‧‧絕緣層
103‧‧‧氮氧化矽膜
104‧‧‧氧氮化矽膜
111‧‧‧半導體基板
112‧‧‧保護膜
121‧‧‧離子束
113‧‧‧離子注入層
114‧‧‧接合層
115、115A、115B‧‧‧半導體層
131、131A、131B‧‧‧SOI基板
122‧‧‧雷射光束
116‧‧‧絕緣層
117‧‧‧氮氧化矽膜
132、132A、132B‧‧‧SOI基板
133、133A、133B‧‧‧SOI基板
151、152‧‧‧半導體層
153‧‧‧閘極絕緣層
154‧‧‧閘極電極
155‧‧‧側壁絕緣層
156‧‧‧氮化矽層
154－1‧‧‧第一導電層
154－2‧‧‧第二導電層
158‧‧‧低濃度雜質區
157、160‧‧‧高濃度雜質區
159、161‧‧‧通道形成區
163‧‧‧絕緣層
164‧‧‧層間絕緣層
165‧‧‧接觸孔
166‧‧‧接觸插頭
167‧‧‧佈線
168‧‧‧層間絕緣層
200‧‧‧微處理器
201‧‧‧算術邏輯單元(ALU)
202‧‧‧ALU控制器
203‧‧‧指令解碼器
204‧‧‧中斷控制器
205‧‧‧時序控制器
206‧‧‧暫存器
207‧‧‧暫存器控制器
208‧‧‧匯流排介面
209‧‧‧ROM
210‧‧‧ROM介面
211‧‧‧RFCPU
212‧‧‧類比電路部
213‧‧‧數位電路部
214‧‧‧諧振電路
215‧‧‧整流電路
216‧‧‧恆壓電路
217‧‧‧重置電路
218‧‧‧振盪電路
219‧‧‧解調電路
220‧‧‧調制電路
221‧‧‧RF介面
222‧‧‧控制暫存器
223‧‧‧時鐘控制器
224‧‧‧CPU介面
225‧‧‧中央處理單元
226‧‧‧隨機存取記憶體
227‧‧‧唯讀記憶體
228‧‧‧天線
229‧‧‧電容部
230‧‧‧電源管理電路
301‧‧‧母體玻璃
302‧‧‧半導體層
310‧‧‧形成區
311‧‧‧掃描線驅動電路形成區
312‧‧‧訊號線驅動電路形成區
313‧‧‧像素形成區
321‧‧‧半導體層
322‧‧‧掃描線
323‧‧‧訊號線
324‧‧‧像素電極
325‧‧‧TFT
327‧‧‧層間絕緣膜
328‧‧‧電極
329‧‧‧柱狀間隔物
330‧‧‧取向膜
332‧‧‧相對基板
333‧‧‧相對電極
334‧‧‧取向膜
335‧‧‧液晶層
401‧‧‧選擇電晶體
402‧‧‧顯示控制電晶體
403、404‧‧‧半導體層
405‧‧‧掃描線
406‧‧‧訊號線
407‧‧‧電流供應線
408‧‧‧像素電極
429‧‧‧EL層
411‧‧‧電極
412‧‧‧閘極電極
413‧‧‧電極
427‧‧‧層間絕緣層
428‧‧‧分隔壁層
429‧‧‧EL層
430‧‧‧相對電極
431‧‧‧相對基板
432‧‧‧樹脂層
901‧‧‧行動電話
902‧‧‧顯示部
903‧‧‧操作開關
911‧‧‧數位播放器
912‧‧‧顯示部
913‧‧‧操作部
914‧‧‧耳機
921‧‧‧電子書
922‧‧‧顯示部
923‧‧‧操作開關
600‧‧‧單晶矽基板
601‧‧‧氧氮化矽膜
602‧‧‧氮氧化矽膜
603‧‧‧離子注入層
615‧‧‧氫離子
604‧‧‧氧化矽膜
605‧‧‧玻璃基板
606‧‧‧矽層
608a、608b、608c‧‧‧SOI基板
610‧‧‧雷射光束
611、612‧‧‧矽層
630‧‧‧單晶矽基板
631‧‧‧氧氮化矽膜
632‧‧‧氮氧化矽膜
633‧‧‧離子注入層
645‧‧‧氫離子
634‧‧‧氧化矽膜
635‧‧‧玻璃基板
636、639、641‧‧‧矽層
638a、638b、638c、638d‧‧‧SOI基板
640‧‧‧雷射光束
700、700－1、700－2、700－3、700－4‧‧‧SOI基板
701‧‧‧玻璃基板
702‧‧‧氧化矽膜
703‧‧‧氮氧化矽膜
704‧‧‧氧氮化矽膜
705、711、712‧‧‧矽層
713‧‧‧氧氮化矽膜
714、715‧‧‧閘極電極
716、719‧‧‧源區
717、720‧‧‧汲區
718‧‧‧通道形成區
721‧‧‧通道形成區
723、725‧‧‧氧氮化矽膜
724‧‧‧氮氧化矽膜
726、728‧‧‧源極電極
727、729‧‧‧汲極電極
圖1A至1G是說明SOI基板的製造方法的截面圖；圖2A至2C是說明SOI基板的製造方法的截面圖，是說明圖1G後的方法的截面圖；圖3A至3G是說明SOI基板的製造方法的截面圖；圖4A至4C是說明SOI基板的製造方法的截面圖，是說明圖3G後的方法的截面圖；圖5A至5G是說明SOI基板的製造方法的截面圖；圖6A至6C是說明SOI基板的製造方法的截面圖，是說明圖5G後的方法的截面圖；圖7A至7D是說明利用SOI基板來製造半導體裝置的方法的截面圖；圖8A和8B是說明利用SOI基板來製造半導體裝置的方法的截面圖，是說明圖7D後的方法的截面圖；圖9是表示透過利用SOI基板而可以獲得的微處理器的結構的方塊圖；圖10是表示透過利用SOI基板而可以獲得的RFCPU的結構的方塊圖；圖11是將母體玻璃用作底基板的SOI基板的平面圖 ；圖12A和12B分別是液晶顯示裝置的像素的平面圖和圖12A中的沿J－K切斷的截面圖；圖13A和13B分別是電致發光顯示裝置的像素的平面圖和圖13A中的沿J－K切斷的截面圖；圖14A至14C分別是行動電話的外觀圖、數位播放器的外觀圖、電子書的外觀圖；圖15A至15I是說明SOI基板的製造方法的截面圖；圖16是繪製矽層的對於雷射光束的能量密度的拉曼散射強度的圖；圖17是在大氣氣氛中被照射雷射光束的矽層的光學顯微鏡的暗場像；圖18是在氮氣氣氛中被照射雷射光束的矽層的光學顯微鏡的暗場像；圖19A至19C是利用掃描電子顯微鏡(SEM)的矽層的觀察像；圖20A至20E是利用原子力顯微鏡(AFM)的矽層的觀察像；圖21A至21E是利用AFM的矽層的觀察像；圖22是矽層的拉曼位移(Raman shift)的圖；圖23是繪製矽層的對於雷射光束的能量密度的拉曼光譜的半峰全寬(FWHM)的圖表；圖24A至24C是透過利用電子背散射花樣(EBSP)的測定資料來製作的矽層的反極圖(IPF)表格，而圖 24D是表示IPF表格的顏色和結晶方位的關係的色碼表格；圖25A至25I是說明SOI基板的製造方法的截面圖；圖26是表示對於雷射光束的能量密度的矽層的拉曼散射強度的變化的圖；圖27是在大氣氣氛中被照射雷射光束的矽層的光學顯微鏡的暗場像；圖28是在氮氣氣氛中被照射雷射光束的矽層的光學顯微鏡的暗場像；圖29A至29C是利用SEM的矽層的觀察像；圖30A至30E是利用AFM的矽層的觀察像；圖31A至31E是利用AFM的矽層的觀察像；圖32是繪製矽層的對於雷射光束的能量密度的拉曼位移的圖；圖33是繪製矽層的對於雷射光束的能量密度的拉曼光譜的FWHM的圖；圖34A至34C是透過利用EBSP的測定資料來製作的矽層的IPF表格，而圖34D是表示IPF表格的顏色和結晶方位的關係的色碼表格；圖35A至35D是說明透過利用SOI基板來製造電晶體的方法的截面圖；圖36A至36C是電晶體的汲極電流－閘極電壓特性的曲線圖；圖37A至37C是電晶體的汲極電流－閘極電壓特性的 曲線圖；圖38是氫離子種的能量圖解；圖39是表示離子的質量分析結果的曲線圖；圖40是表示離子的質量分析結果的曲線圖；圖41是當加速電壓為80kV時的氫元素的深度方向輪廓(計算值以及實測值)的曲線圖；圖42是當加速電壓為80kV時的氫元素的深度方向輪廓(計算值、實測值以及符合函數)的曲線圖；圖43是當加速電壓為60kV時的氫元素的深度方向輪廓(計算值、實測值以及符合函數)的曲線圖；圖44是當加速電壓為40kV時的氫元素的深度方向輪廓(計算值、實測值以及符合函數)的曲線圖；圖45是圖42至圖44所示的符合函數的符合參數(氫元素比率以及氫離子種比率)的表格；圖46A至46C是表示透過EBSP的測定資料得到的矽層的面方位的圖；和圖47A至47C是表示透過EBSP的測定資料得到的矽層的面方位的圖。
101‧‧‧支撐基板
102‧‧‧絕緣層
111' ‧‧‧半導體層115分離了的半導體基板111
115‧‧‧半導體層
131‧‧‧SOI基板

Claims (22)

  1. 一種SOI基板的製造方法，該方法包含：藉由對一半導體基板施加一離子束，以在該半導體基板中形成一離子注入層；在該半導體基板上形成第一接合層；在一底基板上形成第二接合層；中間夾著該第一接合層和該第二接合層地接合該半導體基板至該底基板；藉由加熱該半導體基板和該底基板，以在該離子注入層中分離該半導體基板的一部分，而在該底基板上留下一半導體層；在該加熱該半導體基板的步驟後，對該半導體層照射雷射光束；和在該對該半導體層照射的步驟後，藉由蝕刻該半導體層，以減薄該半導體層，其中，藉由激發包含選自氫氣體、稀有氣體、鹵素氣體或含鹵素氣體中的一種或多種氣體的源氣體，來形成該離子束，和其中該半導體層的蝕刻被執行以使該半導體層和該第二接合層同時受到蝕刻，以允許該半導體層的側表面和該第二接合層的側表面變成共平面。
  2. 如申請專利範圍第1項的SOI基板的製造方法，其中在形成該第一接合層之後，執行該離子注入層的形成。
  3. 如申請專利範圍第1項的SOI基板的製造方法，其 中執行減薄該半導體層，以使該半導體層具有等於或小於100nm的厚度。
  4. 如申請專利範圍第1項的SOI基板的製造方法，其中該離子束包含H+ 、H2 + 、以及H3 + 。
  5. 如申請專利範圍第1項的SOI基板的製造方法，其中使用一離子摻雜裝置進行該離子束的施加。
  6. 如申請專利範圍第1項的SOI基板的製造方法，其中在對該半導體基板施加該離子束之前，對該離子束進行質量分離。
  7. 如申請專利範圍第1項的SOI基板的製造方法，其中該底基板是一絕緣基板。
  8. 如申請專利範圍第1項的SOI基板的製造方法，其中該第一接合層和該第二接合層各包含選自金屬氧化物、金屬氮化物、金屬氧氮化物、以及金屬氮氧化物中的一化合物。
  9. 如申請專利範圍第1項的SOI基板的製造方法，其中該雷射照射被執行以使該半導體層部份熔化。
  10. 一種SOI基板的製造方法，該方法包含：在一半導體基板上形成一保護膜；藉由對該半導體基板施加一離子束，以在該半導體基板中形成一離子注入層；在該半導體基板上形成第一接合層；在一底基板上形成第一絕緣層；在該第一絕緣層上形成第二絕緣層； 在該第二絕緣層上形成第二接合層；中間夾著該第一接合層和該第二接合層地接合該半導體基板至該底基板；藉由加熱該半導體基板和該底基板，以在該離子注入層中分離該半導體基板的一部分，而在該底基板上留下一半導體層；對該半導體層照射雷射光束；和藉由蝕刻該半導體層，以減薄該半導體層，其中，藉由激發包含選自氫氣體、稀有氣體、鹵素氣體或含鹵素氣體中的一種或多種氣體的源氣體，來形成該離子束。
  11. 如申請專利範圍第10項的SOI基板的製造方法，其中在形成該第一接合層之後，執行該離子注入層的形成。
  12. 如申請專利範圍第10項的SOI基板的製造方法，其中執行減薄該半導體層，以使該半導體層具有等於或小於100nm的厚度。
  13. 如申請專利範圍第10項的SOI基板的製造方法，其中該離子束包含H+ 、H2 + 、以及H3 + 。
  14. 如申請專利範圍第10項的SOI基板的製造方法，其中使用一離子摻雜裝置進行該離子束的施加。
  15. 如申請專利範圍第10項的SOI基板的製造方法，其中在對該半導體基板施加該離子束之前，對該離子束進行質量分離。
  16. 如申請專利範圍第10項的SOI基板的製造方法， 其中該底基板是一絕緣基板。
  17. 如申請專利範圍第10項的SOI基板的製造方法，其中該第一接合層和該第二接合層各包含選自金屬氧化物、金屬氮化物、金屬氧氮化物、以及金屬氮氧化物中的一化合物。
  18. 如申請專利範圍第10項的SOI基板的製造方法，其中該第一絕緣層包含氮氧化矽。
  19. 如申請專利範圍第10項的SOI基板的製造方法，其中該第二絕緣層包含氧氮化矽。
  20. 如申請專利範圍第10項的SOI基板的製造方法，其中該雷射照射被執行以使該半導體層部份熔化。
  21. 如申請專利範圍第10項的SOI基板的製造方法，其中該半導體層的蝕刻被執行以使該半導體層和該第二接合層同時受到蝕刻，以允許該半導體層的側表面和該第二接合層的側表面變成共平面。
  22. 如申請專利範圍第10項的SOI基板的製造方法，進一步包含在形成該第一絕緣層的步驟前，移除該保護膜的步驟。
TW097111178A 2007-05-18 2008-03-28 Ｓｏｉ基板的製造方法、和半導體裝置的製造方法 TWI478280B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007132380 2007-05-18

Publications (2)

Publication Number Publication Date
TW200849465A TW200849465A (en) 2008-12-16
TWI478280B true TWI478280B (zh) 2015-03-21

Family

ID=39689453

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097111178A TWI478280B (zh) 2007-05-18 2008-03-28 Ｓｏｉ基板的製造方法、和半導體裝置的製造方法

Country Status (6)

Country Link
US (2) US7820524B2 (zh)
EP (1) EP1993127B1 (zh)
JP (2) JP2009004739A (zh)
KR (1) KR101434934B1 (zh)
CN (1) CN101308782B (zh)
TW (1) TWI478280B (zh)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
CN101796613B (zh) * 2007-09-14 2012-06-27 株式会社半导体能源研究所 半导体装置及电子设备
US8314009B2 (en) * 2007-09-14 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
CN101842910B (zh) * 2007-11-01 2013-03-27 株式会社半导体能源研究所 用于制造光电转换器件的方法
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
US7816234B2 (en) * 2007-11-05 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5464843B2 (ja) * 2007-12-03 2014-04-09 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5404064B2 (ja) 2008-01-16 2014-01-29 株式会社半導体エネルギー研究所 レーザ処理装置、および半導体基板の作製方法
US7767583B2 (en) * 2008-03-04 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Method to improve uniformity of chemical mechanical polishing planarization
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
US7939389B2 (en) * 2008-04-18 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5580010B2 (ja) * 2008-09-05 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
CN101752455B (zh) * 2008-12-15 2011-12-07 中芯国际集成电路制造(上海)有限公司 太阳能电池的制造方法
JP2010161259A (ja) * 2009-01-09 2010-07-22 Toshiba Corp プロセスシミュレーションプログラム、プロセスシミュレーション方法、プロセスシミュレータ
JP2010239123A (ja) * 2009-03-12 2010-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
SG183670A1 (en) * 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
JP5713603B2 (ja) * 2009-09-02 2015-05-07 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8288249B2 (en) * 2010-01-26 2012-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
CN102237369B (zh) * 2010-04-20 2013-01-16 北京大学 一种半导体锗基衬底材料及其制备方法
JP5618656B2 (ja) * 2010-07-09 2014-11-05 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8610211B2 (en) * 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
CN107947763B (zh) * 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
JP5902917B2 (ja) 2010-11-12 2016-04-13 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP2012124473A (ja) * 2010-11-15 2012-06-28 Ngk Insulators Ltd 複合基板及び複合基板の製造方法
DE112011104880T5 (de) * 2011-06-10 2013-11-14 Mitsubishi Electric Corporation Verfahren zur Herstellung einer Halbleitervorrichtung
US8802534B2 (en) * 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US9041147B2 (en) * 2012-01-10 2015-05-26 Sharp Kabushiki Kaisha Semiconductor substrate, thin film transistor, semiconductor circuit, liquid crystal display apparatus, electroluminescent apparatus, semiconductor substrate manufacturing method, and semiconductor substrate manufacturing apparatus
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103295878B (zh) * 2012-02-27 2016-05-25 中芯国际集成电路制造(上海)有限公司 一种多层纳米线结构的制造方法
US9024282B2 (en) 2013-03-08 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for high rate hydrogen implantation and co-implantion
US9165829B2 (en) 2013-10-02 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Double sided NMOS/PMOS structure and methods of forming the same
US9425063B2 (en) * 2014-06-19 2016-08-23 Infineon Technologies Ag Method of reducing an impurity concentration in a semiconductor body, method of manufacturing a semiconductor device and semiconductor device
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
CN104681619B (zh) * 2015-01-21 2017-12-29 石以瑄 具有金属氮氧化物有源沟道的集成功率器件
CN106601663B (zh) * 2015-10-20 2019-05-31 上海新昇半导体科技有限公司 Soi衬底及其制备方法
JP6416140B2 (ja) * 2016-02-12 2018-10-31 信越化学工業株式会社 多結晶シリコン棒および多結晶シリコン棒の選別方法
CN107154379B (zh) * 2016-03-03 2020-01-24 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN107154347B (zh) * 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN107154378B (zh) * 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
US10580863B2 (en) * 2017-10-10 2020-03-03 Globalfoundries Inc. Transistor element with reduced lateral electrical field
CN110085550A (zh) * 2018-01-26 2019-08-02 沈阳硅基科技有限公司 一种半导体产品用绝缘层结构及其制备方法
JP7091121B2 (ja) * 2018-04-18 2022-06-27 信越石英株式会社 石英ガラス板
CN110739285A (zh) * 2019-10-30 2020-01-31 北京工业大学 硅基金属中间层化合物半导体晶圆的结构及制备方法
KR102566972B1 (ko) * 2022-11-18 2023-08-16 에스케이엔펄스 주식회사 반도체 소자 제조 장치용 부품, 이의 제조방법, 이를 포함하는 반도체 소자 제조 장치 및 반도체 소자의 제조 방법

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1180238A (zh) * 1995-12-30 1998-04-29 现代电子产业株式会社 Soi基片及其制造方法
JPH1140786A (ja) * 1997-07-18 1999-02-12 Denso Corp 半導体基板及びその製造方法
JP2000294754A (ja) * 1999-04-07 2000-10-20 Denso Corp 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US20040038504A1 (en) * 2002-07-15 2004-02-26 Hiroyuki Ito Ion implantation method and method for manufacturing SOI wafer
US20050153524A1 (en) * 2004-01-12 2005-07-14 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP2005252244A (ja) * 2004-02-03 2005-09-15 Ishikawajima Harima Heavy Ind Co Ltd 半導体基板の製造方法
EP1635396A1 (en) * 2003-04-02 2006-03-15 SUMCO Corporation Laminated semiconductor substrate and process for producing the same
US20060118868A1 (en) * 2004-12-03 2006-06-08 Toshiba Ceramics Co., Ltd. A semiconductor substrate comprising a support substrate which comprises a gettering site
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
WO2007014320A2 (en) * 2005-07-27 2007-02-01 Silicon Genesis Corporation Method and structure for fabricating multiple tile regions onto a plate using a controlled cleaving process

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5383993A (en) * 1989-09-01 1995-01-24 Nippon Soken Inc. Method of bonding semiconductor substrates
KR920010885A (ko) * 1990-11-30 1992-06-27 카나이 쯔또무 박막반도체와 그 제조방법 및 제조장치 및 화상처리장치
JP3458216B2 (ja) 1991-03-15 2003-10-20 株式会社日立製作所 多結晶半導体膜の製造方法
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH0620895A (ja) 1992-07-06 1994-01-28 Sony Corp Ｓｏｉ基板の製造方法
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH10284431A (ja) 1997-04-11 1998-10-23 Sharp Corp Ｓｏｉ基板の製造方法
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6388652B1 (en) * 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP2000077287A (ja) 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US20010053559A1 (en) * 2000-01-25 2001-12-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating display device
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP2003109773A (ja) * 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
JP4602261B2 (ja) * 2001-08-10 2010-12-22 株式会社半導体エネルギー研究所 剥離方法および半導体装置の作製方法
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
TW558743B (en) * 2001-08-22 2003-10-21 Semiconductor Energy Lab Peeling method and method of manufacturing semiconductor device
JP4772258B2 (ja) 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP2004031715A (ja) * 2002-06-27 2004-01-29 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP4328067B2 (ja) * 2002-07-31 2009-09-09 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法、並びにイオン注入装置
JP2004179649A (ja) * 2002-11-12 2004-06-24 Sony Corp 超薄型半導体装置の製造方法および製造装置
US7256779B2 (en) * 2003-05-08 2007-08-14 Nintendo Co., Ltd. Video game play using panoramically-composited depth-mapped cube mapping
JP4165305B2 (ja) 2003-06-10 2008-10-15 ソニー株式会社 結晶質半導体材料の製造方法および半導体装置の製造方法
US7410882B2 (en) * 2004-09-28 2008-08-12 Palo Alto Research Center Incorporated Method of manufacturing and structure of polycrystalline semiconductor thin-film heterostructures on dissimilar substrates
US7442631B2 (en) * 2005-02-10 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Doping method and method of manufacturing field effect transistor
JP4860287B2 (ja) * 2005-02-10 2012-01-25 株式会社半導体エネルギー研究所 ドーピング方法及び電界効果型トランジスタの作製方法
JP4943663B2 (ja) * 2005-04-06 2012-05-30 シャープ株式会社 半導体装置の製造方法及び半導体装置並びに液晶表示装置
JPWO2006117900A1 (ja) 2005-04-26 2008-12-18 シャープ株式会社 半導体装置の製造方法及び半導体装置
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
JP4515377B2 (ja) 2005-11-08 2010-07-28 Ｎｔｎ株式会社 固定型等速自在継手
JP2007281316A (ja) * 2006-04-11 2007-10-25 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
US8153513B2 (en) 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1180238A (zh) * 1995-12-30 1998-04-29 现代电子产业株式会社 Soi基片及其制造方法
JPH1140786A (ja) * 1997-07-18 1999-02-12 Denso Corp 半導体基板及びその製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP2000294754A (ja) * 1999-04-07 2000-10-20 Denso Corp 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置
US20040038504A1 (en) * 2002-07-15 2004-02-26 Hiroyuki Ito Ion implantation method and method for manufacturing SOI wafer
EP1635396A1 (en) * 2003-04-02 2006-03-15 SUMCO Corporation Laminated semiconductor substrate and process for producing the same
US20050153524A1 (en) * 2004-01-12 2005-07-14 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP2005252244A (ja) * 2004-02-03 2005-09-15 Ishikawajima Harima Heavy Ind Co Ltd 半導体基板の製造方法
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
US20060118868A1 (en) * 2004-12-03 2006-06-08 Toshiba Ceramics Co., Ltd. A semiconductor substrate comprising a support substrate which comprises a gettering site
WO2007014320A2 (en) * 2005-07-27 2007-02-01 Silicon Genesis Corporation Method and structure for fabricating multiple tile regions onto a plate using a controlled cleaving process

Also Published As

Publication number Publication date
KR101434934B1 (ko) 2014-08-27
KR20080101658A (ko) 2008-11-21
TW200849465A (en) 2008-12-16
EP1993127B1 (en) 2013-04-24
US20110076837A1 (en) 2011-03-31
JP2009004739A (ja) 2009-01-08
US8895407B2 (en) 2014-11-25
US20080286952A1 (en) 2008-11-20
JP5849077B2 (ja) 2016-01-27
CN101308782A (zh) 2008-11-19
CN101308782B (zh) 2012-10-17
EP1993127A2 (en) 2008-11-19
US7820524B2 (en) 2010-10-26
EP1993127A3 (en) 2010-06-23
JP2014017513A (ja) 2014-01-30

Similar Documents

Publication Publication Date Title
TWI478280B (zh) Ｓｏｉ基板的製造方法、和半導體裝置的製造方法
TWI469330B (zh) 半導體裝置及電子設備
TWI412102B (zh) Ｓｏｉ基板和ｓｏｉ基板的製造方法，以及半導體裝置
TWI533363B (zh) 半導體基板的製造方法，半導體裝置和電子裝置
TWI437696B (zh) 半導體裝置及其製造方法
JP5478789B2 (ja) Ｓｏｉ基板の作製方法
KR101478813B1 (ko) 반도체 장치의 제조 방법
TWI449126B (zh) 製造絕緣體上矽基板及半導體裝置之方法
JP5613397B2 (ja) Ｓｏｉ基板の作製方法
TWI470682B (zh) 設置有半導體膜的基底及其製造方法
JP5548351B2 (ja) 半導体装置の作製方法
TWI494974B (zh) Ｓｏｉ基板的製造方法
KR20080101653A (ko) 반도체 기판 및 반도체 장치 및 그 제조 방법
JP2010034523A (ja) Ｓｏｉ基板の作製方法
JP2010109353A (ja) Ｓｏｉ基板の作製方法
JP2010114431A (ja) Ｓｏｉ基板の作製方法
JP2010177662A (ja) Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US8815657B2 (en) Method of manufacturing semiconductor device
JP2010147313A (ja) Ｓｏｉ基板の作製方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees