TWI470682B - 設置有半導體膜的基底及其製造方法 - Google Patents

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Description

設置有半導體膜的基底及其製造方法
本發明係關於設置有半導體膜的基底及其製造方法。該設置有半導體膜的基底是具有絕緣體上矽(SOI)結構的半導體基底。
近年來，VLSI技術的發展迅速，並且藉由實現速度的加快和功耗的減少的SOI技術已經引起注意。該技術通常是一種由體單晶矽基底製成的場效應電晶體(FET)的活性區域(溝道形成區域)由單晶矽膜構成的技術。衆所周知，當使用SOI結構而非常規體單晶矽基底製造MOS場效應電晶體時，可減小寄生電容，並且這種MOS場效應電晶體在加快速度方面是有利的。
作爲SOI基底，SIMOX基底和接合基底是已知的。例如，具有SOI結構的SIMOX基底用以下方式製造：氧離子被植入體單晶矽基底且在1300℃或更高溫度進行熱處理以形成掩埋氧化物(BOX)層；因此，單晶矽膜在BOX層的表面上形成。在製造SIMOX基底時，儘管由於可精確地控制氧離子的植入，從而可將單晶膜的深度精確控制成使得該單晶膜可具有均勻厚度，但由於氧離子的植入會花很長時間，因此在操作時間和成本方面會有問題。此外，另一個問題是單晶矽膜容易被氧離子植入破壞。
具有SOI結構的接合基底用以下方式製造：兩個單晶矽基底(底部基底和接合基底)被接合在一起，其間夾有氧化物膜；並且單晶矽基底之一(接合基底)從後表面(不被接合的表面)減薄以使單晶矽膜形成。作爲減薄基底的一種方法，藉由研磨和拋光來形成厚薄均勻的單晶矽膜是困難的，因此已提出了稱爲“Smart Cut”(智慧切割，商標)的使用氫離子植入的技術(參見專利文獻1：日本公開專利申請H5-211128)。
然而，常規SOI基底的尺寸取決於單晶矽晶片的尺寸，並且對常規SOI基底而言實現尺寸的增大是困難的。因此，本發明的一個目的是提一種供設置有半導體膜的基底，其比單晶矽基底大且接合有多個單晶矽半導體層。另一個目的是提供設置有半導體膜的基底的製造方法，藉由該方法可有效地將多個單晶矽半導體層接合到大面積的基底上。
本發明的設置有半導體膜的基底的一個方面包括底部基底、與該底部基底的上表面緊密接觸的多個絕緣層、以及與這些絕緣層的每一個的上表面緊密接觸的單晶矽半導體層。作爲底部基底，較佳地是使用一邊爲300毫米或更長的基底。
根據本發明的設置有半導體膜的基底的製造方法的一方面包括以下步驟：製備底部基底和多個單晶半導體基底，接合層形成於這些單晶半導體基底的上表面上且在每一個單晶半導體基底中受損區域在預期深度處形成；在盤上佈置多個單晶半導體基底；使置於盤上的多個單晶半導體基底與底部基底緊密接觸，其間夾有接合層，以接合接合層的一個表面和底部基底的一個表面，從而使底部基底和多個單晶半導體基底彼此接合在一起；並且藉由加熱置於盤上的多個單晶半導體基底在受損區域中生成裂縫，從而形成與單晶半導體基底分開的多個第一單晶半導體層與之緊密接觸的底部基底。
根據本發明的設置有半導體膜的基底的製造方法的一方面包括以下步驟：製備底部基底和多個單晶半導體基底，接合層形成於這些單晶半導體基底的上表面上且在每一個單晶半導體基底中受損區域在預期深度處形成；在第一盤上佈置多個單晶半導體基底；使置於第一盤上的多個單晶半導體基底與底部基底緊密接觸，其間夾有接合層，以接合接合層的一個表面和底部基底的一個表面，從而使底部基底和多個單晶半導體基底彼此接合在一起；並且藉由加熱置於第一盤上的多個單晶半導體基底在受損區域中生成裂縫，從而形成與單晶半導體基底分開的多個第一單晶半導體層與之緊密接觸的底部基底。
在絕緣層的形成步驟中，置於第二盤上的多個單晶基底可被置入含有氟化物氣體或氟氣的反應室，處理氣體可被導入該反應室，該處理氣體可被激發以生成電漿，該電漿中包括的活性種類的化學反應可進行以形成具有單個層或兩個或更多個層的絕緣膜。相同的盤或不同的盤可被用作第一盤和第二盤。
以使用氟化物氣體或氟氣藉由電漿氣體蝕刻清洗反應室而使該氟化物氣體或氟氣留在反應室中的方式，氟化物氣體或氟氣可被包含在反應室內。或者，可藉由將氟化物氣體或氟氣供入反應室，氟化物氣體或氟氣可被包含在反應室內。
在上述發明中，較佳地將一邊爲300毫米或更長的基底用作底部基底。此外，接合層較佳地在絕緣層上形成，該絕緣層形成爲與單晶半導體基底相接觸。
本發明的設置有半導體膜的基底是具有SOI結構的基底，其面積比諸如矽晶片的體單晶半導體基底大。因此，藉由使用本發明的設置有半導體膜的基底，可改進比如半導體積體電路的半導體裝置的生產率。注意，在本說明書中，半導體裝置一般指可藉由利用半導體特性起作用的裝置。
根據本發明的製造方法，可製造具有SOI結構的設置有半導體膜的基底，其面積比諸如矽晶片的體單晶半導體基底大。
在下文中，將描述本發明。本領域技術人員容易理解，本發明可以許多不同方式實現，且本文中所公開的方式和細節可以各種方式修改而不背離本發明的精神和範圍。因此，本發明不應被解釋爲受限於各實施方式的描述。注意，不同附圖中相同附圖標記所標示的元件是相同的元件；因此，略去對材料、形狀、製造方法等的重複描述。
實施方式1
在實施方式1中，描述了具有SOI結構的設置有半導體膜的基底，其是設置有多個單晶半導體層的基底，並描述了其製造方法。
圖1是示出設置有半導體膜的基底100的結構示例的立體圖。作爲設置有半導體膜的基底100，多個單晶半導體層116被接合到底部基底101。各個單晶半導體層116被設置在底部基底101上，其間夾有絕緣層102，且設置有半導體膜的基底100是所謂具有SOI結構的半導體基底。因此，在下文中將把設置有半導體膜的基底100稱爲“半導體基底100”。
絕緣層102可具有單層結構或疊層結構。在本實施方式中，絕緣層102具有三層結構。在底部基底101之上，接合層114、絕緣膜112b、以及絕緣膜112a按此次序堆疊。
每個單晶半導體層116都是藉由減薄單晶半導體基底形成的層。可購買的半導體基底可被用作單晶半導體基底。例如，可使用由第4族元素製成的單晶半導體基底，諸如單晶矽基底、單晶鍺基底、或單晶矽-鍺基底。或者，可使用包括砷化鎵、磷化銦等的化合物半導體基底。
作爲底部基底101，使用具有絕緣表面的基底。具體地，可舉出在電子行業中使用的各種玻璃基底，諸如使用鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃的基底，也可舉出石英基底、陶瓷基底以及藍寶石基底。較佳地，玻璃基底被用作底部基底101。作爲玻璃基底，可使用熱膨脹係數高於或等於25×10-7 /℃且低於或等於50×10-7 /℃(較佳地高於或等於30×10-7 /℃且低於或等於40×10-7 /℃)且畸變點高於或等於580℃且低於或等於680℃(較佳地高於或等於600℃且低於或等於680℃)的玻璃基底。此外，爲了抑制半導體裝置受污染，玻璃基底較佳的是無鹼玻璃。作爲無鹼玻璃基底的材料，可舉出諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃的玻璃材料。此外，作爲底部基底101，可使用由絕緣體製成的絕緣基底，諸如陶瓷基底、石英基底、以及藍寶石基底；由諸如金屬或不銹鋼的導體製成的導電基底；或由諸如矽或砷化鎵的半導體製成的半導體基底等等，以替代玻璃基底。
作爲底部基底101，較佳的是使用300毫米×300毫米或更大的基底。例如，作爲這種大面積基底，較佳地使用開發成用於製造液晶面板的母板玻璃(mother glass)基底。已知以下尺寸的基底是作爲母板玻璃基底的，例如：第三代(550mm×650mm)、第3.5代(600mm×720mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1100mm×1300mm)、第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)等等。藉由將大面積母板玻璃基底用作底部基底101來製造SOI基底，可實現SOI基底的尺寸增大。
SOI基底的尺寸增大可藉由將諸如母板玻璃基底的大面積基底用作底部基底101來實現。當實現SOI基底的尺寸增大時，可由一個SOI基底製造出大量的IC晶片、LSI晶片等。由於由一個基底製造出的晶片的數量增多，這可大大地提高生產率。
參照圖2、圖3、圖4、圖5A和5B、圖6A和6B、圖7A-7D、圖8A和8B、圖9、以及圖10A和10B，描述圖1中示出的半導體基底100(設置有半導體膜的基底100)的製造方法。
首先，製備單晶半導體基底111。該單晶半導體基底111被處理成所需尺寸和形狀。圖2是示出單晶半導體基底111的結構的一個示例的外部視圖。當考慮單晶半導體基底111與之接合的底部基底101的形狀是矩形的，並且諸如微縮投影(reduced-projection)曝光裝置的曝光裝置的曝光區域是矩形的事實時，單晶半導體基底111的形狀最好爲矩形，如圖2所示。注意，除非另有指定，正方形也可作爲矩形包括在內。例如，矩形單晶半導體基底111長邊的長度最好被處理成是微縮投影曝光裝置的一個投影的曝光區域的一次發射的邊的長度的n倍(n是任意正整數，且)。
該矩形的單晶半導體基底111可藉由切割可購得的圓形的體單晶半導體基底形成。爲了切割該基底，可使用諸如切塊機或線狀鋸的切割裝置、諸如雷射切割機、電漿切割機或電子束切割機等的切割裝置。或者，在切成基底之前，用於製造半導體基底的結晶塊可被處理成長方體以使其具有矩形截面，並且此長方體的結晶塊可被切割以製造矩形的單晶半導體基底111。
注意，在將由第4族元素製成的其晶體結構爲金剛石結構的基底(像單晶矽基底)用作單晶半導體基底111的情形中，其主表面的平面取向可以是(100)、(110)或(111)。藉由使用具有主表面(100)的單晶半導體基底111，可使單晶半導體層116與在其表面上形成的絕緣層之間的介面態密度較低，這在製造場效應電晶體時是有利的。
藉由使用具有主表面(110)的單晶半導體基底111，包括在絕緣膜112a中的元素與包括在單晶半導體層116中的第4族元素(例如，矽元素)之間的緊密鍵在絕緣膜112a和單晶半導體層116之間的接合表面上形成。因此，接合層114和單晶半導體層116之間的接合力得到改進。
藉由使用具有主表面(110)的單晶半導體基底111，單晶半導體層116的平面性得到改進，因爲與其他平面取向的表面相比原子被密集排列在主表面上。因此，使用具有主表面(110)的單晶半導體層116製造的電晶體具有極佳的電特性，諸如小S值和高電子場效應遷移率。注意，具有主表面(110)的單晶半導體基底的楊氏模量比具有主表面(100)的單晶半導體基底的高，並且具有容易形成裂縫的優點。
在清洗完單晶半導體基底111之後，將多個單晶半導體基底111置於盤10上。圖3是示出盤10的結構示例的外部視圖。盤10爲板狀構件，且設置有多個用於容納單晶半導體基底111的凹部11。圖3所示的盤是用於製造圖1的半導體基底100的盤，其中凹部11構成爲三行三列。如圖4所示，單晶半導體基底111被置於盤10之上以使其裝入凹部11。圖4是示出多個單晶半導體基底111被置於盤10之上的狀態的外部視圖。
盤10使用在半導體基底100的製造過程中不會由熱處理改變其質量和形狀的材料來製造。具體地，最好選擇不會由熱處理膨脹很多的材料。例如，盤10可使用石英玻璃、不銹鋼、無鹼玻璃等來製造。
盤10的厚度可等於或大於1.1mm且等於或小於2mm。凹部11的深度可等於或大於0.2mm且等於或小於0.6mm，且最好等於或大於0.3mm且等於或小於0.5mm。盤10最好具有與底部基底101相同的尺寸。凹部11可具有使單晶半導體基底111裝入凹部11的尺寸。如圖4所示，在本實施方式的製造方法中，半導體基底100的單晶半導體層116的尺寸和陣列受凹部11的尺寸和陣列限制。
圖5A和5B與圖6A和6B是示出盤10的結構示例的俯視圖。圖5A和5B是將尺寸爲600mm×720mm的母板玻璃基底用作底部基底101的情形中盤10的平面視圖，其中盤10的尺寸爲600mm×720mm。圖6A和6B是將尺寸爲730mm×920mm的第四代母板玻璃基底用作底部基底101的情形中盤10的平面視圖，其中盤10的尺寸爲730mm×920mm。
圖5A是考慮了凹部11的尺寸和陣列而選擇成與具有尺寸爲每一邊4英寸的曝光區的微縮投影曝光裝置相一致的盤10的平面視圖。盤10被分成四塊，且在每個塊中9個凹部11構成爲三行三列。凹部11各自的尺寸爲102mm×82mm以便於裝入一次發射的曝光區。在一個塊中，各行各列的相鄰凹部11之間的距離均爲11mm，而在縱向和橫向上盤10各邊到凹部11的最靠近盤10各邊的邊的距離均爲16mm。
圖5B是考慮了凹部11的尺寸和陣列而選擇成與具有尺寸爲每一邊5英寸的曝光區的微縮投影曝光裝置相一致的盤10的平面視圖。盤10被分成四塊，且在每個塊中6個凹部11構成爲三行兩列。凹部11各自的尺寸爲102mm×130mm以便於裝入一次發射的曝光區。在一個塊中，各列中相鄰凹部11之間的距離爲11mm，而各行中相鄰凹部11之間的距離爲10mm。在縱向和橫向上盤10各邊到凹部11的最靠近盤10各邊的邊的距離均爲16mm。
圖6A是考慮了凹部11的尺寸和陣列而選擇成與具有尺寸爲每一邊4英寸的曝光區的微縮投影曝光裝置相一致的盤10的平面視圖。盤10被分成6塊，且在每個塊中9個凹部11構成爲三行三列。凹部11各自的尺寸爲105mm×84mm以便於裝入一次發射的曝光區。在一個塊中，各列中相鄰凹部11之間的距離爲10mm，且各行中相鄰凹部11之間的距離爲10mm。在縱向上盤10各邊到凹部11的最靠近盤10各邊的邊的距離爲16mm，而在橫向上盤10各邊到凹部11的最靠近盤10各邊的邊的距離爲15mm。
圖6B是考慮了凹部11的尺寸和陣列而選擇成與具有尺寸爲每一邊5英寸的曝光區的微縮投影曝光裝置相一致的盤10的平面視圖。盤10被分成6塊，且在每個塊中6個凹部11構成爲兩行三列。凹部11各自的尺寸爲132mm×105mm以便於裝入一次發射的曝光區。在一個塊中，各列中相鄰凹部11之間的距離爲13mm，而各行中相鄰凹部11之間的距離爲10mm。在縱向和橫向上盤10各邊到凹部11的最靠近盤10各邊的邊的距離均爲15mm。
在下文中，將參照圖7A-圖10B的橫截面視圖描述在如圖3所示將單晶半導體基底111沈積在盤10上之後半導體基底100的製造方法。首先，如圖7A所示，絕緣層112在單晶半導體基底111上形成。絕緣層112可具有單層結構或兩層以上的多層結構。絕緣層112的厚度可大於或等於5nm且小於或等於400nm。作爲絕緣層112，可使用其成分中含矽或鍺的絕緣膜，諸如氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鍺膜、氮化鍺膜、氧氮化鍺膜、或氮氧化鍺膜。或者，可使用由諸如氧化鋁、氧化鉭、或氧化鉿的金屬氧化物製成的絕緣膜；由諸如氮化鋁的金屬氮化物製成的絕緣膜；諸如氧氮化鋁膜的由金屬氧氮化物製成的絕緣膜；或諸如氮氧化鋁膜的由金屬氮氧化物製成的絕緣膜。
注意在本說明書中，氧氮化物是指在其組成中氧原子的數量多於氮原子的數量的物質，而氮氧化物是指在其組成中氮原子的數量多於氧原子的數量的物質。例如，氧氮化矽是氧含量在55原子%~65原子%的範圍內，氮含量在0.5原子%~20原子%的範圍內，Si含量在25原子%~35原子%的範圍內，氫含量在0.1原子%~20原子%的範圍內的物質。此外，氮氧化矽是氧含量在5原子%~30原子%的範圍內，氮含量在20原子%~55原子%的範圍內，Si含量在25原子%~35原子%的範圍內，氫含量在10原子%~30原子%的範圍內的物質。注意，氧氮化物和氮氧化物的組成可使用盧瑟福反向散射光譜測定法(RBS)和氫前向散射(HFS)來測量。注意，氧，氮、氫和矽的百分比是當氧氮化矽或氮氧化矽中所含原子的總數被定義爲100at.%時的值。
形成絕緣層112的絕緣膜可藉由CVD法、濺射法、氧化或氮化單晶半導體基底111的方法等等形成。
在將含有諸如降低半導體裝置的可靠性的鹼金屬或鹼土金屬之類的雜質的基底用作底部基底101的情形中，絕緣層112最好設置有至少一層可防止這種雜質從底部基底101擴散到SOI基底的半導體層的膜。作爲這種膜，可舉出氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。藉由包括這樣的膜，絕緣層112可起阻擋層的作用。
例如，在將絕緣層112形成爲具有單層結構的阻擋層的情形中，可形成厚度爲5nm到200nm的氮化矽膜、氮氧化矽膜、氮化鋁膜、或氮氧化鋁膜。
在將絕緣層112形成爲具有雙層結構的阻擋層的情形中，上層由具有高阻擋功能的絕緣膜構成。作爲這樣的絕緣膜，可形成厚度爲5nm到200nm的氮化矽膜、氮氧化矽膜、氮化鋁膜、或氮氧化鋁膜。這些膜具有防止雜質擴散的高阻擋效果，但具有高內應力。因此，作爲與單晶半導體基底111接觸的下層絕緣膜，較佳地是選擇具有減少上層絕緣膜應力的效果的膜。作爲這種絕緣膜，可舉出氧化矽膜、氮化矽膜、藉由熱氧化單晶半導體基底111形成的熱氧化膜等。下層絕緣膜的厚度可以是5nm到300nm。
在本實施方式中，絕緣層112具有包括絕緣膜112a和絕緣膜112b的雙層結構。作爲絕緣層112中用作阻擋膜的絕緣膜112a與絕緣膜112b的組合，可給出以下作爲示例。氧化矽膜和氮化矽膜、氧氮化矽膜和氮化矽膜、氧化矽膜和氮氧化矽膜、氧氮化矽膜和氮氧化矽膜等等。
例如，上層的絕緣膜112a可由將SiH4 和N2 O用作處理氣體的電漿激發CVD法(下文中稱爲“PECVD法”)形成的氧氮化矽膜構成。或者，作爲絕緣膜112a，氧化矽膜可藉由將有機矽烷和氧氣用作處理氣體的PECVD法來形成。再或者，絕緣膜112a可由藉由氧化單晶半導體基底111形成的氧化膜構成。
有機矽烷是諸如以下的化合物：矽酸乙酯(四乙氧基矽烷，簡稱TEOS，化學式：Si(OC2 H5 )4 )、四甲基矽烷(TMS，化學式：Si(CH3 )4 )、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(SiH(OC2 H5 )3 )、三(二甲氨基)矽烷(SiH(N(CH3 )2 )3 )等。
下層的絕緣膜112b可由藉由將SiH4 、N2 O、NH3 和H2 用作處理氣體的PECVD法形成的氮氧化矽膜，或藉由將SiH4 、N2 、N3 和H2 用作處理氣體的PECVD法形成的氮化矽膜構成。
例如，在藉由PECVD法形成由氧氮化矽製成的絕緣膜112a和由氮氧化矽製成的絕緣膜112b的情形中，多個單晶半導體基底111被載入PECVD裝置的處理室。然後，SiH4 和N2 O被供入處理室作爲處理氣體用於形成絕緣膜112a，產生這些處理氣體的電漿，並在該單晶半導體基底111之上形成氮氧化矽膜。然後，導入處理室的氣體被切換成用於形成絕緣膜112b的處理的氣體。在此，使用SiH4 、NH3 、H2 和N2 O。產生這些氣體的混合氣體的電漿，並且在氧氮化矽膜上無間斷地形成氮氧化矽膜。同樣，在使用具有多個處理室的PECVD裝置的情形中，可在不同的處理室中形成氧氮化矽膜和氮氧化矽膜。當然，藉由切換引入處理室的氣體，氧化矽膜可被形成爲下層，而氮化矽膜可被形成爲上層。
藉由用以上方式形成絕緣膜112a和絕緣膜112b，絕緣層112能以有利生產量在多個單晶半導體基底111上形成。此外，因為絕緣膜112a和絕緣膜112b可在不暴露於大氣的情況下形成，所以可防止絕緣膜112a和絕緣膜112b之間介面被大氣的污染。
或者，藉由氧化單晶半導體基底111形成的氧化膜可被用作絕緣膜112a。用於形成該氧化膜的熱氧化處理可以是乾氧化，但將含鹵素氣體加入氧氣氣氛是較佳的。作為含鹵素氣體，可使用從以下選擇的一類或多類氣體：HCl、HF、NF3 、HBr、Cl、ClF、BCl3 、F、Br2 等。
例如，在700℃或更高溫度、含有相對於氧的體積比為0.5%-10%(最好體積比為3%)的HCl的氣氛中執行熱處理。最好，熱氧化在950℃到1100℃的加熱溫度下執行。處理時間可以是0.1到6小時，最好為0.5到1小時。所形成的該氧化膜的厚度可被製成10nm到1000nm(最好為50nm到200nm)，例如100nm。
藉由在這種溫度範圍進行氧化處理，可獲得鹵族元素的吸氣作用。作為吸氣作用，具體地有去除金屬雜質的作用。即，藉由氯的作用，諸如金屬等雜質轉變成揮發氯化物，然後以氣相排放並從單晶半導體基底111中去除。此外，藉由在氧化處理中使用鹵族元素，單晶半導體基底111的表面上的懸空鍵被終止，且可降低氧化膜與單晶半導體基底111的介面上的局部能級密度。
藉由在含鹵素氣氛中進行該熱氧化處理，氧化膜可含鹵素。藉由含鹵族元素濃度為1×1017 原子/cm3 到5×1020 原子/cm3 ，在半導體基底100中，氧化膜可顯示出保護膜功能，即藉由捕捉諸如金屬的雜質防止污染單晶半導體層116。
作爲用於藉由熱氧化處理形成下層絕緣膜112a和藉由諸如PECVD法的的氣相沈積法形成上層絕緣膜112b的方法的一個示例，可使用以下方法：在將單晶半導體基底111置於盤10上之前藉由熱氧化處理形成絕緣膜112a，將已在其上形成了氧化膜的絕緣膜112a的單晶半導體基底111置於盤10上，然後形成絕緣膜112b。
在本實施方式中，包括在具有單層結構或疊層結構的絕緣層112中的絕緣膜的至少之一最好是含氟的絕緣膜。具體地，與單晶半導體基底111接觸的一層絕緣層112最好使用含氟絕緣膜形成。在本實施方式的情形中，可藉由在含氟化物氣體或氟氣的PECVD裝置的反應室中形成絕緣膜112a來使氟能被包含在絕緣膜112a中。用於形成絕緣膜112a的處理氣體被引入這種反應室，該處理氣體被激發以產生電漿，且引發包括在電漿內的活性種類的化學反應，使得絕緣膜112a在單晶半導體基底111上形成。
藉由使用氟化物氣體的電漿氣體蝕刻清洗反應室，氟化合物氣體可被包含在PECVD裝置的反應室中。當膜藉由PECVD裝置形成時，藉由源材料的反應所產生的產物不僅沈積在基底的表面上而且沈積在反應室的內壁、電極、基底支架等之上。這些沈積產物是顆粒和粉塵的成因。因此，定期地進行去除這些沈積產物的清洗步驟。作爲反應室的典型清洗方法，可舉出使用電漿氣體蝕刻的方法。這是這樣的一種方法，其中諸如NF3 的氟化物氣體被引入反應室，該氟化物氣體被激發以產生電漿以使氟基產生，且沈積產物被蝕刻以便於去除。因爲藉由與氟基的反應產生的氟化物具有高蒸氣壓，所以氟化物藉由排氣系統從反應室去除。
在藉由電漿氣體蝕刻進行清洗時，用作清洗氣體的氟化物氣體被吸附在反應室的內壁以及設置在反應室中的電極和各種工具上。即，氟化物氣體可被包含在反應室中。注意，作爲用於使氟化物氣體被包含在反應室內的方法，可使用在反應室中設置置於盤10上的單晶半導體基底111之後氟化物氣體被引入反應室的方法，以及其中用氟化物氣體清洗反應室且使該氟化物氣體保留在反應室內的方法。
例如，在藉由使用SiH4 和N2 O的PECVD法形成氧氮化矽膜作爲絕緣膜112a的情形中，SiH4 和N2 O被提供給反應室，這些氣體被激發以生成電漿，且相應地保留在反應室內的氟化物氣體也被激發以形成氟基。因而，氧氮化矽膜可含氟。此外，少量的氟化物保留在反應室內，並且在形成氧氮化矽膜期間未提供該氟化物。因此，氟是在形成氧氮化矽膜的前期引入的。用此方式，在絕緣膜112a中，氟的濃度在單晶半導體基底111與絕緣膜112a(絕緣層112)之間的介面上或在該介面附近可增大。即，在圖1所示的半導體基底100的絕緣層112中，氟的濃度可在與單晶半導體層116的介面上或在該介面的附近增大。
在與單晶半導體層116的介面上半導體中的懸空鍵可藉由使該區含氟來用氟終止；相應地，單晶半導體層116與絕緣層112之間的介面狀態密度可降低。此外，即使在諸如鈉的金屬從底部基底101擴散到絕緣層112的情形中，如果氟存在，則該金屬可被該氟捕捉，從而防止單晶半導體層116被金屬污染。
代替氟化物氣體，反應室中也可含有氟氣(F2 )。氟化物是其成分中含氟(F)的化合物。作爲氟化物氣體，可使用選自OF2 ,ClF3 ,NF3 ,FNO,F3 NO,SF6 ,SF5 NO,SOF2 等的氣體。或者，其成分中含碳的任一以下氟化合物氣體可被用作氟化物氣體：全氟化碳(PFC)、氫氟化碳(HFC)、氟氯烴(HCFC)、氟代醚、碳酰氟和氟代酯化物。
作爲全氟化碳，可使用CF4 、C2 F6 、C3 F8 、C4 F10 、C3 F8 、C4 F6 、C4 F8 、C5 F8 等。作爲氫氟化碳，可使用CF3 CHF2 、CHF2 CHF2 、CF3 CHFCF3 、CF3 CF2 CHF2 、CHF2 CF2 CHF2 等。作爲氟代醚，可使用諸如CHF2 OCHF2 、CF3 OCHFCF3 的氫氟醚(HFE)；CF3 OCF=CF2 、C2 F5 OCF=CF2 、C3 F6 O、C3 F6 O2 、C4 F8 O、C4 F8 O2 等。作爲碳酰氟，可使用CF3 COCF3 等。作爲氟代酯，可使用CF3 COOCHF2 、CF3 COOC2 F5 等。
作爲其成分中含碳的氟化合物氣體，也可使用選自COF2 、CF3 COF、CF2 (COF)2 、C3 F7 COFCF3 OF、CF3 I、CF3 OOCF3 、CF3 OOOCF3 、CF3 CN、CF3 NO等的氣體。
接著，參照圖7B描述在各個單晶半導體基底111中形成受損區113的步驟。由藉由電場加速的離子構成的離子束121穿過絕緣層112被發射到單晶半導體基底111，以在距離單晶半導體基底111的表面預定深度的區域中形成受損區域113。該離子輻射步驟是其中用由加速離子種類構成的離子束121輻射單晶半導體基底111、將該離子種類中包括的元素添加到單晶半導體基底111的步驟。因此，當離子束121被發射到單晶半導體基底111時，藉由加速離子種類的撞擊在各個單晶半導體基底111中的預定深度處形成其中晶體結構脆性的脆化層。該層是受損區域113。離子束121是藉由激發源氣體以生成該源氣體的電漿，然後藉由電場的作用提取該電漿中所含的離子來生成的。
形成有受損區域113的區域的深度可藉由控制離子束121的加速能量和入射角來調節。加速能量可藉由控制加速電壓、劑量等來調節。受損區113在處於與離子的平均透深相同的深度的區域中形成。取決於離子被添加的深度，設置與單晶半導體基底111分隔開的半導體層的厚度。形成受損區113的深度在50nm到500nm，最好在50nm到200nm的範圍內。
在將離子添加到單晶半導體基底111時，最好使用不涉及質量分離的離子摻雜法，而非涉及質量分離的離子植入法。這是因爲可縮短用於在置於盤10上的多個單晶半導體基底111中形成受損區域113的節拍時間。
裝在盤10內的單晶半導體基底111被裝入離子摻雜裝置。然後，源氣體被激發以生成電漿，並且從該電漿中提取離子種類並加速以生成離子束121。該離子束121被發射到多個單晶半導體基底111；因此，將離子以高濃度引入預定深度的區域，並且在單晶半導體基底111中形成受損區域113。
在將氫氣(H2 )用作源氣體的情形中，氫氣可被激發以生成含H+ ,H2 + 和H3 + 的電漿。從源氣體生成的離子種類的比率可藉由調節電漿的激發方法、產生電漿的氣氛的壓力、源氣體的供應量等來變化。當離子束121中所含H+ ,H2 + 和H3 + 的總量被定義爲100%時，最好包括大於或等於50%的H3 + ，更最好是大於或等於80%的H3 + 。
因爲H3 + 與其他氫離子種類(H+ 和H2 + )相比具有更大數目的氫原子從而具有較大質量，所以在用相同能量加速的情形中，與H+ 和H2 + 相比H3 + 被植入單晶半導體基底111的較淺區域。因此，就離子束121中所含H3 + 的高百分比而言，氫離子的平均滲透深度的變化變小；因此，單晶半導體基底111中深度方向上氫的濃度分佈變陡，並且可使該分佈的峰位置爲淺。因此，較佳的是當離子束121中所含H+ ,H2 + 和H3 + 的總量被定義爲100%時，最好包括大於或等於50%的H3 + ，更最好是大於或等於80%的H3 + 。
在藉由使用氫氣的離子摻雜法進行離子添加的情形中，加速電壓可以是10kV到200kV，且劑量可以是1×1016 離子/cm2 至6×1016 離子/cm2 。藉由在此條件下添加氫離子，受損區域113可在單晶半導體基底111的處於50nm到500nm深度處的區域中形成，儘管它取決於離子束121中所含的離子種類及其百分比。
例如，在源氣體爲氫氣、加速電壓爲40kV、且劑量爲2.2×1016 離子/cm2 的條件下，其中單晶半導體基底111是單晶矽基底，絕緣膜112a是厚度爲50nm的氧氮化矽膜，絕緣膜112b是厚度爲50nm的氮氧化矽膜的情形中，可從單晶半導體基底111中剝離厚度爲約120nm的單晶半導體層。或者，當在與以上相同但絕緣膜112a是厚度爲100nm的氧氮化矽膜的條件下添加氫離子時，可從單晶半導體基底111中剝離厚度爲約70nm的單晶半導體層。
也可將氦(He)用作離子束121的源氣體。因爲甚至藉由不涉及質量分離的離子摻雜法藉由激發氦氣生成的離子種類也幾乎全是He+ ，所以He+ 可作爲主要離子被添加到單晶半導體基底111。因此，可藉由離子摻雜法在受損區域113內有效率地形成微孔。在藉由使用氦的離子摻雜法進行離子添加的情形中，加速電壓可以是10kV到200kV，且劑量可以是1×1016 離子/cm2 至6×1016 離子/cm2 。
諸如氯氣(Cl2 氣體)或氟氣(F2 氣體)的鹵素氣體可被用作源氣體。
在形成受損區113之後，在絕緣層112的上表面上形成接合層114，如圖7所示。在形成接合層114的步驟中，單晶半導體基底111的加熱溫度是添加到受損區113的元素或分子不被析出的溫度，並且加熱溫度最好是350℃或更低。換言之，該加熱溫度是氣體不會從受損區113中釋放出的溫度。注意，接合層114可在形成受損區113之前形成。在此情形中，用於形成接合層114的處理溫度可以是350℃或更高溫度。
該接合層114是用於在單晶半導體基底111的表面上形成光滑且親水的接合面的層。因此，接合層114的平均表面粗糙度Ra等於或小於0.7nm，且更爲最好等於或小於0.4nm。接合層114的厚度可等於或大於10nm且等於或小於200nm。該厚度最好等於或大於5nm，且等於或小於500nm，且更爲最好等於或大於10nm且大於或小於200nm。
接合層114最好是藉由化學氣相反應形成的絕緣膜。例如，可形成氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜等作爲接合層114。在藉由PECVD法形成氧化矽膜作爲接合層114的情形中，有機矽烷氣體和氧氣(O2 )最好被用作源氣體。將有機矽烷用作源氣體使得具有光滑表面的氧化矽膜能在350℃或更低的處理溫度下形成。或者，接合層114可使用藉由熱CVD法在200℃或更高且500℃或更低的加熱溫度下形成的低溫氧化物(LTO)來形成。爲了形成LTO，甲矽烷(SiH4)、乙矽烷(Si2 H6 )等可被用作矽源氣體，而一氧化二氮(N2 O)等可被用作氧源氣體。
例如，用於藉由將TEOS和O2 用作源氣體而形成氧化矽膜的接合層114的條件示例是：將TEOS以15sccm的流速引入處理室而O2 以750sccm的流速引入。該成膜壓力可以是100Pa，成膜溫度可以是300℃，高頻功率輸出可以是300W，且功率頻率可以是13.56MHz。
圖7B步驟和圖7C步驟的順序可顛倒。換言之，在置於盤10上的多個單晶半導體基底111上形成絕緣層112和接合層114之後，可形成受損區113。在該情形中，如果絕緣層112和接合層114可用同一成膜裝置形成，則最好的是依次形成絕緣層112和接合層114。
再或者，在圖7B步驟之後，可執行圖7A的步驟和圖7C的步驟。換言之，在藉由離子摻雜置於盤10之上的多個單晶半導體基底111形成受損區113之後，可形成絕緣層112和接合層114。在該情形中，如果絕緣層112和接合層114可用同一成膜裝置形成，則最好的是依次形成絕緣層112和接合層114。或者，爲了保護單晶半導體基底111的表面，在形成受損區域113之前，可對該單晶半導體基底111進行氧化處理，以在各表面上形成氧化膜，且單晶半導體基底111可利用離子種類穿過氧化膜來摻雜。在形成受損區113之後去除該氧化膜。或者，可在保留該氧化膜的情況下形成絕緣層112。
因爲單晶半導體基底111藉由離子摻雜法用從源氣體生成的離子種類摻雜以供形成受損區113，所以除源氣體的離子種類之外的離子種類被包括在離子束121中。這些其他離子種類是例如部分地形成離子摻雜裝置的處理室的工具或電極的金屬等。因爲其他離子種類具有比源氣體(諸如氫氣或氦氣)的離子種類大的質量，所以其他離子種類藉由摻雜而被引入到在單晶半導體基底111的表面上形成的膜(絕緣層112、接合層114或氧化膜)的表面。爲了去除諸如金屬的雜質，在單晶半導體基底111的表面上形成的膜的表面可在離子摻雜步驟之後藉由濕法蝕刻去除一薄層。
接著，各自設置有絕緣層112、受損區113、以及接合層114的單晶半導體基底111與盤10分離，且清洗多個單晶半導體基底111。該清洗步驟可藉由利用純水的超聲波清洗進行。作爲超聲波清洗，兆赫的超聲波清洗(兆聲清洗)是最好的。在超聲波清洗之後，可用臭氧水清洗單晶半導體基底111。藉由臭氧水清洗，可去除有機物質，且可進行改進接合層114表面的親水性的表面啟動。在清洗步驟和表面啟動處理之後，單晶半導體基底111被置於盤10的凹部11，如圖7D所示。
作爲接合層114的表面的啟動處理，可進行用原子束或離子束的輻射處理、電漿處理、或基處理、以及用臭氧水的清洗。當使用原子束或離子束時，可使用氬氣等的惰性氣體中性原子束或惰性氣體離子束。這些處理也可在單晶半導體基底111置於盤10上的情況下進行。
接著，貼附置於盤10上的單晶半導體基底111和底部基底101。在貼附之前，也對底部基底101進行清洗。此時，可使用鹽酸、過氧化氫溶液的清洗、或兆赫超音波清洗。與接合層114相似，最好對成爲底部基底101的接合面的表面進行表面啟動處理。
圖8A是示出接合步驟的橫截面視圖。底部基底101從其上置有多個單晶半導體基底111的盤10上方放置，且使該底部基底101和多個單晶半導體基底111彼此緊密接觸，其間夾有接合層114。約300N/cm2 到15000N/cm2 的壓力被施加於底部基底101的邊緣的一部分。該壓力最好是1000N/cm2 到5000N/cm2 。由於加壓部件，接合層114和底部基底101開始彼此接合在一起。然後，盤10上的所有單晶半導體基底111被接合到一個底部基底101，以使該多個單晶半導體基底111可與底部基底101緊密接觸。該接合步驟可在室溫下進行，而不進行熱處理；因此，像玻璃基底之類的耐熱性低到容許溫度限值爲700℃或更低的基底可被用作底部基底101。
因爲多個單晶半導體基底111被置於盤10上，所以存在因爲單晶半導體基底111之間厚度的差異引起的在一個單晶半導體基底111中接合層114的表面沒有與底部基底101相接觸的情形。因此，最好將壓力施加於不只是一部分(一個單晶半導體基底)而是每個單晶半導體基底111。此外，即使在處於單晶半導體基底111被置於盤10上的狀態中時接合層114的表面的高度有變化的情形中，如果接合層114的一部分因爲底部基底101的變形而與之緊密接觸，則也可對接合層114的整個表面進行接合。
在如圖8A所示將底部基底101置於盤10之上之後，底部基底101的位置可被變成在底部，如圖9所示。藉由將底部基底101和盤10上下顛倒，可抵消單晶半導體基底111之間厚度的差異，從而可容易地使接合層114的整個表面與底部基底101的表面相接觸。
在將單晶半導體基底111接合到底部基底101之後，最好進行熱處理以便於在底部基底101和接合層114之間的接合介面增大接合力。該處理溫度被設置成不會在受損區113內產生裂縫的溫度，且可以在從200℃到450℃的溫度範圍內。此外，當單晶半導體基底111在上述範圍內的溫度加熱的同時被接合到底部基底101時，底部基底101和接合層114之間的接合介面上的接合力可變強。
在如圖8A所示將底部基底101置於盤10之上的單晶半導體基底111之後，如果接合面被粉塵等污染，則在被污染部分不進行接合。因此，爲了防止接合面上的污染，放置底部基底101最好在密封處理室中進行。此外，處理室最好具有約5.0×10-3 Pa的降低的壓力，並且最好使接合處理中的氣氛保持清潔。
接著，進行熱處理以引起受損區113處的分離，從而單晶半導體層115與單晶半導體基底111分離。圖8B示出將單晶半導體層115與單晶半導體基底111分離的分離步驟。附圖標記117標示的元件是單晶半導體層115與之分離的單晶半導體基底111。
如圖8B所示，在許多情形中單晶半導體基底111的周邊部分不與底部基底101接合。這是因爲在運送單晶半導體基底111時單晶半導體基底111的周邊部分被削角，或者接合層114的周邊部分被損壞或弄髒；因此，在周邊部分，不使底部基底101與接合層114彼此緊密接觸。另一個可能原因是受損區113的分離在單晶半導體基底111的周邊部分不易進行。因此，尺寸比單晶半導體基底111小的單晶半導體層115被接合到底部基底101。此外，在單晶半導體基底117的周邊形成凸部，且絕緣膜112b、絕緣膜112b和接合層114的不與底部基底101接合的部分被留在凸部。
當進行熱處理時，藉由離子摻雜添加的元素被析出到微孔，這些微孔隨著溫度增加而在受損區113中形成，且微孔中的壓力增大。隨著壓力增大，受損區113中微孔的體積改變，且在受損區113中產生裂縫；因此，單晶半導體基底111沿受損區113分離。因爲接合層114被接合到底部基底101，所以與單晶半導體基底111分離的單晶半導體層115被固定在底部基底101之上。用於將單晶半導體層115與單晶半導體基底111分離的熱處理的溫度被設置在不超過底部基底101的應變點的溫度。
該熱處理可用快速熱退火(RTA)裝置、電阻加熱爐、或微波加熱裝置來執行。作爲RTA裝置，可使用氣體快速熱退火(GRTA)裝置或燈快速熱退火(LRTA)裝置。最好的是，與單晶半導體層115接合的底部基底101的溫度藉由該熱處理被增至從550℃到650℃範圍的溫度。
在使用GRTA裝置的情形中，加熱溫度可在550℃到650℃的範圍內，並且處理時間可在0.5分鐘到60分鐘的範圍內。在使用電阻加熱爐的情形中，加熱溫度可在200℃到650℃的範圍內，並且處理時間可在2小時到4小時的範圍內。在使用微波加熱裝置的情形中，例如，處理時間可在10分鐘到20分鐘的範圍內，且微波的頻率爲2.45GHz。
對使用以電阻加熱的豎爐的熱處理的特定處理方法進行描述。與置於盤10上的單晶半導體基底111接合的底部基底101(參見圖8A)被置於豎爐的舟皿中。該舟皿被載入豎爐的室中。首先，該室被抽空以具有真空狀態，以便於抑制單晶半導體基底111的氧化。真空度約爲5×10-3 Pa 。在形成該真空狀態之後，氮氣被供入該室以使該室具有處於大氣壓下的氮氣氣氛。在此期間，溫度增至200℃。
在使該室具有處於大氣壓的氮氣氣氛之後，在200℃下加熱2小時。然後，在1小時內溫度增至400℃。在400℃加熱溫度的狀態穩定之後，該溫度在一小時內增至600℃。在600℃加熱溫度的狀態穩定之後，在600℃下進行2小時的熱處理。然後，溫度在一小時內降至400℃，10分鐘至30分鐘之後，從該室取出舟皿。在舟皿內的置於盤10上的單晶半導體基底117和與單晶半導體層115接合的底部基底101在氣氛中冷卻。
作爲使用上述電阻加熱爐的熱處理，可依次執行用於增大接合層114與底部基底101之間的接合力的熱處理和用於引起受損區113上分離的熱處理。在用不同裝置執行這兩個熱處理的情形中，例如，在電阻加熱爐中進行200℃處理溫度、2小時處理時間的熱處理，然後從該爐中取出彼此接合的底部基底101和單晶半導體基底111。然後，用RTA裝置進行處理溫度爲600℃到700℃、處理時間爲1分鐘到30分鐘的熱處理，以使單晶半導體基底111與受損區113分離。
爲了使接合層114與底部基底101藉由700℃或更低低溫的處理而彼此牢固接合，最好的是，在接合層114的表面或底部基底的表面上存在OH基團或水分子(H2 O)。這是因爲接合層114與底部基底101藉由由OH基團或水分子形成共價鍵(氧分子和氫分子之間的共價鍵)或氫鍵開始彼此接合。
因此，接合層114和底部基底101的表面最好被啟動成是親水的。此外，接合層114優選藉由這種方法形成以含氧或氫。例如，當藉由PECVD法在400℃或更低的處理溫度下形成氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜等時，該膜可含氫。爲了形成氧化矽膜或氧氮化矽膜，可例如將SiH4 和N2 O用作處理氣體。爲了形成氮氧化矽膜，可例如使用SiH4 、NH3 和N2 O。爲了形成氮化矽膜，可例如使用SiH4 和NH3 。此外，最好在藉由PECVD法形成時將諸如TEOS(化學式：Si(OC2 H5 )4 )之類的包括OH基團的化合物用作源材料。
在此，700℃或更低的加熱溫度下的處理被稱爲低溫處理，因爲該處理在等於或低於玻璃基底的容許溫度限值的溫度上執行。此外，與本實施方式相反，在藉由Smart Cut(註冊商標)形成SOI基底時，進行800℃或更高溫度的熱處理以便於接合單晶矽層和單晶矽晶片，並且需要在比玻璃基底的容許溫度限值高的溫度下的熱處理。因此，700℃或更低的溫度下的處理被稱爲低溫處理。
當隨著加熱大大收縮的基底被用作底部基底101時，因爲溫度上升引起的熱收縮在某些情形中是半導體基底100的製造工藝和使用該半導體基底100的半導體裝置的製造工藝中的問題。在這種情形中，該問題的影響可藉由在接合單晶半導體基底111之前加熱底部基底101以預先引起熱收縮來得到抑制。該熱處理可以例如按這種方式進行：640℃的加熱在電阻加熱爐中進行4小時、然後進行以0.2℃/分鐘的速率的冷卻。或者，熱處理可用GRTA裝置以這種方式進行：6分鐘650℃的加熱重複3-5次。注意，如果底部基底101可藉由圖8B的熱處理而熱收縮以分離單晶半導體基底111，則不必在接合之前進行熱處理。
在此，由於受損區113處的分離和受損區113的形成，晶體缺陷在與底部基底101緊密接觸的單晶半導體層115中形成。此外，單晶半導體層115的表面的平面性變差。爲了減小晶體缺陷並改進表面的平面性，用雷射光束122照射單晶半導體層115，如圖10A所示。
藉由來自單晶半導體層115一側的雷射光束122照射，單晶半導體層115從其上表面熔化。在熔化之後，單晶半導體層115被冷卻和固化；因此，形成上表面平面性得到改進的單晶半導體層116，如圖10B所示。圖10B的外部視圖爲圖1。
在該雷射光束照射步驟中，因爲底部基底101的溫度上升藉由使用雷射光束122來抑制，所以像玻璃基底的具有低耐熱性的基底可被用作底部基底101。最好的是，單晶半導體層115藉由激光束122的照射被部分熔化。如果單晶半導體層115被完全熔化，則單晶半導體層115的再結晶伴隨有液相中單晶半導體層115的無序成核過程，且單晶半導體層115的結晶度降低。藉由部分熔化，從未熔化的固體部分進行晶體生長的所謂縱向生長在該單晶半導體層115中進行。由於縱向生長的再結晶，單晶半導體層115的晶體缺陷被減少，且其結晶度被恢復。注意，在圖10A的疊層結構的情形中，單晶半導體層115被完全熔化的狀態指示：從單晶半導體層115的上表面到與接合層114的介面的部分被熔化且爲液相。另一方面，單晶半導體層115被部分熔化的狀態指示其上層被熔化且爲液相，其下層處於固相。
作爲雷射光束122的雷射裝置，選擇能夠振盪具有從紫外線區到可見光區的振盪波長的雷射光束的雷射裝置。雷射光束122具有由單晶半導體層115吸收的波長。可考慮雷射光束的趨膚深度等來確定該波長。例如，該波長可以在從250nm到700nm的範圍內。雷射裝置可以是連續波雷射器、偽連續波雷射器、或脈衝雷射器。脈衝雷射器最好用於部分熔化。例如，在脈衝雷射器的情形中，重複率等於或大於1MHz，而脈寬等於或大於10奈米秒且等於或小於500奈米秒。例如，可使用重複率爲10Hz到300Hz、脈寬爲25奈米秒且波長爲308nm的XeCl準分子雷射器。
此外，雷射光束122的能量可考慮雷射光束122的波長、雷射光束122的趨膚深度、單晶半導體基底111的厚度等來確定。雷射光束122的能量可以例如在300mJ/cm2 到800mJ/cm2 的範圍內。例如，在單晶半導體層115的厚度約爲120nm的情形中，脈衝雷射器被用作雷射裝置，且雷射光束122的波長爲308nm，雷射光束122的能量密度可以是600mJ/cm2 到700mJ/cm2 的範圍內。用雷射光束122的照射最好在諸如稀有氣體氣氛或氮氣氣氛的惰性氣氛中或在真空狀態中進行。爲了在惰性氣體氣氛中用雷射光束122進行照射，可在密封室內進行雷射光束1422的照射，同時控制該室內的氣氛。在不使用該室的情形中，藉由將諸如氮氣或稀有氣體的惰性氣體吹到用雷射光束122照射的表面，可實現惰性氣氛中雷射光束122的照射。
諸如氮氣的惰性氣氛和真空狀態具有比空氣氣氛更高的改進單晶半導體層116的平面性的作用。此外，因爲惰性氣氛和真空狀態具有比空氣氣氛高的抑制生成裂縫和皺紋的作用，所以雷射光束122的適用能量範圍變寬。藉由光學系統，雷射光束122的能量分佈最好被均勻分佈且雷射光束122的橫截面被最好製成線性。因而，可高吞吐量地進行雷射光束122的均勻照射。當雷射光束122的束長比底部基底101的一個邊長時，所有接合到底部基底101的單晶半導體層115可藉由掃描一次來用雷射光束122照射。當雷射光束122的束長比底部基底101的一個邊短時，所有接合到底部基底101的單晶半導體層115可藉由掃描若干次來用雷射光束122照射。
注意，在用雷射光束122照射單晶半導體層115之前，進行去除在該單晶半導體層115的表面上形成的諸如自然氧化膜的氧化膜的處理。該氧化膜要去除是因爲在氧化膜保留在單晶半導體層115的表面上的狀態下即使進行雷射光束122的照射，該單晶半導體層115的表面也不會被充分平面化。去除氧化膜的處理可藉由用氫氟酸溶液處理該單晶半導體層115來執行。用氫氟酸的處理被合乎需要地進行，直到單晶半導體層115的表面展現出親水性。藉由親水性的展現，可確認從單晶半導體層115去除了氧化膜。
圖10A中示出的用雷射光束122的照射步驟可用以下方式進行。首先，用以1：100的比例(=氫氟酸：水)稀釋的氫氟酸溶液處理單晶半導體層115達110秒以使表面上的氧化膜被去除。作爲雷射光束122的雷射裝置，使用XeCl準分子雷射器(波長：308nm，脈寬：25奈米秒，重複率：60Hz)。藉由光學系統，雷射光束122被成形為橫截面為300mm×0.34mm的線形。該單晶半導體層115用雷射光束122以其2.0mm/秒的掃描速度、33μm的掃描間距、以及約10的發射數來照射。用雷射光束122的掃描在將氮氣吹到照射表面的同時進行。因為雷射光束122的束長為300mm，在底部基底101的尺寸為730mm×920mm的情形中，所以雷射光束122的照射區被分成三個區。以此方式，所有接合到底部基底101的單晶半導體層115都可用雷射光束122照射。用雷射光束122照射的單晶半導體層116的表面被平面化，且表面的不平齊性的平均表面粗糙度可等於或大於1nm且等於或小於7nm。此外，不平齊性的均方根粗糙度可等於或大於1nm且等於或小於10nm。此外，不平齊性的最大峰到穀高度可等於或大於5nm且等於或小於250nm。即，用雷射光束122的照射處理可被視為單晶半導體層115的平面化處理。當形成各自具有平坦表面的單晶半導體層116時，在單晶半導體層116上形成的閘極絕緣膜的厚度可薄至約5nm到50nm。因此，可形成在具有經抑制的閘極電壓的同時具有高導通電流的電晶體。
儘管化學機械拋光(縮寫CMP)是作為平面化處理公知的，但在將母板玻璃基底用作底部基底101的情形中，藉由CMP在單晶半導體層115上進行平面化處理是困難的，因為該母板玻璃基底具有較大面積和畸變。因為用雷射光束122的照射處理在本實施方式中作為平面化處理來進行，所以單晶半導體層115可被平面化，而不使用將破壞母板玻璃基底的施加力的方法、或在超過其容許溫度限值的溫度下加熱母板玻璃基底的方法。在用雷射光束122照射之後，單晶半導體層116最好在等於或高於500℃且等於或低於650℃的溫度下進行熱處理。藉由該熱處理，可消除單晶半導體層116內沒有被雷射光束122的照射恢復的缺陷，且可減輕單晶半導體層116的沒有被雷射光束122的照射恢復的畸變。該熱處理可用快速熱退火(RTA)裝置、電阻加熱爐、或微波加熱裝置執行。作為RTA裝置，可使用氣體快速熱退火(GRTA)裝置或燈快速熱退火(LRTA)裝置。在使用電阻加熱爐的情形中，在500℃溫度下的加熱可進行1小時，然後可在550℃下的加熱可進行4小時。
藉由上述處理，可製造圖1和圖10B中所示的半導體基底100。在本實施方式中，在多個單晶半導體基底111被置於盤10之上的情況下，形成絕緣層112、受損區113、以及接合層114。因此，可集體處理多個單晶半導體基底111；因此，可高產量地形成半導體基底100。注意，絕緣層112、受損區113、以及接合層114的形成也可在不將單晶半導體基底111被置於盤10之上的情況下執行。
因為在單晶半導體基底111置於盤10上的情況下，底部基底101被接合到單晶半導體基底111，所以可容易地高吞吐量地將多個單晶半導體基底111接合到底部基底101的期望位置。
因為從圖7A直到(並包括)圖10B的步驟可在等於或低於700℃的溫度上執行，所以具有容許溫度限值700℃或更低的玻璃基底可被用作底部基底101。因為可使用便宜的玻璃基底，所以可降低半導體基底100的材料成本。此外，因為像母板玻璃基底的大尺寸基底(500mm×500mm或更大、最好600mm×700mm或更大，更為最好700mm×900mm或更大)可被用作底部基底，所以可提供具有包括單晶半導體層的半導體膜的大尺寸基底。
從圖7A直到(並包括)圖7C的步驟在不將單晶半導體基底111移到另一盤10的情況下進行；然而，在各個步驟中，可將單晶半導體基底111置於該步驟中所使用設備的專用盤10中。例如，可在絕緣層112的形成步驟中使用專用於PECVD裝置的盤10，且在圖7C的步驟中可使用專用於摻雜裝置的盤10。
或者，在圖7A的絕緣層112的形成步驟之後，其上形成絕緣層112的單晶半導體基底111可與盤10分離，且可對單晶半導體基底111進行諸如超聲波清洗的清洗處理。在清洗處理之後，單晶半導體基底111也可被置於不同的清潔盤10上。
再或者，在圖7B的受損區113的形成步驟之後，其上各自形成受損區113的單晶半導體基底111可從盤10去除，且可對單晶半導體基底111進行諸如超聲波清洗的清洗處理。在清洗處理之後，單晶半導體基底111也可被置於不同的清潔盤10上。
實施方式2
在實施方式2中，將描述單晶半導體基底的再處理。在此，將參照圖11A到11D描述在圖8B中示出的再處理單晶半導體基底117的方法，其中單晶半導體基底115與單晶半導體基底117分離。
在圖8B的步驟之後，如圖11A所示，凸部117a在單晶半導體基底117的周邊形成，且絕緣膜112b、絕緣膜112a和接合層114的不接合到底部基底101的部分被留在凸部117a上。
首先，執行用於去除絕緣膜112b、絕緣膜112a和接合層114的蝕刻處理。在使用氧化矽、氧氮化矽、或氮氧化矽形成這些膜的清洗中，進行使用氫氟酸溶液的濕法蝕刻處理。藉由該蝕刻處理獲得單晶半導體基底117，如圖11B所示。圖11C是沿圖11B的點劃線X-Y取得的橫截面視圖。
接著，對圖11B和圖11C中示出的單晶半導體基底117進行蝕刻處理，以使與單晶半導體基底115分離的凸部117a和分離表面117b得以去除。圖11C中被點劃線包圍的部分指示應當被該蝕刻處理去除的區域。藉由此蝕刻，去除留在單晶半導體基底117上並包含過量氫的區域，像受損區113。作為用於單晶半導體基底117的蝕刻處理，濕法蝕刻處理是最好的，並且作為蝕刻劑，可使用羥化四甲銨(縮寫TMAH)溶液。
在藉由蝕刻單晶半導體基底117去除圖11C中示出的凸部117a、分離表面117b和受損區113之後，表面被拋光；相應地，形成圖11D所示的具有平坦表面的單晶半導體基底118。該118可被再次用作圖2所示的單晶半導體基底111。
作為拋光處理，可使用化學機械拋光(縮寫CMP)。為了使單晶半導體基底118具有光滑表面，期望執行約1μm到10μm的拋光。在拋光之後，因為拋光微粒等殘留在單晶半導體基底118的表面上，所以進行用氫氟酸的清洗或RCA清洗。
藉由再利用單晶半導體基底118，半導體基底100的材料成本可被降低。
實施方式3
作為使用半導體基底100的半導體裝置的製造方法的一個示例，將參照圖12A-12D、圖13A-13C和圖14在實施方式3中描述膜電晶體(TFT)的製造方法。藉由組合多個膜電晶體，製造各種半導體裝置。在本實施方式中，使用藉由實施方式1的製造方法製造的半導體基底100。
如圖12A所示，底部基底101上的單晶半導體層116被藉由蝕刻處理(或圖形化)以具有預期形狀，從而形成半導體膜603和半導體膜604。p溝道電晶體使用半導體膜603形成，而n溝道電晶體使用半導體膜604形成。
為了控制閥閥值電壓，諸如硼、鋁或鎵的P型雜質元素或諸如磷或砷的n型雜質元素可被添加到半導體膜603和半導體膜604。例如，在添加硼作為賦予P型導電性的雜質元素的情形中，硼可以大於或等於5×1016 cm-3 且小於或等於1×1017 cm-3 的濃度被添加。用於控制閥閥值電壓的雜質元素的添加可在單晶半導體層116或半導體膜603和半導體膜604上進行。或者，用於控制閥值電壓的雜質元素的添加可在單晶半導體基底111上進行。再或者，雜質元素的添加可在單晶半導體基底111上進行以粗略調節閥值電壓，然後雜質元素的添加可進一步在單晶半導體層116或半導體膜603和半導體膜604上進行以供微調閥值電壓。
取將弱p型單晶矽基底用作單晶半導體基底111的情形作為示例，描述添加這種雜質元素的方法的一個示例。首先，在蝕刻單晶半導體層116之前，硼被添加到整個單晶半導體層116。此硼的添加目標在於調節p溝道電晶體的閥值電壓。將B2 H6 用作摻雜氣，硼以1×1016 /cm3 到1×1017 /cm3 的濃度添加。考慮啟動率等來確定硼的濃度。例如，硼的濃度可以是6×1016 /cm3 。接著，單晶半導體層116被蝕刻以形成半導體膜603和半導體膜604。然後，硼僅被添加到半導體膜604。硼的第二次添加目標在於調節n溝道電晶體的閥值電壓。將B2 H6 用作摻雜氣，硼以1×1016 /cm3 到1×1017 /cm3 的濃度添加。例如，硼的濃度可以是6×1016 /cm3 。
注意，在具有適於p溝道電晶體或n溝道電晶體的閥值電壓的傳導類型或電阻的基底可被用作單晶半導體基底111的情形中，用於添加控制閥值電壓的雜質元素的步驟的所需數目可以是1；此時，控制閥值電壓的雜質元素可被添加到半導體膜603和半導體膜604之一。
如圖12B所示，閘極絕緣膜606被形成以覆蓋半導體膜603和半導體膜604。該閘極絕緣膜606可藉由用高密度電漿處理氧化或氮化半導體膜603和半導體膜604的表面來形成。該高密度電漿處理使用例如諸如He、Ar、Kr或Xe的稀有氣體和氧氣、氧化氮、氨氣、氮氣、氫氣等的混合氣體進行。在該情形中，當電漿的激發藉由引入微波進行時，可生成具有低電子溫度的高密度電漿。半導體膜的表面由藉由這種高密度電漿產生的氧基(可包括OH基)或氮基(可包括NH基)被氧化或氮化，由此形成厚度為1nm到20nm的絕緣膜，最好厚度為5nm到10nm，以便於與半導體膜接觸。厚度為5nm到10nm的絕緣膜被用作閘極絕緣膜606。
因為藉由高密度電漿處理對半導體膜氧化或氮化是固相反應，所以可大大減小閘極絕緣膜606與半導體膜603和半導體膜604的每一個之間的介面態密度。此外，半導體膜是直接藉由高密度電漿處理被氧化或氮化的，從而可抑制要形成的絕緣膜的厚度的變化。在半導體膜具有結晶度的情形中，藉由高密度電漿處理在固相反應下氧化半導體膜的表面，可防止僅在晶粒間界內的快速氧化；由此，可形成具有良好均勻性和低介面態密度的閘極絕緣膜。出於這些原因，其閘極絕緣膜部分或全部的包括通過高密度電漿處理形成的絕緣膜的電晶體可抑制特性方面的變化。
或者，閘極絕緣膜606可藉由熱氧化半導體膜603和半導體膜604來形成。再或者，藉由PECVD法、濺射法等，閘極絕緣膜606可被形成為包括氧化矽、氮氧化矽、氮化矽、二氧化鉿、氧化鋁、或氧化鉭的單層膜或多層膜的疊層。
在形成含氫的閘極絕緣膜606之後，可在等於或高於350℃且等於或低於450℃的溫度下進行熱處理，從而閘極絕緣膜606內所含的氫可被擴散到半導體膜603和半導體膜604。在此情形中，閘極絕緣膜606可藉由PECVD法在等於或低於350℃的處理溫度下層疊氮化矽或氮氧化矽而形成。藉由向半導體膜603和半導體膜604提供氫，可有效減少半導體膜603和半導體膜604中或閘極絕緣膜與半導體膜603和半導體膜604之間介面上可起俘獲中心作用的缺陷。
然後，在如圖12C所示的閘極絕緣膜606上形成導電膜之後，該導電膜被處理(圖形化)成預定形狀，由此在半導體膜603和半導體膜604的每一個上形成電極607。該導電膜可藉由CVD法、濺射法等形成。對於導電膜，可使用鉭(Ta)、鎢(w)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等。或者，也可使用上述金屬作為其主要成分的合金或含上述金屬的化合物。再或者，可使用藉由將賦予傳導類型的諸如磷的雜質元素添加到半導體膜形成的諸如多晶矽的半導體來形成導電膜。
作為兩個導電膜的組合，氮化鉭或鉭(Ta)可被用作第一層，而鎢(W)可被用作第二層。此外，舉出以下組合：氮化鎢和鎢、氮化鉬和鉬、鋁和鉭、鋁和鈦等。因為鎢和氮化鉭具有高耐熱性，所以在形成兩個導電膜之後可進行熱處理以供熱啟動。或者，作為兩個導電膜的組合，可使用例如摻有賦予n型傳導性的雜質的矽和矽化鎳、摻有賦予n型傳導性的雜質的矽和WSix等。
此外，儘管在本實施方式中每個電極607由單層膜構成，但本實施方式並不僅限於此。電極607可藉由層疊多個導電膜形成。在層疊三個或更多個導電膜的三層結構的情形中，可採用鉬膜、鋁膜和鉬膜的疊層結構。
作為用於形成電極607的掩模，可使用氧化矽、氮氧化矽等以替代抗蝕劑。儘管在本例中，增加了蝕刻氧化矽、氮氧化矽等的步驟，但蝕刻時掩模的膜厚和寬度的減小比使用抗蝕劑掩模的情形中少；因此，可形成各自具有預期寬度的電極607。或者，電極607可選擇性地在不使用掩模的情況下藉由液滴噴射法形成。
注意，液滴噴射法意指其中含預定成分的液滴從細孔中噴射或噴出以形成預定圖案，並包括噴墨法等。
在形成導電膜之後，藉由感應耦合電漿(ICP)蝕刻法蝕刻該導電膜以形成電極607。藉由適當控制蝕刻條件(例如，施加於線圈電極層的電功率的量、施加於基底側電極層的電功率的量、或者基底側的電極溫度)，該導電膜可被蝕刻成所需的錐形。此外，該錐形的角度等也可藉由掩模的形狀來控制。注意，作為蝕刻氣體，可按需使用諸如氯氣、氯化硼、氯化矽或四氯化碳的氯基氣體；諸如四氟化碳、氟化硫、氟化氮的氟基氣體；或氧氣。
接著，如圖12D所示，在將電極607用作掩模的情況下，賦予一種傳導類型的雜質元素被添加到半導體膜603和半導體膜604。在本實施方式中，賦予p型傳導性的雜質元素(例如硼)被添加到半導體膜603，而賦予n型傳導性的雜質元素(例如磷或砷)被添加到半導體膜604。在此步驟中，在半導體膜603中形成要成為源極區和汲極區的雜質區域，而在半導體膜604中則形成用作高電阻區的雜質區域。
注意，當賦予p型傳導性的雜質元素被添加到半導體膜603時，半導體膜604被覆以掩模等以使賦予p型傳導性的雜質元素不被添加到半導體膜604。另一方面，當賦予n型傳導性的雜質元素被添加到半導體膜604時，半導體膜603被覆以掩模等以使賦予n型傳導性的雜質元素不被添加到半導體膜603。或者，在將賦予p型和n型傳導性之一的雜質元素添加到半導體膜603和半導體膜604之後，賦予另一種傳導性的可選擇性地以比先前添加的雜質元素高的濃度被添加到半導體膜603和半導體膜604之一。藉由此雜質元素的添加步驟，p型高濃度雜質區608在半導體膜603中形成，而n型高濃度雜質區609在半導體膜604中形成。半導體膜603和半導體膜604中與電極607重疊的區域是溝道形成區610和溝道形成區611。
然後，如圖13A所示，在電極607的側面上形成側壁612。例如，側壁612可以這種方式形成：新形成絕緣膜以便於覆蓋閘極絕緣膜606和電極607，且藉由其中蝕刻主要在豎直方向上進行的各向異性蝕刻來部分地蝕刻該新形成的絕緣膜。該新形成的絕緣膜藉由上述各向異性蝕刻而被部分地蝕刻，由此側壁612在電極607的側面上形成。注意，閘極絕緣膜606也藉由此各向異性蝕刻來部分地蝕刻。藉由PECVD法、濺射法等，用於形成側壁612的絕緣膜可被形成為包括諸如有機樹脂的有機材料的膜或矽、氧化矽、或氮氧化矽的膜的單層、或兩層或更多層的疊層。在本實施方式中，絕緣膜藉由PECVD法由厚度為100nm的氧化矽膜形成。此外，作為氧化矽膜的蝕刻氣體，可使用CHF3 和氦氣的混合氣體。要注意，用於形成側壁612的步驟並不限於本文中給出的步驟。
如圖13B所示，藉由將電極607和側壁612用作掩模，賦予n型傳導性的雜質元素被添加到半導體膜604。此步驟是用於在半導體膜604中形成用作源極區和汲極區的雜質區域的步驟。在此步驟中，賦予n型傳導性的雜質元素被添加到半導體膜604，同時半導體膜603被覆以掩模等。
在上述雜質元素的添加中，電極607和側壁612用作掩模；因此，在半導體膜604中以自對齊方式形成一對n型高濃度雜質區域614。然後，覆蓋半導體膜603的掩模被去除，並進行熱處理以啟動添加到半導體膜603的賦予p型傳導性的雜質元素和添加到半導體膜604的賦予n型傳導性的雜質元素。藉由在圖12A到13B中示出的步驟序列，形成p溝道電晶體617和n溝道電晶體618。
為了減小源極和汲極的電阻，可藉由矽化半導體膜603中的高濃度雜質區域608和半導體膜604中的高濃度雜質區域614形成矽化層。該矽化藉由將金屬放置成與半導體膜603和半導體膜604相接觸並藉由熱處理引起金屬和半導體膜中矽之間的反應來進行；以此方式，產生矽化物化合物。作為金屬，鈷或鎳是最好的，或者可使用以下：鈦(Ti)、鎢(W)、鉬(Mo)、鋯(Zr)、鉿(Hf)、鉭(Ta)、釩(V)、釹(Nd)、鉻(Cr)、鉑(Pt)、鈀(Pd)等。在半導體膜603和半導體膜604較薄的情形中，在該區域中矽化反應可進行到半導體膜603和半導體膜604的底部。作為用於形成矽化物的熱處理，可使用電阻加熱爐、RTA裝置、微波加熱裝置或雷射照射裝置。
接著，如圖13C所示，形成絕緣膜619以覆蓋電晶體617和電晶體618。作為絕緣膜619，形成含氫的絕緣膜。在此實施方式中，厚度約為600nm的氮氧化矽膜藉由將甲矽烷、氨和N2 O用作源氣體的PECVD法形成。絕緣膜619被製成含氫，因為氫可從絕緣膜619擴散以使半導體膜603和半導體膜604中的懸空鍵可被終止。絕緣膜619的形成可防止諸如鹼金屬和鹼土金屬的雜質進入電晶體617和電晶體618。具體地，將氮化矽、氮氧化矽、氮化鋁、氧化鋁、氧化矽等用作絕緣膜619是合乎需要的。
接著，在絕緣膜619上形成絕緣膜620以便於覆蓋電晶體617和電晶體618。諸如聚酰亞胺、丙烯酸纖維、苯並環丁烯、聚酰胺或環氧樹脂的具有耐熱性的有機材料可被用作絕緣膜620。除了這種有機材料外，還可能使用低介電常數材料(低k材料)、矽氧烷樹脂、氧化矽、氮化矽、氮氧化矽、PSG(磷矽酸鹽玻璃)、BPSG(硼磷酸鹽玻璃)、氧化鋁等。矽氧烷基樹脂可包括氟、烷基、芳基中的至少一個作為取代基以及氫。或者，絕緣膜620可藉由疊層由這些材料形成的多個絕緣膜來構成。該絕緣膜620可藉由CMP法等將其表面弄平。
注意，該矽氧烷基樹脂對應於將矽氧烷基材料用作原材料形成的包括Si-O-Si鍵的樹脂。矽氧烷基樹脂可包括氟、烷基、芳基中的至少一個作為取代基以及氫。
為了形成絕緣膜620，可取決於絕緣膜620的材料使用以下方法：CVD法、濺射法、SOG法、旋塗法、浸塗法、噴塗法、液滴噴射法(例如噴墨法、絲網印刷法、或膠印法)、刮刀法、輥塗法、幕簾式塗布法、刮刀塗布法等等。
接著，在氮氣氣氛中約400℃到450℃(例如410℃)之下進行1小時的熱處理，以使氫從絕緣膜619擴散，且半導體膜603和半導體膜604中的懸空鍵用氫終止。因為單晶半導體層116具有比藉由結晶非晶矽膜形成的多晶矽膜低得多的缺陷密度，所以此用氫的終止處理可在短時間內進行。
接著，如圖14中所示，在絕緣膜619和絕緣膜620中形成接觸孔以使得半導體膜603和半導體膜604被部分暴露。接觸孔的形成可藉由乾法蝕刻使用CHF3 和He的混合氣體來進行；然而，本發明並不局限於此。然後，形成導電膜621和導電膜622以分別藉由接觸孔與半導體膜603和半導體膜604接觸。導電膜621被連接到p溝道電晶體617的高濃度雜質區域608。導電膜622被連接到p溝道電晶體618的高濃度雜質區域614。
導電膜621和導電膜622可藉由CVD法、濺射法等形成。具體地，以下可被用作導電膜621和導電膜622：鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)、矽(Si)等。或者，也可使用含上述金屬作為其主要成分的合金或含上述金屬的化合物。導電膜621和導電膜622可由使用上述金屬形成的膜的單層或多個層構成。
作為含鋁作為其主要成分的合金的示例，舉出含鋁作為其主要成分並且也含鎳的合金。此外，也可舉出含鋁作為其主要成分且含鎳以及碳和矽之一或兩者的合金。因為鋁和鋁矽合金具有低電阻值並且便宜，所以鋁和鋁矽合金適合作為形成導電膜621和導電膜622的材料。具體地，當藉由蝕刻處理鋁矽(Al-si)膜的形狀時，可比使用鋁膜的情形更好地防止在用於形成蝕刻掩模的抗蝕劑烘焙時生成小丘。替代矽(Si)，可將Cu以約0.5%混入鋁膜。
例如，包括阻擋膜、鋁矽(Al-si)膜和阻擋膜的疊層結構或包括阻擋膜、鋁矽(Al-si)膜、氮化鈦膜和阻擋膜的疊層結構可被用作導電膜621和導電膜622。注意，阻擋膜指使用鈦、氮化鈦、鉬、或氮化鉬形成的膜。當阻擋層被形成為將鋁矽(Al-si)膜夾在中間時，可更有效地防止生成鋁或鋁矽合金的小丘。此外，當使用作為高可還原元素的鈦形成阻擋膜時，即使在半導體膜603和半導體膜604上形成了薄氧化膜，該氧化膜也可藉由阻擋膜中所含的鈦還原，由此可獲得導電膜621和622與半導體膜603和604之間的最好接觸。此外，疊層多個阻擋膜也是可能的。在該情形中，例如，從最下層起疊層鈦、氮化鈦、鋁矽合金、鈦、和氮化鈦的5層結構可被用作導電膜621和622。
對於導電膜621和622，可使用藉由使用WF6 氣體和SiH4 氣體的化學氣相沈積法形成的矽化鎢。或者，藉由WF6 的氫還原形成的鎢可被用作導電膜621和622。
在圖14中，示出p溝道電晶體617和n溝道電晶體618的俯視圖和沿該俯視圖的線A-B取得的橫截面視圖。注意，在圖14的俯視圖中略去了導電膜621、導電膜622、絕緣膜619和絕緣膜620。
儘管在本實施方式中描述了n溝道電晶體617和p溝道電晶體618各自具有用作閘極的一個電極607的情況，但本發明並不限於此結構。本發明中製造的電晶體可具有多閘結構，其中包括多個用作閘極的電極並且彼此電連接。
此外，本發明中製造的半導體裝置中包括的電晶體可具有閘極平面結構。
注意，因為本發明的設置有半導體膜的基底中所包括的半導體層是單晶半導體基底的切分層，所以取向不變化。因此，可使使用半導體基底製造的多個電晶體的諸如閥值電壓和遷移率的電特性的變化較小。此外，因為基本上不存在晶粒間界，所以可抑制因晶粒間界引起的泄漏電流，以及實現半導體裝置的節能。因此，可製造高可靠性的半導體裝置。
在製造由藉由雷射結晶獲得的多晶半導體膜製造電晶體的情形中，有必要考慮雷射的掃描方向來決定電晶體的半導體膜的佈局，以便於獲得高遷移率。然而，對於本發明的設置有半導體膜的基底而言不存在這種需要，並且在設計半導體裝置時幾乎沒有限制。
實施方式4
在實施方式3中，TFT的製造方法被描述為半導體裝置的製造方法的一個示例。藉由在設置有半導體膜的基底上形成諸如電容器、電阻器等的各種半導體元件連同TFT，可製造高添加值的半導體裝置。在本實施方式中，參照附圖描述半導體裝置的特定量施方式。
首先，作為半導體裝置的一個示例，將描述微處理器。圖15是示出微處理器200的結構示例的框圖。
該微處理器200包括算術邏輯單元(ALU)201、ALU控制器202、指令解碼器203、中斷控制器204、定時控制器205、暫存器206、暫存器控制器207、匯流排界面(匯流排I/F)208、唯讀記憶體(ROM)209、以及記憶體介面210。
經由匯流排界面208向微處理器200輸入的指令被輸入到指令解碼器203並解碼，然後被輸入到ALU控制器202、中斷控制器204、暫存器控制器207和定時控制器205。ALU控制器202、中斷控制器204、暫存器控制器207和定時控制器205基於所解碼的指令執行各種控制。
ALU控制器202產生用於控制ALU 201的運算的信號。中斷控制器204是在微處理器200的程式執行期間處理來自外部輸入/的輸出設備或週邊電路的中斷請求的電路，並且中斷控制器204確定中斷請求的優先順序或遮罩狀態，並處理該中斷請求。暫存器控制器207產生暫存器206的位址並取決於微處理器200的狀態執行對暫存器206的讀寫。定時控制器205產生控制ALU 201、ALU控制器202、指令解碼器203、中斷控制器204、暫存器控制器207的運行的定時的信號。例如，定時控制器205設置有基於基準時鐘信號CLK1產生內部時鐘信號CLK2的內部時鐘發生器。如圖15所示，內部時鐘信號CLK2被輸入到另一電路。
接著，描述設置有在不接觸的情況下執行資料的收發的功能和算術功能的半導體裝置的一個示例。圖16是示出這種半導體裝置的結構示例的框圖。圖16所示的半導體裝置211用作算術處理單元，它藉由無線通信與外部設備收發信號來運行。
如圖16所示，半導體裝置211包括類比電路部分212和數位電路部分213。該類比電路部分212包括：具有諧振電容器的諧振電路214、整流電路215、恆壓電路216、重設電路217、振盪電路218、解調電路219和調變電路220。此外，數位電路部分213包括RF介面221、控制暫存器222、時鐘控制器223、介面224、中央處理單元(CPU)225、隨機存取記憶體(RAM)226以及唯讀記憶體(ROM)227。
半導體裝置211的運行的概要如下。感應電動勢使用由天線228接收的信號在諧振電路214中產生。該感應電動勢藉由整流電路215並對電容器229充電。該電容器229最好是諸如陶瓷電容器或電偶層電容器的電容器。電容器229未必需要與包括在半導體裝置211中的基底集成，並且它可作為不同元件被裝到半導體裝置211。
重設電路217產生重設並初始化數位電路部分213的信號。例如，產生在電源電壓上升後遲滯上升的信號作為重設信號。取決於在恆壓電路216中產生的控制信號，振盪電路218改變時鐘信號的頻率和占空比。解調電路219是解調接收信號的電路，而調變電路220是調變要傳送資料的電路。
例如，解調電路219使用低通濾波器形成，並基於幅值的變化二元化經調幅(ASK)的接收信號。因為調變電路220改變經調幅(ASK)傳送信號的幅值並傳送資料，所以該調變電路220藉由改變諧振電路214的諧振點來改變通信信號的幅值。
取決於電源電壓或CPU 225中的電流消耗，時鐘控制器223生成用於改變時鐘信號的頻率和占空比的控制信號。在電源管理電路230中執行電源電壓的監視。
從天線228輸入到半導體裝置211的信號在解調電路219中解調，然後在RF介面221中被分成控制命令、資料等。該控制命令被儲存在控制暫存器222中。在控制命令中，包括用於讀取儲存在ROM 227中的資料、將資料寫入RAM 226、在CPU 225中執行算術運算等的指令。
CPU 225經由介面224訪問ROM 227、RAM 226和控制暫存器222。介面224具有基於CPU 225所請求的位址產生與ROM 227、RAM 226和控制暫存器222的任一個相對應的存取信號的功能。
作為CPU 225的算術方法，可採用其中作業系統(OS)被儲存在ROM 227中且程式在開始運行時讀取並執行的方法。或者，可採用其中專用電路被設置為算術電路而算術進程使用硬體來執行的方法。在使用硬體和軟體兩者的方法中，算術進程的一部分在專用算術電路中執行，然後該算術進程的其餘部分使用CPU 225中的程式來執行。
接著，參照圖17、圖18A和18B以及圖19A和19B描述顯示裝置，作為半導體裝置的結構示例。
圖17是示出根據實施方式1中製造方法製造的半導體裝置100的主要部分的示圖。從單個半導體基底100，可製造各自包括在顯示裝置中的多個顯示面板。在圖17中，示出用於從一個單晶半導體層116製造一個顯示裝置的電路配置的一個示例。對於每個單晶半導體層116，形成顯示面板形成區300。在顯示裝置中，包括掃描線驅動器電路、信號線驅動器電路、以及圖素部分。因此，每個顯示面板形成區300具有其中形成它們的多個區域(掃描線驅動器電路形成區301、信號線驅動器電路形成區302、以及圖素形成區303)。
圖18A和18B是示出液晶顯示設備的結構示例的示圖。圖18A是液晶顯示設備的圖素的平面視圖，而圖18B是沿圖18A的剖面線J-K的橫截面視圖；在圖18A中，半導體層311是從單晶半導體層116形成的層，並形成圖素的TFT 325。該圖素包括：半導體層311、與半導體層311交叉的掃描線322、與掃描線322交叉的信號線323、圖素電極324、以及電連接到圖素電極324和半導體層311的電極328。
如圖18B所示，在基底310上疊層接合層114、包括絕緣膜112b和絕緣膜112a的絕緣層112、以及半導體層311。基底310是分隔開的底部基底101。半導體層311是藉由蝕刻單元分離單晶半導體層116形成的層。在該半導體層311中，形成溝道形成區312和n型雜質區313。TFT 325的閘電極被包括在掃描線322中，而源電極和汲電極之一被包括在信號線323中。
在層間絕緣膜327之上，設置有信號線323、圖素電極324和電極328。在層間絕緣膜327之上形成圓柱隔片329，並且取向膜330被形成以覆蓋信號線323、圖素電極324、電極328以及圓柱隔片329。在相對基底332之上，形成相對電極333和覆蓋該相對電極的取向膜330。圓柱隔片329被形成為保持基底310與相對基底332之間的間隔。在由圓柱隔片329形成的間隔中，形成液晶層335。在信號線323與具有雜質區313的電極328的連接部分上，因為存在由於形成接觸孔而在層間絕緣膜327中形成的臺階，所以這些連接部分中液晶層335的液晶的取向容易變得無序。因此，圓柱隔片329在這些臺階部分形成以防止液晶的取向無序。
接著，將描述場致發光顯示設備(下文中稱為“EL顯示設備”)。圖19A和19B是用於描述根據實施方式2的方法製造的EL顯示設備的示圖。圖19A是EL顯示設備的圖素的平面視圖，而圖19B是圖素的橫截面視圖。如圖19A所示，圖素包括由TFT製成的選擇電晶體401、顯示控制電晶體402、掃描線405、信號線406、電源線407、以及圖素電極408。每個圖素都設置有發光元件，它具有其中所形成的包含場致發光材料的層(EL層)被夾在一對電極之間的結構。發光元件的電極之一是圖素電極408。
選擇電晶體401是n溝道TFT，並包括由單晶半導體層116製成的半導體層403。在選擇電晶體401中，閘電極被包括在掃描線405中，源電極和汲電極之一被包括在信號線406中，而源電極和汲電極中的另一個被形成為電極411。在顯示控制電晶體402中，閘電極412被電連接到電極411，且源電極和汲電極之一被形成為電連接到圖素電極408的電極413，並且源電極和汲電極中的另一個被包括在電源線407。
顯示電晶體402是p溝道TFT，並包括由單晶半導體層116製成的半導體層404。如圖19B所示，在半導體層404中，形成溝道形成區451和P型雜質區452。層間絕緣膜427被形成為覆蓋顯示控制電晶體402的閘電極412。在層間絕緣膜427上，形成信號線406、電源線407、電極411和413等。此外，在層間絕緣膜427之上，形成電連接到電極413的圖素電極408。圖素電極408的周邊部分被絕緣分隔層428包圍。EL層429在電極408上形成，並且相對電極430在EL層429上形成。相對基底431被設置為加固板，並且相對基底431用樹脂層432固定於基底400。基底400是分隔開的底部基底101。
注意，在圖17的半導體基底100中，參照圖15或圖16描述的半導體裝置可在顯示面板形成區300中形成。即，可在顯示設備中設置電腦功能。此外，可製造能無接觸地輸入/輸出日期的顯示設備。
因此，各種電氣設備可使用半導體基底100製造。電氣設備包括：諸如攝像機和數位相機的相機；導航系統、聲音重現系統(車載音頻系統、音頻元件等)、電腦、遊戲機；行動資訊終端(行動電腦、行動電話、行動遊戲機、電子書籍等)、諸如設置有記錄媒體的圖像再現設備(具體為數位多功能盤(DVD))的顯示圖像資料的顯示設備等。
參照圖20A到20C，描述電氣設備的特定實施方式。圖20是示出行動電話901的外部視圖。該行動電話901具有其中包括顯示部分902、操作開關903等的結構。藉由將圖18A和18B中所示的液晶顯示設備或圖19A和19B中所示的EL顯示設備應用於顯示部分902，顯示部分902可具有優越圖像質量，且幾乎沒有顯示不均勻度。
圖20B是示出數位播放器911的結構示例的外部視圖。該數位播放器911包括顯示部分912、運算部分913、耳機914等。或者，可使用頭戴耳機或無線耳機來代替耳機914。藉由將圖18A和18B中所示的液晶顯示設備或圖19A和19B中所示的EL顯示設備應用於顯示部分912，即使在螢幕尺寸為約0.3英寸到2英寸的情形中，都可顯示高精度的圖像和大量的文本資訊。
圖20C是電子書籍921的外部視圖。該電子書籍921包括顯示部分922和操作開關923。數據機可被結合到該電子書籍921中，或者圖16中的半導體裝置可被結合成使該電子書籍921具有資訊可憑藉它無線收發的結構。藉由將圖18A和18B中所示的液晶顯示設備或圖19A和19B中所示的EL顯示設備應用於顯示部分922，可進行高圖像質量的顯示。
實施方式5
在本實施方式中，描述用於製造設置有半導體膜的基底的盤。圖3中的盤10具有多個凹部11，每一個凹部用於存儲一個單晶半導體基底。或者，設置有半導體膜的基底可藉由將多個單晶半導體基底置入盤的一個凹部來製造。
圖21中示出了具有這種結構的盤的一個示例。盤20是由與盤10材料相似的材料形成的類似板的構件。形成用於固定單晶半導體基底111的凹部21。該凹部21要具有其中多個單晶半導體基底111可被排列成在它們間沒有間隔的形狀。在例如圖21的盤20上，示出在單晶半導體基底111的3×3排列被示為一個塊的情形中的凹部11。
本申請基於2007年9月21日提交給日本專利局的序列號為2007-245898的日本專利申請，該申請的全部內容藉由引用結合於此。
10．．．盤
11．．．凹部
20．．．盤
21．．．凹部
100．．．基底
101．．．底部基底
102．．．絕緣層
111．．．單晶半導體基底
112．．．絕緣層
112a．．．絕緣膜
112b．．．絕緣膜
113．．．受損區
114．．．接合層
115．．．單晶半導體層
116．．．單晶半導體層
117．．．單晶半導體基底
117a．．．凸部
117b．．．分離表面
118．．．單晶半導體基底
121．．．離子束
122．．．雷射光束
200．．．微處理器
201．．．算術邏輯單元
202．．．ALU控制器
203．．．指令解碼器
204．．．中斷控制器
205．．．定時控制器
206．．．暫存器
207．．．暫存器控制器
208．．．匯流排界面
209．．．唯讀記憶體
210．．．記憶體介面
211．．．半導體裝置
212．．．類比電路部分
213．．．數位電路部分
214．．．諧振電路
215．．．整流電路
216．．．恆壓電路
217．．．重設電路
218．．．振盪電路
219．．．解調電路
220．．．調變電路
221．．．RF介面
222．．．控制暫存器
223．．．時鐘控制器
224．．．介面
225．．．中央處理單元
226．．．隨機存取記憶體
227．．．唯讀記憶體
228．．．天線
229．．．電容器
230．．．電源管理電路
300．．．顯示面板形成區
301．．．掃描線驅動器電路形成區
302．．．信號線驅動器電路形成區
303．．．圖素形成區
310．．．基底
311．．．半導體層
312．．．溝道形成區
313．．．n型雜質區
322．．．掃描線
323．．．信號線
324．．．圖素電極
325．．．TFT
327．．．層間絕緣膜
328．．．電極
329．．．圓柱隔片
330．．．取向膜
332．．．相對基底
333．．．相對電極
335．．．液晶層
400．．．基底
401．．．選擇電晶體
402．．．顯示控制電晶體
403．．．半導體層
404．．．半導體層
405．．．掃描線
406．．．信號線
407．．．電源線
408．．．圖素電極
411．．．電極
412．．．閘電極
413．．．電極
427．．．層間絕緣膜
428．．．絕緣分隔層
429．．．EL層
430．．．相對電極
430．．．相對基底
432．．．樹脂層
451．．．溝道形成區
452．．．P型雜質區
603．．．半導體膜
604．．．半導體膜
606．．．閘極絕緣膜
607．．．電極
608．．．p型高濃度雜質區
609．．．n型高濃度雜質區
610．．．溝道形成區
611．．．溝道形成區
612．．．側壁
614．．．n型高濃度雜質區域
617．．．p溝道電晶體
618．．．n溝道電晶體
619．．．絕緣膜
620．．．絕緣膜
621．．．導電膜
622．．．導電膜
901．．．行動電話
902．．．顯示部分
903．．．操作開關
911．．．數位播放器
912．．．顯示部分
913．．．運算部分
914．．．耳機
921．．．電子書籍
922．．．顯示部分
923．．．操作開關
在附圖中：
圖1是示出設置有半導體膜的基底的結構的一個示例的外部視圖；
圖2是示出單晶半導體膜基底的結構的一個示例的外部視圖；
圖3是示出盤的結構的一個示例的外部視圖；
圖4是示出設置在盤上的多個單晶半導體基底的外部視圖；
圖5A和5B各自是示出盤的結構示例的俯視圖；
圖6A和6B各自是示出盤的結構示例的俯視圖；
圖7A-7D是示出設置有半導體膜的基底的製造方法的橫截面視圖；
圖8A和8B是示出設置有半導體膜的基底的製造方法的橫截面視圖；
圖9是示出設置有半導體膜的基底的製造方法的橫截面視圖；
圖10A和10B是示出設置有半導體膜的基底的製造方法的橫截面視圖；
圖11A-11D是說明單晶半導體基底的再加工處理的示圖；
圖12A-12D是說明半導體裝置的製造方法的橫截面視圖；
圖13A-13C是說明半導體裝置的製造方法的橫截面視圖；
圖14是一半導體裝置的橫截面視圖和俯視圖；
圖15是示出微處理器的結構的一個示例的框圖；
圖16是示出半導體裝置的結構的一個示例的框圖；
圖17是示出設置有半導體膜的基底的主要部分的立體圖；
圖18A是液晶顯示設備的圖素的平面視圖，而圖18B是沿圖18A的剖面線J-K截取的橫截面視圖；
圖19A是場致發光顯示設備的圖素的平面視圖，而圖19B是圖19A的橫截面視圖；
圖20A-20C分別是行動電話、數位播放器、以及電子書的立體圖；以及
圖21是示出盤的結構的一個示例的立體圖。
10．．．盤
101．．．底部基底
111．．．單晶半導體基底
112．．．絕緣層
112a．．．絕緣膜
112b．．．絕緣膜
113．．．受損區
114．．．接合層
115．．．單晶半導體層
117．．．單晶半導體基底

Claims (25)

  1. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的接合層；在盤上佈置所述多個單晶半導體基底；使置於所述盤上的所述多個單晶半導體基底與所述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱置於所述盤上的所述多個單晶半導體基底在所述受損區域中生成裂縫，從而使與所述單晶半導體基底分開的多個單晶半導體層與所述底部基底緊密接觸。
  2. 如申請專利範圍第1項之設置有半導體膜的基底的製造方法，其中所述接合層在與所述單晶半導體基底相接觸地形成的絕緣層上形成。
  3. 如申請專利範圍第1項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊密接觸的所述多個單晶半導體層。
  4. 如申請專利範圍第1項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
  5. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導 體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的絕緣層、以及在所述絕緣層上形成的接合層；在第一盤上佈置所述多個單晶半導體基底；使置於所述第一盤上的所述多個單晶半導體基底與所述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱所述多個單晶半導體基底在受損區域中生成裂縫，從而使與所述單晶半導體基底分開的多個單晶半導體層與所述底部基底緊密接觸，其中所述絕緣層的形成步驟包括在所述單晶半導體基底上形成單層或兩個或更多個層，同時所述多個單晶半導體基底置於第二盤上，其中所述受損區域的形成步驟包括藉由激發源氣體生成電漿和用所述電漿中所包括的離子種類照射所述單晶半導體基底來在所述單晶半導體基底中形成所述受損區域，同時所述多個單晶半導體基底置於第三盤上；其中所述接合層的形成步驟包括在所述單晶半導體基底上形成所述接合層，其間夾有所述絕緣層，同時所述絕緣層和其中形成有所述受損區域的每一個所述多個單晶半導體基底置於第四盤上；其中相同或不同盤被用作所述第二盤、所述第三盤和 所述第四盤；以及其中相同或不同盤被用作所述第一盤和所述第四盤。
  6. 如申請專利範圍第5項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊密接觸的所述多個單晶半導體層。
  7. 如申請專利範圍第5項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
  8. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的絕緣層、以及在所述絕緣層上形成的接合層；在第一盤上佈置所述多個單晶半導體基底；使置於所述第一盤上的所述多個單晶半導體基底與所述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱所述多個單晶半導體基底在所述受損區域中生成裂縫，從而使與所述單晶半導體基底分開的多個單晶半導體層與所述底部基底緊密接觸，其中所述絕緣層的形成步驟包括在所述多個單晶半導體基底上形成單層或兩個或更多個層，同時所述多個單晶半導體基底置於第二盤上， 其中所述接合層的形成步驟包括在所述多個單晶半導體基底上形成所述接合層，其間夾有所述絕緣層，同時其中形成有所述絕緣層的所述多個單晶半導體基底置於第三盤上；其中所述受損區域的形成步驟包括藉由激發源氣體生成電漿和用所述電漿中所包括的離子種類照射所述多個單晶半導體基底來在所述多個單晶半導體基底中形成所述受損區域，同時其上形成有所述絕緣層和所述接合層的所述多個單晶半導體基底置於第三盤上；其中相同或不同盤被用作所述第二盤、所述第三盤；以及其中相同或不同盤被用作所述第一盤。
  9. 如申請專利範圍第8項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊密接觸的所述多個單晶半導體層。
  10. 如申請專利範圍第8項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
  11. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的絕緣層、以及在所述絕緣層上形成的接合層；在第一盤上佈置所述多個單晶半導體基底；使置於所述第一盤上的所述多個單晶半導體基底與所 述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱所述多個單晶半導體基底在所述受損區域中生成裂縫，從而使與所述單晶半導體基底分開的多個單晶半導體層與所述底部基底緊密接觸，其中所述受損區域的形成步驟包括藉由激發源氣體生成電漿和用所述電漿中所包括的離子種類摻雜所述單晶半導體基底來在所述多個單晶半導體基底中形成所述受損區域，同時所述多個單晶半導體基底置於第二盤上；其中所述絕緣層的形成步驟包括在所述多個單晶半導體基底上形成單層或兩個或更多個層，同時其中形成有所述受損區域的每一個所述多個單晶半導體基底置於第三盤上，其中所述接合層的形成步驟包括在所述多個單晶半導體基底上形成所述接合層，其間夾有所述絕緣層，同時其中形成有所述受損區域和所述絕緣層的每一個所述多個單晶半導體基底置於第四盤上；其中相同或不同盤被用作所述第二盤、所述第三盤和所述第四盤；以及其中相同或不同盤被用作所述第一盤和所述第四盤。
  12. 如申請專利範圍第11項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊 密接觸的所述多個單晶半導體層。
  13. 如申請專利範圍第11項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
  14. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的絕緣層、以及在所述絕緣層上形成的接合層；在第一盤上佈置所述多個單晶半導體基底；使置於所述第一盤上的所述多個單晶半導體基底與所述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱所述多個單晶半導體基底在所述受損區域中生成裂縫，且所述多個單晶半導體基底置於所述第一盤上，從而使與所述單晶半導體基底分開的多個第一單晶半導體層與所述底部基底緊密接觸，其中所述絕緣層的形成步驟包括藉由在含氟化物氣體或氟氣的反應室提供置於第二盤上的所述多個單晶半導體基底，將處理氣體引入所述反應室，藉由激發所述處理氣體生成電漿，以及引發所述電漿內包括的活性種類的化學反應來在所述多個單晶半導體基底上形成單層或兩個或更多個層，以及 其中相同或不同盤被用作所述第一盤和所述第二盤。
  15. 如申請專利範圍第14項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊密接觸的所述多個單晶半導體層。
  16. 如申請專利範圍第14項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
  17. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的絕緣層、以及在所述絕緣層上形成的接合層；在第一盤上佈置所述多個單晶半導體基底；使置於所述第一盤上的所述多個單晶半導體基底與所述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱所述多個單晶半導體基底在所述受損區域中生成裂縫，從而使與所述單晶半導體基底分開的多個第一單晶半導體層與所述底部基底緊密接觸，其中所述絕緣層的形成步驟包括藉由在含氟化物氣體或氟氣的反應室提供置於第二盤上的所述多個單晶半導體基底，將處理氣體引入所述反應室，藉由激發所述處理氣體生成電漿，以及引發所述電漿內包括的活性種類的化學 反應來在所述多個單晶半導體基底上形成單層或兩個或更多個層，以及其中所述受損區域的形成步驟包括藉由激發源氣體生成電漿和用所述電漿中所包括的離子種類照射所述單晶半導體基底來在所述多個單晶半導體基底中形成所述受損區域，同時其上形成有所述絕緣層的所述多個單晶半導體基底置於第三盤上；其中所述接合層的形成步驟包括在所述多個單晶半導體基底上形成所述接合層，其間夾有所述絕緣層，且其中形成有所述受損區域和所述絕緣層的每一個所述多個單晶半導體基底置於第四盤上；其中相同或不同盤被用作所述第二盤、所述第三盤和所述第四盤；以及其中相同或不同盤被用作所述第一盤和所述第四盤。
  18. 如申請專利範圍第17項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊密接觸的所述多個單晶半導體層。
  19. 如申請專利範圍第17項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
  20. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的絕緣層、以及在所述絕緣層上形成的接合層； 在第一盤上佈置所述多個單晶半導體基底；使置於所述第一盤上的所述多個單晶半導體基底與所述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱所述多個單晶半導體基底在所述受損區域中生成裂縫，從而使與所述單晶半導體基底分開的多個第一單晶半導體層與所述底部基底緊密接觸，其中所述絕緣層的形成步驟包括藉由在含氟化物氣體或氟氣的反應室提供置於第二盤上的所述多個單晶半導體基底，將處理氣體引入所述反應室，藉由激發所述處理氣體生成電漿，以及引發所述電漿內包括的活性種類的化學反應來在所述多個單晶半導體基底上形成單層或兩個或多個層，以及其中所述接合層的形成步驟包括在所述多個單晶半導體基底上形成所述接合層，其間夾有所述絕緣層，同時其上形成有所述絕緣層的所述多個單晶半導體基底置於第三盤上；其中所述受損區域的形成步驟包括藉由激發源氣體生成電漿和用所述電漿中所包括的離子種類照射所述單晶半導體基底來在所述多個單晶半導體基底中形成所述受損區域，同時其上形成有所述絕緣層和所述接合層的所述多個單晶半導體基底置於第三盤上； 其中相同或不同盤被用作所述第二盤、所述第三盤；以及其中相同或不同盤被用作所述第一盤。
  21. 如申請專利範圍第20項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊密接觸的所述多個單晶半導體層。
  22. 如申請專利範圍第20項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
  23. 一種設置有半導體膜的基底的製造方法，包括：製備底部基底和多個單晶半導體基底，所述單晶半導體基底包括在每一個所述單晶半導體基底中的預期深度處形成的受損區域、和在每一個所述單晶半導體基底的上表面上形成的絕緣層、以及在所述絕緣層上形成的接合層；在第一盤上佈置所述多個單晶半導體基底；使置於所述第一盤上的所述多個單晶半導體基底與所述底部基底緊密接觸，其間夾有所述接合層，以接合所述接合層的一個表面和所述底部基底的一個表面，從而使所述底部基底和所述多個單晶半導體基底彼此接合在一起；以及藉由加熱所述多個單晶半導體基底在所述受損區域中生成裂縫，從而使與所述單晶半導體基底分開的多個第一單晶半導體層與所述底部基底緊密接觸，其中所述受損區域的形成步驟包括藉由激發源氣體生成電漿和用所述電漿中所包括的離子種類照射所述單晶半 導體基底來在所述多個單晶半導體基底中形成所述受損區域，同時所述多個單晶半導體基底置於第二盤上，其中所述絕緣層的形成步驟包括藉由在含氟化物氣體或氟氣的反應室提供其每一個都形成有所述受損區域並置於第三盤上的所述多個單晶半導體基底，將處理氣體引入所述反應室，藉由激發所述處理氣體生成電漿，以及引發所述電漿內包括的活性種類的化學反應來在所述多個單晶半導體基底上形成單層或兩個或更多個層，其中所述接合層的形成步驟包括在所述多個單晶半導體基底上形成所述接合層，其間夾有所述絕緣層，同時其中形成有所述受損區域和所述絕緣層的每一個所述多個單晶半導體基底置於第四盤上；其中相同或不同盤被用作所述第二盤、所述第三盤和所述第四盤；以及其中相同或不同盤被用作所述第一盤和所述第四盤。
  24. 如申請專利範圍第23項之設置有半導體膜的基底的製造方法，其中使用雷射光束照射與所述底部基底緊密接觸的所述多個單晶半導體層。
  25. 如申請專利範圍第23項之設置有半導體膜的基底的製造方法，其中所述底部基底是玻璃基底。
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