KR20100036208A - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR20100036208A
KR20100036208A KR1020090092163A KR20090092163A KR20100036208A KR 20100036208 A KR20100036208 A KR 20100036208A KR 1020090092163 A KR1020090092163 A KR 1020090092163A KR 20090092163 A KR20090092163 A KR 20090092163A KR 20100036208 A KR20100036208 A KR 20100036208A
Authority
KR
South Korea
Prior art keywords
single crystal
crystal semiconductor
substrate
film
semiconductor layer
Prior art date
Application number
KR1020090092163A
Other languages
English (en)
Other versions
KR101630216B1 (ko
Inventor
켄이치로 마키노
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20100036208A publication Critical patent/KR20100036208A/ko
Application granted granted Critical
Publication of KR101630216B1 publication Critical patent/KR101630216B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

유리 기판과 단결정 반도체 기판을 접합하여 SOI 기판을 제작할 때 줄무늬 형상(얼룩)의 발생을 억제하는 것을 하나의 목적으로 한다. 또는, 상기 얼룩의 발생을 제어하여 고품위의 반도체 장치를 제공하는 것이 목적의 하나가 된다.
단결정 반도체 기판에 가속된 이온을 조사하여 단결정 반도체 기판에 취화 영역을 형성하고, 단결정 반도체 기판에 형성된 절연층의 표면의, 단결정 반도체 기판의 주연부(周緣部)에 대응하는 영역에, 오목부 또는 볼록부를 형성하여, 절연층을 통하여, 단결정 반도체 기판과 베이스 기판을 접합하여, 열 처리를 행함으로써, 취화 영역에 있어서 단결정 반도체 기판을 분리하여, 베이스 기판 위에 단결정 반도체층을 형성하고, 단결정 반도체층을 패터닝하여 반도체 소자를 형성할 때, 주연부에 대응하는 영역의 단결정 반도체층을 제거한다.
SOI 기판, 분리, 오목부, 볼록부, 접합

Description

반도체 장치의 제작 방법{A method for manufacturing a semiconductor device}
본 발명은, SOI(Silicon on Insulator) 기판의 제작 방법, 및, 상기 기판을 사용한 반도체 장치의 제작 방법에 관한 것이다.
근년, 벌크형의 실리콘 웨이퍼를 대신하여, 절연 표면에 얇은 단결정 반도체층이 존재하는 SOI(Silicon on Insulator) 기판을 사용한 집적 회로가 연구되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판에 의하여 형성되는 기생 용량을 작게 할 수 있기 때문에, SOI 기판은 반도체 직접 회로의 성능을 향상시키는 것으로서 크게 주목을 받고 있다.
SOI 기판을 제조하는 방법의 하나로서, 스마트 컷(등록 상표)법이 알려져 있다(예를 들어, 특허 문헌 1 참조). 스마트 컷법에 의하여 SOI 기판의 제작 방법의 개요를 이하에 설명한다. 우선, 실리콘 웨이퍼에 이온 주입법을 사용하여 수소 이온을 주입하여, 표면으로부터 소정 깊이에 미소 기포층을 형성한다. 다음에, 산화실리콘막을 통하여, 수소 이온을 주입한 실리콘 웨이퍼를 다른 실리콘 웨이퍼에 접합시킨다. 그 후, 열처리를 행함으로써 수소 이온이 주입된 실리콘 웨이퍼의 일부 가 미소기포층을 경계로 박막상태로 분리되고, 접합시킨 다른 실리콘 웨이퍼 위에 단결정 실리콘막이 형성된다. 여기서, 스마트 컷법은 수소 이온 주입 박리법이라고 부르기도 한다.
또한, 이러한 스마트 컷법을 사용하여 단결정 실리콘층을 유리로 이루어지는 베이스 기판 위에 형성하는 방법이 제안되고 있다(예를 들어, 특허 문헌 2 참조). 유리 기판은 실리콘 웨이퍼보다도 대면적화가 용이하고, 또한, 가격이 저렴하기 때문에, 주로, 액정표시장치 등을 제조할 때 사용되고 있다. 유리 기판을 베이스 기판으로서 사용함으로써, 대면적이고 값이 저렴한 SOI 기판을 제작할 수 있다.
[특허 문헌 1]특개평05-211128호 공보
[특허 문헌 2]특개2005-252244호 공보
상기 스마트 컷법 등을 사용하여, 유리 기판 위에 단결정 실리콘층을 형성한 경우에는, 실리콘층 표면에 줄무늬 형상(얼룩)이 발생한다. 이러한 얼룩은, 후에 형성되는 반도체 소자의 특성 편차를 유발하여, 반도체 장치의 수율 저하의 요인이 된다. 예를 들어, 표시 장치로 사용되는 패널을 제작하는 경우에 대해서는, 스위칭 소자로서 반도체 소자의 특성 편차가 표시 품위에 주는 영향은 매우 심각하다.
상기 문제를 감안하여, 본 발명의 일 형태에서는, 유리 기판과 단결정 반도체 기판을 접합하고 SOI 기판을 제작할 때의 줄무늬 형상(얼룩)의 발생을 제어하는 것을 하나의 목적으로 한다. 또는, 상기 얼룩의 발생을 억제하고 고품위의 반도체 장치를 제공하는 것을 하나의 목적으로 한다.
본 발명의 일 형태에서는, 접합에 의하여 SOI 기판을 제작할 때, 접합에 따른 표면의 일부(특히 주연부)에 오목부나 볼록부를 형성해 두고, 의도적으로 접합되지 않은 영역을 형성한다. 또한, 상기 영역에 형성된 단결정 반도체층은, 후에 반도체 소자를 형성할 때 제거한다. 더 상세한 설명은 이하와 같다.
본 발명의 일 형태는, 단결정 반도체 기판에 가속된 이온을 조사하여 단결정 반도체 기판에 취화 영역을 형성하고, 단결정 반도체 기판에 형성된 절연층의 표면의, 단결정 반도체 기판의 주연부에 대응하는 영역에, 오목부 또는 볼록부를 형성하고, 절연층을 통하여, 단결정 반도체 기판과 베이스 기판을 접합하고, 열처리를 행함으로써, 취화 영역에 있어서 단결정 반도체 기판을 분리하고, 베이스 기판 위에 단결정 반도체 층을 형성하고, 단결정 반도체층을 패터닝하여 반도체 소자를 형성할 때, 주연부에 대응하는 영역의 단결정 반도체층을 제거하는 것을 특징으로 한다.
본 발명의 일 형태는, 단결정 반도체 기판에 가속된 이온을 조사하여 단결정 반도체 기판에 취화 영역을 형성하고, 베이스 기판에 형성된 절연층 표면의, 단결정 반도체 기판의 주연부와 접합되는 영역에, 오목부 또는 볼록부를 형성하고, 절연층을 통하여 단결정 반도체 기판과 베이스 기판을 접합하고, 열처리를 행함으로써, 취화 영역에 있어서 단결정 반도체 기판을 분리하고, 베이스 기판 위에 단결정 반도체층을 형성하고, 단결정 반도체층을 패터닝하여 섬 형상의 반도체층을 형성할 때, 주연부에 대응하는 영역의 단결정 반도체층을 제거하는 것을 특징으로 한다.
본 발명의 일 형태는, 단결정 반도체 기판에 가속된 이온을 조사하여 단결정 반도체 기판에 취화 영역을 형성하고, 베이스 기판 표면의, 단결정 반도체 기판의 주연부와 접합되는 영역에, 오목부 또는 볼록부를 형성하고, 절연층을 통하여 단결정 반도체 기판과 베이스 기판을 접합하고, 열처리를 행함으로써, 취화 영역에 있어서 단결정 반도체 기판을 분리하고, 베이스 기판 위에 단결정 반도체층을 형성하고, 단결정 반도체층을 패터닝하여 섬 형상의 반도체층을 형성할 때, 주연부에 대응하는 영역의 단결정 반도체층을 제거하는 것을 특징으로 한다.
상기 내용에 있어서, 단결정 반도체층에는 레이저 광을 조사하여, 단결정 반도체층의 특성을 향상시키는 것이 바람직하다. 또한, 베이스 기판으로서는, 유리 기판을 사용할 수 있다.
또한, 본 명세서에 있어서 단결정이란, 어느 결정축에 주목한 경우, 그 결정축의 방향이 시료의 어느 부분에서라도 같은 방향을 향하는 결정을 말하고, 또, 결정과 결정 사이에 결정 입계가 존재하지 않는 결정이다. 또한, 본 명세서에서는, 결정 결함이나 댕글링 본드를 포함하여도, 상기한 바와 같이 결정축 방향이 일치하고 있고, 입계가 존재하지 않는 결정인 것을 단결정으로 한다. 또한, 단결정 반도체층의 재단결정화란, 단결정 구조의 반도체층이, 그 단결정 구조와 다른 상태(예를 들어, 액상 상태)를 거쳐, 다시 단결정 구조가 되는 것을 말한다. 혹은, 단결정 반도체층의 재단결정화란, 단결정 반도체층을 재결정화하고, 단결정 반도체층을 형성하는 것이라고 할 수도 있다.
또한, 본 명세서중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하며, 전기 광학 장치, 반도체 회로 및 전기기기는 모두 반도체 장치에 포함된다.
또한, 본 명세서 중에 있어서 표시 장치란, 발광 장치나 액정 표시 장치를 포함한다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는, 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하여, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 있다.
본 발명의 일 형태에서는 접합에 따른 표면의 일부(주연부)에 오목부나 볼록부를 형성해 두고, 의도적으로 접합되지 않는 영역을 형성한다. 따라서, 열처리에 따른 기판의 팽창이나 수축에 기인하는 응력의 발생을 완화할 수 있다. 따라서, 단결정 반도체층에 줄무늬 형상(얼룩)이 발생하는 것을 억제할 수 있다.
또한, 단결정 반도체층의 주연부는, 단결정 반도체 기판의 구조에 기인하여, 접합 강도가 부족한 경향이 있다. 따라서, 반도체 소자를 형성할 때에는, 반도체층의 주연부를 제거하지만, 이 때, 오목부나 볼록부를 형성한 영역의 반도체층도 제거할 수 있기 때문에, 상기 오목부나 볼록부는 반도체 장치에 악영향을 주지 않는다.
이하, 본 발명의 실시형태를 도면을 사용하여 설명한다. 다만, 본 발명은 다양한 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 범위에서 일탈하지 않고 그 형태 및 상세한 내용을 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태를 설명하기 위한 모든 도면에 있어서, 동일 부분 및 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 기판(SOI 기판) 및 이것을 사용한 반도체 장치의 제작 방법의 일례에 관하여 도면을 참조하여 설명한다. 구체적으로는, 베이스 기판 위에 단결정 반도체층이 형성된 반도체 기판을 제작하는 경우에 대해서 설명한다.
우선, 베이스 기판(100)과 단결정 반도체 기판(110)을 준비한다(도 1a, 및 도 1b 참조).
베이스 기판(100)으로서는, 절연체로 이루어지는 기판을 사용할 수 있다. 구체적으로는, 알루미노실리케이트유리, 알루미노보로실리케이트유리, 바륨보로실리게이트유리 등의 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 상기 유리 기판에 있어서는, 일반적으로, 붕산(B2O3)을 많이 함유시킴으로써 유리의 내열성이 향상되지만, 붕산과 비교하여 산화바륨(BaO)을 많이 함유시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 따라서, B2O3보다 BaO를 많이 함유하는 유리 기판을 사용하면 좋다. 이외에도, 베이스 기판(100)으로서 단결정 반도체 기판(예를 들어, 단결정 실리콘 기판 등)을 사용하여도 좋다. 본 실시형태에서는, 베이스 기판(100)으로서 유리 기판을 사용하는 경우에 대해서 설명한다. 베이스 기판(100)으로서 대면적화가 가능하고 가격이 저렴한 유리 기판을 사용함으로써, 저비용화를 도모할 수 있다.
상기 베이스 기판(100)에 관해서는, 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 베이스 기판(100)에 대하여, 염산과수(HPM), 황산 과수(SPM), 암모니아과수(APM), 희석된 플루오르화 수소산(DHF) 등을 사용하여 초음파 세정을 행한다. 이러한 세정 처리를 행함으로써, 베이스 기판(100) 표면의 평탄성 향상이나, 베이스 기판(100) 표면에 잔존하는 연마 입자의 제거 등이 가능하다.
단결정 반도체 기판(110)으로서는, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판도 사용할 수 있다. 시판되는 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 것이 대표적이다. 또한, 단결정 반도체 기판(110)의 형상은 원형에 한정되지 않고, 예를 들어, 직사각형 등으로 가공하여 사용할 수 있다. 또한, 단결정 반도체 기판(110)은, CZ법이나 FZ(플로팅 존)법을 사용하여 제작할 수도 있다.
오염물 제거의 관점에서는, 황산과수(SPM), 암모니아과수(APM), 염산과수(HPM), 희석된 플루오르화 수소산(DHF) 등을 사용하여 단결정 반도체 기판(110) 표면을 세정해 두는 것이 바람직하다. 또한, 희석된 플루오루화 수소산과 오존수를 교대로 토출하여 세정하여도 좋다.
다음에, 단결정 반도체 기판(110) 표면으로부터 소정 깊이에 결정 구조가 손상된 취화 영역(112)을 형성하고, 그 후, 절연층(114)을 통하여 베이스 기판(100)과 단결정 반도체 기판(110)을 접합한다(도 1c, 1d 참조).
여기서, 본 실시형태에서는, 절연층(114) 표면의 단결정 반도체 기판(110)의 주연부에 대응하는 영역에, 오목부(140)(또는 볼록부)를 형성하여, 의도적으로 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 부위를 형성한다(도 1c 참조). 따라서, 접합 시의 열처리 등으로 인해 발생하는 응력을 완화하고, 반도체층에 줄무늬 형상(얼룩)이 발생하는 것을 억제할 수 있다.
또한, 본 실시형태에 있어서는, 절연층(114)에 오목부(140)를 형성함으로써 응력이 완화되는 구조를 형성하지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 오목부를 대신에, 볼록부를 형성하여도 좋다. 오목부의 제작 방법으로서는, 절연층(114)을 형성한 후의 패터닝이나, 레이저광의 조사 등에 의한 마킹 등이 있다. 또한, 볼록부의 형성 방법으로서는 절연층(114)을 형성한 후의 패터닝이나, 적절한 크기의 입자를 절연층(114) 표면에 부착시키는 방법 등이 있다.
상술한 내용에 있어서, 취화 영역(112)은, 운동 에너지를 갖는 수소 등의 이온을 단결정 반도체 기판(110)에 조사함으로써 형성할 수 있다.
또한, 절연층(114)은, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막 등의 절연층을 단층으로, 또는 적층시켜 형성할 수 있다. 이들의 막은, 열 산화법, CVD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 본 명세서 중에서, 산화질화실리콘이란, 그 조성에 있어서, 질소보다도 산소 함유량이 많은 것을 나타내고, 예를 들어, 산소가 50at.%이상 70at.%이하, 질소가 0.5at.%이상 15at.%이하, 실리콘이 25at.%이상 35at.%이하, 수소가 0.1at.%이상 10at.%이하의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성에 있어서, 산소보다도 질소의 함유량이 많은 것을 나타내며, 예를 들어, 산소가 5at.%이상 30at.%이하, 질소가 20at.%이상 55at.%이하, 실리콘이 25at.%이상 35at.%이하, 수소가 10at.%이상 30at.%이하의 범위로 포함되는 것을 말한다. 다만, 상기 범위는, 러더포드 후방 산란법(RBS : Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 사용 하여 측정한 경우의 것이다. 또한, 구성원소의 함유비율의 합계는, 100at.%를 넘지 않는다.
또한, 베이스 기판(100)과 단결정 반도체 기판(100)의 접합을 행하기 전에, 접합에 따른 표면, 즉 본 실시형태에서는, 단결정 반도체 기판(110) 위에 형성된 절연층(114)과 베이스 기판(100)의 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 절연층(114)과 베이스 기판(100)의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리 및 드라이 처리의 조합을 들 수 있다. 다른 웨트 처리, 또는 다른 드라이 처리를 조합하여 행하여도 좋다.
웨트 처리로서는, 오존수를 사용한 오존 처리(오존수 세정), 메가소닉 세정, 또는 2류체 세정(순수나 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함께 분사하는 방법) 등을 들 수 있다. 드라이 처리로서는, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리, 또는 라디칼 처리 등을 들 수 있다. 피처리체(단결정 반도체 기판, 단결정 반도체 기판 위에 형성된 절연층, 지지 기판 또는 지지 기판 위에 형성된 절연층)에 대해서, 상기 내용과 같은 표면 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 높이는 효과를 갖는다. 그 결과, 기판끼리의 접합 강도를 향상시킬 수 있다.
웨트 처리는, 피처리체 표면에 부착하는 큰 먼지 등을 제거할 때 효과적이다. 드라이 처리는, 피처리체 표면에 부착하는 유기물 등 작은 먼지를 제거 또는 분해할 때 효과적이다. 여기서, 피처리체에 대하여, 자외선 처리 등의 드라이 처리를 행한 후, 세정 등의 웨트 처리를 행하는 경우에는, 피처리체 표면을 청정화 및 친수화하여, 더 피처리체 표면의 워터 마크의 발생을 억제할 수 있기 때문에 바람직하다.
또한, 드라이 처리로서, 오존 또는 일중항 산소 등의 활성 상태에 있는 산소를 사용한 표면 처리를 행하는 것이 바람직하다. 오존 또는 일중항 산소 등의 활성 상태에 있는 산소에 의하여, 피처리체 표면에 부착하는 유기물을 효과적으로 제거 또는 분리할 수 있다. 또한, 오존 또는 일중항 산소 등의 활성 상태에 있는 산소에, 자외선 중 200nm미만의 파장을 포함하는 빛에 의한 처리를 조합함으로써, 피처리체 표면에 부착하는 유기물을 더 효과적으로 제거할 수 있다. 이하, 구체적으로 설명한다.
예를 들어, 산소를 포함하는 분위기하에서 자외선을 조사함으로써, 피처리체의 표면 처리를 행한다. 산소를 포함하는 분위기하에 있어서, 자외선 중 200nm미만의 파장을 포함하는 빛과 200nm이상의 파장을 포함하는 빛을 조사함으로써, 오존을 생성하는 것과 동시에 일중항 산소를 생성할 수 있다. 또한, 자외선 중 180nm미만의 파장을 포함하는 빛을 조사함으로써, 오존을 생성시키는 것과 동시에 일중항 산소를 생성할 수도 있다.
산소를 포함하는 분위기하에서, 200nm미만의 파장을 포함하는 빛 및 200nm이상의 파장을 포함하는 빛을 조사함으로써 일어나는 반응 예를 나타낸다.
O2＋hν(λ1nm) → O(3P)＋O(3P) ··· (1)
O(3P) ＋O２→O3 ··· (2)
O3＋hν(λ2nm) → O(1D)＋O２ ··· (3)
상기 반응식(1)에 있어서, 산소(O2)를 포함하는 분위기하에서 200미만의 파장(λ1nm)을 포함하는 빛(hν)을 조사함으로써 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(2)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 그리고, 반응식(3)에 있어서, 생성된 오존(O3)을 포함하는 분위기하에서 200nm이상의 파장(λ2nm)을 포함하는 빛이 조사됨으로써, 여기 상태의 일중항 산소O(1D)가 생성된다. 산소를 포함하는 분위기하에 있어서, 자외선 중 200nm미만의 파장을 포함하는 빛을 조사함으로써 오존을 생성하는 것과 동시에, 200nm이상의 파장을 포함하는 빛을 조사함으로써 오존을 분리하고 일중항 산소를 생성한다. 상기 내용과 같은 표면 처리는, 예를 들어, 산소를 포함하는 분위기하에서 저압 수은 램프의 조사(λ1＝185nm, λ2＝254nm)에 의하여 행할 수 있다.
또한, 산소를 포함하는 분위기하에서, 180nm미만의 파장을 포함하는 빛을 조사하여 일어나는 반응 예를 나타낸다.
O２＋hν(λ3nm) → O(1D)＋O(3P) ··· (4)
O(3P) ＋O２→O3 ··· (5)
O3＋hν(λ3nm) → O(1D)＋O２ ··· (6)
상기 반응식(4)에 있어서, 산소(O２)를 함유하는 분위기하에서 180nm미만의 파장(λ3nm)을 포함하는 빛을 조사함으로써, 여기 상태의 일중항 산소O(1D)와 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식 (5)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 반응식(6)에 있어서, 생성된 오존(O3)을 포함하는 분위기하에서 180nm미만의 파장(λ3nm)을 포함하는 빛이 조사됨으로써, 여기 상태의 일중항 산소와 산소가 생성된다. 산소를 포함하는 분위기하에서, 자외선 중 180nm미만의 파장을 포함하는 빛을 조사함으로써 오존을 생성시키는 것과 동시에 오존 또는 산소를 분해하고 일중항 산소를 생성한다. 상술한 내용과 같은 표면 처리는, 예를 들어, 산소를 함유하는 분위기하에서 Xe엑시머 UV램프의 조사에 의하여 행할 수 있다.
200nm미만의 파장을 포함하는 빛에 의하여 피처리체 표면에 부착하는 유기물 등의 화학 결합을 절단하고, 오존 또는 일중항 산소에 의하여 피처리체 표면에 부착하는 유기물이나 화학결합을 절단한 유기물 등을 산화분해하여 제거할 수 있다. 상술한 표면 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 보다 높일 수 있고, 절연층(114)과 베이스 기판(100)의 접합을 양호하게 행할 수 있다.
다음에, 열 처리를 행하여 취화 영역(112)에서 분리함으로써, 베이스 기판(100) 위에, 절연층(114)을 통하여 단결정 반도체층(116)을 형성한다(도 1e, 도 1f 참조).
열처리를 행함으로써, 취화 영역(112)에 형성되는 미소한 구멍에는 첨가된 원소가 석출하여, 내부의 압력이 상승한다. 압력의 상승으로 인해, 취화 영역(112)에는 균열이 생기므로, 취화 영역(112)에 따라 단결정 반도체 기판(110)이 분리된다. 절연층(114)은 베이스 기판(100)에 접합하기 때문에, 베이스 기판(100) 위에는 단결정 반도체 기판(110)에서 분리된 단결정 반도체층(116)이 잔존한다. 또한, 오목부(140)(또는 볼록부)에 있어서는 접합이 행해지지 않으므로, 베이스 기판(100)의 오목부(140)에 대응하는 영역에는 단결정 반도체층(116)은 형성되지 않는다. 따라서, 상기 열 처리에 의하여 생기는 막의 응력의 영향을 완화하고, 반도체층에 줄무늬 모양(얼룩)이 발생하는 것을 억제할 수 있다.
다음에, 단결정 반도체층(116) 표면에 레이저광(132)을 조사함으로써, 표면의 평탄성을 향상시키고, 또 결함을 저감시킨 단결정 반도체층(118)을 형성한다(도 2a, 도 2b, 도 3a 참조). 또한, 도 2b는, 도 3a의 A-B에 있어서 단면에 대응한다. 레이저 광(132)의 조사 분위기는 특별히 제한되지 않지만, 불활성 분위기하나 감압 분위기하에서 행함으로써, 대기 분위기하에서 행하는 경우보다 단결정 반도체층(118)의 표면이 평탄성을 향상시킬 수 있다.
또한, 레이저광(132)의 조사에 의한 단결정 반도체층(116)의 용융은, 부분 용융으로 하는 것이 바람직하다. 완전 용융시킨 경우에는, 액상으로 된 무질서한 핵발생에 의하여 미결정화하고, 결정성이 저하되기 때문이다. 한편, 부분 용융으로는, 용융되지 않는 고상 부분을 기초로 하여 결정 성장시킬 수 있기 때문에, 단결정 반도체층(116)을 완전히 용융시키는 경우와 비교하여 결정 품위를 향상시킬 수 있다. 또한, 절연층(114)으로부터의 산소나 질소 등의 흡수를 억제할 수 있다. 또, 상기에 있어서 부분 용융이란, 레이저광의 조사에 의하여 단결정 반도체층(116)이 용융되는 깊이를, 절연층(114)측 계면의 깊이보다 얕게 하는(즉, 단결정 반도체층(116)의 두께보다 얕게 하는) 것을 말한다. 즉, 단결정 반도체층(116)의 상층은 용융하여 액상이 되지만, 하층을 용융하지 않고 고상인 채로 있는 상태를 말한다. 또한, 완전 용융이란, 단결정 반도체층(116)이 절연층(114)의 계면까지 용융되어, 액체 상태가 되는 것을 말한다.
상기 레이저광의 조사에는, 펄스 발진 레이저를 사용하는 것이 바람직하다. 이것은, 순간적으로 고에너지의 펄스 레이저광을 발진할 수 있고, 부분 용융 상태를 만들어 내는 것이 쉽기 때문이다. 발진 주파수는, 1Hz이상 10MHz이하 정도로 하는 것이 바람직하지만 이것에 한정하여 해석되지 않는다. 상기 펄스 발진 레이저로서는, Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 금 증기 레 이저 등이 있다. 또한, 부분 용융시키는 것이 가능하면, 연속 발진 레이저를 사용하여도 좋다. 연속 발진 레이저로서는, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저 YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 헬륨카드뮴 레이저 등이 있다.
레이저광(132)의 파장으로서는, 단결정 반도체층(116)에 흡수되는 파장을 선택할 필요가 있다. 그 파장은, 레이저광의 표피 깊이(skin depth) 등을 고려하여 결정하면 된다. 예를 들어, 250nm이상 700nm이하의 범위로 할 수 있다. 또한, 레이저광(132)의 에너지 밀도는, 레이저광(132)의 파장, 레이저광의 표피 깊이, 단결정 반도체층(116)의 막 두께 등을 고려하여 결정할 수 있다. 레이저광(132)의 에너지 밀도는, 예를 들어, 300mJ/cm2이상 800mJ/cm2이하의 범위로 하면 좋다. 또한, 상술한 에너지 밀도 범위는, 펄스 발진 레이저로서 XeCl엑시머 레이저(파장 :308nm)를 사용한 경우의 일례이다.
레이저광(132)의 조사는, 대기 분위기와 같은 산소를 포함하는 분위기, 또는 질소 분위기나 아르곤 분위기와 같은 불활성 분위기에서 행할 수 있다. 불활성 분위기 중에서 레이저광(132)을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저광(132)을 조사하고, 이 챔버내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우에는, 레이저광(132)의 피조사면에 질소 가스 등 불활성 가스를 분사함으로써, 불활성 분위기를 형성할 수도 있다.
또한, 질소 등의 불활성 분위기에서 행하는 경우, 대기 분위기에서 행하는 경우보다 단결정 반도체층(118)의 평탄성을 향상시키는 효과가 높다. 또한, 대기 분위기보다도 불활성 분위기가 더 크랙이나 릿지(ridge)의 발생을 억제하는 효과가 높고, 레이저광(132)의 사용가능한 에너지 밀도의 범위가 넓어진다. 또한, 레이저광(132)의 조사는, 감압 분위기에서 행하여도 좋다. 감압 분위기에서 레이저광(132)을 조사한 경우에는, 불활성 분위기에 있어서 조사와 동등한 효과를 얻을 수 있다.
또한, 본 실시형태에서는, 단결정 반도체층(116)의 분리에 따른 열처리 직후에, 레이저광(132)의 조사 처리를 행하지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(116)의 분리에 따른 열처리후에 에칭 처리를 행하여, 단결정 반도체층(116) 표면에 결함이 많은 영역을 제거한 후에 레이저광(132)의 조사 처리를 행하여도 좋고, 단결정 반도체층(116) 표면의 평탄성을 향상시킨 후에 레이저광(132)의 조사 처리를 행하여도 좋다. 또는, 상기 에칭 처리로서는, 웨트 에칭 또는 드라이 에칭의 어느 쪽을 사용하여도 좋다.
또한, 본 실시형태에 있어서는 제시하지 않지만, 상술한 바와 같이 레이저 광(132)을 조사한 후에는, 단결정 반도체층(118)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(118)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽 모두 모두를 조합하여 사용하면 좋다.
이상의 공정에 의하여, 줄무늬 형상(얼룩)이 저감된 양호한 SOI 기판을 얻을 수 있다.
그 후, 단결정 반도체층(118)을 섬 형상의 반도체층(120)으로 패터닝할 때, 상기 주연부에 대응하는 영역(오목부(140)(또는 볼록부)가 형성된 영역의 근방)의 단결정 반도체층(118)을 제거한다(도 2c, 도 3b 참조). 또한, 도 2c는, 도 3b의 A-B에 있어서 단면에 대응한다. 여기서, 단결정 반도체층(118)의 주연부에 대응하는 영역을 제거하는 것은, 상기 영역에서는, 접합 강도 부족으로 인해, 박리될 가능성이 높아지기 때문이다. 단결정 반도체 기판 표면의 단부는, 그 표면 연마 처리에 기인하여, 곡률을 갖는 표면 형상(에지 롤 오프(edge role off)라고 함)을 갖고, 상기 영역에서는 접합 강도가 부족하다.
그 후, 상기 섬 형상인 반도체층을 사용하여 반도체 장치를 제작한다. 구체적인 반도체 장치의 제작 방법에 대해서는, 이후의 실시형태에서 자세히 설명한다.
본 발명의 일 형태에서는, 접합에 의해 SOI 기판을 제작할 때, 접합에 따른 표면의 일부(주연부)에 오목부나 볼록부를 형성해 두고, 의도적으로 접합이 일어나지 않는 영역을 형성하고 있다. 따라서, 열처리에 따른 기판의 팽창이나 수축에 기인하는 응력의 발생을 완화할 수 있기 때문에, 단결정 반도체층의 줄무늬 형상(얼룩)이 발생하는 것을 억제할 수 있다.
또한, 반도체 소자를 형성할 때에는, 오목부나 볼록부를 형성한 영역의 반도체층을 제거할 수 있기 때문에, 오목부나 볼록부에 의한 반도체 장치의 악영향을 억제할 수 있다.
또한, 본 실시형태에서 나타내는 바와 같이, 본 발명의 일 형태에서는, 절연층(114) 표면의 단결정 반도체 기판(110)의 주연부에 대응하는 영역에 오목부(140)를 형성하고, 의도적으로 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 영역을 형성함으로써(도 1c 참조), 단결정 반도체 기판(110)을 취화 영역(112)에서 분리할 때, 분리의 계기를 줄 수 있다. 따라서, 분리에 의하여 형성되는 단결정 반도체층(116)의 표면 거칠기를 억제할 수 있다.
또한, 본 실시형태에서는, 단결정 반도체층 주연부 4개소로 오목부(또는 볼록부)를 배치하는 구성을 나타냈지만(도 3a 참조), 본 발명의 일 형태는 이것에 한정되지 않는다. 오목부(또는 볼록부)의 개수나, 배치 등은 적절히 설정하면 좋다. 예를 들어, 단결정 반도체층의 모서리에 대응하는 영역에 오목부(또는 볼록부)를 형성할 수 있다. 또한, 후의 반도체 장치의 수율 향상을 고려하면, 나중에 제거되는 영역에 상술한 오목부 또는 볼록부를 형성해 두는 것이 매우 바람직하다(도 3b 참조).
본 실시형태에서 나타낸 구성은, 본 명세서의 다른 실시형태에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 기판(SOI 기판) 및 이것을 사용한 반도체 장치의 제작 방법의 다른 일례에 관하여 도면을 참조하여 결정한다.
우선, 베이스 기판(100)을 준비한다(도 4a 참조). 베이스 기판(100)의 상세한 내용에 관해서는, 실시형태 1을 참조할 수 있기 때문에 여기서는 생략한다.
다음에, 베이스 기판(100) 표면에 질소 함유층(102)(예를 들어, 질화 실리콘막(SiNx)이나 질화산화실리콘막(SiNxOy)(ｘ＞y) 등의 질소를 함유하는 절연막)을 형 성한다(도 4b 참조).
본 실시형태에서 형성되는 질소 함유층(102)은, 후에 단결정 반도체층을 접합하기 위한 층(접합층)이 된다. 또한, 질소 함유층(102)은, 베이스 기판에 함유되는 나트륨(Na) 등의 불순물이 단결정 반도체층에 확산하는 것을 방지하기 위한 베리어층으로서 기능한다.
상술한 바와 같이, 본 실시형태에 있어서는 질소 함유층(102)을 접합층으로서 사용하기 때문에, 그 표면이 소정의 평탄성을 갖도록 질소 함유층(102)을 형성하는 것이 바람직하다. 구체적으로는, 표면의 평균면 거칠기(Ra)가 0.5nm이하, 제곱평균 거칠기(Rms)가 0.60nm이하, 보다 바람직하게는, 평균면 거칠기가 0.35nm이하, 제곱 평균 거칠기 0.45nm이하가 되도록 질소 함유층(102)을 형성한다. 막 두께는, 10nm이상 200nm이하, 바람직하게는 50nm이상 100nm이하의 범위로 하는 것이 바람직하다. 이와 같이, 표면의 평탄성을 높임으로써, 단결정 반도체층의 접합 불량을 방지할 수 있다.
다음에, 단결정 반도체 기판(110)을 준비한다(도 4c 참조). 또한, 본 실시형태에 있어서는, 상기 베이스 기판(100)에 관한 공정 후에, 이하의 단결정 반도체 기판(110)에 관한 공정을 행하는 구성으로 하지만, 이것은 편의적으로 설명하는 것이며, 본 발명의 일 형태가 그 순서에 한정되어 해석되지 않는다. 또한, 단결정 반도체 기판(110)의 상세한 설명에 관해서는, 실시형태 1을 참조할 수 있기 때문에, 여기서는 생략한다.
오염물 제거의 관점에서는, 황산과수(SPM), 암모니아과수(APM), 염산과 수(HPM), 희석된 플루오르화 수소산(DHF) 등을 사용하여 단결정 반도체 기판(110)의 표면을 세정하는 것이 바람직하다. 또한, 희석된 플루오르화 수소산과 오존수를 교대로 토출하여 세정하여도 좋다.
다음에, 단결정 반도체 기판(110) 표면에 산화막(115)을 형성한다.
산화막(115)은, 예를 들어, 산화실리콘막, 산화질화실리콘막 등을 단층으로, 또는 적층시켜 형성할 수 있다. 상기 산화막(115)의 제작 방법으로서는, 열 산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 사용하여 산화막(115)을 형성하는 경우에는, 테트라에톡시실란(약칭: TEOS: 화학식 Si(OC2H5)4) 등의 유기실란을 사용하여 산화실리콘막을 형성하는 것이, 생산성의 관점에서 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(110)에 열 산화처리를 행함으로써 산화막(115)(여기서는, SiOx막)을 형성한다. 열 산화처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(110)에 열산화 처리를 행함으로써, 염소산화된 산화막(115)을 형성할 수 있다. 이 경우, 산화막(115)은, 염소 원자를 함유한 막이 된다.
산화막(115) 중에 함유된 염소 원자는, 산화막(115)에 변형을 형성한다. 그 결과, 산화막(115)의 수분에 대한 흡수 비율이 향상되고, 수분의 확산 속도가 증대한다. 즉, 산화막(115) 표면에 수분이 존재하는 경우에, 상기 표면에 존재하는 수분을 산화막(115) 중에 재빠르게 흡수시켜, 확산시킬 수 있기 때문에, 수분의 존재 에 의한 접합 불량을 저감할 수 있다.
또한, 산화막(115)에 염소 원자를 함유시킴으로써, 외인성(外因性) 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)을 포집하여 단결정 반도체 기판(110)이 오염되는 것을 방지할 수 있다. 또한, 베이스 기판과 접합한 후에, 베이스 기판에서의 Na 등의 불순물을 고정하여, 단결정 반도체 기판(110)이 오염되는 것을 방지할 수 있다.
또한, 산화막(115)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(115)에는 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(110) 표면을 불소 산화하는 방법으로서는, HF용액에 침지시킨 후에 산화성 분위기 중에서 열 산화처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가하여 열 산화처리를 행하는 방법 등이 있다.
다음에, 전계로 가속된 이온(130)을 단결정 반도체 기판(110)에 조사함으로써, 단결정 반도체 기판(110)의 소정 깊이에 결정 구조가 손상된 취화 영역(112)을 형성한다(도 4d 참조). 취화 영역(112)이 형성되는 영역의 깊이는, 이온(130)의 운동 에너지, 질량과 전하, 이온(130)의 입사각 등에 의하여 조절할 수 있다. 또한, 취화 영역(112)은, 이온(130)의 평균 침입 깊이와 거의 같은 깊이의 영역에 형성된다. 따라서, 이온(130)을 첨가하는 깊이에서, 단결정 반도체 기판(110)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가, 10nm이상 500nm이하, 바람직하게는 50nm이상 200nm이하 정도가 되 도록 평균 침입 깊이를 조절하면 좋다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표적인 예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는, 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사한다. 이에 대하여, 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량 분리하고, 어느 특정한 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는, 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(110)에 첨가하는 예에 대해서 설명한다. 소스 가스로서는, 수소를 함유하는 가스를 사용한다. 조사하는 이온에 대해서는, H3 ＋의 비율이 높아지도록 하면 좋다. 구체적으로는, H＋, H2 ＋, H3 ＋의 총량에 대해서 H3 ＋의 비율이 50%이상(보다 바람직하게는 80%이상)이 되도록 한다. H3 ＋의 비율을 높임으로써, 이온 조사의 효과를 향상시킬 수 있다.
또한, 이온 도핑 장치를 사용한 경우에는, 중금속도 동시에 첨가될 위험이 있지만, 할로겐 원자를 함유하는 산화막(115)을 통하여 이온 조사를 행함으로써, 상술한 것처럼, 이들 중금속에 의한 단결정 반도체 기판(110)의 오염을 방지할 수 있다.
다음에, 산화막(115) 표면의 단결정 반도체 기판(110)의 주연부에 대응하는 영역에, 오목부(140)(또는 볼록부)를 형성하고, 의도적으로 베이스 기판(100)과 단결정 반도체 기판(110)이 접합하지 않는 부분을 형성한다(도 4e 참조). 따라서, 접합 시의 열처리 등으로 인해 발생하는 응력을 완화하고, 반도체층에 줄무늬 형상(얼룩)이 발생하는 것을 억제할 수 있다.
또한, 본 실시형태에 있어서는, 산화막(115)에 오목부(140)를 형성함으로써 응력이 완화되는 구조를 형성하지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 오목부 대신에, 볼록부를 형성하여도 좋다. 오목부의 제작 방법으로서는, 산화막(115)을 형성한 후에 패터닝이나, 레이저광 조사 등에 의한 마킹 등이 있다. 또한, 볼록부의 형성 방법으로서는, 산화막(115)을 형성한 후의 패터닝이나, 적절한 크기의 입자를 산화막(115) 표면에 부착시키는 방법 등이 있다.
또한, 본 실시형태에 있어서는, 단결정 반도체 기판(110) 측(산화막(115))에 볼록부(140)를 형성하는 구성으로 하고 있지만, 본 발명의 일 형태는 이것에 한정하여 해석 되지 않는다. 베이스 기판(100) 측(질소 함유층(102))의 대응하는 영역에 오목부나 볼록부를 형성하여도 좋다.
다음에, 베이스 기판(100) 표면과 단결정 반도체 기판(110)의 표면을 대응시켜, 질소 함유층(102)의 표면과 산화막(115)의 표면을 접합시킨다(도 4f 참조).
여기서는, 베이스 기판(100)과 단결정 반도체 기판(110)을 질소 함유층(102)과 산화막(115)을 통하여 밀착시킨 후, 단결정 반도체 기판(110)의 1개소에 1N/cm2 이상 500N/cm2이하, 바람직하게는 11N/cm2이상 20N/cm2이하 정도의 압력을 가한다. 그렇게 하면, 압력을 가한 부분부터 질소 함유층(102)과 산화막(115)이 접합하기 시작하여 자발적으로 접합이 형성되어 전체면을 이룬다. 그 접합 공정에는, 반 데르 발스 힘(van der Waals forces)이나 수소 결합이 작용되고, 상온으로 행할 수 있다.
또한, 베이스 기판(100)과 단결정 반도체 기판(110)을 접합시키기 전에, 접합에 따른 표면, 즉 본 실시형태에서는, 단결정 반도체 기판(110) 위에 형성된 산화막(115)과 베이스 기판(100) 위에 형성된 질소 함유층(102)의 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 질소 함유층(102)과 산화막(115)의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리 및 드라이 처리의 조합을 들 수 있다. 다른 웨트 처리, 또는 다른 드라이 처리를 조합하여 행하여도 좋다.
웨트 처리로서는, 오존수를 사용하는 오존 처리(오존수 세정), 메가소닉 세정, 또는 2류체 세정(순수나 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함께 분사하는 방법) 등을 들 수 있다. 드라이 처리로서는, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리, 또는 라디칼 처리 등을 들 수 있다. 피처리체(단결정 반도체 기판, 단결정 반도체 기판 위에 형성된 절연층, 지지 기판 또는 지지 기판 위에 형성된 절연층)에 대하여, 상기한 바와 같은 표면 처 리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 높이는 효과를 갖는다. 결과적으로, 기판끼리의 접합 강도를 향상시킬 수 있다.
웨트 처리는, 피처리체 표면에 부착하는 큰 먼지 등을 제거할 때 효과적이다. 드라이 처리는, 피처리체 표면에 부착하는 유기물 등의 작은 먼지를 제거할 때 또는 분해할 때 효과적이다. 여기서, 피처리체에 대하여, 자외선 처리 등의 드라이 처리를 행한 후, 세정 등의 웨트 처리를 행하는 경우에는, 피처리체 표면을 청정화 및 친수화하고 또한 피처리체 표면의 워터 마크의 발생을 억제할 수 있기 때문에 바람직하다.
또한, 드라이 처리로서, 오존 또는 일중항 산소 등의 활성 상태에 있는 산소를 사용한 표면 처리를 행하는 것이 바람직하다. 오존 또는 일중항 산소 등의 활성 상태에 있는 산소에 의해, 피처리체 표면에 부착하는 유기물을 효과적으로 제거 또는 분해할 수 있다. 또한, 오존 또는 일중항 산소 등의 활성 상태에 있는 산소에 자외선 중 200nm미만의 파장을 포함하는 빛에 의한 처리를 조합함으로써, 피처리체 표면에 부착하는 유기물을 더 효과적으로 제거할 수 있다. 이하, 구체적으로 설명한다.
예를 들어, 산소를 함유하는 분위기하에서 자외선을 조사함으로써, 피처리체의 표면 처리를 행한다. 산소를 함유하는 분위기하에서, 자외선 중 200nm미만의 파장을 포함하는 빛과 200nm이상의 파장을 함유하는 빛을 조사함으로써, 오존을 생성하는 것과 함께 일중항 산소를 생성시킬 수도 있다. 또한, 자외선 중 180nm미만의 파장을 포함하는 빛을 조사함으로써, 오존을 생성하는 것과 함께 일중항 산소를 생성할 수도 있다.
산소를 함유하는 분위기하에서, 200nm미만의 파장을 포함하는 빛 및 200nm이상의 파장을 포함하는 빛을 조사함으로써 일어나는 반응 예를 나타낸다.
O2＋hν(λ１nm)→O(3P)＋O(3P) ··· (1)
O(3P)＋O2→O3 ··· (2)
O3＋hν(λ2nm)→O(1D)＋O2 ··· (3)
상기 반응식(1)에 있어서, 산소(O2)를 포함하는 분위기하에서 200nm미만의 파장(λ１nm)을 포함하는 빛(hν)을 조사함으로써 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(2)에 있어서 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 그리고, 반응식(3)에 있어서, 생성된 오존(O3)을 포함하는 분위기하에서 200nm이상의 파장(λ2nm)을 포함하는 빛이 조사됨으로써, 여기 상태의 일중항 산소 O(1D)가 생성된다. 산소를 포함하는 분위기하에 있어서, 자외선 중 200nm미만의 파장을 포함하는 빛을 조사함으로써 오존을 생성하는 것과 동시에, 200nm이상의 파장을 포함하는 빛을 조사함으로써 오존을 분해하여 일중항 산소를 생성한다. 상술한 바와 같은 표면 처리는, 예를 들어, 산소를 포함하는 분 위기하에서 저압 수은 램프의 조사(λ１＝185nm, λ2＝254nm)에 의해 행할 수 있다.
또한, 산소를 포함하는 분위기하에서, 180nm미만의 파장을 포함하는 빛을 조사하여 일어나는 반응 예를 나타낸다.
O2＋hν(λ3nm) →O(1D)＋O(3P) ··· (4)
O(3P)＋O2→O3 ··· (5)
O3＋hν(λ3nm) →O(1D)＋O2 ··· (6)
상기 반응식(4)에 있어서, 산소(O2)를 포함하는 분위기하에서 180nm미만의 파장(λ3nm)을 포함하는 빛을 조사함으로써, 여기 상태의 일중항 산소O(1D)와 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(5)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 반응식(6)에 있어서, 생성된 오존(O3)을 포함하는 분위기하에서 180nm미만의 파장(λ3nm)을 포함하는 빛이 조사됨으로써, 여기 상태의 일중항 산소와 산소가 생성된다. 산소를 포함하는 분위기하에서, 자외선 중 180nm미만의 파장을 포함하는 빛을 조사함으로써 오존(O3)을 생성시키는 것과 함께 오존 또는 산소를 분해하여 일중항 산소를 생성한다. 상기한 바와 같이 표면 처리는, 예를 들어, 산소를 포함하는 분위기하에서의 Xe엑시머 UV램프의 조사에 의하여 행할 수 있다.
200nm미만의 파장을 포함하는 빛에 의하여 피처리체 표면에 부착하는 유기물 등의 화학결합을 절단하고, 오존 또는 일중항 산소에 의하여 피처리체 표면에 부착하는 유기물 등이나 화학 결합을 단절한 유기물 등을 산화분해하여 제거할 수 있다. 상기한 바와 같이 표면 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 보다 높일 수 있고, 질소 함유층(102)과 산화막(115)의 접합을 양호하게 행할 수 있다.
또한, 질소 함유층(102)과 산화막(115)을 접합시킨 후에는, 접합 강도를 증가시키기 위한 열 처리를 행하는 것이 바람직하다. 그 열처리의 온도는, 취화 영역(112)에서 분리가 생기지 않는 온도(예를 들어, 실온 이상 400℃미만)로 한다. 또한, 이 온도 범위에서 가열하면서, 질소 함유층(102)과 산화막(115)을 접합시켜도 좋다. 상기 열 처리에서는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음에, 열처리를 행하고 단결정 반도체 기판(110)을 취화 영역(112)에서 분리함으로써, 베이스 기판(100) 위에, 질소 함유층(102) 및 산화막(115)을 통하여 단결정 반도체층(116)을 형성한다(도 4g, 도 5a 참조).
상기 열 처리에 의하여, 취화 영역(112)에 형성되는 미소한 구멍에는 첨가된 원소가 석출하고, 내부 압력이 상승한다. 압력의 상승으로 인해, 취화 영역(112)에는 균열이 생기기 때문에, 취화 영역(112)에 따라 단결정 반도체 기판(110)이 분리된다. 산화막(115)은 베이스 기판(100) 위의 질소 함유층(102)에 접합하기 때문 에, 베이스 기판(100) 위에는 단결정 반도체 기판(110)에서 분리된 단결정 반도체층(116)이 잔존된다. 또한, 오목부(140)(또는 볼록부)에 있어서는 접합되지 않기 때문에, 베이스 기판(100)의 오목부(140)에 대응하는 영역에는 단결정 반도체층(116)은 형성되지 않는다. 이에 따라, 상기 열 처리로 인해 생기는 막의 응력의 영향을 완화하고, 반도체층에 줄무늬 형상(얼룩)이 발생하는 것을 억제할 수 있다.
다음에, 단결정 반도체층(116) 표면에 레이저광(132)을 조사함으로써, 표면의 평탄성을 향상시키고, 또 결함을 저감시킨 단결정 반도체층(118)을 형성한다(도 5b, 도 5c, 도 6a 참조). 또한, 도 5c에는, 도 6a의 A-B에 대한 단면에 대응한다. 레이저광의 조사 분위기는 특별히 한정되지 않지만, 불활성 분위기하나 감압 분위기하에서 행함으로써, 대기 분위기하에서 행하는 경우보다 단결정 반도체층(118) 표면의 평탄성을 향상시킬 수 있다.
레이저광의 조사 처리의 상세한 설명에 있어서는, 실시형태 1을 참조할 수 있기 때문에, 여기서는 생략한다.
또한, 본 실시형태에서는, 단결정 반도체층(116)의 분리에 따른 열처리 직후, 레이저광(132)의 조사 처리를 하였지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(116)의 분리에 따른 열처리 후에 에칭 처리를 행하고, 단결정 반도체층(116) 표면의 결함이 많은 영역을 제거한 후에 레이저광(132)의 조사 처리를 행하여도 좋고, 단결정 반도체층(116) 표면의 평탄성을 향상시킨 후에 레이저광(132)의 조사처리를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭 또는 드라이 에칭의 어느 쪽을 사용하여도 좋다.
본 실시형태에 있어서는 나타내지 않지만, 상술한 바와 같이 레이저광(132)을 조사한 후에는, 단결정 반도체층(118)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(118)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽 모두를 조합하여 사용하면 좋다.
이상의 공정에 의하여, 줄무늬 형상(얼룩)이 저감된 양호한 SOI 기판을 얻을 수있다.
그 후, 단결정 반도체층(118)을 섬 형상 반도체층(120)에 패터닝할 때, 상기 주연부에 대응하는 영역(오목부(140)(또는 볼록부)가 형성된 영역의 근방)의 단결정 반도체층(118)을 제거한다(도 5d, 도 6b 참조). 또한, 도 5d는, 도 6b의 A-B에 있어서의 단면에 대응하고 있다. 여기서 단결정 반도체층(118)의 주연부에 대응하는 영역을 제거하는 것은, 상기 영역에서는, 접합 강도 부족으로 인해, 박리될 가능성이 높아지기 때문이다. 단결정 반도체 기판 표면의 단부는, 그 표면 연마 처리에 기인하여, 곡률을 갖는 표면 형상(에지 롤 오프라고 부름)을 갖고, 상기 영역에서는 접합 강도가 부족하다.
그리고, 상기 섬 형상의 반도체층을 사용하여 반도체 장치를 제작한다. 구체적인 반도체 장치의 제작 방법에 대해서는, 후의 실시형태에 있어서 상세히 설명 한다.
본 발명의 일 형태에서는, 접합에 의해 SOI 기판을 제작할 때, 접합에 따른 표면의 일부(주연부)에 오목부나 볼록부를 형성해 두고, 의도적으로 접합되지 않는 영역을 형성한다. 따라서, 열 처리에 따른 기판의 팽창이나 수축에 기인하는 응력 의 발생을 완화할 수 있기 때문에, 단결정 반도체층에 줄무늬 형상(얼룩)이 발생하는 것을 억제할 수 있다.
또한, 반도체 소자를 형성할 때에는, 오목부나 볼록부를 형성한 영역의 반도체층을 제거할 수 있기 때문에, 오목부나 볼록부에 의한 반도체 장치에 미치는 악영향을 억제할 수 있다.
또한, 본 실시형태에서는, 단결정 반도체층 주연부의 4개소에 오목부(또는 볼록부)를 배치하는 구성을 제시하였지만(도 6a 참조), 본 발명의 일 형태는 이것에 한정되지 않는다. 오목부(또는 볼록부)의 개수나, 배치 등은 적절히 설정하면 좋다. 예를 들어, 단결정 반도체층의 모서리에 대응하는 영역에 오목부(또는 볼록부)를 형성할 수 있다. 또한, 후의 반도체 장치의 수율 향상을 고려하면, 후에 제거될 영역에 상기 오목부나 볼록부를 형성해 두는 것이 매우 바람직하다(도 6b 참조).
본 실시형태에서 나타낸 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 7a 내지 도 9b를 참조하여, 상기 실시형태에 있어서의 반도체 장치의 제작 방법을 상세히 설명한다. 여기서는, 반도체 장치의 일례로서 복수의 트랜지스터로 이루어지는 반도체 장치의 제작 방법에 대해서 설명한다. 또한, 이하에 있어서 나타내는 트랜지스터를 조합하여 사용함으로써, 다양한 반도체 장치를 형성할 수 있다.
도 7a는, 실시형태 1에 의하여 제작한 반도체 기판의 일부를 나타내는 단면도이다(도 2b 등 참조). 또한, 본 실시형태에 있어서는, 실시형태 1에 있어서 제작한 반도체 기판을 사용하여 반도체 장치를 제작하는 경우에 대하여 설명하지만, 실시형태 2에 있어서 제작한 반도체 기판을 사용하여도 좋다는 것은 물론이다.
반도체층(700)(도 2b에 있어서, 단결정 반도체층(118)에 대응)에는, TFT의 임계 값 전압을 제어하기 위해, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물을 첨가하여도 좋다. 불순물을 첨가하는 영역, 및 첨가하는 불순물의 종류는, 적절히 변경할 수 있다. 예를 들어, n채널형 TFT의 형성 영역에 p형 불순물을 첨가하고, p채널형 TFT의 형성 영역에 n형 불순물을 첨가한다. 상술한 불순물을 첨가할 때에는, 도즈량이 1×1015/cm2이상 1×1017/cm2이하 정도가 되도록 행하면 좋다.
그 후, 반도체층(700)을 섬 형상으로 분리하고, 반도체층(702), 및 반도체막(704)을 형성한다(도 7b 참조). 또한, 그 때에, 주연부에 대응하는 영역(오목부 (또는 볼록부)가 형성된 영역의 근방)의 단결정 반도체층(118)은 제거된다(도 2c 등 참조).
다음에, 반도체막(702)과 반도체막(704)을 덮도록, 게이트 절연막(706)을 형성한다(도 7c 참조). 여기서는, 플라즈마 CVD법을 사용하여, 산화실리콘막을 단층으로 형성한다. 그 이외에도, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성함으로써 게이트 절연막(706)으로 하여도 좋다.
플라즈마 CVD법 이외의 제작 방법으로서는, 스퍼터링법이나, 고밀도 플라즈마 처리에 의한 산화 또는 질화에 의한 방법을 들 수 있다. 고밀도 플라즈마 처리는, 예를 들어, 헬륨, 아르곤, 크립톤, 크세논 등의 희 가스와, 산소, 산화질소, 암모니아, 질소, 수소 등 가스의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파 도입에 의하여 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도 플라즈마로 생성된 산소라디칼(OH라디칼을 포함하는 경우도 있다)이나 질소라디칼(NH라디칼을 포함하는 경우도 있다)에 따라, 반도체막 표면을 산화 또는 질화함으로써, 1nm이상 20nm이하, 바람직하게는 2nm이상 10nm이하의 절연막을 반도체막에 접하도록 형성한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상반응이므로, 게이트 절연막(706)과 반도체막(702) 및 반도체막(704)의 계면 준위 밀도를 매우 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의하여 반도체막을 직접 산화 또는 질화함으로써, 형성되는 절연막 두께의 편차를 제어할 수 있다. 또한, 반도체막이 단결정이므로, 고밀도 플라즈마 처리를 사용하여 반도체막의 표면을 고상반응으로 산화시킬 경우라도, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 이와 같이, 고밀도 플라즈마 처리에 의하여 형성된 절연막을 트랜지스터의 게이트 절연막의 일부 또는 전부에 사용함으로써, 특성의 편차를 억제할 수 있다.
또는, 반도체막(702)과 반도체막(704)을 열산화시킴으로써, 게이트 절연 막(706)을 형성하도록 하여도 좋다. 이와 같이, 열산화를 사용하는 경우에는, 어느 정도의 내열성을 갖는 유리 기판을 사용하는 것이 필요하다.
또한, 수소를 포함하는 게이트 절연막(706)을 형성하고, 그 후, 350℃이상450℃이하의 온도에 의한 가열 처리를 행함으로써, 게이트 절연막(706) 중에 포함되는 수소를 반도체층(702) 및 반도체막(704) 중에 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(706)으로서, 플라즈마 CVD법을 사용한 질화실리콘 및 질화산화실리콘을 사용할 수 있다. 또한, 프로세스 온도는 350℃이하로 하면 좋다. 이와 같이, 반도체층(702) 및 반도체막(704)에 수소를 공급함으로써, 반도체막(702) 중, 반도체막(704) 중, 게이트 절연막(706)과 반도체막(702)의 계면, 및 게이트 절연막(706)과 반도체막(704)의 계면에 의한 결함을 효과적으로 저감할 수 있다.
다음에, 게이트 절연막(706) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체막(702)의 상방에 전극(708)을, 반도체막(704)의 상방에 전극(710)을 형성한다(도 7d 참조). 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등의 재료를 사용하여 형성할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금 재료를 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체에 도전성을 부여하는 불순물 원소를 도핑한 다결정 실리콘 등, 반도체 재료를 사용하여 형성하여도 좋다.
본 실시형태에서는 전극(708) 및 전극(710)을 단층의 도전막으로 형성하지 만, 본 발명의 일 형태에 따른 반도체 장치는 상기 구성에 한정되지 않는다. 전극(708) 및 전극(710)은 적층된 복수의 도전막으로 형성되어도 좋다. 2층 구조로 하는 경우에는, 예를 들어, 몰리브덴막, 티타늄막, 잘화티타늄막 등을 하층으로 사용하고, 상층에는 알루미늄막 등을 사용하면 좋다. 3층 구조의 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조나, 티타늄막과 알루미늄막과 티타늄막의 적층 구조 등을 채용하면 좋다.
또한, 전극(708) 및 전극(710)을 형성할 때 사용하는 마스크는, 산화실리콘이나 질화산화실리콘 등의 재료를 사용하여 형성하여도 좋다. 이 경우, 산화실리콘막이나 질화산화실리콘막 등을 패터닝하여 마스크를 형성하는 공정이 추가되지만, 레지스트 재료와 비교하여 에칭할 때 마스크의 막 감소가 적기 때문에, 보다 정확한 형상의 전극(708) 및 전극(710)을 형성할 수 있다. 또한, 마스크를 사용하지 않고, 액적토출법을 사용하여 선택적으로 전극(708) 및 전극(710)을 형성하여도 좋다. 여기서, 액적토출법이란, 소정의 조성물을 포함하는 액적을 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, ICP(Inductively Coupled Plasma: 유도결합형 플라즈마)에칭법을 사용하고, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절하여, 원하는 테이퍼 형상을 갖도록 도전막을 에칭함으로써, 전극(708) 및 전극(710)을 형성할 수도 있다. 또한, 테이퍼 형상은 마스크 형상으로 제어할 수도 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘, 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황, 불화질소 등의 불소계 가스, 또는 산소 등을 적절히 사용할 수 있다.
다음에, 전극(708) 및 전극(710)을 마스크로 하여, 일 도전형을 부여하는 불순물 원소를 반도체막(702), 반도체막(704)에 첨가한다(도 8a 참조). 본 실시형태에서는, 반도체막(702)에 n형을 부여하는 불순물 원소(예를 들어, 인 또는 비소)를, 반도체막(704)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가한다. 또한, n형을 부여하는 불순물 원소를 반도체막(702)에 첨가할 때에는, p형의 불순물이 첨가되는 반도체막(704)을 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체막(704)에 첨가할 때에는, n형의 불순물이 첨가되는 반도체막(702)을 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 또한, 반도체막(702) 및 반도체막(704)에, p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소 중 하나를 첨가한 후, 한쪽의 반도체막에만, 보다 높은 농도로 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 다른 쪽을 첨가하여도 좋다. 상기 불순물의 첨가에 의하여 반도체막(702)에 불순물 영역(712), 반도체막(704)에 불순물 영역(714)이 형성된다.
다음에, 전극(708) 측면에 사이드월(716)을, 전극(710)의 측면에 사이드월(718)을 형성한다(도 8b 참조). 사이드월(716) 및 사이드월(718)은, 예를 들어, 게이트 절연막(706), 전극(708) 및 전극(710)을 덮도록 새로운 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의해 상기 절연막을 부분적으로 에칭함으로 써 형성할 수 있다. 또한, 상기 이방성 에칭에 의해 게이트 절연막(706)을 부분적으로 에칭하여도 좋다. 사이드월(716) 및 사이드 월(718)을 형성하기 위한 절연막으로서는, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여, 실리콘, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 유기 재료 등을 포함하는 막을, 단층 구조 또는 적층 구주로 형성하면 좋다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘막을 플라즈마 CVD법으로 형성한다. 또한, 에칭 가스로서는, CHF3과 헬륨의 혼합가스를 사용할 수 있다. 또한, 사이드월(716) 및 사이드월(718)을 형성하는 공정은, 이것에 한정되지 않는다.
다음에, 게이트 절연막(706), 전극(708) 및 전극(710), 사이드월(716) 및 사이드월(718)을 마스크로 하여, 반도체막(702), 반도체막(704)에 일 도전형을 부여하는 불순물 원소를 첨가한다(도 8c 참조). 또한, 반도체막(702), 반도체막(704)에는, 각각 상술한 공정에서 첨가한 불순물 원소와 같은 도전형의 불순물 원소를 보다 높은 농도로 첨가한다. 여기서, n형을 부여하는 불순물 원소를 반도체막(702)에 첨가할 때에는, p형의 불순물이 첨가되는 반도체막(704)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체막(704)에 첨가할 때에는, n형의 불순물이 첨가된 반도체막(702)은, 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다.
상기 불순물 원소의 첨가로, 반도체막(702)에 한 쌍의 고농도 불순물 영 역(720)과, 한 쌍의 저농도 불순물 영역(722)과, 채널 형성 영역(724)이 형성된다. 또한, 상기 불순물 원소의 첨가로 인해, 반도체막(704)에, 한 쌍의 고농도 불순물 영역(726)과, 한 쌍의 저농도 불순물 영역(728)과, 채널 형성 영역(730)이 형성된다. 고농도 불순물 영역(720), 고농도 불순물 영역(726)은 소스 또는 드레인으로서 기능하고, 저농도 불순물 영역(722), 저농도 불순물 영역(728)은 LDD(Lightly Doped Drain) 영역으로서 기능한다.
또한, 반도체막(702) 위에 형성된 사이드월(716)과, 반도체막(704) 위에 형성된 사이드월(718)은, 캐리어가 이동하는 방향(소위 채널 길이로 평행한 방향)의 길이가 똑같이 되도록 형성하여도 좋지만, 다르게 형성하여도 좋다. p채널형 트랜지스터가 되는 반도체막(704) 위의 사이드월(718)은, n채널형 트랜지스터가 되는 반도체층(702) 위의 사이드월(716)보다도 크게 형성하면 좋다. 왜냐하면, p채널형 트랜지스터에 있어서 소스 및 드레인을 형성하기 위해 주입되는 붕소는 확산되기 쉽고, 단채널 효과가 생기기 쉽기 때문이다. p채널형 트랜지스터에 있어서, 사이드월(718)의 길이를 보다 크게 함으로써, 소스 및 드레인에 고농도 붕소를 첨가할 수 있게 되고, 소스 및 드레인을 저저항화할 수 있다.
소스 및 드레인을 더 저저항화하기 위해서, 반도체막(702) 및 반도체막(704)의 일부를 실리사이드화한 실리사이드층을 형성하여도 좋다. 실리사이드화는, 반도체막에 금속을 접촉시켜, 가열 처리(예를 들어, GRTA법, LRTA법 등)에 의해, 반도체막 중의 실리콘과 금속을 반응시켜 행한다. 실리사이드층으로서는, 코발트실리사이드 또는 니켈실리사이드를 사용하면 좋다. 반도체막(702)이나 반도체 막(704)이 얇은 경우에는, 반도체막(702), 반도체막(704)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용할 수 있는 금속 재료로서는, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 들 수 있다. 또는, 레이저광의 조사 등에 의해서도 실리사이드층을 형성할 수 있다.
상기 공정에 의하여, n채널형 트랜지스터(732) 및 p채널형 트랜지스터(734)가 형성된다. 또한, 도 8c에서 도시하는 단계에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막은 형성되지는 않지만, 이들의 소스 전극 또는 드레인 전극으로서 기능하는 도전막을 포함하여 트랜지스터라고 부르기도 한다.
다음에, n채널형 트랜지스터(732), p채널형 트랜지스터(734)를 덮도록 절연막(736)을 형성한다(도 8d 참조). 절연막(736)은 반드시 형성할 필요는 없지만, 절연막(736)을 형성함으로써, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 n채널형 트랜지스터(732), p채널형 트랜지스터(734)로 침입하는 것을 막을 수 있다. 구체적으로는, 절연막(736)을, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 질화알루미늄, 산화알루미늄 등의 재료를 사용하여 형성하는 것이 바람직하다. 본 실시형태에서는, 막 두께 600nm 정도의 질화산화실리콘막을, 절연막(736)으로서 사용한다. 이 경우, 상술한 수소화 공정은, 상기 질화산화실리콘막 형성 후에 행하여도 좋다. 또한, 본 실시형태에 있어서는, 절연막(736)을 단층 구조로 하지만, 적층 구주로 하여도 좋다는 것은 물론이다. 예를 들어, 2층 구조로 하는 경우에는, 산화질화실리콘막과 질화산화실리콘막의 적층 구조로 할 수 있다.
다음에, n채널형 트랜지스터(732), p채널형 트랜지스터(734)를 덮도록, 절연막(736) 위에 절연막(738)을 형성한다. 절연막(738)은, 폴리이미드, 아크릴, 벤조사이클로부텐, 에폭시 등의, 내열성을 갖는 유기 재료를 사용하여 형성하면 좋다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k재료), 실록산계 수지, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, PSG(인 유리), BPSG(붕소 인 유리), 알루미나 등을 사용할 수도 있다. 여기서, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 이외에, 불소, 알킬기, 방향족 탄화수소 중에서 선택된 하나를 가져도 좋다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(738)을 형성하여도 좋다.
절연막(738)의 형성에는, 그 재료에 따라, CVD법, 스퍼터링법, SOG법, 스핀코팅법, 딥, 스프레이도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에, 반도체막(702)과 반도체막(704)의 일부가 노출되도록 절연막(736) 및 절연막(738)에 콘택트 홀을 형성한다. 그리고, 상기 콘택트 홀을 통하여 반도체막(702)에 접하는 도전막(740) 및 도전막(742)과, 반도체막(704)에 접하는 도전막(744) 및 도전막(746)을 형성한다(도 9a 참조). 도전막(740), 도전막(742), 도전막(744), 도전막(746)은, 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 본 실시형태에서는, 콘택트 홀 개구시의 에칭에 사용하는 가스로서 CHF3과 He의 혼합 가스를 사용하였지만, 이것에 한정되지 않는다.
도전막(740), 도전막(742), 도전막(744), 도전막(746)은, CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 구체적으로는, 도전막(740), 도전막(742), 도전막(744), 도전막(746)으로서, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한, 상기 재료를 주성분으로 하는 합금을 사용하여도 좋고, 상기 재료를 포함하는 화합물을 사용하여도 좋다. 또한, 도전막(740), 도전막(742), 도전막(744), 도전막(746)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
알루미늄을 주성분으로 하는 합금의 예로서는, 알루미늄을 주성분으로 하고, 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 실리콘의 한쪽 또는 양쪽 모두를 포함하는 것을 들 수 있다. 알루미늄이나 알루미늄실리콘(Al-Si)은 저항값이 낮고, 가격이 저렴하기 때문에, 도전막(740), 도전막(742), 도전막(744), 도전막(746)을 형성하는 재료로서 적합하다. 특히, 알루미늄실리콘은, 패터닝할 때의 레지스트 베이크로 인한 힐록 발생을 억제할 수 있기 때문에 바람직하다. 또한, 실리콘 대신에, 알루미늄에 0.5% 정도의 Cu를 혼합시킨 재료를 사용하여도 좋다.
도전막(740), 도전막(742), 도전막(744), 도전막(746)을 적층 구조로 하는 경우에는, 예를 들어, 베리어막과 알루미늄실리콘막과 베리어막의 적층 구조, 베리 어막과 알루미늄실리콘막과 질화티타늄막과 베리어막의 적층 구조 등을 채용하면 좋다. 또한, 베리어막이란, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴 질화물 등을 사용하여 형성된 막이다. 베리어막 사이에 알루미늄실리콘막을 끼우도록 도전막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록 발생을 한층 더 막을 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 베리어막을 형성하면, 반도체막(702)과 반도체막(704) 위에 얇은 산화막이 형성된다고 해도, 베리어막에 포함되는 티타늄이 상기 산화막을 환원하고, 도전막(740) 및 도전막(742)과 반도체막(742)의 콘택트, 도전막(744) 및 도전막(746)과 반도체막(704)의 콘택트를 양호한 것으로 할 수 있다. 또한, 베리어막을 복수 적층하도록 하여 사용하여도 좋다. 그 경우, 예를 들어, 도전막(740), 도전막(742), 도전막(744), 도전막(746)을, 하층으로부터 티타늄, 질화티타늄, 알루미늄실리콘, 티타늄, 질화티타늄과 같이, 5층 구조 또는 그 이상의 적층 구조로 할 수도 있다.
또한, 도전막(740), 도전막(742), 도전막(744), 도전막(746)으로서, WF6 가스와 SiH4 가스를 사용하여 화학 기상 성장법으로 형성한 텅스텐실리사이드를 사용하여도 좋다. 또한, WF6을 수소 환원하여 형성한 텅스텐을, 도전막(740), 도전막(742), 도전막(744), 도전막(746)으로서 사용하여도 좋다.
또한, 도전막(740) 및 도전막(742)은 n채널형 트랜지스터(732)의 고농도 불순물 영역(720)에 접속된다. 도전막(744) 및 도전막(746)은 p채널형 트랜지스터(734)의 고농도 불순물 영역(726)에 접속된다.
도 9b에, 도 9a에 도시하는 n채널형 트랜지스터(732) 및 p채널형 트랜지스터(734)의 평면도를 도시한다. 여기서, 도 9b의 A-B에 있어서 단면이 도 9a에 대응한다. 다만, 도 9b에 대해서는, 간편화하기 위하여, 도전막(740), 도전막(742), 도전막(744), 도전막(746), 절연막(736), 절연막(738) 등을 생략한다.
또한, 본 실시형태에 있어서는, n채널형 트랜지스터(732)와 p채널형 트랜지스터(734)가, 각각 게이트 전극으로서 기능하는 전극을 하나씩 갖는 경우(전극(708), 전극(710)을 갖는 경우)를 예시하지만, 본 발명의 일 형태는 상기 구성에 한정되지 않는다. 본 발명의 일 형태를 사용하여 제작되는 트랜지스터는, 게이트 전극으로서 기능하는 전극을 복수 갖고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조를 가져도 좋다.
본 실시형태에서는, 단결정 반도체층을 사용하여 트랜지스터를 형성한다. 이것에 따라, 비정질 반도체층이나 비결정 반도체층 등을 사용하는 경우와 비교하여 트랜지스터의 스위칭 속도가 향상된다. 또한, 본 실시형태에서는, 줄무늬의 얼룩이 없는 양호한 단결정 반도체층을 사용하기 때문에, 트랜지스터 간의 특성 편차를 충분히 억제할 수 있다. 따라서, 우수한 특성을 가진 반도체 장치를 제공할 수 있다.
또한, 본 실시형태에서 나타낸 구성은, 본 명세서의 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기의 실시형태에서 제작한 반도체 장치, 특히 표시 장 치를 사용한 전자 기기에 대하여, 도 10a 내지 도 10h, 및 도 11a 내지 도 11c를 참조하여 설명한다.
반도체 장치(특히 표시 장치)를 사용하여 제작되는 전자 기기로서는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오 콤보넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임 기기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc(DVD)) 등의 기록 매체를 재생하여 상기 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도 10a는 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터이다. 케이스(1601), 지지대 (1602), 표시부(1603), 스피커부(1604), 비디오 입력 단자(1605) 등을 포함한다. 표시부(1603)에는, 본 발명의 일 형태에 따른 반도체 장치가 사용되어 있다. 본 발명의 일 형태에 따른 반도체 장치에 의해 신뢰성이 높고 고성능인 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터를 제공할 수 있다.
도 10b는 디지털 카메라이다. 본체(1611)의 정면 부분에는 수상부(1613)가 형성되어 있고, 본체(1611)의 상면 부분에는 셔터 버튼(1616)이 형성되어 있다. 또한, 본체(1611)의 배면 부분에는, 표시부(1612), 조작 키(1614), 및 외부 접속 포트(1615)가 형성되어 있다. 표시부(1612)에는, 본 발명의 일 형태에 따른 반도체 장치가 사용된다. 본 발명의 일 형태에 따른 반도체 장치에 의해 신뢰성이 높고 고성능인 디지털 카메라를 제공할 수 있다.
도 10c는 노트북형 퍼스널 컴퓨터이다. 본체(1621)에는, 키보드(1624), 외부 접속 포트(1625), 포인팅 디바이스(1626)가 형성된다. 또한, 본체(1621)에는, 표시부(1623)를 갖는 케이스(1622)가 장착되어 있다. 표시부(1623)에는, 본 발명의 일 형태에 따른 반도체 장치가 사용되고 있다. 본 발명의 일 형태에 따른 반도체 장치에 의하여, 신뢰성이 높고 고성능인 노트북형 퍼스널 컴퓨터를 제공할 수 있다.
도 10d는 모바일 컴퓨터이고, 본체(1631), 표시부(1632), 스위치(1633), 조작 키(1634), 적외선 포트(1635) 등을 포함한다. 표시부(1632)에는 액티브 매트릭스 표시 장치가 형성된다. 표시부(1632)에는 본 발명의 일 형태에 따른 반도체 장치가 사용되고 있다. 본 발명의 일 형태에 따른 반도체 장치에 의하여, 신뢰성이 높고 고성능인 모바일 컴퓨터를 제공할 수 있다.
도 10e는 화상 재생 장치이다. 본체(1641)에는, 표시부(1644), 기록 매체 판독부(1645) 및 조작 키(1646)가 형성된다. 또한, 본체(1641)에는, 스피커부(1647) 및 표시부(1643) 각각을 갖는 케이스(1642)가 접착되어 있다. 표시부(1643) 및 표시부(1644) 각각에는 본 발명의 일 형태에 따른 반도체 장치가 사용되고 있다. 본 발명의 일 형태에 따른 반도체 장치에 의하여, 신뢰성이 높고 고성능인 화상 재생 장치를 제공할 수 있다.
도 10f는 전자 서적이다. 본체(1651)에는 조작 키(1653)가 형성된다. 또한, 본체(1651)에는 복수의 표시부(1652)가 접착되어 있다. 표시부(1652)에는, 본 발명의 일 형태에 따른 반도체 장치가 사용되고 있다. 본 발명의 일 형태에 따른 반도체 장치에 의해 신뢰성이 높고 고성능인 전자 서적을 제공할 수 있다.
도 10g는 비디오 카메라이고, 본체(1661)에는 외부 접속 포드(1664), 리모컨 수신부(1665), 수상부(1666), 배터리(1667), 음성 입력부(1668), 조작 키(1669)가 형성된다. 또한, 본체(1661)에는, 표시부(1662)를 갖는 케이스(1663)가 장착되어 있다. 표시부(1662)에는, 본 발명의 일 형태에 따른 반도체 장치가 사용되고 있다. 본 발명의 일 형태에 따른 반도체 장치에 의하여 신뢰성이 높고 고성능인 비디오 카메라를 저렴한 가격으로 제공할 수 있다.
도 10h는 휴대 전화이고, 본체(1671), 케이스(1672), 표시부(1673), 음성 입력부(1674), 음성 출력부(1675), 조작 키(1676), 외부 접속 포드(1677), 안테나 (1678) 등을 포함한다. 표시부(1673)에는, 본 발명의 일 형태에 따른 반도체 장치가 사용되고 있다. 본 발명의 일 형태에 따른 반도체 장치에 의해 신뢰성이 높고 고성능인 휴대 전화를 제공할 수 있다.
도 11a 내지 도 11c는, 전화로서의 기능과, 정보 단말로서의 기능을 겸비한 휴대 전자 기기(1700)의 구성의 일례이다. 여기서, 도 11a는 정면도, 도 11b는 배명도, 도 11c는 전개도이다. 휴대 전자 기기(1700)는, 전화와 정보 단말의 양쪽 모두의 기능을 구비하고, 음성 전화 이외에도 다양한 데이터 처리가 가능한, 소위 스마트 폰이라고 불리는 전자 기기이다.
휴대 전자 기기(1700)는, 케이스(1701) 및 케이스(1702)로 구성되어 있다. 케이스(1701)는, 표시부(1711), 스피커(1712), 마이크로폰(1713), 조작 키(1714), 포인팅 디바이스(1715), 카메라용 렌즈(1716), 외부 접속 단자(1717) 등을 구비하 고, 케이스(1702)는, 키보드(1721), 외부 메모리 슬롯(1722), 카메라용 렌즈(1723), 라이트(1724), 이어폰 단자(1725) 등을 구비한다. 또는, 안테나는 케이스(1701) 내부에 내장되어 있다. 상기 구성에 첨가하여, 비접촉 IC칩, 소형 기록 장치 등을 내장된다.
표시부(1711)에는, 본 발명의 일 형태에 따른 반도체 장치가 끼워 넣어져 있다. 또한, 표시부(1711)에 표시되는 영상(또는 그 표시 방향)은, 휴대 전화 기기(1700)의 사용 형태에 따라 다양하게 변화한다. 또한, 표시부(1711)와 동일면에 카메라용 렌즈(1716)를 구비하기 때문에, 영상을 수반하는 음성 전화(소위 텔레비전 전화)가 가능하다. 또한, 스피커(1712) 및 마이크로폰(1713)은, 음성 통화에 한정되지 않고, 녹음, 재생 등에 사용할 수 있다. 카메라용 렌즈(1723)(및 라이트(1724))를 사용하여 정지 화상 및 동영상의 촬영을 행하는 경우에는, 표시부(1711)는 파인더로서 사용된다. 조작 키(1714)는, 전화의 발신, 착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등에 사용된다.
서로 중첩된 케이스(1701)와 케이스(1702)(도 11a 참조)는, 슬라이드하고, 도 11c에 도시하는 바와 같이 전개하여, 정보 단말로서 사용할 수 있다. 이 경우에는, 키보드(1721), 포인팅 디바이스(1715)를 사용하여 원활하게 조작할 수 있다. 외부 접속 단자(1717)는, AC 어댑터나 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전이나 컴퓨터 등과의 데이터를 통신할 수 있다. 또한, 외부 메모리 슬롯(1722)에 기록 매체를 삽입하고, 보다 대용량의 데이터 보존 및 이동에 대응할 수 있다. 상기 기능에 더하여, 적외선 등의 전자파를 사용한 무선 통신 기능이나, 텔레비전 수신 기능 등을 갖고 있어도 좋다. 본 발명의 일 형태에 따른 반도체 장치에 의해 신뢰성이 높고 고성능인 휴대 전자 기기를 제공할 수 있다.
상술한 바와 같이, 본 발명의 적용 범위는 매우 넓고, 다양한 분야의 전자기기에 사용할 수 있다. 또한, 본 실시형태는, 본 명세서의 다른 실시형태에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
도 1a 내지 도 1f는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 2a 내지 도 2c는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 3a 및 도 3b는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 평면도.
도 4a 내지 도 4b는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 5a 내지 도 5d는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 6a 및 도 6b는 SOI 기판 및 반도체 장치의 제작 방법의 일례를 도시하는 평면도.
도 7a 내지 도 7d는 반도체 장치(트랜지스터)의 제작 방법의 일례를 도시하는 단면도.
도 8a 내지 도 8d는 반도체 장치(트랜지스터)의 제작 방법의 일례를 도시하는 단면도.
도 9a 및 도 9b는 반도체 장치(트랜지스터)의 평면도 및 단면도.
도 10a 내지 도 10h는 반도체 장치를 사용한 전자기기를 도시하는 도면.
도 11a 내지 도 11c는 반도체 장치를 사용한 전자기기를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 베이스 기판 110: 단결정 반도체 기판
112: 취화 영역 114: 절연층
116: 단결정 반도체층 140: 오목부

Claims (9)

  1. 단결정 반도체 기판에 취화 영역이 형성되도록 상기 단결정 반도체 기판에 가속된 이온들을 조사하는 단계와;
    상기 단결정 반도체 기판 상에 제공된 절연층의 표면의 영역에 오목부 또는 볼록부를 형성하는 단계로서, 상기 영역은 상기 단결정 반도체 기판의 주연부에 대응하는,상기 오목부 또는 볼록부를 형성하는 단계와;
    상기 절연층을 사이에 두고 베이스 기판에 상기 단결정 반도체 기판을 접합하는 단계와;
    단결정 반도체층이 상기 베이스 기판 위에 형성되도록 상기 취화 영역에서 상기 단결정 반도체 기판을 분리하기 위해 열 처리를 행하는 단계와;
    상기 단결정 반도체층을 패터닝함으로써 반도체 소자가 형성될 때, 상기 주연부에 대응하는 상기 영역의 상기 단결정 반도체층을 제거하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 단결정 반도체층은 상기 단결정 반도체층의 특성을 향상시키도록 레이저광이 조사되는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    유리 기판은 상기 베이스 기판으로서 사용되는, 반도체 장치의 제작 방법.
  4. 단결정 반도체 기판에 취화 영역이 형성되도록 상기 단결정 반도체 기판에 가속된 이온들을 조사하는 단계와;
    상기 단결정 반도체 기판 위의 주연부가 접합되는 베이스 기판상에 제공된 절연층의 표면 영역에 오목부 또는 볼록부를 형성하는 단계와;
    상기 절연층을 사이에 두고 상기 베이스 기판에 상기 단결정 반도체 기판을 접합하는 단계와;
    단결정 반도체층이 상기 베이스 기판 위에 형성되도록 상기 취화 영역에서 상기 단결정 반도체 기판을 분리하기 위해 열 처리를 행하는 단계와;
    상기 단결정 반도체층을 패터닝하여 섬 형상의 반도체층을 형성할 때 상기 주연부에 대응하는 영역의 상기 단결정 반도체층을 제거하는 단계를 포함하는, 반도체 장치의 제작 방법.
  5. 제 4 항에 있어서,
    상기 단결정 반도체층은 상기 단결정 반도체층의 특성을 향상시키도록 레이저광이 조사되는, 반도체 장치의 제작 방법.
  6. 제 4 항에 있어서,
    유리 기판은 상기 베이스 기판으로서 사용되는, 반도체 장치의 제작 방법.
  7. 단결정 반도체 기판에 취화 영역이 형성되도록 상기 단결정 반도체 기판에 가속된 이온들을 조사하는 단계와;
    상기 단결정 반도체 기판의 주연부가 접합되는 베이스 기판의 표면 영역에 오목부 또는 볼록부를 형성하는 단계와;
    절연층을 사이에 두고 상기 베이스 기판에 상기 단결정 반도체 기판을 접합하는 단계와;
    단결정 반도체층이 상기 베이스 기판 위에 형성되도록 상기 취화 영역에서 상기 단결정 반도체 기판을 분리하기 위해 열 처리를 행하는 단계와;
    상기 단결정 반도체층을 패터닝하여 섬 형상의 반도체층을 형성할 때 상기 주연부에 대응하는 영역의 상기 단결정 반도체층을 제거하는 단계를 포함하는, 반도체 장치의 제작 방법.
  8. 제 7 항에 있어서,
    상기 단결정 반도체층은 상기 단결정 반도체층의 특성을 향상시키도록 레이저광이 조사되는, 반도체 장치의 제작 방법.
  9. 제 7 에 있어서,
    유리 기판은 상기 베이스 기판으로서 사용되는, 반도체 장치의 제작 방법.
KR1020090092163A 2008-09-29 2009-09-29 반도체 장치의 제작 방법 KR101630216B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-249401 2008-09-29
JP2008249401 2008-09-29

Publications (2)

Publication Number Publication Date
KR20100036208A true KR20100036208A (ko) 2010-04-07
KR101630216B1 KR101630216B1 (ko) 2016-06-14

Family

ID=42057898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090092163A KR101630216B1 (ko) 2008-09-29 2009-09-29 반도체 장치의 제작 방법

Country Status (5)

Country Link
US (2) US7943487B2 (ko)
JP (1) JP5586906B2 (ko)
KR (1) KR101630216B1 (ko)
CN (1) CN101714519B (ko)
SG (1) SG160295A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
SG160295A1 (en) * 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor device
US8043938B2 (en) 2009-05-14 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
JP2011029609A (ja) * 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法およびｓｏｉ基板
JP5866088B2 (ja) * 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8476147B2 (en) * 2010-02-03 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. SOI substrate and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JP2004356532A (ja) * 2003-05-30 2004-12-16 Seiko Epson Corp 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP2007165769A (ja) * 2005-12-16 2007-06-28 Shin Etsu Handotai Co Ltd 貼り合わせ基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4882610A (en) * 1987-10-29 1989-11-21 Deutsche Itt Industries Gmbh Protective arrangement for MOS circuits
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6380019B1 (en) 1998-11-06 2002-04-30 Advanced Micro Devices, Inc. Method of manufacturing a transistor with local insulator structure
DE19936941B4 (de) * 1998-11-11 2008-11-06 Robert Bosch Gmbh Verfahren zur Herstellung dünner Schichten, insbesondere Dünnschichtsolarzellen, auf einem Trägersubstrat
FR2855650B1 (fr) * 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
US7288458B2 (en) 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
US8629490B2 (en) 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
EP1975998A3 (en) 2007-03-26 2013-12-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a plurality of island-shaped SOI structures
US7846817B2 (en) 2007-03-26 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
SG160295A1 (en) 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JP2004356532A (ja) * 2003-05-30 2004-12-16 Seiko Epson Corp 複合半導体基板の製造方法、複合半導体基板、デバイスの製造方法、デバイス、電気光学装置並びに電子機器
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP2007165769A (ja) * 2005-12-16 2007-06-28 Shin Etsu Handotai Co Ltd 貼り合わせ基板の製造方法

Also Published As

Publication number Publication date
CN101714519A (zh) 2010-05-26
US20110212597A1 (en) 2011-09-01
US20100081252A1 (en) 2010-04-01
US7943487B2 (en) 2011-05-17
SG160295A1 (en) 2010-04-29
KR101630216B1 (ko) 2016-06-14
CN101714519B (zh) 2014-03-12
JP2010103513A (ja) 2010-05-06
JP5586906B2 (ja) 2014-09-10
US8273637B2 (en) 2012-09-25

Similar Documents

Publication Publication Date Title
US7939389B2 (en) Semiconductor device and method for manufacturing the same
JP5586912B2 (ja) 半導体基板の作製方法
KR101554470B1 (ko) 반도체 기판의 제작 방법
JP2011077504A (ja) 半導体装置の作製方法
KR20090057903A (ko) 반도체 장치 및 그 제조 방법
US7772089B2 (en) Method for manufacturing semiconductor device
US8273637B2 (en) Method for manufacturing semiconductor device
JP5583916B2 (ja) 半導体基板の作製方法及び半導体装置の作製方法
JP5866088B2 (ja) Ｓｏｉ基板の作製方法
JP5925440B2 (ja) Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2009253180A (ja) 半導体装置及びその作製方法
JP5279260B2 (ja) 半導体層の評価方法
US20120045883A1 (en) Method for manufacturing soi substrate
KR101641499B1 (ko) Ｓｏｉ 기판의 제작 방법
JP5576617B2 (ja) 単結晶半導体層の結晶性評価方法
JP2009212387A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant