JP5586912B2 - 半導体基板の作製方法 - Google Patents

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Description

本発明は、絶縁表面を有するベース基板上に単結晶半導体層が設けられた半導体基板の作製方法に関する。また、その半導体基板を用いて作製された半導体装置に関する。
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が存在するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁膜上に形成された薄い単結晶シリコン層の特長を活かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電圧など付加価値の高い半導体集積回路が実現できる。
ＳＯＩ基板を製造する方法の１つに、水素イオン注入と剥離を組み合わせた、水素イオン注入剥離法が知られている。水素イオン注入剥離法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、剥離用基板となるシリコンウエハにイオン注入法を用いて水素イオンを注入することにより表面から所定の深さにイオン注入層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハに接合（ボンディング）させる。その後、熱処理を行うことにより、イオン注入層を劈開面として水素イオンを注入した剥離用のシリコンウエハが薄膜状に剥離し、被剥離用のシリコンウエハ上に単結晶シリコン膜を形成することができる。また、水素イオン注入剥離法はスマートカット（登録商標）法と呼ぶこともある。
また、このような水素イオン注入剥離法を用いて単結晶シリコン膜をガラスからなるベース基板上に形成する方法が提案されている。例えば、特許文献１では、イオン注入によって形成された欠陥層や、剥離面の数ｎｍ〜数十ｎｍの段差を除去するために、剥離面を機械研磨している。また、特許文献２では、剥離工程後、単結晶半導体層へレーザ光の照射等の熱処理を施すことによって、単結晶半導体層の平坦性を改善させており、特許文献３では、剥離工程後、レーザ光を照射して、半導体薄膜層の結晶品質を改善するとともに、半導体薄膜層と透明な絶縁基板を強固に結合させている。
特開平１１−０９７３７９号公報 特開２０００−２９４７５４号公報 特開２００５−２５２２４４号公報
イオン注入剥離法を用いて薄膜の単結晶半導体層を形成する場合、イオンの注入や、剥離時の物理的衝撃等によって、形成された単結晶半導体層の表面の平坦性は損なわれており、また、結晶欠陥が増大している。単結晶半導体層に欠陥が多数存在する場合には、ゲート絶縁層との界面に欠陥の準位が形成されやすくなるため、これを用いて作製した半導体素子の特性は良好なものではない。また、単結晶半導体層の表面凹凸が大きいと、絶縁耐圧性の高いゲート絶縁層を作製することが困難であり、電界効果移動度の低下、又はしきい値電圧の増加など、半導体素子の性能が低下する原因となる。そこで、剥離後の単結晶半導体層の結晶性及び平坦性を回復する為の処理が必要とされる。
上記の問題を解消する方策としては、例えば、高温（８００℃以上）での加熱や、研削・研磨といった処理を挙げることができる。しかしながら、高温での加熱や、研削・研磨といった処理は、ガラス基板上に形成した単結晶半導体層に対する処理としては適当でない。ガラス基板の耐熱温度は６５０℃程度であり、また、ガラス基板はシリコン基板などと比較して大型のためである。
特許文献２または特許文献３では、剥離後の単結晶半導体層にレーザ光を照射して、単結晶半導体層の結晶性または平坦性を改善する方法が提案されている。しかしながら、レーザ光の照射強度が小さすぎる場合には、結晶欠陥の回復が十分でなく、また、レーザ光の照射強度が大きすぎる場合には、表面の平坦性の低下、及び単結晶半導体層の一部の領域の微結晶化といった問題が生じることが、本発明者らの研究によって明らかとなった。
そこで、レーザ光照射処理によって単結晶半導体層の結晶性向上及び平坦化を図るには、照射するレーザ光の照射強度を最適化する必要がある。しかし、レーザ光のエネルギーは非常に不安定であり、同一の装置を用いて同一の設定条件でレーザ光を照射する場合であっても、装置のコンディションによってエネルギーがばらついてしまう。また、レーザ光を照射する単結晶半導体層の膜厚のばらつきによって、基板毎に最適なレーザ光の照射強度が異なるため、これを一律に決定することは容易ではない。
上述した問題点に鑑み、本発明の一態様は、ベース基板上に固定された単結晶半導体層に照射するレーザ光の照射条件を最適化することで、結晶性及び平坦性の良好な単結晶半導体層、及びその単結晶半導体層を有する半導体基板を作製することを課題の一とする。
また本発明の一態様は、高性能な半導体素子を形成することを可能とする半導体基板および半導体装置の作製方法を提供することを課題の一とする。
本発明の一態様では、単結晶半導体層の結晶性を最良とするレーザ光のエネルギー密度をマイクロ波光導電減衰法によって検出する。具体的には、モニタ基板に対して複数のエネルギー密度条件でレーザ光を照射し、レーザ光を照射後のモニタ基板の単結晶半導体層において、反射マイクロ波の強度が極大となるレーザ光のエネルギー密度を検出する。次いで、基板毎の単結晶半導体層の膜厚のばらつき、及びレーザ発振器の照射ばらつきを考慮した最適のエネルギー密度で、各単結晶半導体層にレーザ光を照射し、半導体基板を作製する。詳細は以下の通りである。
本発明の一態様の半導体基板の作製方法は、第１乃至第ｎ（ｎ≧２）の単結晶半導体基板表面にイオンを照射して、第１乃至第ｎの単結晶半導体基板の表面から所定の深さに脆化層を形成し、第１乃至第ｎの単結晶半導体基板と、第１乃至第ｎのベース基板とを、単結晶半導体基板またはベース基板の少なくとも一方に設けられた絶縁層を介して、それぞれ貼り合わせる。次いで、熱処理によって、脆化層を境として第１乃至第ｎの単結晶半導体基板を分離することにより、第１乃至第ｎのベース基板上に第１乃至第ｎの単結晶半導体層をそれぞれ固定する。次いで、第１の単結晶半導体層に、複数のエネルギー密度条件でレーザ光を照射し、マイクロ波光導電減衰法によって、第１の単結晶半導体層の反射マイクロ波の検出信号のピーク値を検出し、当該ピーク値が極大となるレーザ光のエネルギー密度を、Ｅ１ｍａｘとするとき、エネルギー密度Ｅが以下の式（１）を満たすレーザ光を第２乃至第ｎの単結晶半導体層へ照射する。

（但し、式（１）において、σは以下の式（２）を満たす。）

（但し、式（２）において、σｔはｎ層の単結晶半導体層のそれぞれにおいて反射マイクロ波の強度が極大となるエネルギー密度の標準偏差を示し、σｅは、照射されるレーザ光のエネルギー密度の半導体基板毎の標準偏差を示す。）
または、上記の本発明の一態様の半導体基板の作製方法において、第１の単結晶半導体層の膜厚が第１乃至第ｎの単結晶半導体層膜厚の中央値である、または、中央値に最も近く、ピーク値が極大となるレーザ光のエネルギー密度を、Ｅ１ｍａｘとするとき、エネルギー密度Ｅが以下の式（３）を満たすレーザ光を第２乃至第ｎの単結晶半導体層へ照射する。
（但し、式（３）において、σは以下の式（４）を満たす。）
（但し、式（４）において、σｄはｎ層の単結晶半導体層の膜厚の標準偏差を示し、σｅは、照射されるレーザ光のエネルギー密度の標準偏差を示す。）
なお、本明細書において、接合層は単結晶半導体基板の表面だけでなく、ベース基板の表面にも形成することができる。また、接合層は、ベース基板の表面のみに形成することができる。
また、本明細書において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５０原子％、Ｓｉが２５〜３５原子％、水素が１５〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
本発明の一態様を用いることにより、レーザ発振器のばらつき及び単結晶半導体層の膜厚ばらつきによらずに、単結晶半導体層へのレーザ照射強度を最適化することができる。したがって、結晶性及び平坦性の良好な単結晶半導体層を効率よく作製することができる。
また、本発明の一態様に係る半導体基板を用いることで、高性能な半導体素子を効率よく形成することが可能になる。
レーザ光の照射工程の一例について示す図。 半導体基板の作製工程を示す図。 半導体装置の作製工程を示す図。 半導体装置の作製工程を示す図。 半導体装置の平面図及び断面図。 半導体装置を用いた電子機器を示す図。 半導体装置を用いた電子機器を示す図。 実施例１に用いた半導体基板の断面図。 単結晶半導体層の膜厚とピーク値の相関を説明する図。 実施例２に用いた半導体基板の断面図。 反射マイクロ波の検出信号のピーク値とＴＦＴ特性の相関を説明する図。 エネルギー密度とピーク値の相関を説明するモデル図。
以下に、本発明の一態様を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施形態および実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法などについて繰り返しになる説明は省略している。
（実施の形態１）
本実施の形態では、半導体基板の作製方法における、単結晶半導体層へのレーザ照射工程について説明する。
図１は、単結晶半導体層１１２にレーザ光１１３を照射する工程を示している。図１において、本実施の形態の半導体基板２００は、第１の絶縁層１１１及び第２の絶縁層１２１を介してベース基板１１０上に、単結晶半導体基板から分離された単結晶半導体層１１２が設けられている。上述したように、単結晶半導体基板から分離された後の単結晶半導体層１１２は、イオンの導入や、分離時の物理的衝撃等によって、形成された単結晶半導体層の表面の平坦性は損なわれている。なお、単結晶半導体基板としては、例えば、単結晶シリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることができる。本実施の形態では、単結晶半導体基板として、単結晶シリコン基板を用いるものとする。
レーザ光１１３を照射すると、単結晶半導体層１１２がレーザ光１１３を吸収し、レーザ光１１３が照射された部分が温度上昇する。この部分の温度が単結晶半導体層１１２の融点以上の温度になると、単結晶半導体層１１２が溶融して欠陥を修復することができる。レーザ光１１３が照射されなくなると、単結晶半導体層１１２の溶融部分の温度は下がり、やがて、溶融部分は凝固し、再結晶化（再単結晶化）する。これによって、単結晶半導体層の平坦性を向上させ、また、結晶性を回復させることができる。また、レーザ光を用いることによりベース基板１１０が直接加熱されないため、ベース基板１１０の温度上昇を抑えることができる。
なお、レーザ光の照射による単結晶半導体層１１２の溶融は部分溶融とすることが好ましい。レーザ光１１３の照射により、単結晶半導体層１１２が部分溶融状態となると、液相となった半導体の表面張力により平坦化が進行する。同時に、ベース基板１１０への熱の拡散により単結晶半導体層１１２の冷却が進み、単結晶半導体層１１２中には深さ方向に温度勾配が生じ、ベース基板１１０側から、単結晶半導体層１１２表面へと固液界面が移動して再結晶化する、いわゆる縦成長が起こる。また、この結晶化は下層の溶融しない領域を種として再結晶化が進行する。下層の固相部分は単結晶であり、結晶方位が揃っているため、結晶粒界が形成されず、レーザ照射処理後の単結晶半導体層１１２は、結晶粒界の無い単結晶半導体層とすることができる。また、溶融された上層は、凝固することで再結晶化するが、下層の固相のまま残った単結晶半導体と結晶方位が揃った単結晶半導体が形成される。
一方、単結晶半導体層１１２を完全溶融状態とした場合には、液相となった後の無秩序な核発生により、単結晶半導体層の一部の領域が微結晶化し、結晶性が低下する。ここで、完全溶融とは、単結晶半導体層１１２が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、単結晶半導体層１１２の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。
レーザ光の照射条件は、マイクロ波光導電減衰法（以下、μ−ＰＣＤ法という）を用いた結晶性の評価によって決定することができる。
μ−ＰＣＤ法とは、半導体の表面にレーザ光を照射して、半導体中にキャリアを発生させ、かつレーザ光が照射されている位置にマイクロ波を照射し、半導体で反射されたマイクロ波の強度の減衰状態を検出することで、ライフタイムを評価する方法である。μ−ＰＣＤ法では、半導体中にキャリアが生成されると半導体の抵抗値が下がるため、キャリアが発生した領域でのマイクロ波の反射率が高くなることを利用しており、反射マイクロ波の強度を検出することで、ライフタイムを評価している。なお、半導体が薄膜の場合には、反射マイクロ波の検出信号のピーク値（以下、ピーク値と記載する）でライフタイムが評価できることが知られており、ピーク値が大きいほどライフタイムが長いことを示す。
単結晶シリコンに光を照射すると価電子帯で発生した電子と伝導帯に発生した正孔は、再結合し、消滅する。単結晶シリコン層に汚染や欠陥が多数あると、電荷トラップ中心の密度が高くなるため、単結晶シリコンでのキャリアの再結合の確率が増加するので、ライフタイムは短くなる。このため、ライフタイムは単結晶シリコンなど半導体の結晶構造が完全であるかを評価するパラメータとして利用されており、ライフタイムが長い（すなわち、ピーク値が大きい）ほど、結晶性が良好であることを示す。
単結晶半導体層が部分溶融状態となるレーザエネルギーの場合、エネルギー密度が大きいほど、単結晶半導体層が液相となり欠陥が修復される領域が広くなるため、ピーク値が大きくなる。一方、レーザエネルギーが過剰になり、単結晶半導体層が完全溶融状態となると、再結晶化後の単結晶半導体層が微結晶化するため結晶性が低下して、ピーク値が小さくなる。
図１２に照射するレーザ光のエネルギー密度と、レーザ光照射後の単結晶半導体層において検出されるピーク値との関係を模式的に示す。図１２において、縦軸は、単結晶半導体層において検出されるピーク値を表し、横軸は、レーザ光のエネルギー密度を表す。図１２に示すように、単結晶半導体層において検出されるピーク値は、極大値を有している。ピーク値が極大となるエネルギー密度以下のレーザ光が照射された領域において、単結晶半導体層は部分溶融状態となり、そのエネルギー密度を超えたレーザ光が照射された単結晶半導体層は微結晶化している。従って、ピーク値が極大となるエネルギー密度（以下、Ｅｍａｘとも表記する）が、単結晶半導体層が部分溶融となる最大のエネルギー密度であり、且つ、単結晶半導体層の結晶欠陥が最も少なくなる最適なエネルギー密度である。
なお、単結晶半導体層の膜厚と、Ｅｍａｘとは相関関係にあり、単結晶半導体層の膜厚が増加すると、Ｅｍａｘも増加する。
以上示したように、μ−ＰＣＤ法を用いてピーク値が極大となるエネルギー密度を求めることで、簡便な方法で、且つ非破壊で結晶性が良好となるレーザ照射エネルギー密度を決定することができる。
ｎ層の単結晶半導体層をレーザ処理してｎ枚の半導体基板を作製する場合、ｎ枚のうち１枚をモニタ基板として、モニタ基板の単結晶半導体層の複数の領域に対して互いに異なる複数のエネルギー密度条件でレーザ光を照射した後、μ−ＰＣＤ法を用いてＥｍａｘを検出して最適な照射条件を決定する。そして、その最適な照射条件を用いて（ｎ−１）枚にレーザ光を照射する。しかし、レーザ光のエネルギーは非常に不安定であり、同一の装置を用いて同一の設定条件でレーザ光を照射する場合であっても、装置のコンディションによって射出されるエネルギー密度がばらついてしまう。また、Ｅｍａｘは、単結晶半導体層の膜厚に依存するため、レーザ光を照射する単結晶半導体層の膜厚のばらつきによって、基板毎に最適なレーザ光の照射強度が異なる。そのため、例えばｎ枚目の半導体基板に設けられた単結晶半導体層（以下、単結晶半導体層Ｎ）の膜厚がモニタ基板の単結晶半導体層（以下、単結晶半導体層Ｍ）の膜厚よりも薄い場合、単結晶半導体層ＭにおけるＥｍａｘ（以下、Ｅ１ｍａｘとも表記する）で単結晶半導体層Ｎにレーザ光を照射すると、レーザエネルギーが過剰となり単結晶半導体層Ｎが微結晶化してしまう。また、単結晶半導体層の微結晶化は不可逆的な反応であるため、微結晶化したｎ枚目の半導体基板は不良基板となる。
従って、（ｎ−１）枚の基板にレーザ光を照射する際には、膜厚のばらつきを考慮して、Ｅ１ｍａｘよりも低いエネルギー密度を選択する必要がある。選択するエネルギー密度と発生する不良率を評価する指標としては、工程能力指数Ｃｐｋがある。工程能力指数とは、ある工程においてその工程の持つ品質管理能力を数値化したものであり、その値が高いほど工程管理能力が高いことを示すため、値の大きさによって工程管理が可能となる。レーザ光のエネルギー密度の下限規格値をＬＳＬ、上限規格値をＵＳＬ、平均値をｘｂａｒ、標準偏差をσとすると、下限規格及び上限規格は、それぞれ以下の式（５）、式（６）で表される。
本実施の形態において、ＬＳＬは、単結晶半導体層Ｍを溶融させる最小のエネルギー密度である。また、ｘｂａｒは、（ｎ−１）枚の半導体基板に照射するエネルギー密度Ｅで表され、σはｎ層の単結晶半導体層のそれぞれにおけるＥｍａｘの標準偏差と、ｎ枚の半導体基板毎に照射されるレーザ光のエネルギー密度の標準偏差を合わせたものである。Ｅｍａｘ以下のエネルギー密度においては、単結晶半導体層Ｍを溶融させるエネルギー密度が大きいほど単結晶半導体層Ｍの結晶性が向上するため、十分な結晶性を得るためには下限規格値をＥｍａｘの９０％以上とするのが好ましく、９５％以上とするのが好ましい。従って、下限の工程能力指数Ｃｐｋは、好ましくは以下の式（７）で表され、より好ましくは以下の式（８）で表される。
ただし、式（７）及び式（８）において、σは、ｎ層の単結晶半導体層のそれぞれにおけるＥｍａｘの標準偏差σｔと、ｎ枚の半導体基板毎に照射されるレーザ光のエネルギー密度の標準偏差σｅを合わせた標準偏差であり、以下の式（９）を満たす。
また、本実施の形態において、ＵＳＬはＥ１ｍａｘであり、ｘｂａｒは、（ｎ−１）枚の半導体基板に照射するエネルギー密度Ｅで表される。また、σはｎ層の単結晶半導体層のそれぞれにおけるＥｍａｘの標準偏差と、ｎ枚の半導体基板毎に照射されるレーザ光のエネルギー密度の標準偏差を合わせたものとすると、上限の工程能力指数Ｃｐｋは、以下の式（１０）で表される。
ただし、式（１０）において、σは、ｎ層の単結晶半導体層のそれぞれにおけるＥｍａｘの標準偏差σｔと、ｎ枚の半導体基板毎に照射されるレーザ光のエネルギー密度の標準偏差σｅを合わせた標準偏差であり、以下の式（１１）を満たす。
工程能力指数と不良基板発生率の関係を表１に示す。
表１より、Ｃｐｋが１．３の場合に、不良率を５０ｐｐｍまで低減させることができるため、安定してレーザ処理を行うためにＣｐｋ＝１．３以上とすることが好ましい。従って、単結晶半導体層Ｍのピーク値が極大となるエネルギー密度をＥ１ｍａｘとするとき、（ｎ−１）枚へ照射されるレーザ光のエネルギー密度Ｅは、以下の式（１２）を満たすのが好ましい。
また、単結晶半導体層Ｍのピーク値が極大となるエネルギー密度をＥ１ｍａｘとするとき、（ｎ−１）枚へ照射されるレーザ光のエネルギー密度Ｅは、以下の式（１３）を満たすのがより好ましい。
但し、式（１２）及び式（１３）においてσは以下の式（１４）を満たすものとする。
式（１４）において、σｔはｎ層の単結晶半導体層のそれぞれにおいて反射マイクロ波の強度が極大となるエネルギー密度の標準偏差を示し、σｅは、照射されるレーザ光のエネルギー密度の半導体基板毎の標準偏差を示す。
以上示したように、μ−ＰＣＤ法を用いて、ピーク値が極大となるエネルギー密度をもとめることで、簡便な方法且つ非破壊で、単結晶半導体層への最適なレーザ照射のエネルギー密度を選択することができる。したがって、平坦性及び結晶性の良好な単結晶半導体層を有する半導体基板を効率よく作製することが可能となる。
また、選択されたエネルギー密度Ｅは、半導体基板毎の単結晶半導体層の膜厚のばらつき及びレーザ発振器のエネルギーばらつきを考慮して選択されているため、半導体基板の作製工程において不良基板の発生を抑制することが可能となる。よって、良好な単結晶半導体層有する半導体基板を低いコストで作製することができる。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示したレーザ光の最適条件の検出方法を用いた半導体基板の作製方法について、図２を参照して説明する。
はじめに、単結晶半導体基板１００を用意する。単結晶半導体基板１００としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４属元素でなる単結晶半導体基板を用いることができる。もちろん、ガリウムヒ素、インジウムリンなどの化合物半導体でなる基板を用いてもよい。本実施の形態においては、単結晶半導体基板１００として、単結晶シリコン基板を用いることとする。単結晶半導体基板１００の形状やサイズに制限は無いが、例えば、８インチ（２００ｍｍ）、１２インチ（３００ｍｍ）、１８インチ（４５０ｍｍ）といった円形の半導体基板を、矩形に加工して用いることができる。なお、本明細書において、単結晶とは、結晶構造が一定の規則性を持って形成されており、どの部分においても結晶軸が同じ方向を向いているものをいう。つまり、欠陥の多少については問わないものとする。また、矩形とは、正方形も含むものとする。
単結晶半導体基板１００を洗浄した後、単結晶半導体基板１００表面に第１の絶縁層１１１を形成する。例えば、単結晶半導体基板１００を、酸化性雰囲気下において熱処理することにより第１の絶縁層１１１を形成することができる。熱酸化処理は、酸化性雰囲気中にハロゲン（例えば、塩素またはフッ素）を添加した酸化を行うことが好ましい。ハロゲンを添加して熱酸化を行うことにより形成された絶縁層中にはハロゲンが含まれており、ハロゲンは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下の濃度で含まれることにより金属等の不純物を捕獲して単結晶半導体基板１００の汚染を防止する保護膜としての機能を発現させることができる。
本実施の形態においては、酸素に対しＨＣｌを３体積％の割合で含む雰囲気中で熱酸化処理して、塩素を含有する酸化シリコン膜を第１の絶縁層１１１として形成する。熱酸化処理の温度は、９５０℃とし、膜厚は５０ｎｍとする。なお、本実施の形態においては第１の絶縁層１１１を単層構造としたが、２層以上の積層構造としても良い。
次に、上記第１の絶縁層１１１を介して、電界で加速されたイオンでなるイオンビームを単結晶半導体基板１００に照射し、単結晶半導体基板１００の表面から所定の深さの領域に、脆化層１０２を形成する（図２（Ａ））。脆化層１０２が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって制御することができる。ここで、脆化層１０２は、イオンの平均侵入深さと同程度の深さの領域に形成されることになる。
上述の脆化層１０２が形成される深さにより、単結晶半導体基板１００から分離される半導体層の厚さが決定される。脆化層１０２が形成される深さは、単結晶半導体基板１００の表面から５０ｎｍ以上５００ｎｍ以下であり、好ましくは５０ｎｍ以上２００ｎｍ以下である。
イオンを単結晶半導体基板１００に照射する際には、イオン注入装置又はイオンドーピング装置を用いることができる。イオン注入装置では、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に注入する。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に照射する。なお、質量分離装置を備えているイオンドーピング装置では、イオン注入装置と同様に、質量分離を伴うイオンの注入を行うこともできる。本明細書において、イオン注入装置又はイオンドーピング装置のいずれか一方を特に用いる必要がある場合にのみそれを明記し、特に明記しないときは、いずれの装置を用いてイオンの照射を行っても良いこととする。
イオンドーピング装置を用いる場合のイオンの照射工程は、例えば、以下の条件で行うことができる。
・加速電圧 １０ｋＶ以上１００ｋＶ以下（好ましくは３０ｋＶ以上８０ｋＶ以下）
・ドーズ量 １×１０１６ｉｏｎｓ／ｃｍ２以上４×１０１６ｉｏｎｓ／ｃｍ２以下
・ビーム電流密度 ２μＡ／ｃｍ２以上（好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上）
イオンドーピング装置を用いる場合、イオンの照射工程のソースガスには水素を含むガスを用いることができる。該ガスを用いることによりイオン種としてＨ＋、Ｈ２ ＋、Ｈ３ ＋を生成することができる。該ガスをソースガスとして用いる場合には、Ｈ３ ＋を多く照射することが好ましい。具体的には、イオンビームに、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋イオンが７０％以上含まれるようにすることが好ましく、Ｈ３ ＋イオンの割合を８０％以上とすることがより好ましい。このようにＨ３ ＋の割合を高めておくことで、脆化層１０２に１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で水素を含ませることが可能である。これにより、脆化層１０２からの分離が容易になる。また、Ｈ３ ＋イオンを多く照射することで、Ｈ＋、Ｈ２ ＋を照射するよりもイオンの照射効率が向上する。つまり、照射にかかる時間を短縮することができる。
イオンドーピング装置は廉価で、大面積処理に優れているため、イオンドーピング装置を用いてＨ３ ＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。また、イオンドーピング装置を用いた場合、重金属も同時に導入されるおそれがあるが、本実施の形態においては、塩素原子を含有する第１の絶縁層１１１を介してイオンの照射を行うことにより、これらの重金属による単結晶半導体基板１００の汚染を防ぐことができる。
イオン注入装置を用いる場合には、質量分離により、Ｈ３ ＋イオンが注入されるようにすることが好ましい。もちろん、Ｈ２ ＋を注入してもよい。ただし、イオン注入装置を用いる場合には、イオン種を選択して注入するため、イオンドーピング装置を用いる場合と比較して、イオン照射の効率が低下する場合がある。
なお、イオン照射後に、第１の絶縁層１１１を形成してもよいが、イオン照射の際の単結晶半導体基板１００の汚染及び表面の損傷を防ぐためには、イオン照射前に第１の絶縁層１１１を設けることが好ましい。また、イオン照射の際に第１の絶縁層１１１が損傷している場合には、脆化層１０２を形成した後、第１の絶縁層１１１を除去し、新たに絶縁層を形成してもよい。
次に、ベース基板１１０を準備する。ベース基板１１０は、絶縁体でなる基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。本実施の形態では、ガラス基板を用いる場合について説明する。ベース基板１１０として大面積化が可能で安価なガラス基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。
また、ベース基板１１０を用いるに際し、ベース基板１１０の表面をあらかじめ洗浄することが好ましい。具体的には、ベース基板１１０を、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて超音波洗浄を行う。例えば、ベース基板１１０の表面に塩酸過水を用いて超音波洗浄を行うことが好ましい。このような洗浄処理を行うことによって、ベース基板１１０表面の平坦化や残存する研磨粒子を除去することができる。
次に、ベース基板１１０の表面に第２の絶縁層１２１を形成する（図２（Ｂ））。第２の絶縁層１２１は単層構造でも良いし積層構造でも良い。また、第２の絶縁層１２１は必ずしも形成しなくとも構わない。第２の絶縁層１２１を構成する材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを挙げることができる。本実施の形態においては、第２の絶縁層１２１として窒素含有層（例えば、窒化シリコン膜（ＳｉＮｘ）又は窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜）を形成する。
本実施の形態において、第２の絶縁層１２１として機能する窒素含有層は、単結晶半導体基板１００上に設けられた第１の絶縁層１１１と貼り合わされる層（接合層）となる。また、窒素含有層は、後にベース基板上に単結晶構造を有する半導体層（以下、「単結晶半導体層」と記す）を設けた際に、ベース基板に含まれるＮａ（ナトリウム）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。
その後、上記のベース基板１１０と単結晶半導体基板１００とを貼り合わせる（図２（Ｃ））。具体的には、ベース基板１１０及び単結晶半導体基板１００の表面を超音波洗浄などの方法で洗浄した後、ベース基板１１０の表面と単結晶半導体基板１００の表面とが接触するように配置し、ベース基板１１０の表面と単結晶半導体基板１００の表面とでボンディング（接合）が形成されるように加圧処理を施す。ボンディングの形成には、ファン・デル・ワールス力や水素結合が関与しているもの考えられている。
なお、ボンディングを形成する前に、ベース基板１１０又は単結晶半導体基板１００の表面を酸素プラズマ処理又はオゾン処理して、その表面を親水性にしても良い。この処理によって、ベース基板１１０又は単結晶半導体基板１００の表面に水酸基が付加されるため、水素結合を効率よく形成することができる。
次に、貼り合わせられたベース基板１１０及び単結晶半導体基板１００に対して加熱処理を施して、貼り合わせを強固なものとする。この際の加熱温度は、脆化層１０２における分離が進行しない温度とする必要がある。例えば、４００℃未満、好ましくは３００℃以下とすることができる。加熱処理時間については特に限定されず、処理速度と貼り合わせ強度との関係から最適な条件を適宜設定すればよい。本実施の形態においては、２００℃、２時間の加熱処理を施すこととする。ここで、貼り合わせに係る領域のみにマイクロ波を照射して、局所的に加熱することも可能である。なお、貼り合わせ強度に問題がない場合は、上記加熱処理を省略しても良い。
次に、単結晶半導体基板１００を、脆化層１０２にて、単結晶半導体層１１２と単結晶半導体基板１１８とに分離する（図２（Ｄ））。単結晶半導体基板１００の分離は、加熱処理により行う。該加熱処理の温度は、ベース基板１１０の耐熱温度を目安にすることができる。例えば、ベース基板１１０としてガラス基板を用いる場合には、加熱温度は４００℃以上６５０℃以下とすることが好ましい。ただし、短時間であれば、４００℃以上７００℃以下の加熱処理を行っても良い。なお、本実施の形態においては、６００℃、２時間の加熱処理を施すこととする。
上述のような加熱処理を行うことにより、脆化層１０２に形成された微小な空孔の体積変化が生じ、脆化層１０２に亀裂が生ずる。その結果、脆化層１０２に沿って単結晶半導体基板１００が劈開する。第１の絶縁層１１１はベース基板１１０上の第２の絶縁層１２１と貼り合わせられているので、ベース基板１１０上には単結晶半導体基板１００から分離された単結晶半導体層１１２が固定される。また、この加熱処理で、ベース基板１１０と単結晶半導体基板１００の貼り合わせに係る界面が加熱されるため、貼り合わせに係る界面に共有結合が形成され、ベース基板１１０と単結晶半導体基板１００の結合力が一層向上する。
その後、単結晶半導体層１１２の再結晶化、平坦化などを目的として、単結晶半導体層１１２にレーザ光１１３を照射する（図２（Ｅ））。ここで、実施の形態１で示した本発明の一態様に係るレーザ光の最適条件の検出方法を用いることで、単結晶半導体層１１２を効率よく再結晶化及び平坦化することができる。
上記レーザ光１１３の照射には、パルス発振レーザを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザ光を発振することができ、部分溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。より好ましくは、１０Ｈｚ以上１ＭＨｚ以下である。上述のパルス発振レーザとしては、Ａｒレーザ、Ｋｒレーザ、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザ、金蒸気レーザ等を用いることができる。なお、上記レーザ光１１３の照射にはパルス発振レーザを用いることが好ましいが、これに限定して解釈されるものではない。すなわち、連続発振レーザの使用を除外するものではない。なお、連続発振レーザとしては、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ等がある。
レーザ光１１３の波長は、単結晶半導体層１１２に吸収される波長とする必要がある。その波長は、レーザ光の侵入長などを考慮して決定すればよい。例えば、単結晶半導体層１１２が単結晶シリコン層である場合には、２００ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザ光１１３のエネルギー密度は、レーザ光１１３の波長、単結晶半導体層１１２の材料、単結晶半導体層１１２の膜厚などを考慮して決定することができる。具体的には、実施の形態１で示した方法によって照射するレーザ光のエネルギー密度の最適条件を設定することが可能であり、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすることができる。
レーザ光１１３の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気のような不活性雰囲気で行うことができる。不活性雰囲気中でレーザ光１１３を照射するには、気密性のあるチャンバー内でレーザ光１１３を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザ光１１３の被照射面に窒素ガスなどの不活性ガスを吹き付けることで、窒素雰囲気を形成することもできる。その他、レーザ光１１３の照射は真空中で行っても良い。
上述のようにレーザ光１１３を照射した後には、単結晶半導体層１１２の膜厚を小さくする薄膜化工程を行っても良い。単結晶半導体層１１２の厚さは、単結晶半導体層１１２から形成される素子の特性に合わせて決めることができる。半導体素子の活性層やゲート絶縁層が薄膜化されると、短チャネル効果抑制、移動度の向上、Ｓ値の向上を図ることができる。ベース基板１１０に貼り付けられた単結晶半導体層１１２の表面に、薄いゲート絶縁層を段差被覆性良く形成するには、単結晶半導体層１１２の膜厚は、５０ｎｍ以下とすることが望ましく、その厚さは５ｎｍ以上５０ｎｍ以下とすればよい。
単結晶半導体層１１２の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。ドライエッチング法では、エッチングガスに、塩化硼素、塩化珪素または四塩化炭素などの塩化物ガス、塩素ガス、フッ化硫黄、フッ化窒素などのフッ化物ガス、酸素ガスなどを用いることができる。ウエットエッチング法では、エッチング液に水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液を用いることができる。
なお、本実施の形態においては、レーザ光の照射後にエッチング処理を行う例を挙げたが、これに限定して解釈されるものではない。例えば、レーザ光の照射前にエッチング処理を行ってもよい。この場合には、エッチング処理により半導体層表面の凹凸や欠陥をある程度低減することができ、また、分離面に残っている脆化層を除去することができる。脆化層を除去することで、レーザ光の照射による表面の平坦化の効果、および結晶性の回復の効果を高めることができる。また、レーザ光の照射前及び照射後の両方にエッチング処理を適用しても良い。また、レーザ光の照射とエッチング処理を交互に繰り返しても良い。このように、レーザ光の照射とエッチング処理を組み合わせて用いることにより、半導体層表面の凹凸、欠陥等を著しく低減することができる。もちろん、上述のエッチング処理や加熱処理などを常に用いる必要はない。
レーザ光を照射した後、単結晶半導体層を溶融させない温度で加熱する加熱処理を行うのが好ましい。加熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ装置、マイクロ波加熱装置などを用いることができる。また、加熱温度は、単結晶半導体層１１２を溶融させない温度で、かつベース基板１１０の歪み点以下の温度である。この加熱温度は５００℃以上が好ましく、例えば、加熱温度は５００℃以上６５０℃以下とすることができ、単結晶半導体層１１２を５５０℃以上に加熱することがより好ましい。
また、加熱処理の雰囲気は不活性気体雰囲気とすることができる。不活性気体とは、この加熱処理において単結晶半導体層の表面と反応して酸化膜を形成しない分子または原子の気体である。例えば、不活性気体には、窒素ガス（Ｎ２ガス）、アルゴンやキセノンなどの希ガスなどがある。また、不活性気体雰囲気中の酸素濃度は３０ｐｐｍ以下であることが好ましく、１０ｐｐｍ以下がより好ましい。また、加熱処理の雰囲気を減圧状態（真空状態）にすることで、単結晶半導体層表面の酸化を防止することができる。圧力は１×１０−３〜５×１０−３Ｐａとすることが好ましい。
以上により、表面の平坦性が向上し、欠陥が低減された単結晶半導体層１２０（単結晶シリコン半導体層）を有する半導体基板を作製することができる（図２（Ｆ））。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施の形態を適用することで、平坦性及び結晶性の良好な単結晶半導体層を有する半導体基板を効率よく作製することが可能となる。また、本実施の形態を適用することで、半導体基板の作製工程において不良基板の発生を抑制することが可能となる。よって、良好な単結晶半導体層を有する半導体基板を低いコストで作製することができる。
（実施の形態３）
本実施の形態では、図３及至図５を参照して、上述の半導体基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置の一例として複数のトランジスタからなる半導体装置の作製方法について説明することとする。なお、以下において示すトランジスタを組み合わせて用いることで、様々な半導体装置を形成することができる。
図３（Ａ）は、実施の形態２により作製した半導体基板の断面図である。
単結晶半導体層１２０には、ＴＦＴのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加しても良い。不純物を添加する領域、および添加する不純物の種類は、適宜変更することができる。例えば、ｎチャネル型ＴＦＴの形成領域にはｐ型不純物を添加し、ｐチャネル型ＴＦＴの形成領域にｎ型不純物を添加することができる。上述の不純物を添加する際には、ドーズ量が１×１０１５ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下程度となるように行えばよい。その後、単結晶半導体層１２０を島状に分離して、半導体層７０２、及び半導体層７０４を形成する（図３（Ｂ）参照）。
次に、半導体層７０２と半導体層７０４を覆うように、ゲート絶縁層７０６を形成する（図３（Ｃ）参照）。ここでは、プラズマＣＶＤ法を用いて、酸化珪素膜を単層で形成することとする。その他にも、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を、単層構造又は積層構造で形成することによりゲート絶縁層７０６としても良い。
プラズマＣＶＤ法以外の作製方法としては、スパッタリング法や、高密度プラズマ処理による酸化または窒化による方法が挙げられる。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などガスの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化または窒化することにより、１ｎｍ以上２０ｎｍ以下、望ましくは２ｎｍ以上１０ｎｍ以下の絶縁層を半導体層に接するように形成する。
上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応であるため、ゲート絶縁層７０６と半導体層７０２及び半導体層７０４との界面準位密度をきわめて低くすることができる。また、高密度プラズマ処理により半導体層を直接酸化または窒化することで、形成される絶縁層の厚さのばらつきを抑えることが出来る。また、半導体層が結晶性を有するため、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させる場合であっても、結晶粒界における不均一な酸化を抑え、均一性が良く、界面準位密度の低いゲート絶縁層を形成することができる。このように、高密度プラズマ処理により形成された絶縁層をトランジスタのゲート絶縁層の一部または全部に用いることで、特性のばらつきを抑制することができる。
プラズマ処理による絶縁層の作製方法のより具体的な一例について説明する。亜酸化窒素（Ｎ２Ｏ）を、アルゴン（Ａｒ）を用いて１倍以上３倍以下（流量比）に希釈し、１０Ｐａ以上３０Ｐａ以下の圧力下で３ｋＷ以上５ｋＷ以下のマイクロ波（２．４５ＧＨｚ）電力を印加して、半導体層７０２と半導体層７０４の表面を酸化または窒化させる。この処理により１ｎｍ以上１０ｎｍ以下（好ましくは２ｎｍ以上６ｎｍ以下）のゲート絶縁層７０６の下層を形成する。さらに、亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０Ｐａ以上３０Ｐａ以下の圧力下で３ｋＷ以上５ｋＷ以下のマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化シリコン膜を形成し、ゲート絶縁層７０６の上層とする。このように、固相反応と気相成長法を組み合わせてゲート絶縁層７０６を形成することにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層７０６を形成することができる。なお、この場合においてゲート絶縁層７０６は２層構造となる。
或いは、半導体層７０２と半導体層７０４を熱酸化させることで、ゲート絶縁層７０６を形成するようにしても良い。このような熱酸化を用いる場合には、耐熱性の比較的高いベース基板を用いることが好ましい。
なお、水素を含むゲート絶縁層７０６を形成し、その後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁層７０６中に含まれる水素を半導体層７０２及び半導体層７０４中に拡散させるようにしても良い。この場合、ゲート絶縁層７０６として、プラズマＣＶＤ法を用いた窒化シリコン又は窒化酸化シリコンを用いることができる。なお、プロセス温度は３５０℃以下とすると良い。このように、半導体層７０２及び半導体層７０４に水素を供給することで、半導体層７０２中、半導体層７０４中、ゲート絶縁層７０６と半導体層７０２の界面、及びゲート絶縁層７０６と半導体層７０４の界面における欠陥を効果的に低減することができる。
次に、ゲート絶縁層７０６上に導電層を形成した後、該導電層を所定の形状に加工（パターニング）することで、半導体層７０２と半導体層７０４の上方に電極７０８を形成する（図３（Ｄ）参照）。導電層の形成にはＣＶＤ法、スパッタリング法等を用いることができる。導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて形成することができる。また、上記金属を主成分とする合金材料を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体に導電性を付与する不純物元素をドーピングした多結晶珪素など、半導体材料を用いて形成しても良い。
本実施の形態では電極７０８を単層の導電層で形成しているが、本実施の形態の半導体装置は該構成に限定されない。電極７０８は積層された複数の導電層で形成されていても良い。２層構造とする場合には、例えば、モリブデン膜、チタン膜、窒化チタン膜等を下層に用い、上層にはアルミニウム膜などを用いればよい。３層構造の場合には、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造や、チタン膜とアルミニウム膜とチタン膜の積層構造などを採用するとよい。
なお、電極７０８を形成する際に用いるマスクは、酸化珪素や窒化酸化珪素等の材料を用いて形成してもよい。この場合、酸化珪素膜や窒化酸化珪素膜等をパターニングしてマスクを形成する工程が加わるが、レジスト材料と比較して、エッチング時におけるマスクの膜減りが少ないため、より正確な形状の電極７０８を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的に電極７０８を形成しても良い。ここで、液滴吐出法とは、所定の組成物を含む液滴を吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節し、所望のテーパー形状を有するように導電層をエッチングすることで、電極７０８を形成することもできる。また、テーパー形状は、マスクの形状によって制御することもできる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄もしくはフッ化窒素などのフッ素系ガス又は酸素などを適宜用いることができる。
次に、電極７０８をマスクとして、一導電型を付与する不純物元素を半導体層７０２、半導体層７０４に添加する（図４（Ａ）参照）。本実施の形態では、半導体層７０２にｎ型を付与する不純物元素（例えばリンまたはヒ素）を、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する。なお、ｎ型を付与する不純物元素を半導体層７０２に添加する際には、ｐ型の不純物が添加される半導体層７０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体層７０４に添加する際には、ｎ型の不純物が添加される半導体層７０２はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。又は、半導体層７０２及び半導体層７０４に、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素の一方を添加した後、一方の半導体層のみに、より高い濃度でｐ型を付与する不純物元素又はｎ型を付与する不純物元素の他方を添加するようにしても良い。上記不純物の添加により、半導体層７０２に不純物領域７１０、半導体層７０４に不純物領域７１２が形成される。
次に、電極７０８の側面にサイドウォール７１４を形成する（図４（Ｂ）参照）。サイドウォール７１４は、例えば、ゲート絶縁層７０６及び電極７０８を覆うように新たに絶縁層を形成し、垂直方向を主体とした異方性エッチングにより、該絶縁層を部分的にエッチングすることで形成することができる。なお、上記の異方性エッチングにより、ゲート絶縁層７０６を部分的にエッチングしても良い。サイドウォール７１４を形成するための絶縁層としては、プラズマＣＶＤ法やスパッタリング法等により、珪素、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、有機材料などを含む膜を、単層構造又は積層構造で形成すれば良い。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。また、エッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール７１４を形成する工程は、これらに限定されるものではない。
次に、ゲート絶縁層７０６、電極７０８及びサイドウォール７１４をマスクとして、半導体層７０２、半導体層７０４に一導電型を付与する不純物元素を添加する（図４（Ｃ）参照）。なお、半導体層７０２、半導体層７０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｎ型を付与する不純物元素を半導体層７０２に添加する際には、ｐ型の不純物が添加される半導体層７０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体層７０４に添加する際には、ｎ型の不純物が添加される半導体層７０２はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体層７０２に、一対の高濃度不純物領域７１６と、一対の低濃度不純物領域７１８と、チャネル形成領域７２０とが形成される。また、上記不純物元素の添加により、半導体層７０４に、一対の高濃度不純物領域７２２と、一対の低濃度不純物領域７２４と、チャネル形成領域７２６とが形成される。高濃度不純物領域７１６、高濃度不純物領域７２２はソース又はドレインとして機能し、低濃度不純物領域７１８、低濃度不純物領域７２４はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
なお、半導体層７０２上に形成されたサイドウォール７１４と、半導体層７０４上に形成されたサイドウォール７１４は、キャリアが移動する方向（いわゆるチャネル長に平行な方向）の長さが同じになるように形成しても良いが、異なるように形成しても良い。ｐチャネル型トランジスタとなる半導体層７０４上のサイドウォール７１４の長さは、ｎチャネル型トランジスタとなる半導体層７０２上のサイドウォール７１４の長さよりも大きくすると良い。なぜならば、ｐチャネル型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐチャネル型トランジスタにおいて、サイドウォール７１４の長さをより大きくすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
ソース及びドレインをさらに低抵抗化するために、半導体層７０２及び半導体層７０４の一部をシリサイド化したシリサイド層を形成しても良い。シリサイド化は、半導体層に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法等）により、半導体層中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド又はニッケルシリサイドを用いれば良い。半導体層７０２や半導体層７０４が薄い場合には、半導体層７０２、半導体層７０４の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等が挙げられる。また、レーザ光の照射などによってもシリサイド層を形成することができる。
上述の工程により、ｎチャネル型トランジスタ７２８及びｐチャネル型トランジスタ７３０が形成される。なお、図４（Ｃ）に示す段階では、ソース電極又はドレイン電極として機能する導電層は形成されていないが、これらのソース電極又はドレイン電極として機能する導電層を含めてトランジスタと呼ぶこともある。
次に、ｎチャネル型トランジスタ７２８、ｐチャネル型トランジスタ７３０を覆うように絶縁層７３２を形成する（図４（Ｄ）参照）。絶縁層７３２は必ずしも設ける必要はないが、絶縁層７３２を形成することで、アルカリ金属やアルカリ土類金属などの不純物がｎチャネル型トランジスタ７２８、ｐチャネル型トランジスタ７３０に侵入することを防止できる。具体的には、絶縁層７３２を、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウムなどの材料を用いて形成するのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化珪素膜を、絶縁層７３２として用いる。この場合、上述の水素化の工程は、該窒化酸化珪素膜形成後に行っても良い。なお、本実施の形態においては、絶縁層７３２を単層構造としているが、積層構造としても良いことはいうまでもない。例えば、２層構造とする場合には、酸化窒化珪素膜と窒化酸化珪素膜との積層構造とすることができる。
次に、ｎチャネル型トランジスタ７２８、ｐチャネル型トランジスタ７３０を覆うように、絶縁層７３２上に絶縁層７３４を形成する。絶縁層７３４は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いて形成するとよい。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることもできる。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、芳香族炭化水素から選ばれる一を有していても良い。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層７３４を形成しても良い。
絶縁層７３４の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に、半導体層７０２と半導体層７０４の一部が露出するように絶縁層７３２及び絶縁層７３４にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体層７０２と半導体層７０４に接する導電層７３６、導電層７３８を形成する（図５（Ａ）参照）。導電層７３６及び導電層７３８は、トランジスタのソース電極又はドレイン電極として機能する。なお、本実施の形態においては、コンタクトホール開口時のエッチングに用いるガスとしてＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
導電層７３６、導電層７３８は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的には、導電層７３６、導電層７３８として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記材料を主成分とする合金を用いても良いし、上記材料を含む化合物を用いても良い。また、導電層７３６、導電層７３８は、単層構造としても良いし、積層構造としても良い。
アルミニウムを主成分とする合金の例としては、アルミニウムを主成分として、ニッケルを含むものを挙げることができる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることができる。アルミニウムやアルミニウムシリコン（Ａｌ−Ｓｉ）は抵抗値が低く、安価であるため、導電層７３６、導電層７３８を形成する材料として適している。特に、アルミニウムシリコンは、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素の代わりに、アルミニウムに０．５％程度のＣｕを混入させた材料を用いても良い。
導電層７３６、導電層７３８を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物などを用いて形成された膜である。バリア膜の間にアルミニウムシリコン膜を挟むように導電層を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体層７０２と半導体層７０４上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、導電層７３６と半導体層７０２、及び導電層７３８と半導体層７０４のコンタクトを良好なものとすることができる。また、バリア膜を複数積層するようにして用いても良い。その場合、例えば、導電層７３６、導電層７３８を、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのように、５層構造又はそれ以上の積層構造とすることもできる。
また、導電層７３６、導電層７３８として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電層７３６、導電層７３８として用いても良い。
なお、導電層７３６はｎチャネル型トランジスタ７２８の高濃度不純物領域７１６に接続されている。導電層７３８はｐチャネル型トランジスタ７３０の高濃度不純物領域７２２に接続されている。
図５（Ｂ）に、図５（Ａ）に示したｎチャネル型トランジスタ７２８及びｐチャネル型トランジスタ７３０の平面図を示す。ここで、図５（Ｂ）のＡ−Ｂにおける断面が図５（Ａ）に対応している。ただし、図５（Ｂ）においては、簡単のため、導電層７３６、導電層７３８、絶縁層７３２、絶縁層７３４等を省略している。
なお、本実施の形態においては、ｎチャネル型トランジスタ７２８とｐチャネル型トランジスタ７３０が、それぞれゲート電極として機能する電極７０８を１つずつ有する場合を例示しているが、本実施の形態は該構成に限定されない。本実施の形態で作製されるトランジスタは、ゲート電極として機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
本実施の形態では、機械的な研磨処理などを行う代わりに、レーザ光を照射して、単結晶半導体層の欠陥や表面凹凸を低減している。さらに、本発明の一態様を用いることにより、極めて簡便な方法によりレーザ光照射条件の最適化を実現している。これにより、欠陥が十分に低減され、平坦性の向上した半導体基板を提供することができ、且つ、その提供にかかるコストを抑えることができる。また、該半導体基板を用いることにより、高速動作が可能で、サブスレッショルド値が低く、電界効果移動度が高く、低電圧で駆動可能なトランジスタを低いコストで作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本発明の一態様に係る半導体基板を用いてトランジスタ等の半導体装置を作製し、この半導体装置を用いてさまざまな電子機器を完成することができる。本発明の一態様に係る半導体基板に設けられた単結晶半導体層は高い平坦性を有するため、単結晶半導体層上に、薄く、且つ高い絶縁耐圧を有するゲート絶縁層を形成することができ、作製される半導体素子の移動度の向上、短チャネル効果抑制を実現することができる。すなわち、本発明の一態様に係る半導体基板を用いることで、電流駆動能力が高く、かつ信頼性の高い半導体素子を作製することが可能になり、結果として、最終製品としての電子機器をスループット良く、良好な品質で作製することが可能になる。本実施の形態では、図面を用いて具体的な電子機器への適用例を説明する。
半導体装置（特に表示装置）を用いて作製される電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図６（Ａ）はテレビ受像器又はパーソナルコンピュータのモニタである。筺体１００１、支持台１００２、表示部１００３、スピーカー部１００４、ビデオ入力端子１００５等を含む。表示部１００３には、本発明の半導体装置が用いられている。本発明により、信頼性が高く高性能なテレビ受像器又はパーソナルコンピュータのモニタを低価格で提供することができる。
図６（Ｂ）はビデオカメラであり、表示部１０１１、外部接続ポート１０１２、リモコン受信部１０１３、受像部１０１４、操作キー１０１５等を含む。表示部１０１１には、本発明の一態様の半導体装置が用いられている。これにより、信頼性が高く高性能なデジタルカメラを低価格で提供することができる。
図６（Ｃ）はノート型パーソナルコンピュータである。本体１０２１には、キーボード１０２４、外部接続ポート１０２５、ポインティングデバイス１０２６が設けられている。また、本体１０２１には、表示部１０２３を有する筐体が取り付けられている。表示部１０２３には、本発明の一態様の半導体装置が用いられている。これにより、信頼性が高く高性能なノート型パーソナルコンピュータを低価格で提供することができる。
図６（Ｄ）はモバイルコンピュータであり、本体１０３１、表示部１０３２、スイッチ１０３３、操作キー１０３４、赤外線ポート１０３５等を含む。表示部１０３２にはアクティブマトリクス表示装置が設けられている。表示部１０３２には、本発明の一態様の半導体装置が用いられている。これにより、信頼性が高く高性能なモバイルコンピュータを低価格で提供することができる。
図６（Ｅ）は携帯電話であり、表示部１０４１、音声入力部１０４２、音声出力部１０４３、操作キー１０４４、外部接続ポート１０４５等を含む。なお、携帯電話は、本発明の一態様を用いて形成される発光装置をその表示部１０４１に用いることにより作製される。これにより、信頼性が高く高性能な携帯電話を低価格で提供することができる。また、赤外線通信機能、テレビ受信機能等を備えた携帯電話としてもよい。
図７は、電話としての機能と、情報端末としての機能を併せ持った携帯電子機器１１００の構成の一例である。ここで、図７（Ａ）は正面図、図７（Ｂ）は背面図、図７（Ｃ）は展開図である。携帯電子機器１１００は、電話と情報端末の双方の機能を備えており、音声通話以外にも様々なデータ処理が可能な、いわゆるスマートフォンと呼ばれる電子機器である。
携帯電子機器１１００は、筐体１１０１及び筐体１１０２で構成されている。筐体１１０１は、表示部１１１１、スピーカー１１１２、マイクロフォン１１１３、操作キー１１１４、ポインティングデバイス１１１５、カメラ用レンズ１１１６、外部接続端子１１１７等を備え、筐体１１０２は、キーボード１１２１、外部メモリスロット１１２２、カメラ用レンズ１１２３、ライト１１２４、イヤフォン端子１１２５等を備えている。また、アンテナは筐体１１０１内部に内蔵されている。上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
表示部１１１１には、本発明の一態様の半導体装置が組み込まれている。なお、表示部１１１１に表示される映像（及びその表示方向）は、携帯電子機器１１００の使用形態に応じて様々に変化する。また、表示部１１１１と同一面にカメラ用レンズ１１１６を備えているため、映像を伴う音声通話（いわゆるテレビ電話）が可能である。なお、スピーカー１１１２及びマイクロフォン１１１３は音声通話に限らず、録音、再生等に用いることが可能である。カメラ用レンズ１１２３（及び、ライト１１２４）を用いて静止画及び動画の撮影を行う場合には、表示部１１１１はファインダーとして用いられることになる。操作キー１１１４は、電話の発信・着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等に用いられる。
重なり合った筐体１１０１と筐体１１０２（図７（Ａ））は、スライドし、図７（Ｃ）のように展開し、情報端末として使用できる。この場合には、キーボード１１２１、ポインティングデバイス１１１５を用いた円滑な操作が可能である。外部接続端子１１１７はＡＣアダプタやＵＳＢケーブル等の各種ケーブルと接続可能であり、充電やコンピュータ等とのデータ通信を可能にしている。また、外部メモリスロット１１２２に記録媒体を挿入し、より大容量のデータの保存及び移動に対応できる。上記機能に加えて、赤外線などの電磁波を用いた無線通信機能や、テレビ受信機能等を有していても良い。本発明の一態様の半導体装置を用いることにより、信頼性が高く高性能な携帯電子機器を低価格で提供することができる。
以上の様に、本発明の一態様の半導体装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、レーザ光照射した単結晶半導体層において、反射マイクロ波の検出信号のピーク値が極大となるエネルギー密度Ｅｍａｘと、単結晶半導体層の膜厚とが相関関係にあることを、図８及び図９を用いて説明する。Ｅｍａｘと、単結晶半導体層の膜厚との相関関係を評価するため、本実施例では単結晶半導体層の膜厚の異なる５種類の半導体基板を作製した。
以下、本実施例の半導体基板の製造方法について説明する。図８は、本実施例で用いた半導体基板の積層構造を示す断面図である。半導体基板は、実施の形態２の製造方法（図２参照）を用いて作製されており、ベース基板１１０上に絶縁層を介して単結晶半導体層１１２が固定されている。
本実施例においては、ベース基板１１０として無アルカリガラス基板（商品名ＡＮ１００）を用いた。ＡＮ１００は、比重２．５１ｇ／ｃｍ３、ポワソン比０．２２、ヤング率７７ＧＰａ、二軸弾性係数９８．７ＧＰａ、熱膨張率３８×１０−７／℃といった物性値を有するガラス基板である。
また、単結晶半導体層１１２を形成するための単結晶半導体基板として、単結晶シリコンウエハが用いられ、単結晶半導体層１１２として単結晶シリコン層が形成されている。単結晶シリコンウエハは、５インチ角の四角い基板である。その導電型はＰ型で、抵抗率が１０Ω・ｃｍ程度である。また、結晶方位は、主表面が（１００）であり、側面が＜１１０＞である。
また、単結晶半導体基板を熱酸化処理して絶縁層として機能する酸化シリコン膜２０４を形成した。熱酸化処理の温度は、９５０℃とし、膜厚は１００ｎｍとした。また、熱酸化処理の雰囲気は酸素に対しＨＣｌを３体積％の割合で含む雰囲気とした。
単結晶シリコンウエハに脆化層を形成するために、イオンドーピング装置を用い、水素イオンを単結晶シリコンウエハに添加した。ソースガスには１００％水素ガスを用い、水素ガスを励起して生成されたプラズマ中のイオンを質量分離せずに、電界で加速して単結晶シリコンウエハ基板に照射して、脆化層を形成した。水素イオンドーピングの条件は、電源出力１００Ｗ、加速電圧４０ｋＶ、ドーズ量２．０×１０１６ｉｏｎｓ／ｃｍ３とした。
ベース基板１１０、および単結晶半導体基板を純水中で超音波洗浄した後、オゾンを含む純水で洗浄し、ベース基板１１０表面と単結晶半導体基板表面に形成された酸化シリコン膜を密着させて、接合させた。次に、脆化層で分離させるため、加熱炉において、２００℃、２時間の加熱処理を行い、引き続き、加熱炉において、６００℃、４時間の加熱を行うことで、単結晶半導体基板を分離させ、単結晶半導体層１１２をベース基板上に固定した。
次に、単結晶半導体層１１２表面を純水で洗浄した後、１／１００に希釈されたフッ酸で単結晶半導体層１１２を処理して、表面に形成された自然酸化膜を除去した。その後、オゾン添加水（Ｏ３水）によって、単結晶半導体層１１２表面を処理して、酸化膜を形成した。
次いで、単結晶半導体層１１２にエッチング処理を施して、酸化膜及び単結晶半導体層１１２の分離面に残っている脆化層を除去した。本実施例においては、単結晶半導体層１１２の分離面にドライエッチング処理を行い、単結晶半導体層１１２の膜厚の異なる５種類（ａ〜ｅ）の半導体基板を作製した。条件ａ〜ｅは以下の通りである。
ａ．膜厚１１０ｎｍ
ｂ．膜厚９２ｎｍ
ｃ．膜厚７３ｎｍ
ｄ．膜厚５８ｎｍ
ｅ．膜厚５１ｎｍ
次いで、条件ａ〜ｅの単結晶半導体層１１２に対してそれぞれレーザ光を照射した。レーザ光の照射には波長３０８ｎｍのビームを発振するＸｅＣｌエキシマレーザを用いた。レーザ光の繰り返し周波数３０Ｈｚである。また、光学系により、レーザビームの被照射面でのビーム形状を線状に集光し、レーザビームを幅方向（ビーム形状の短軸方向）に１ｍｍ／ｓｅｃ．で走査した。レーザ光のエネルギー密度は、およそ１０ｍＪ／ｃｍ２ずつ段階的に変化させ、半導体基板１枚に対して１０条件の異なるエネルギー密度で照射した。また、レーザ照射は、室温で窒素ガスを照射領域に吹き付けながら行った。
図９（Ａ）に、条件ａ〜ｅの単結晶半導体層１１２にレーザ光を照射した後、当該単結晶半導体層１１２の結晶性をμ−ＰＣＤ法によって測定した結果を示す。図９（Ａ）において、縦軸は反射マイクロ波の検出信号のピーク値を示し、ピーク値が大きいほどライフタイムが長い、すなわち結晶性が良好であることを示す。なお、当該ピーク値は、単結晶半導体層の膜厚に比例するため、図９では、ピーク値を膜厚で割って規格化した値をグラフに用いている。また、図９において横軸はレーザ光のエネルギー密度を示す。
図９（Ａ）より、条件ａ〜ｅのいずれの条件のグラフも極大値を有している。これは、ピーク値が極大となるエネルギー密度以下の領域では、単結晶半導体層１１２が部分溶融状態となり、エネルギー密度が大きいほど、溶融されて欠陥が回復する領域が広くなるのに対して、極大となるエネルギー密度を超えた領域では、単結晶半導体層１１２が完全溶融状態となり微結晶化するためである。また、図９（Ａ）より、単結晶半導体層の膜厚が大きい程、極大となるエネルギー密度が増加していることがわかる。
図９（Ｂ）に、条件ａ〜ｅにおける、極大となるエネルギー密度（Ｅｍａｘ）と単結晶半導体層の膜厚との関係を示す。図９（Ｂ）において、縦軸は条件ａ〜ｅにおけるＥｍａｘを示し、横軸は条件ａ〜ｅにおける単結晶半導体層の膜厚を示す。また、図９（Ｂ）において、ひし形は条件ａにおけるＥｍａｘを、四角形は条件ｂにおけるＥｍａｘを、三角形は条件ｃにおけるＥｍａｘを、黒塗りの丸は条件ｄにおけるＥｍａｘを、白塗りの丸は条件ｅにおけるＥｍａｘをそれぞれ示す。
図９（Ｂ）より、単結晶半導体層の膜厚が増加すると、それに正比例してピーク値が極大となるエネルギー密度（Ｅｍａｘ）が増加し、単結晶半導体層の膜厚とＥｍａｘとは、線形な相関関係があることが示された。近似式を求めたところ、以下の式（１５）が得られた。また、式（１５）の相関係数は０．９９であり、単結晶半導体層の膜厚とＥｍａｘとは、強い相関関係があると言える。
式（１５）より、単結晶半導体層１１２の膜厚が１ｎｍ増加すると、Ｅｍａｘは２．８７ｍＪ／ｃｍ２増加する。また、半導体基板への熱放出等の効果により、一次関数の切片は０を示さないものと考えられる。
本発明の一態様の半導体基板の作製方法は、モニタ基板において反射マイクロ波強度が極大となるエネルギー密度Ｅ１ｍａｘをμ−ＰＣＤ法によって検出し、当該Ｅ１ｍａｘよりも低いエネルギー密度Ｅ、すなわち、好ましくは以下の式（１６）、より好ましくは式（１７）を満たすエネルギー密度Ｅで（ｎ−１）枚の半導体基板へレーザ光を照射している。従って、単結晶半導体層の膜厚ばらつき、及び、照射されるレーザ光のエネルギー密度の半導体基板毎のばらつきがあっても、半導体基板の作製工程において不良基板の発生率を５０ｐｐｍ以下（すなわち２万枚に１枚以下の不良基板の発生率）に抑制することができる。
なお、Ｅｍａｘの値は単結晶半導体層１１２の膜厚に依存するため、膜厚ｄの単結晶半導体層１１２に対するＥｍａｘは、比例定数Ａ×ｄ＋切片Ｂで表される。モニタ基板の有する単結晶半導体層１１２の膜厚が、ｎ枚の半導体基板にそれぞれ設けられた単結晶半導体層１１２の膜厚の中央値に等しいものとすると、ｎ枚目の半導体基板に設けられた単結晶半導体層１１２（単結晶半導体層Ｎ）の膜厚と膜厚の中央値との差に比例定数Ａをかけた値が、モニタ基板におけるＥｍａｘと単結晶半導体層ＮにおけるＥｍａｘの差に相当する。従って、ｎ層の単結晶半導体層１１２の膜厚の標準偏差×比例定数Ａが、ｎ層の単結晶半導体層のそれぞれにおける相対的なＥｍａｘの標準偏差σｔと等しくなる。式（１５）より比例定数Ａは２．８７であるから、ｎ層の単結晶半導体層の膜厚の標準偏差をσｄとすると、式（１６）及び式（１７）において、（ｎ−１）枚の半導体基板に照射されるエネルギー密度Ｅのばらつきσは、以下の式（１８）で表される。
本実施例では、レーザ光を照射した単結晶半導体層における反射マイクロ波の検出信号のピーク値と、当該単結晶半導体層を用いて作製した薄膜トランジスタ（以下、ＴＦＴ）のＳ値の関係を図１０及び図１１を用いて説明する。
以下に、本実施例に用いた半導体基板の製造方法を説明する。図１０は、本実施例の半導体基板の積層構造を示す断面図である。本実施例の半導体基板は、実施の形態２で示した作製方法を用いて形成されており、ベース基板１１０上に、酸化シリコン膜２０６ａと窒化酸化シリコン膜２０６ｂの２層よりなる第１の絶縁層２０６を介して、単結晶半導体層１１２が固定されている。
本実施例において、ベース基板１１０として無アルカリガラス基板（商品名ＡＮ１００）を用いた。また、単結晶半導体層１１２を形成するための単結晶半導体基板として、単結晶シリコンウエハが用いられ、単結晶半導体層１１２として単結晶シリコン層が形成されている。
まず、単結晶半導体基板を酸素に対しＨＣｌを３体積％の割合で含む雰囲気中で熱酸化処理して酸化シリコン膜２０６ａを形成した。熱酸化処理の温度は、９５０℃とし、膜厚は５０ｎｍとした。
次いで、単結晶シリコンウエハに脆化層を形成するために、イオンドーピング装置を用い、水素イオンを単結晶シリコンウエハに添加した。ソースガスには１００％水素ガスを用い、水素ガスを励起して生成されたプラズマ中のイオンを質量分離せずに、電界で加速して単結晶シリコンウエハ基板に照射して、脆化層を形成した。水素イオンドーピングの条件は、電源出力１００Ｗ、加速電圧２５ｋＶ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ３とした。
次いで、酸化シリコン膜２０６ａ上に、プラズマ励起ＣＶＤ法により厚さ５０ｎｍの窒化酸化シリコン膜２０６ｂを形成した。窒化酸化シリコン膜のプロセスガスはＳｉＨ４、Ｎ２Ｏ、ＮＨ３、およびＨ２であり、流量比は、ＳｉＨ４＼Ｎ２Ｏ＼ＮＨ３＼Ｈ２＝２０＼３６＼２００＼８００ある。成膜工程の温度は３００℃である。
ベース基板１１０、および単結晶半導体基板を純水中で超音波洗浄した後、オゾンを含む純水で洗浄し、ベース基板１１０表面と単結晶半導体基板表面に形成された窒化酸化シリコン膜２０６ｂを密着させて、接合させた。次に、脆化層で分離させるため、加熱炉において、２００℃、２時間の加熱処理を行い、引き続き、加熱炉において、６００℃、４時間の加熱を行うことで、単結晶半導体基板を分離させ、単結晶半導体層１１２をベース基板上に固定した。
次に、単結晶半導体層１１２表面を純水で洗浄した後、１／１００に希釈されたフッ酸で単結晶半導体層１１２を処理して、表面に形成された自然酸化膜を除去した。その後、オゾン添加水（Ｏ３水）によって、単結晶半導体層１１２表面を処理して、酸化膜を形成した。
次いで、単結晶半導体層１１２に第１のエッチング処理を施して、酸化膜及び単結晶半導体層１１２の分離面に残っている脆化層を除去した。本実施例においては、単結晶半導体層１１２の分離面にドライエッチング処理を行い、単結晶半導体層１１２の膜厚をおよそ９５ｎｍとした。
次いで、単結晶半導体層１１２に対してレーザ光を照射した。レーザ光の照射には波長３０８ｎｍのビームを発振するＸｅＣｌエキシマレーザを用いた。レーザ光の繰り返し周波数３０Ｈｚである。また、光学系により、レーザビームの被照射面でのビーム形状を線状に集光し、レーザビームを幅方向（ビーム形状の短軸方向）に１ｍｍ／ｓｅｃ．で走査した。レーザ光のエネルギー密度は、およそ５ｍＪ／ｃｍ２ずつ段階的に変化させ、異なるエネルギー密度で照射した。また、レーザ照射は、室温で窒素ガスを照射領域に吹き付けながら行った。
次に、単結晶半導体層１１２表面を純水で洗浄した後、１／１００に希釈されたフッ酸で処理して、表面に形成された自然酸化膜を除去した。その後、オゾン添加水（Ｏ３水）によって、単結晶半導体層１１２表面を処理して、酸化膜を形成した。そして、単結晶半導体層１１２に第２のエッチング処理を施して、単結晶半導体層１１２の膜厚を約６０ｎｍに薄くした。
第２のエッチング処理を終えた後、縦型抵抗加熱炉において、窒素雰囲気で半導体基板を加熱処理した。本実施例では、６００℃で４時間の加熱処理を行った。
本実施例では、以上の工程によって作製した半導体基板を用いてｎチャネル型ＴＦＴを作製した。ｎチャネル型ＴＦＴの構造は以下の通りである。
単結晶半導体層１１２をラジカル酸化して、膜厚１０ｎｍの酸化膜を形成し、当該酸化膜上に酸化窒化シリコン１０ｎｍを堆積させて、２層構造のゲート絶縁層を形成した。また、ゲート絶縁層上に、窒化タンタル３０ｎｍとタングステン３７０ｎｍの２層構造のゲート電極を形成した。また、ｎチャネル型ＴＦＴのチャネル長（Ｌ）とチャネル幅（Ｗ）との比は、Ｌ／Ｗ＝１０／８μｍである。
図１１に、単結晶半導体層に照射したレーザ光のエネルギー密度と反射マイクロ波の強度のピーク値の関係、並びに、単結晶半導体層に照射したレーザ光のエネルギー密度と当該単結晶半導体層を用いて作製したＴＦＴのＳ値の関係を示す。図１１において、横軸はレーザ光のエネルギー密度を示し、縦軸は反射マイクロ波の強度のピーク値、またはＴＦＴのＳ値を示す。
図１１より、本実施例においてモニタ基板のピーク値が極大となるエネルギー密度（Ｅ１ｍａｘ）は、８１４ｍＪ／ｃｍ２であり、この値を超えたエネルギー密度のレーザ光を照射されると、単結晶半導体層の微結晶化に伴ってＴＦＴのＳ値が急激に悪化することがわかる。また、単結晶半導体層の微結晶化は基板面内でランダムに発生するため、一部が微結晶化した単結晶半導体層を用いることで、ＴＦＴ間の特性のばらつきが大きくなる。
本実施例において、単結晶半導体層に照射されるエネルギー密度Ｅのばらつきσ（単結晶半導体層の膜厚に依存したＥｍａｘのばらつきと、照射されるレーザ光のエネルギー密度の半導体基板毎のばらつきの合計）を測定したところ、２．５７ｍＪ／ｃｍ２であった。従って、工程能力指数１．３を達成するためには、半導体基板に照射するレーザ光のエネルギー密度Ｅが以下の式（１９）を満たすことが好ましい。
図１１より、Ｅ１ｍａｘは８１４ｍＪ／ｃｍ２であるから、半導体基板に照射するレーザ光のエネルギー密度Ｅは、７４４ｍＪ／ｃｍ２以上８０４ｍＪｃｍ２以下が好ましい。レーザ光のエネルギー密度Ｅを、８０４ｍＪｃｍ２以下とすることで、単結晶半導体層が微結晶化した不良基板の発生確率を５０ｐｐｍまで抑制することができる。また、半導体基板に照射するレーザ光のエネルギー密度を（０．９５Ｅ１ｍａｘ＋１０）ｍＪ／ｃｍ２以上、すなわち、７８４ｍＪ／ｃｍ２以上とするのがより好ましい。
図１１において、エネルギー密度が７８４ｍＪ／ｃｍ２以上８０４ｍＪｃｍ２以下のレーザ光を照射した単結晶半導体層を用いたＴＦＴのＳ値は８５ｍＶ／ｄｅｃ．を達成しており、良好な特性を有することが示された。
以上示したように、本発明の一態様である半導体基板の作製方法を用いることで、単結晶半導体層の膜厚のばらつき及びレーザ発振器のばらつきによらずに、結晶性及び平坦性の良好な単結晶半導体層を有する半導体基板を作製することが可能となる。したがって、当該単結晶半導体層を用いてＴＦＴを作製することで、良好な特性を有するＴＦＴを作製することができる。また、本発明の一態様の半導体基板の作製方法を用いることで、作製工程において不良基板の発生を抑制することが可能となるため、良好な単結晶半導体層を低いコストで作製することができる。
１００ 単結晶半導体基板
１０２ 脆化層
１１０ ベース基板
１１１ 絶縁層
１１２ 単結晶半導体層
１１３ レーザ光
１１８ 単結晶半導体基板
１２０ 単結晶半導体層
１２１ 絶縁層
２００ 半導体基板
２０４ 酸化シリコン膜
２０６ 絶縁層
７０２ 半導体層
７０４ 半導体層
７０６ ゲート絶縁層
７０８ 電極
７１０ 不純物領域
７１２ 不純物領域
７１４ サイドウォール
７１６ 高濃度不純物領域
７１８ 低濃度不純物領域
７２０ チャネル形成領域
７２２ 高濃度不純物領域
７２４ 低濃度不純物領域
７２６ チャネル形成領域
７２８ ｎチャネル型トランジスタ
７３０ ｐチャネル型トランジスタ
７３２ 絶縁層
７３４ 絶縁層
７３６ 導電層
７３８ 導電層
１００１ 筺体
１００２ 支持台
１００３ 表示部
１００４ スピーカー部
１００５ ビデオ入力端子
１０１１ 表示部
１０１２ 外部接続ポート
１０１３ リモコン受信部
１０１４ 受像部
１０１５ 操作キー
１０２１ 本体
１０２３ 表示部
１０２４ キーボード
１０２５ 外部接続ポート
１０２６ ポインティングデバイス
１０３１ 本体
１０３２ 表示部
１０３３ スイッチ
１０３４ 操作キー
１０３５ 赤外線ポート
１０４１ 表示部
１０４２ 音声入力部
１０４３ 音声出力部
１０４４ 操作キー
１０４５ 外部接続ポート
１１００ 携帯電子機器
１１０１ 筐体
１１０２ 筐体
１１１１ 表示部
１１１２ スピーカー
１１１３ マイクロフォン
１１１４ 操作キー
１１１５ ポインティングデバイス
１１１６ カメラ用レンズ
１１１７ 外部接続端子
１１２１ キーボード
１１２２ 外部メモリスロット
１１２３ カメラ用レンズ
１１２４ ライト
１１２５ イヤフォン端子

Claims (3)

  1. 第１乃至第ｎ（ｎ≧２）の単結晶半導体基板表面にイオンを照射して、前記第１乃至第ｎの単結晶半導体基板の表面から所定の深さに脆化層を形成し、
    前記第１乃至第ｎの単結晶半導体基板と、第１乃至第ｎのベース基板とを、前記単結晶半導体基板または前記ベース基板の少なくとも一方に設けられた絶縁層を介して、それぞれ貼り合わせ、
    熱処理によって、前記脆化層を境として前記第１乃至第ｎの単結晶半導体基板を分離することにより、前記第１乃至第ｎのベース基板上に第１乃至第ｎの単結晶半導体層をそれぞれ固定し、
    前記第１の単結晶半導体層の複数の領域に対して、互いに異なる複数のエネルギー密度条件でレーザ光を照射し、
    マイクロ波光導電減衰法によって、前記レーザ光を照射した第１の単結晶半導体層の反射マイクロ波の検出信号のピーク値を検出し、
    前記ピーク値が極大となる前記レーザ光のエネルギー密度をＥ１ ｍａｘ として、
    エネルギー密度Ｅが以下の式（１）を満たすレーザ光を前記第２乃至第ｎの単結晶半導体層へ照射することを特徴とする半導体基板の作製方法。
    （但し、式（１）において、σは以下の式（２）を満たす。）
    （但し、式（２）において、σ ｔ はｎ層の単結晶半導体層のそれぞれにおいて反射マイクロ波の強度が極大となるエネルギー密度の標準偏差を示し、σ ｅ は、照射されるレーザ光のエネルギー密度の半導体基板毎の標準偏差を示す。）
  2. 第１乃至第ｎ（ｎ≧２）の単結晶半導体基板表面にイオンを照射して、前記第１乃至第ｎの単結晶半導体基板の表面から所定の深さに脆化層を形成し、
    前記第１乃至第ｎの単結晶半導体基板と、第１乃至第ｎのベース基板とを、前記単結晶半導体基板または前記ベース基板の少なくとも一方に設けられた絶縁層を介して、それぞれ貼り合わせ、
    熱処理によって、前記脆化層を境として前記第１乃至第ｎの単結晶半導体基板を分離することにより、前記第１乃至第ｎのベース基板上に第１乃至第ｎの単結晶半導体層をそれぞれ固定し、
    ｎ層の単結晶半導体層の膜厚の中央値を有する前記第１の単結晶半導体層の複数の領域に対して、互いに異なる複数のエネルギー密度条件でレーザ光を照射し、
    マイクロ波光導電減衰法によって、前記レーザ光を照射した第１の単結晶半導体層の反射マイクロ波の検出信号のピーク値を検出し、
    前記ピーク値が極大となる前記レーザ光のエネルギー密度をＥ１ ｍａｘ として、
    エネルギー密度Ｅが以下の式（３）を満たすレーザ光を前記第２乃至第ｎの単結晶半導体層へ照射することを特徴とする半導体基板の作製方法。
    （但し、式（３）において、σは以下の式（４）を満たす。）
    （但し、式（４）において、σ ｄ はｎ層の単結晶半導体層の膜厚の標準偏差を示し、σ ｅ は、照射されるレーザ光のエネルギー密度の標準偏差を示す。）
  3. 請求項１または請求項２において、
    前記第２乃至第ｎの単結晶半導体層を部分溶融状態とするエネルギー密度で、前記レーザ光を照射することを特徴とする半導体基板の作製方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG161151A1 (en) * 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
US8513090B2 (en) * 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
US20140023430A1 (en) * 2012-07-19 2014-01-23 Apple Inc. Attachment Techniques
FR2995723A1 (fr) * 2012-09-19 2014-03-21 St Microelectronics Crolles 2 Circuit de fourniture de tension ou de courant
KR102032961B1 (ko) * 2012-10-31 2019-10-17 삼성디스플레이 주식회사 실리콘 기판 결정화 방법
JP5798669B2 (ja) * 2013-12-03 2015-10-21 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法、並びに上記評価方法に用いられる評価装置
JP6098540B2 (ja) * 2014-02-10 2017-03-22 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2016066788A (ja) 2014-09-19 2016-04-28 株式会社半導体エネルギー研究所 半導体膜の評価方法および半導体装置の作製方法
US11469137B2 (en) 2019-12-17 2022-10-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Manufacturing process of an RF-SOI trapping layer substrate resulting from a crystalline transformation of a buried layer
FR3104811B1 (fr) * 2019-12-17 2023-04-28 Commissariat Energie Atomique Procédé de fabrication d’un substrat RF-SOI à couche de piégeage issue d’une transformation cristalline d’une couche enterrée
CN113838857B (zh) * 2021-10-12 2023-12-12 长江存储科技有限责任公司 三维存储器及制备三维存储器的方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4390392A (en) * 1980-09-16 1983-06-28 Texas Instruments Incorporated Method for removal of minute physical damage to silicon wafers by employing laser annealing
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3813269B2 (ja) * 1996-11-01 2006-08-23 株式会社半導体エネルギー研究所 レーザー照射システム
US6027988A (en) * 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4379943B2 (ja) 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
US6830993B1 (en) * 2000-03-21 2004-12-14 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
KR100433440B1 (ko) * 2002-01-16 2004-05-27 정한택 양파이식기
JP3746246B2 (ja) * 2002-04-16 2006-02-15 株式会社東芝 半導体装置の製造方法
TWI301641B (ja) * 2002-09-19 2008-10-01 Ind Tech Res Inst
US7176108B2 (en) * 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
JP2005190262A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体集積回路の設計方法
JP4759919B2 (ja) 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
JP2006237525A (ja) * 2005-02-28 2006-09-07 Nec Lcd Technologies Ltd レーザ照射方法及び装置
WO2006128102A2 (en) * 2005-05-27 2006-11-30 Princeton University Self-repair and enhancement of nanostructures by liquification under guiding conditions
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP2008053258A (ja) * 2006-08-22 2008-03-06 Ihi Corp 熱処理装置および熱処理方法とその制御装置
EP1901345A1 (en) 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
JP2008177476A (ja) * 2007-01-22 2008-07-31 Sharp Corp 半導体評価方法、半導体評価装置、半導体デバイス製造方法、および半導体デバイス製造装置
US7825007B2 (en) 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
KR101455304B1 (ko) 2007-10-05 2014-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터, 및 박막트랜지스터를 가지는 표시장치, 및그들의 제작방법
US7842583B2 (en) 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
US7932164B2 (en) 2008-03-17 2011-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate by using monitor substrate to obtain optimal energy density for laser irradiation of single crystal semiconductor layers

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