FR2995723A1 - Circuit de fourniture de tension ou de courant - Google Patents

Circuit de fourniture de tension ou de courant Download PDF

Info

Publication number
FR2995723A1
FR2995723A1 FR1258776A FR1258776A FR2995723A1 FR 2995723 A1 FR2995723 A1 FR 2995723A1 FR 1258776 A FR1258776 A FR 1258776A FR 1258776 A FR1258776 A FR 1258776A FR 2995723 A1 FR2995723 A1 FR 2995723A1
Authority
FR
France
Prior art keywords
circuit
voltage
transistor
temperature
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR1258776A
Other languages
English (en)
Inventor
Raul Andres Bianchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics Crolles 2 SAS
Priority to FR1258776A priority Critical patent/FR2995723A1/fr
Priority to US14/024,876 priority patent/US9298205B2/en
Publication of FR2995723A1 publication Critical patent/FR2995723A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/01—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

L'invention concerne un circuit électronique de fourniture d'une tension ou d'un courant variant de façon linéaire en fonction de la température dans une plage de températures, comprenant au moins deux transistors MOS (RVT, LVT) identiques traversés par le même courant de drain, chaque transistor ayant un canal (28) complètement déplété qui est séparé d'une région semiconductrice dopée (48, 50) par une couche isolante (16, 18), les types de conductivité des dopants desdites régions semiconductrices dopées étant différents, ladite tension ou ledit courant étant proportionnel à la différence entre les tensions grille-source/drain des deux transistors.

Description

B11983 - 12-GR3-0367FR01 1 CIRCUIT DE FOURNITURE DE TENSION OU DE COURANT Domaine de l'invention La présente invention concerne un circuit de fourniture d'une tension ou d'un courant dont les variations en fonction de la température sont maîtrisées avec précision. Il s'agit, par exemple, d'un circuit de fourniture d'une tension ou d'un courant qui varie de façon linéaire avec la température ou circuit TLD (sigle anglais pour Temperature Linearly Dependant), d'un circuit de fourniture d'une tension ou d'un courant qui est proportionnel à la température absolue ou circuit PTAT (sigle anglais pour Proportional To Absolute Temperature), ou d'un circuit de fourniture d'une référence de tension ou de courant, c'est-à-dire une tension ou un courant continu, stable et précis, sensiblement indépendant de la température, de la tension d'alimentation du circuit et des fluctuations de la technologie de fabrication des composants du circuit. Exposé de l'art antérieur Il existe des circuits de fourniture d'une tension ou d'un courant dont les variations en fonction de la température sont maîtrisées avec précision. A titre d'exemple, il existe des circuits de fourniture d'une tension de référence de tension à la bande interdite (en anglais bandgap voltage reference). Ces circuits mettent généralement en oeuvre des transistors B11983 - 12-GR3-0367FR01 2 bipolaires ou des transistors à effet de champ à grille isolée ou transistors MOS (sigle anglais pour Oxide Semiconductor Field Effect Transistor) polarisés en faible inversion. Il existe un besoin d'un circuit de fourniture d'une tension ou d'un courant dont les variations en fonction de la température sont maîtrisées avec précision et qui est réalisé avec des transistors MOS qui ne sont pas nécessairement polarisés en faible inversion. Résumé Ainsi, un mode de réalisation de la présente invention prévoit un circuit électronique de fourniture d'une tension ou d'un courant variant de façon linéaire en fonction de la température dans une plage de températures, comprenant au moins deux transistors MOS identiques traversés par le même courant de drain, chaque transistor ayant un canal complètement déplété qui est séparé d'une région semiconductrice dopée par une couche isolante, les types de conductivité des dopants desdites régions semiconductrices dopées étant différents, ladite tension ou ledit courant étant proportionnel à la différence entre les tensions grille-source/drain des deux transistors. Selon un mode de réalisation de la présente invention, chaque transistor comprend des zones semiconductrices dopées formant le drain et la source du transistor, les types de conductivité des dopants des zones semiconductrices des deux transistors MOS étant identiques. Selon un mode de réalisation de la présente invention, les régions semiconductrices dopées sont polarisées au même potentiel. Selon un mode de réalisation de la présente invention, 30 la concentration de dopants des régions semiconductrices dopées est comprise entre 1015 atomes/cm3 et 1020 atomes/cm3. Selon un mode de réalisation de la présente invention, le canal de chaque transistor MOS est formé dans une couche d'un matériau semiconducteur séparée d'un substrat du matériau 35 semiconducteur par la couche isolante.
B11983 - 12-GR3-0367FR01 3 Selon un mode de réalisation de la présente invention, l'épaisseur du canal de chaque transistor MOS est inférieure à 10 nm. Selon un mode de réalisation de la présente invention, 5 l'épaisseur de la couche isolante est comprise entre 10 nm et 200 nm. Un mode de réalisation de la présente invention prévoit également un circuit de fourniture d'une tension ou d'un courant proportionnel à la température absolue dans une plage de 10 températures, comprenant au moins deux circuits tels que définis précédemment, dans lequel les concentrations de dopants d'au moins deux régions du même type de conductivité sont différentes. Un mode de réalisation de la présente invention 15 prévoit également un circuit de fourniture d'une tension ou d'un courant de référence indépendant de la température dans une plage de températures, comprenant au moins un premier circuit électronique de fourniture d'une tension ou d'un courant variant de façon linéaire en fonction de la température dans la plage de 20 températures tel que défini précédemment, et un deuxième circuit de fourniture d'une tension ou d'un courant proportionnel à la température absolue dans la plage de températures tel que défini précédemment, les taux de variation des tensions ou courants fournis par les premier et deuxième circuits étant de signes 25 opposés. Un mode de réalisation de la présente invention prévoit également un circuit de fourniture d'une tension ou d'un courant de référence variant de façon linéaire en fonction de la température entre deux valeurs ajustables dans une plage de 30 températures, comprenant au moins un premier circuit électronique de fourniture d'une tension ou d'un courant variant de façon linéaire en fonction de la température dans la plage de températures tel que défini précédemment, et un deuxième circuit de fourniture d'une tension ou d'un courant proportionnel à la 35 température absolue dans la plage de températures tel que défini B11983 - 12-GR3-0367FR01 4 précédemment, les taux de variation des tensions ou courants fournis par les premier et deuxième circuits étant de même signe. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une coupe, partielle et schématique, d'un mode de réalisation d'un circuit intégré adapté pour la réalisation d'un circuit électronique selon l'invention de fourniture d'une tension dont les variations en fonction de la température sont maîtrisées avec précision ; la figure 2 représente des courbes d'évolution de 15 tensions en fonction de la température, illustrant le principe de l'invention ; la figure 3 représente un mode de réalisation selon l'invention d'un circuit TLD ; la figure 4 représente un mode de réalisation selon 20 l'invention d'un circuit PTAT ; la figure 5 représente des courbes d'évolution de tensions en fonction de la température, illustrant le principe de fonctionnement d'un circuit de fourniture d'une tension de référence ; 25 la figure 6 représente un mode de réalisation selon l'invention d'un circuit de fourniture d'une référence de tension ; la figure 7 représente un mode de réalisation selon l'invention d'un capteur de température ; et 30 la figure 8 est une coupe, partielle et schématique, d'un autre mode de réalisation d'un circuit intégré adapté pour la réalisation d'un circuit selon un mode de réalisation de l'invention de fourniture d'une tension dont les variations en fonction de la température sont maîtrisées avec précision.
B11983 - 12-GR3-0367FR01 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 5 l'échelle. Description détaillée Pour certaines applications, il est souhaitable de disposer d'un circuit de fourniture d'une tension ou d'un courant dont les variations en fonction de la température sont maîtrisées avec précision. Il s'agit, par exemple, d'un circuit TLD, d'un circuit PTAT, ou d'un circuit de fourniture d'une référence de tension ou de courant. Un exemple de circuit de référence de tension est un circuit de référence de tension à la bande interdite (en anglais bandgap voltage reference circuit) qui fournit une référence de tension dont la valeur est proche de la bande interdite du silicium à 0 K. Un circuit PTAT peut être réalisé avec deux circuits TLD. Un circuit de référence de tension peut être réalisé avec un circuit PTAT et un circuit TLD. Le circuit PTAT fournit un premier courant qui est proportionnel à la température. Le circuit TLD fournit un deuxième courant qui diminue en fonction de la température. L'addition de ces courants et l'ajustement de leurs pentes crée une référence stable. Des transistors bipolaires peuvent être utilisés pour réaliser les circuits TLD et PTAT. Toutefois, la tension d'alimentation du circuit électronique doit être suffisamment élevée pour polariser correctement les transistors bipolaires. La tension d'alimentation de tels circuits doit donc généralement être supérieure à 1,5 V. Ceci peut être difficilement compatible avec la tendance actuelle de réduction de la tension d'alimentation des circuits intégrés. En outre, l'intégration de transistors bipolaires à un circuit intégré, comprenant par ailleurs des transistors MOS, entraîne des contraintes supplémentaires lors de la conception 35 du circuit intégré. Il existe des circuits TLD et PTAT utilisant B11983 - 12-GR3-0367FR01 6 seulement des transistors MOS. Toutefois, ces transistors doivent être polarisés en faible inversion. Ils sont de façon générale de grandes dimensions. Il existe un besoin d'un circuit électronique de fourniture d'une tension ou d'un courant dont les variations en fonction de la température sont maîtrisées avec précision qui est réalisé à partir de transistors MOS qui ne sont pas nécessairement polarisés en faible inversion. De façon avantageuse, la tension d'alimentation d'un circuit selon un mode de réalisation de l'invention peut être réduite par rapport à la tension d'alimentation d'un circuit équivalent comprenant des transistors bipolaires. De ce fait, l'intégration du circuit électronique selon un mode de réalisation de l'invention dans un circuit intégré à transistors MOS est facilitée puisque les paramètres de conception des transistors MOS utilisés pour la réalisation du circuit électronique selon un mode de réalisation de l'invention peuvent être les mêmes que pour les autres transistors MOS du circuit intégré. En particulier, la tension d'alimentation prévue pour les transistors MOS du circuit intégré peut également être utilisée avec les transistors MOS du circuit électronique selon un mode de réalisation de l'invention. De plus, la taille du circuit électronique selon un mode de réalisation de l'invention peut être réduite par rapport 25 à un circuit équivalent comprenant des transistors bipolaires ou des transistors MOS polarisés en faible inversion. Un mode de réalisation de l'invention met en oeuvre au moins deux transistors MOS. Chaque transistor MOS comprend un canal complètement déplété sur une région d'un matériau 30 semiconduteur dopé et séparé de celle-ci par une couche d'un matériau isolant. La concentration de dopants de la région adjacente au canal est différente pour les deux transistors MOS de sorte que les tensions de seuils de ces transistors sont différentes.
B11983 - 12-GR3-0367FR01 7 A titre d'exemple, les transistors MOS sont réalisés avec un support du type silicium sur isolant ou support SOI (sigle anglais pour Silicon On Insulator). Un support SOI comprend une couche d'un matériau semiconducteur séparée d'un substrat d'un matériau semiconducteur par une couche isolante. Les régions de drain, de source et le canal des transistors MOS sont formés dans la couche du matériau semiconducteur. Plus précisément, les transistors MOS peuvent être réalisés selon un procédé de fabrication FDSOI (sigle anglais pour Fully Depleted Silicon On Insulator) selon lequel la couche du matériau semiconducteur est suffisamment fine, en général d'une épaisseur inférieure à 10 nm, pour que le canal de chaque transistor MOS soit, en fonctionnement, complètement déplété. De façon avantageuse, le principe de fonctionnement du circuit de fourniture de tension ou de courant selon un mode de réalisation de l'invention est indépendant des paramètres de conception desdits transistors MOS à canal complètement déplété, notamment la longueur de canal, la largeur de canal et les courants et tension de polarisation. De ce fait, ces paramètres peuvent être déterminés de façon classique lors des phases de conception du circuit intégré comprenant le circuit de fourniture de tension ou de courant selon un mode de réalisation de l'invention. En outre, les transistors MOS peuvent fonctionner en forte inversion.
La figure 1 représente un mode de réalisation d'un circuit intégré 5 comprenant un substrat 10 d'un matériau semiconducteur, par exemple du silicium, non dopé ou faiblement dopé d'un premier type de conductivité, par exemple de type P, avec une concentration de dopants par exemple de l'ordre de 1015 atomes/cm3. Le circuit 5 comprend, en outre, deux régions 12, 14 du matériau semiconducteur ayant une épaisseur inférieure à 10 nm, par exemple de l'ordre de 7 nm. La région 12 est séparée du substrat 10 par une couche isolante 16 et la région 14 est séparée du substrat 10 par une couche isolante 18. Les couches B11983 - 12-GR3-0367FR01 8 isolantes 16, 18 ont une épaisseur comprise entre 10 nm et 200 nm, par exemple de l'ordre de 25 nm. Le circuit 5 comprend deux transistors MOS RVT et LVT. Il s'agit de transistors MOS dont les régions de source et de drain sont dopées avec le même type de dopants. A titre d'exemple, chaque transistor RVT, LVT comprend des régions de drain et de source 24, 26 faiblement dopées de type N, une région de canal 28 non dopée entre le drain 24 et la source 26, une couche isolante 30 recouvrant la région de canal 28, une portion 32 d'un matériau conducteur recouvrant la couche isolante 30 et formant la grille du transistor, des portions isolantes 36 de part et d'autre de la grille 32 et des régions 38 de type N plus fortement dopées que les régions de drain et de source 24, 26 et prolongeant les régions de drain 24 et de source 26. Le drain, la source et le canal du transistor RVT sont formés dans la région 12 et le drain, la source et le canal du transistor LVT sont formés dans la région 14. A titre d'exemple, l'isolant 30 de grille est en un matériau à permittivité élevée.
Les transistors RVT et LVT sont identiques. Ceci signifie qu'ils ont sensiblement les mêmes dimensions (notamment même largeur et longueur de canal) et que les concentrations de dopants des régions de source et de drain sont sensiblement les mêmes.
Une région 40 de type P plus fortement dopée que le substrat 10 et une région 42 dopée de type N sont formées dans le substrat 10. La région 40 s'étend sous le transistor RVT et la région 42 s'étend sous le transistor LVT. Les régions 40, 42 sont délimitées latéralement par des régions isolantes 44, 46.
Une région 48 dopée de type P plus fortement dopée que la région 40 est prévue entre la couche isolante 16 et la région 40 de type P et une région 50 de type N plus fortement dopée que la région 42 est prévue entre la couche isolante 18 et la région 42 de type N. Les régions 40 et 48 peuvent être polarisées par un puits 52 de type P qui relie la région 40 de type P à la surface B11983 - 12-GR3-0367FR01 9 du circuit 5 et les régions 42 et 50 peuvent être polarisées par un puits 54 de type N qui relie la région 42 de type N à la surface du circuit 5. A titre de variante, les régions de type P 40 et 48 peuvent être confondues et les régions de type N 42 et 50 peuvent être confondues. On appelle Na la concentration de dopants de type P de la région 48 et Nd la concentration de dopants de type N de la région 50. Les concentrations Na et Nd sont inférieures ou égales à 1020 atomes/cm3, et varient de préférence de 1015 atomes/cm3 à 1020 atomes/cm3, et sont par exemple égales à environ 1018 atomes/cm3. L'épaisseur des régions 12 et 14 est suffisamment faible pour que les canaux des transistors MOS RVT et LVT soient avantageusement, en fonctionnement, complètement déplétés. En 15 outre, l'épaisseur des couches isolantes 16, 18 est suffisamment faible pour que les régions 48, 50 puissent avantageusement influer sur les tensions de seuil des transistors RVT et LVT. L'inventeur a mis en évidente que la différence AVRVT-LVT entre la tension de seuil VTRVT du transistor RVT et 20 la tension de seuil VT LVT -LVT du transistor LVT peut s'exprimer selon la relation (1) suivante : AVT Vb k - T Kp - Kn - T3 - KBody-Bias ( RTV-LVT = VT RVT - VT q g(T) ln LVT = Na - Nd où : k est la constante de Boltzmann ; 25 T est la température absolue (en kelvin) ; q est la charge électrique de l'électron ; Kp est un paramètre lié à la densité d'états dans la bande de valence du matériau dopé de type P de la région 48 ; Kn est un paramètre lié à la densité d'états dans la 30 bande de conduction du matériau dopé de type N de la région 50 ; Vbg(T) est la tension de bande interdite du matériau semiconduteur et dépend de la température ; et KBody-Bias température. est un coefficient indépendant de la B11983 - 12-GR3-0367FR01 Le coefficient (2) suivante : KBody -Bias 10 KBody-Bias CETgate est donné par la relation (2) CETgate + Tbox + Tsi / 3 où : CETgate est l'épaisseur équivalente en oxyde de silicium de l'isolant de grille 30 du transistor MOS RVT, LVT ; Tbox est l'épaisseur de la couche isolante 16, 18 ; et Tsi est l'épaisseur de la région de silicium 12, 14. La tension Vbg(T) de bande interdite est donnée par la relation empirique (3) suivante : Vbg(T) = VbgO a - T2 (3) T+b où VbgO, a et b sont des constantes qui dépendent du matériau semiconducteur. La différence de tensions de seuil 4V RVT-LVT est due à la différence de dopage des régions 48 et 50 et non à une différence de dopage des canaux des transistors. La conduction des canaux des transistors RVT et LVT est donc avantageusement identiques étant donné qu'elle n'est pas affectée par la différence de dopages des régions 48 et 50.
A partir des relations (1) et (3), on obtient la relation (4) suivante : AVTRTv_LVT = VGP - KBody- Baas (4) Vbg(0) a - T2 KBody -Baas k - Tln Kp - Kn - T3 T + b q Na - Nd En considérant une température TO, une approximation de la relation (4) au voisinage de la température TO peut être obtenue en réalisant un développement linéaire du premier ordre de la relation (4) autour de la température TO. On obtient la relation (5) suivante selon laquelle la différence de tensions de seuil 4V RVT-LVT varie de façon linéaire en fonction de la 30 température : AVTRTV-LVT = (VGP0 - VGPsiope - T) - KBody- Bias (5) B11983 - 12-GR3-0367FR01 11 a - TO2 a - TO3 k - TO VGP0 = Vb g0 + +3 TO + b (TO + b)2 q VGP dope a 2 - TO TO2 + ln Kp - Kn - TO3 + 3 tensions La courbe q et de est dont égale à de seuil AVRvT -LVT la l'origine est égale donc TO + b (TO + b)2, différence d'évolution de correspond Na - Nd y Bias.vG% à KBod- à une droite la pente KBody-Bias - VGPs 1 op e - La figure 2 représente, en fonction de la température, la courbe d'évolution Cl de la tension VGP selon la relation (4) et la courbe d'évolution C2 de tension VGP selon la relation (5) lorsque Vbg(0) est égal à 1,17 V, a est égal à 4,73.10-4 V/K, b est égal à 636 K, TO est égal à 322 K, k/q est égal à 8,6174.10-5 J/KC et KnKp/(NaNd) est égal à 2,6963.10-6 1/K3. La relation (5) devient alors la relation (6) suivante : AVTEur _LVT = (1,2 8 5 - 0,0 0 0 910 5 - T) - K Body -Bias (6) L'inventeur a mis en évidence que pour des températures variant d'environ -50°C (environ 223 K) à environ 150°C (environ 423 K), l'écart entre les valeurs de la tension VGP obtenues par la relation (4) et par la relation (5) est inférieur à 0,2 %.
Lorsque les concentrations de dopants Na et Nd sont strictement supérieures à 1020 atomes/cm3, la relation (1) n'est plus valable. Plus précisément, le terme avec le logarithme népérien n'est plus présent dans la relation (1). Il n'est alors plus possible de faire varier le terme VGslope en modifiant les concentrations de dopants Na et Nd. Il ressort des relations (5) que les termes qui apparaissent dans l'expression de la différence de tensions de seuil AV RVT-LVT sont imposés par des phénomènes physiques (VgbO, a, b, k, q, TO, Kp, Kn) ou correspondent à des paramètres technologiques (CETgate, Tbox, Tsi, Na, Nd). La différence de tensions de seuil AV RVT-LVT ne dépend donc pas de paramètres de conception des transistors MOS RVT et LVT.
B11983 - 12-GR3-0367FR01 12 La figure 3 représente un mode de réalisation d'un circuit électronique TLD 60 de fourniture d'une tension qui dépend de la température selon une relation linéaire. Le circuit 60 comprend les transistors MOS RVT et LVT 5 décrits précédemment. Les régions 48 et 50 sont polarisées à une source d'un potentiel de référence, par exemple la masse GND. La source du transistor RVT est reliée à la masse GND. Le drain du transistor RVT est relié à la grille du transistor RVT et à la grille du transistor LVT. La source du transistor LVT est reliée 10 à une borne d'une résistante R1 dont l'autre borne est reliée à la masse GND. Le circuit 60 comprend, en outre, un miroir de courant comprenant des transistors MOS Ml, M2 et M3 à canal P. La source du transistor M1 est reliée à une source d'un potentiel de 15 référence haut VDD. Le drain du transistor M1 est relié au drain du transistor RVT. La grille du transistor M1 est reliée à la grille du transistor M2 et à la grille du transistor M3. La source du transistor M2 est reliée à la source du potentiel de référence haut VDD. Le drain du transistor M2 est relié au drain 20 du transistor LVT et à la grille du transistor M2. La source du transistor M3 est reliée à la source du potentiel de référence haut VDD. Le drain du transistor M3 est relié à un noeud Nl. La tension entre le noeud N1 et la masse GND est appelée VTLD- La tension entre la grille et la source du transistor RVT est 25 appelée Vg sRVT et la tension entre la grille et la source du transistor LVT est appelée Vgs LVT- Les transistors MOS Ml, M2 et M3 ne sont pas nécessairement des transistors à canal complètement déplété. Les transistors MOS Ml, M2 et M3 sont identiques. Ceci signifie 30 qu'ils ont sensiblement exactement les mêmes dimensions et que les concentrations de dopants des régions de source et de drain sont sensiblement les mêmes. Le circuit 60 peut, en outre, comprendre deux diodes Dl et D2 en série entre la source du potentiel haut VDD et le 35 drain du transistor RVT, l'anode de la diode Dl étant reliée à B11983 - 12-GR3-0367FR01 13 la source du potentiel haut VDD et la cathode de la diode D2 étant reliée au drain du transistor RVT. Les diodes Dl et D2 sont utilisées pour polariser correctement les transistors au démarrage du circuit 60 et peuvent ne pas être présentes.
Le circuit 60 alimente une résistance R3 montée entre le noeud N1 et la masse GND. Le courant qui traverse la résistance R1 traverse également la résistance R3. La tension VTLD est donc obtenue par la relation (7) suivante : R3 VTLD = (VgSEWT VgSLVT ) - -R1 ( 7 ) La tension VgsRVT est obtenue par la relation (8) suivante : VgsRvi, = VTRVT IdRVT WRVT (8) POXRVT LEuer où IdRVT est le courant au drain du transistor RVT, po est la permittivité du vide, CoxRvT est la capacité de la couche isolante 30 de la grille du transistor RVT, WRVT est la largeur du canal du transistor RVT et LRVT est la longueur du canal du transistor RVT. De façon analogue, la tension Vgs LVT est obtenue par la relation (9) suivante : VgsLVT = VTLVT PoC°xLvr IdINT WLVT ( 9 ) LLVT où IdRVT est le courant au drain du transistor LVT, CoxLVT est la capacité de la couche isolante de la grille du transistor LVT, w -LVT est la largeur du canal du transistor LVT et LLVT est 25 la longueur du canal du transistor LVT. Comme les transistors RVT et LVT sont identiques, la largeur WRVT est égale à la largeur WINT, la longueur LRvT est égale à la longueur LLVT et la capacité CoxRvT est égale à la capacité CoxLvT. En outre, les courants IdRVT et IdRVT sont 30 égaux. La relation (7) se simplifie de la façon suivante : R3 VTLD = AVTRyr -LVT - R1 (10) B11983 - 12-GR3-0367FR01 14 En utilisant la relation (5), on en déduit que, dans la plage de -50°C à 150°C, la tension VTLD varie de façon linéaire en fonction de la température. Les tensions de fonctionnement des transistors MOS 5 étant plus faibles que les tensions de fonctionnement de transistors bipolaires, la tension d'alimentation VDD du circuit 60 peut être inférieure à celle qui serait nécessaire pour l'alimentation d'un circuit TLD analogue au circuit 60 et comprenant des transistors bipolaires. A titre d'exemple, la 10 tension d'alimentation VDD peut être inférieure à 1 V. La figure 4 représente un mode de réalisation d'un circuit PTAT 70. Le circuit 70 comprend deux circuits TLD 72A et 72B correspondant au circuit TLD 60 représenté en figure 3. Les éléments communs avec le circuit 60 de la figure 3 sont désignés 15 par la même référence suivie de l'indice A pour le circuit 72A et de l'indice B pour le circuit 72B. Les transistors MA, M2A et M3A sont identiques. Les transistors M1B, M2B et M3B sont identiques. Les résistances R1A et R1B sont identiques et sont notées R2 par la suite. 20 Le circuit 70 comprend un miroir de courant comprenant des transistors MOS M4 et M5 à canal N. La source du transistor M4 est reliée à la masse GND. Le drain du transistor M4 est relié au noeud N1A, à la grille du transistor M4 et à la grille du transistor M5. La source du transistor M5 est reliée à la 25 masse GND. Le circuit 70 comprend un miroir de courant comprenant des transistors MOS M6 et M7 à canal P. La source du transistor M6 est reliée à la source du potentiel haut VDD. Le drain du transistor M6 est relié au drain du transistor M5, à la grille 30 du transistor M6 et à la grille du transistor M7. La source du transistor M7 est reliée à la source du potentiel haut VDD. Le drain du transistor M7 est relié à un noeud N2. La tension entre le noeud N2 et la masse est appelée VpTAT- Le circuit 70 alimente une résistance R3 entre le noeud N2 et la masse.
B11983 - 12-GR3-0367FR01 15 Le circuit 70 comprend un miroir de courant comprenant des transistors MOS M8 et M9 à canal N. La source du transistor M8 est reliée à la masse GND. Le drain du transistor M8 est relié au noeud N1B, à la grille du transistor M8 et à la grille du transistor M9. La source du transistor M9 est reliée à la masse GND. Le drain du transistor M9 est relié au noeud N1A. Les transistors MOS M4, M5, M6, M7, M8 et M9 ne sont pas nécessairement des transistors à canal complètement déplété. Le transistor M4 est identique au transistor M5. Le transistor M6 est identique au transistor M7. Le transistor M8 est identique au transistor M9. On appelle NaA la concentration de dopants de la région 48 associée au transistor RVTA, NaB la concentration de dopants de la région 48 associée au transistor RVTB, NdA la concentration de dopants de la région 50 associée au transistor LVTA et NdB la concentration de dopants de la région 50 associée au transistor LVTB. En considérant que les épaisseurs CETgate, Tbox et Tsi sont les mêmes pour les transistors RVTA, LVTA, RVTB et LVTB, on obtient la relation (11) suivante : k - NaA NdA AVTRvTA -LvTA - AVTR-v-TB - LVTB = KBody-Bias - T (11) q NaB - NdB A titre d'exemple, et les 50 des transistors peuvent être égales titre d'exemple, inférieure Avuk'TB être différentes. A par les concentrations NaA et NaB NdB est strictement la masse VpIAT concentrations NdA et NdB peuvent la concentration de dopants NdA. Les régions 48, LVTA à la concentration de dopants sont toutes polarisées r RVTA, LVTA, RVTB et LVTB référence, par exemple NaA - NdA la même source de potentiel de La tension GND. suivante : est donnée par la relation (12) VPTAT = (AvTRvTA_ \ R3 k -LVTB J - (12) = -ln q R2 R3 KBody-Bics - -R2 - T Na B - Nd B i La tension VpTAT est dont bien proportionnelle à la température absolue.
B11983 - 12-GR3-0367FR01 16 La figure 5 illustre le principe de réalisation d'un circuit de fourniture d'une référence de tension ou d'un circuit de fourniture d'une tension variant de façon linéaire en fonction de la température et pour laquelle les valeurs de la tension pour deux températures TMIN et TmAx peuvent être choisies de façon arbitraire. Ces circuits mettent en oeuvre un circuit PTAT et un circuit TLD à pente négative. La courbe CTLD est la courbe d'évolution en fonction de la température de la tension fournie par le circuit TLD et la courbe CpTAT est la courbe d'évolution en fonction de la température de la tension fournie par le circuit PMI. La courbe CREF est la courbe d'évolution en fonction de la température d'une référence de tension obtenue par la somme des tensions fournies par les circuits PTAT et TLD (courbe CREF). La courbe C SENSOR est la courbe d'évolution d'une tension variant de façon linéaire en fonction de la température, pour laquelle les valeurs de la tension pour deux températures TMIN et TmAx sont choisies de façon arbitraire, et qui est obtenue par la différence des tensions fournies par les circuits PTAT et TLD. En effectuant la somme de la tension VTLD selon la relation (10) et de la tension VpTAT selon la relation (12), on obtient une tension VREF indépendante de la température selon la relation (14) suivante : VREF = VPTAT VTLD = R3 /V b0 + a - TO2 a - TO3 KBody-Bias (14 ) R1 + 3 k - TO TO + b (TO + b)2 si la relation (15) suivante est vérifiée : k - ln(NaA - NdA R2 q NaB - NdB a - 2 - TO TO2 \ k " " Kp - Kn - TO3 + 3 R1 r TO + b (TO + b)2 + ln q Na - Nd r A titre d'exemple, pour les valeurs numériques décrites précédemment pour la relation (6), les relations (14) et (15) deviennent : R3 = 1,285 - - Ri - KBody-Bias VREF (15) (16) B11983 - 12-GR3-0367FR01 17 k - ln NaA - NdA R2 q NaB - NdB si R1 0,0009105 L'inventeur a mis en évidence que l'écart de la tension VREF obtenue par la relation (16) par rapport à la 5 tension VREF réellement obtenue était inférieur à 0,25 % pour la plage de température de -50°C à 150°C. Pour réaliser un capteur de température, le circuit de fourniture de tension doit fournir une tension qui varie de façon linéaire en fonction de la température et pour laquelle 10 les valeurs de la tension pour les températures TMIN et TmAx sont choisies de façon arbitraire. A titre d'exemple, la tension pour la température TMIN peut être nulle et la tension pour la température TmAx est égale à V SENSOR MAX- En effectuant la différence de la tension VTLD selon 15 la relation (10) et de la tension VpTAT selon la relation (12), on obtient une tension VSENSOR selon la relation (17) suivante : T TMIN TmAx TMIN si la relation (18) suivante est vérifiée : k - TMIN lnNaA - NdA R2 q NaB - NdB R1 VGP0 - VGPsiope - TMIN 20 A titre d'exemple, pour les valeurs numériques décrites précédemment pour la relation (6), les relations (17) et (18) deviennent : VSENSOR MAX = 1,285 1 - KBody-Bics - R1 TMIN I R3 r TmAx \ (19) \ ln( k - TMIN NaA - NdA R2 clNaB -NdBr R1 1,285 - 0,0009105 - TMIN 25 L'inventeur a mis en évidence que les variations de la température obtenue à partir de la relation (18) par rapport à la température réellement mesurée étaient inférieures à 0,6°C pour la plage de température de -50°C à 150°C. VSENSOR = VPTAT VTLD = VSENSOR MAX (17) (18) B11983 - 12-GR3-0367FR01 18 La figure 6 représente un mode de réalisation d'un circuit 90 de fourniture d'une référence de tension. Le circuit 90 comprend un circuit LTD 92 identique au circuit 60 représenté en figure 3 et un circuit PTAT 94 identique au circuit 70 représenté en figure 4. Le noeud N1 du circuit LTD 92 est relié au noeud N1A du circuit PTAT 94. Le courant parcourant la résistance R3 est égal à la somme du courant fourni par le circuit LTD 92 et du courant fourni par le circuit PTAT 94. On retrouve donc bien la relation (14) décrite précédemment si les résistantes R1 et R2 vérifient la relation (15). La résistance R3 et le facteur KBody_Bias permettent de modifier le niveau de la tension VREF. La figure 7 représente un mode de réalisation selon l'invention d'un capteur de température 100. Le circuit 100 comprend un circuit LTD 102 identique au circuit 60 représenté en figure 3 et un circuit PTAT 104 identique au circuit 70 représenté en figure 4. Le noeud N1 du circuit LTD 102 est relié au drain du transistor MOS M5 du circuit 104. Le courant parcourant la résistance R3 est égal à la différence du courant fourni par le circuit LTD 102 et du courant fourni par le circuit PTAT 104. On retrouve donc bien la relation (17) décrite précédemment si les résistantes R1 et R2 vérifient la relation (18). La résistance R3 et le facteur KBody-Bias permettent de modifier le niveau de la tension maximale V SENSOR MAX- La figure 8 représente un autre mode de réalisation d'un circuit intégré 110 adapté notamment pour la réalisation des circuits 60, 70, 80, 90, 100 décrits précédemment. Par rapport au circuit intégré 5 représenté en figure 1, le circuit intégré 110 comprend une couche isolante supplémentaire 112 qui sépare les régions 48, 50 du reste du substrat 10. Les régions 40, 42 moins dopées que les régions 48, 50, peuvent ne pas être présentes. La région 48 est alors directement reliée au puits 52 et la région 50 est directement reliée au puits 54.
B11983 - 12-GR3-0367FR01 19 Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que les circuits électroniques 60, 70, 80, 90, 100 aient été décrits avec des transistors MOS à canal N, il est clair que ces circuits peuvent être adaptés pour utiliser des transistors MOS à canal P.

Claims (10)

  1. REVENDICATIONS1. Circuit électronique (60) de fourniture d'une tension (v ,-TLD) ou d'un courant variant de façon linéaire en fonction de la température dans une plage de températures, comprenant au moins deux transistors MOS (RVT, LVT) identiques 5 traversés par le même courant de drain, chaque transistor ayant un canal (28) complètement déplété qui est séparé d'une région semiconductrice dopée (48, 50) par une couche isolante (16, 18), les types de conductivité des dopants desdites régions semiconductrices dopées étant différents, ladite tension ou ledit 10 courant étant proportionnel à la différence entre les tensions grille-source/drain des deux transistors.
  2. 2. Circuit électronique selon la revendication 1, dans lequel chaque transistor (RVT, LVT) comprend des zones semiconductrices dopées (24, 26) formant le drain et la source 15 du transistor, les types de conductivité des dopants des zones semiconductrices (24, 26) des deux transistors MOS étant identiques.
  3. 3. Circuit électronique selon la revendication 1 ou 2, dans lequel les régions semiconductrices dopées (48, 50) sont 20 polarisées au même potentiel.
  4. 4. Circuit électronique selon l'une quelconque des revendications 1 à 3, dans lequel la concentration de dopants des régions semiconductrices dopées (48, 50) est comprise entre 1015 atomes/cm3 et 1020 atomes/cm3. 25
  5. 5. Circuit électronique selon l'une quelconque des revendications 1 à 4, dans lequel le canal (28) de chaque transistor MOS (RVT, LVT) est formé dans une couche (12, 14) d'un matériau semiconducteur séparée d'un substrat (10) du matériau semiconducteur par la couche isolante (16, 18). 30
  6. 6. Circuit électronique selon l'une quelconque des revendications 1 à 5, dans lequel l'épaisseur du canal (28) de chaque transistor MOS (RVT, LVT) est inférieure à 10 nm.B11983 - 12-GR3-0367FR01 21
  7. 7. Circuit électronique selon l'une quelconque des revendications 1 à 6, dans lequel l'épaisseur de la couche isolante (16, 18) est comprise entre 10 nm et 200 nm.
  8. 8. Circuit (70) de fourniture d'une tension (Vpul) ou d'un courant proportionnel à la température absolue dans une plage de températures, comprenant au moins deux circuits (72A, 72B) selon l'une quelconque des revendications 1 à 7, dans lequel les concentrations de dopants d'au moins deux régions (48, 50) du même type de conductivité sont différentes.
  9. 9. Circuit (90) de fourniture d'une tension (VREF) ou d'un courant de référence indépendant de la température dans une plage de températures, comprenant au moins un premier circuit (92) selon l'une quelconque des revendications 1 à 7, et un deuxième circuit (94) selon la revendication 8, les taux de variation des tensions ou courants fournis par les premier et deuxième circuits étant de signes opposés.
  10. 10. Circuit (100) de fourniture d'une tension (V SENSOR) ou d'un courant de référence variant de façon linéaire en fonction de la température entre deux valeurs ajustables dans une plage de températures, comprenant au moins un premier circuit (102) selon l'une quelconque des revendications 1 à 7, et un deuxième circuit (104) selon la revendication 8, les taux de variation des tensions ou courants fournis par les premier et deuxième circuits étant de même signe.
FR1258776A 2012-09-19 2012-09-19 Circuit de fourniture de tension ou de courant Withdrawn FR2995723A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1258776A FR2995723A1 (fr) 2012-09-19 2012-09-19 Circuit de fourniture de tension ou de courant
US14/024,876 US9298205B2 (en) 2012-09-19 2013-09-12 Circuit for providing a voltage or a current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1258776A FR2995723A1 (fr) 2012-09-19 2012-09-19 Circuit de fourniture de tension ou de courant

Publications (1)

Publication Number Publication Date
FR2995723A1 true FR2995723A1 (fr) 2014-03-21

Family

ID=47257927

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1258776A Withdrawn FR2995723A1 (fr) 2012-09-19 2012-09-19 Circuit de fourniture de tension ou de courant

Country Status (2)

Country Link
US (1) US9298205B2 (fr)
FR (1) FR2995723A1 (fr)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252228B2 (en) * 2013-11-29 2016-02-02 Qualcomm Incorporated Threshold voltage adjustment in metal oxide semiconductor field effect transistor with silicon oxynitride polysilicon gate stack on fully depleted silicon-on-insulator
US9659933B2 (en) * 2015-04-27 2017-05-23 Stmicroelectronics International N.V. Body bias multiplexer for stress-free transmission of positive and negative supplies
EP3176669B1 (fr) * 2015-11-30 2019-01-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit de génération d'une tension de référence
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
US11614368B2 (en) * 2018-07-31 2023-03-28 Texas Instruments Incorporated Methods and apparatus to provide an adaptive gate driver for switching devices
GB201912526D0 (en) * 2019-08-30 2019-10-16 Univ Surrey Apparatus for producing an electrical signal that is indicative of temperature
FR3104344B1 (fr) * 2019-12-06 2021-12-24 Commissariat Energie Atomique Circuit électronique de diviseur de tension en technologie FDSOI

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197581A1 (en) * 2005-03-07 2006-09-07 Yong-Jin Chun Temperature detecting circuit
US20070164360A1 (en) * 2005-12-28 2007-07-19 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20090067471A1 (en) * 2007-09-10 2009-03-12 Ricoh Company, Ltd. Temperature sensing circuit and electronic device using same
US20110133822A1 (en) * 2009-12-08 2011-06-09 Carlos Mazure DATA-PATH CELL ON AN SeOI SUBSTRATE WITH A BACK CONTROL GATE BENEATH THE INSULATING LAYER

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69000803T2 (de) * 1989-10-20 1993-06-09 Sgs Thomson Microelectronics Stromquelle mit niedrigem temperaturkoeffizient.
JP4276812B2 (ja) * 2002-03-20 2009-06-10 株式会社リコー 温度検出回路
ITTO20020252A1 (it) * 2002-03-21 2003-09-22 Micron Technology Inc Circuito e procedimento per la generazione di una corrente di riferimento a bassa tensione, dispositivo di memoria comprendente tale circuit
US20090224327A1 (en) * 2008-03-04 2009-09-10 En-Chiuan Liou Plane mos and the method for making the same
SG160310A1 (en) * 2008-10-02 2010-04-29 Semiconductor Energy Lab Manufacturing method of semiconductor substrate and semiconductor device
JP5242367B2 (ja) * 2008-12-24 2013-07-24 セイコーインスツル株式会社 基準電圧回路
WO2012091777A2 (fr) * 2010-10-04 2012-07-05 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Circuits de sollicitation complémentaires et procédés associés
KR20120051442A (ko) * 2010-11-12 2012-05-22 삼성전기주식회사 선택적 온도 계수를 가지는 전류원 회로
JP5973165B2 (ja) * 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8999861B1 (en) * 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8415743B2 (en) * 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
US8748986B1 (en) * 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US20130277747A1 (en) * 2012-04-24 2013-10-24 Stmicroelectronics, Inc. Transistor having a stressed body
US9219078B2 (en) * 2013-04-18 2015-12-22 International Business Machines Corporation Simplified multi-threshold voltage scheme for fully depleted SOI MOSFETs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197581A1 (en) * 2005-03-07 2006-09-07 Yong-Jin Chun Temperature detecting circuit
US20070164360A1 (en) * 2005-12-28 2007-07-19 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20090067471A1 (en) * 2007-09-10 2009-03-12 Ricoh Company, Ltd. Temperature sensing circuit and electronic device using same
US20110133822A1 (en) * 2009-12-08 2011-06-09 Carlos Mazure DATA-PATH CELL ON AN SeOI SUBSTRATE WITH A BACK CONTROL GATE BENEATH THE INSULATING LAYER

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HOSTICKA B J ET AL: "Integrated monolithic temperature sensors for acquisition and regulation", SENSORS AND ACTUATORS, ELSEVIER, SWITZERLAND, vol. 6, no. 3, November 1984 (1984-11-01), pages 191 - 200, XP026575482, ISSN: 0250-6874, [retrieved on 19841101], DOI: 10.1016/0250-6874(84)80020-7 *

Also Published As

Publication number Publication date
US9298205B2 (en) 2016-03-29
US20140077864A1 (en) 2014-03-20

Similar Documents

Publication Publication Date Title
FR2995723A1 (fr) Circuit de fourniture de tension ou de courant
US6876251B2 (en) Reference voltage source circuit operating with low voltage
EP3176669B1 (fr) Circuit de génération d'une tension de référence
US6600305B2 (en) Voltage generating circuit and reference voltage source circuit employing field effect transistors
US9590504B2 (en) Flipped gate current reference and method of using
CH642451A5 (fr) Dispositif detecteur de temperature.
US7078954B2 (en) Temperature sensing circuit
US12038773B2 (en) Flipped gate voltage reference and method of using
TWI746823B (zh) 參考電壓產生裝置
FR2670035A1 (fr) Circuit de production de tension de reference d'un dispositif de memoire a semiconducteurs.
KR20070028261A (ko) 기준 전압 발생 회로, 반도체 집적 회로 및 반도체 집적회로 장치
JPH05289760A (ja) 基準電圧発生回路
EP1566717B1 (fr) Dispositif de génération d'une tension électrique de référence de précision améliorée et circuit intégré électronique correspondant
US4454467A (en) Reference voltage generator
FR2593981A1 (fr) Circuit inverseur d'entree cmos compatible avec des signaux ttl
EP0756223A1 (fr) Générateur de référence de tension et/ou de courant en circuit intégré
EP0687967B1 (fr) Source de courant stable en température
EP3832430A1 (fr) Circuit electronique de diviseur de tension en technologie fdsoi
US8054156B2 (en) Low variation resistor
FR2834087A1 (fr) Circuit a transconductance sensiblement constante
FR3017995A1 (fr) Dispositif electronique a transistor hemt polarise en inverse
CN100594663C (zh) 压电振荡器
EP3357159A1 (fr) Circuit electronique elementaire pour etage d'amplification ou de recopie de signaux analogiques
JP2007035071A (ja) 低電圧動作の基準電圧源回路
JP2008066649A (ja) 電圧源回路

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20150529